KR20190051530A - 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 - Google Patents

데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 Download PDF

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Abstract

본 기술은, 복수의 메모리 시스템들에서 데이터를 처리하는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법에 관한 것으로, 복수의 메모리 시스템들; 및 상기 복수의 메모리 시스템들에 대한 커맨드들 제공하는 호스트(host);를 포함하며, 상기 메모리 시스템들에서 제1메모리 시스템의 제1컨트롤러는, 상기 복수의 커맨드들을 상기 호스트로부터 수신하고, 상기 커맨드들에 해당하는 복수의 커맨드 동작들이 수행되는 각각의 메모리 시스템들을 확인하고, 복수의 전용 채널(channel)들을 통해, 상기 메모리 시스템들에서 상기 제1메모리 시스템을 제외한 나머지 메모리 시스템들로 각각 해당하는 커맨드들을 전송하며, 상기 제1메모리 시스템에 해당하는 제1커맨드 동작을, 상기 나머지 메모리 시스템들 중 적어도 하나의 메모리 시스템들에서 수행할 수 있다.

Description

데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법{DATA PROCESSING SYSTEM AND OPERATING METHOD OF DATA PROCESSING SYSTEM}
본 발명은 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 복수의 메모리 시스템들에서 데이터를 처리하는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 복수의 메모리 시스템들에서 데이터를 신속하고 안정적으로 처리하며, 아울러 복수의 메모리 시스템들의 사용 효율을 극대화할 수 있는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예들에 따른 데이터 처리 시스템은, 복수의 메모리 시스템들; 및 상기 복수의 메모리 시스템들에 대한 커맨드들 제공하는 호스트(host);를 포함하며, 상기 메모리 시스템들에서 제1메모리 시스템의 제1컨트롤러는, 상기 복수의 커맨드들을 상기 호스트로부터 수신하고, 상기 커맨드들에 해당하는 복수의 커맨드 동작들이 수행되는 각각의 메모리 시스템들을 확인하고, 복수의 전용 채널(channel)들을 통해, 상기 메모리 시스템들에서 상기 제1메모리 시스템을 제외한 나머지 메모리 시스템들로 각각 해당하는 커맨드들을 전송하며, 상기 제1메모리 시스템에 해당하는 제1커맨드 동작을, 상기 나머지 메모리 시스템들 중 적어도 하나의 메모리 시스템들에서 수행할 수 있다.
여기서, 상기 전용 채널들을, 상기 메모리 시스템들 간에 형성하는 인터페이스 모듈들;을 더 포함하며, 상기 전용 채널들은, 상기 메모리 시스템들 간을 연결할 수 있다.
그리고, 상기 인터페이스 모듈들에서 제1인터페이스 모듈은, 상기 제1메모리 시스템에 포함되고, 상기 인터페이스 모듈들에서 제2인터페이스 모듈은, 상기 메모리 시스템들에서 제2메모리 시스템에 포함될 수 있다.
또한, 상기 제1컨트롤러는, 상기 커맨드들에서 상기 제2메모리 시스템에 해당하는 제2커맨드를, 상기 제1인터페이스 모듈과 상기 제2인터페이스 모듈이 형성한 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송할 수 있다.
아울러, 상기 제1컨트롤러는, 상기 제1메모리 시스템에 해당하는 제3커맨드 동작의 수행에 상응하여 상기 제1메모리 시스템이 비지(busy) 상태일 경우, 상기 제1커맨드 동작에 해당하는 제1커맨드를, 상기 제1인터페이스 모듈과 상기 제2인터페이스 모듈이 형성한 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송할 수 있다.
그리고, 상기 제2메모리 시스템의 제2컨트롤러는, 상기 제1커맨드를 수신한 후, 상기 제1커맨드 동작을 상기 제2메모리 시스템에서 수행하며, 상기 제1커맨드 동작의 수행 결과를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템으로 전송할 수 있다.
또한, 상기 제2컨트롤러는, 상기 제1커맨드 동작에 상응하는 제1데이터를, 상기 제2메모리 시스템의 제2메모리 장치 및 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장할 수 있다.
아울러, 상기 제1컨트롤러는, 상기 제1커맨드 동작들의 수행 결과를 통해 상기 제1데이터의 메타 데이터를 확인한 후, 상기 제1데이터를 상기 제2메모리 시스템에서 상기 제1메모리 시스템으로 카피(copy) 또는 롤백(rollback)할 수 있다.
그리고, 상기 제1컨트롤러는, 상기 제3커맨드 동작에 상응하는 제3데이터 및 상기 제1데이터를, 상기 제1메모리 시스템의 제1메모리 장치 및 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장할 수 있다.
또한, 상기 제1컨트롤러는, 상기 제1메모리 시스템의 제1메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템의 제2메모리 장치와 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하고; 상기 제2컨트롤러는, 상기 제2메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템의 제1메모리 장치와 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장할 수 있다.
아울러, 상기 제1메모리 시스템은, 상기 메모리 시스템들에서 상기 커맨드 동작들에 대한 능력(capability) 및 신뢰도(reliability), 그리고 상기 호스트와의 접속 상태 및 상기 호스트로의 접속 순서, 중 적어도 하나에 상응하여, 동적(dynamic)으로 결정될 수 있다.
본 발명의 실시 예들에 따른 데이터 처리 시스템은, 호스트; 제1호스트 인터페이스와 제1시스템 인터페이스를 포함하는 제1메모리 시스템; 제2호스트 인터페이스와 제2시스템 인터페이스를 포함하는 제2메모리 시스템; 및 상기 제1시스템 인터페이스와 상기 제2시스템 인터페이스 간을 연결하는 전용 채널을 포함하며, 상기 호스트의 커맨드에 상응하여, 상기 제1메모리 시스템 및 상기 제2메모리 시스템 중 하나의 메모리 시스템이 상기 호스트의 동작을 수행할 수 있다.
여기서, 상기 제1메모리 시스템이 상기 호스트의 동작을 수행할 경우, 상기 제1메모리 시스템에 포함된 제1프로세서가, 상기 제1시스템 인터페이스를 구동하고, 상기 제1시스템 인터페이스의 구동에 상응하여, 상기 제1시스템 인터페이스의 출력을 상기 제2시스템 인터페이스로 제공할 수 있다.
본 발명의 실시 예들에 따른 데이터처리 시스템의 동작 방법은, 호스트(host)로부터 복수의 메모리 시스템들에 대한 복수의 커맨드들을 수신하는 단계; 상기 커맨드들에 해당하는 복수의 커맨드 동작들이 수행되는 각각의 메모리 시스템들을 확인하는 단계; 상기 각각의 메모리 시스템들로 각각 해당하는 커맨드들을, 복수의 전용 채널(channel)들을 통해, 전송하는 단계; 및 상기 각각의 메모리 시스템들에서 각각 해당하는 커맨드 동작들을 수행하는 단계;를 포함하며, 상기 수행하는 단계는, 상기 메모리 시스템들에서 제1메모리 시스템에 해당하는 제1커맨드 동작을, 상기 제1메모리 시스템을 제외한 나머지 메모리 시스템들 중 적어도 하나의 메모리 시스템들에서 수행할 수 있다.
여기서, 상기 전송하는 단계는, 상기 제1메모리 시스템에 해당하는 제2커맨드 동작의 수행에 상응하여 상기 제1메모리 시스템이 비지(busy) 상태일 경우, 상기 제1커맨드 동작에 해당하는 제1커맨드를, 상기 제1메모리 시스템과 제2메모리 시스템 간을 연결하는 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송하는 단계;를 더 포함할 수 있다.
그리고, 상기 전송하는 단계는, 상기 제2메모리 시스템에 해당하는 제3커맨드를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송할 수 있다.
또한, 상기 수행하는 단계는, 상기 제1커맨드를 수신한 후, 상기 제1커맨드 동작을 상기 제2메모리 시스템에서 수행하는 단계; 및 상기 제1커맨드 동작의 수행 결과를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템으로 전송하는 단계;를 더 포함할 수 있다.
아울러, 상기 제1커맨드 동작에 상응하는 제1데이터를, 상기 제2메모리 시스템의 제2메모리 장치 및 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하는 단계;를 더 포함할 수 있다.
그리고, 상기 제1커맨드 동작의 수행 결과를 통해 상기 제1데이터의 메타 데이터를 확인하는 단계; 및 상기 제1데이터를 상기 제2메모리 시스템에서 상기 제1메모리 시스템으로 카피(copy) 또는 롤백(rollback)하는 단계;를 더 포함할 수 있다.
또한, 상기 제2커맨드 동작에 상응하는 제2데이터 및 상기 제1데이터를, 상기 제1메모리 시스템의 제1메모리 장치 및 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는 단계;를 더 포함할 수 있다.
아울러, 상기 제1메모리 시스템의 제1메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템의 제2메모리 장치와 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하는 단계; 및 상기 제2메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템의 제1메모리 장치와 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는 단계;를 더 포함할 수 있다.
본 발명의 실시 예들에 따른, 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법은, 메모리 시스템들의 복잡도 및 성능 저하를 최소화하며, 메모리 시스템들에서 데이터를 신속하고 안정적으로 처리할 수 있으며, 아울러 메모리 시스템들의 사용 효율을 극대화할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2 내지 도 4는 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터 처리 동작의 일 예를 개략적으로 도시한 도면.
도 5는 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면.
도 6 내지 도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
메모리 시스템(110)에서의 메모리 장치(150)는, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
한편, 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플레인들(plane)을 포함하며, 특히 복수의 플레인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, FTL의 요청에 의해 생성된 커맨드 동작을 메모리 장치(150)에서 수행되는 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
본 발명의 실시 예에서는, 설명의 편의를 위해, 도 1에 도시한 메모리 시스템(110)에서 호스트(102)로부터 복수의 커맨드들을 수신하여 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드(write command)들을 수신하여 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하거나, 호스트(102)로부터 복수의 리드 커맨드(read command)들을 수신하여 리드 커맨드들에 해당하는 리드 동작들을 수행, 호스트(102)로부터 수신된 복수의 이레이즈 커맨드(erase command)들을 수신하여 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행, 또는 호스트(102)로부터 복수의 라이트 커맨드들 및 복수의 리드 커맨드들을 함께 수신하여, 라이트 커맨드들 및 리드 커맨드들에 해당하는 프로그램 동작들 및 리드 동작들을 수행할 경우를 일 예로 하여 보다 구체적으로 설명하기로 한다.
또한, 본 발명의 실시 예에서는, 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 라이트 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 버퍼(buffer)/캐시(cache)에 저장한 후, 버퍼/캐시에 저장된 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 프로그램하여 저장, 다시 말해 프로그램 동작들을 수행하며, 또한 메모리 장치(150)로의 프로그램 동작들에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 그리고, 본 발명의 실시 예에서는, 메모리 장치(150)에 저장된 데이터에 대해, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 데이터의 맵 데이터를 확인하여, 메모리 장치(150)로부터 리드 커맨드들에 해당하는 데이터를 리드하며, 리드된 데이터를 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공할 경우, 즉 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 또한, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 메모리 블록들에 대해, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 블록들을 확인한 후, 확인한 메모리 블록들에 저장된 데이터를 이레이즈하며, 이레이즈된 데이터에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다.
그리고, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)에서의 커맨드 동작들을, 컨트롤러(130)가 수행하는 것을 일 예로 하여 설명하지만, 전술한 바와 같이, 컨트롤러(130)에 포함된 프로세서(134)가, 예컨대 FTL을 통해, 수행할 수도 있다. 또한, 본 발명의 실시 예에서는, 컨트롤러(130)가, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터(user data) 및 메타 데이터(meta data)를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에 프로그램하여 저장하거나, 호스트(102)로부터 수신된 리드 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들로부터 리드하여 호스트(102)에 제공하거나, 또는 호스트(102)로부터 수신된 이레이즈 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에서 이레이즈한다.
여기서, 메타 데이터에는, 프로그램 동작에 상응하여, 메모리 블록들에 저장된 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보(이하, '논리적(logical) 정보'라 칭하기로 함)가 포함된 제1맵 데이터, 및 물리적/논리적(P2L: Physical to Logical) 정보(이하, '물리적(physical) 정보'라 칭하기로 함)가 포함된 제2맵 데이터가 포함되며, 또한 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리 블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는, 호스트(102)로부터 수신된 커맨드에 해당하는 유저 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.
즉, 본 발명의 실시 예에서는, 컨트롤러(130)가 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들, 예컨대 메모리 블록들에서 이레이즈 동작이 수행된 빈(empty) 메모리 블록들, 오픈 메모리 블록(open memory block)들, 또는 프리 메모리 블록(free memory block)들에 라이트하여 저장하고, 또한 메모리 블록들에 저장된 유저 데이터에 대한 논리적 어드레스(logical address)와 물리적 어드레스(physical address) 간 매핑 정보, 즉 논리적 정보가 기록된 L2P 맵 테이블 또는 L2P 맵 리스트를 포함한 제1맵 데이터와, 유저 데이터가 저장된 메모리 블록들에 대한 물리적 어드레스와 논리적 어드레스 간 매핑 정보, 즉 물리적 정보가 기록된 P2L 맵 테이블 또는 P2L 맵 리스트를 포함한 제2맵 데이터를, 메모리 장치(150)의 메모리 블록들에서의 빈 메모리 블록들, 오픈 메모리 블록들, 또는 프리 메모리 블록들에 라이트하여 저장한다.
여기서, 컨트롤러(130)는, 호스트(102)로부터 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 유저 데이터를 메모리 블록들에 라이트하여 저장하고, 메모리 블록들에 저장된 유저 데이터에 대한 제1맵 데이터와 제2맵 데이터 등을 포함하는 메타 데이터를 메모리 블록들에 저장한다. 특히, 컨트롤러(130)는, 유저 데이터의 데이터 세그먼트(data segment)들이 메모리 장치(150)의 메모리 블록들에 저장됨에 상응하여, 메타 데이터의 메타 세그먼트(meta segment)들, 다시 말해 맵 데이터의 맵 세그먼트(map segment)들로 제1맵 데이터의 L2P 세그먼트들과 제2맵 데이터의 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들에 저장하며, 이때 메모리 장치(150)의 메모리 블록들에 저장된 맵 세그먼트들을, 컨트롤러(130)에 포함된 메모리(144)에 로딩하여, 맵 세그먼트들을 업데이트한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 리드 데이터를, 메모리 장치(150)로부터 리드하여, 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공하여, 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 리드 데이터를, 메모리 장치(150)로부터 리드하여, 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공하여, 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행한다.
우선, 도 2를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 프로그램하여 저장하며, 또한 메모리 블록들(552,554,562,564,572,574,582,584)로의 프로그램 동작에 상응하여, 유저 데이터에 대한 메타 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 저장한다.
여기서, 컨트롤러(130)는, 유저 데이터가 메모리 장치(150)의 (552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장됨을 지시하는 정보, 예컨대 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트, 다시 말해 제1맵 데이터의 논리적 세그먼트들, 즉 L2P 세그먼트들과, 제2맵 데이터의 물리적 세그먼트들, 즉 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
예컨대, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 제1버퍼(510)에 캐싱(caching) 및 버퍼링(buffering), 즉 유저 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1버퍼(510)에 저장한 후, 제1버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다. 그리고, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터의 데이터 세그먼트들(512)이, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트하여, 컨트롤러(130)의 메모리(144)에 포함된 제2버퍼(520)에 저장, 즉 유저 데이터에 대한 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 맵 버퍼/캐시인 제2버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2버퍼(520)에는, 전술한 바와 같이, 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)이 저장되거나, 제1맵 데이터의 L2P 세그먼트들(522)에 대한 맵 리스트와, 제2맵 데이터의 P2L 세그먼트들(524)에 대한 맵 리스트가 저장될 수 있다. 아울러, 컨트롤러(130)는, 제2버퍼(520)에 저장된 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행하며, 이때 리드 커맨드들에 해당하는 유저 데이터의 맵 세그먼트들, 예컨대 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 제2버퍼(520)에 로딩하여 확인한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 해당하는 메모리 블록들의 페이지에 저장된 유저 데이터를 리드하며, 리드된 유저 데이터의 데이터 세그먼트들(512)을, 제1버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행하며, 이때 이레이즈 커맨드들에 해당하는 메모리 블록들을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 확인한 후, 확인된 메모리 블록들에 대해 이레이즈 동작들을 수행한다.
그리고, 컨트롤러(130)는, 백그라운드 동작, 예컨대 메모리 장치(150)에 포함된 메모리 블록들에서 데이터를 카피하거나 또는 데이터를 스왑하는 동작, 일 예로 가비지 컬렉션 동작 또는 웨어 레벨링 동작 등을 수행할 경우, 해당하는 유저 데이터의 데이터 세그먼트들(512)을 제1버퍼(510)에 저장하며, 또한 유저 데이터에 해당하는 맵 데이터의 맵 세그먼트들(522,524)을 제2버퍼(520)에 저장하여, 가비지 컬렉션 동작 또는 웨어 레벨링 동작 등을 수행한다.
여기서, 본 발명의 실시 예에서는, 데이터 처리 시스템(110)이, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)을 하나 또는 복수개를 포함, 다시 말해 데이터 처리 시스템(110)이, 호스트(102)와, 하나의 메모리 시스템(110) 또는 복수의 메모리 시스템(110)들을 포함할 수 있다. 특히, 본 발명의 실시 예에서는, 복수의 메모리 시스템(110)들을 포함한 데이터 처리 시스템(100)에서, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 복수의 메모리 시스템(110)들이 수행하며, 또한 복수의 메모리 시스템(110)들에서의 커맨드 동작들의 수행뿐만 아니라, 복수의 메모리 시스템(110)들에서의 백그라운 동작들의 수행 시에, 복수의 메모리 시스템(110)들 간에 데이터를 송수신 및 저장할 수 있다. 예컨대, 본 발명의 실시 예에서는, 복수의 메모리 시스템(110)들에서 커맨드 동작들 및 백그라운드 동작들을 수행할 경우, 임의의 메모리 시스템(110)에 포함된 컨트롤러(130)가, 커맨드 동작들 및 백그라운드 동작들에 해당하는 데이터를 다른 임의의 메모리 시스템(110)과 송수신하여, 임의의 메모리 시스템(110) 및 다른 임의의 메모리 시스템(110)에 저장하며, 각각의 메모리 시스템(110)들에서는 커맨드 동작들 및 백그라운드 동작들에 해당하는 데이터를 각각 처리할 수 있다.
도 3을 참조하면, 데이터 처리 시스템(100)은, 전술한 바와 같이, 컨트롤러(130)와 메모리 장치(150)를 각각 포함하는 복수의 메모리 시스템들, 예컨대 메모리 시스템1(700)과 메모리 시스템2(750)를 포함한다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 데이터 처리 시스템(100)이 두개의 메모리 시스템들(700,750)을 포함하는 경우를 일 예로 하여 설명하지만, 도 1에 도시한 메모리 시스템(110)을 두개 이상 포함할 경우에도 동일하게 적용될 수 있다.
또한, 데이터 처리 시스템(100)에서의 메모리 시스템들(700,750)은, 컨트롤러들(710,760)과 메모리 장치들(730,780)을 각각 포함한다. 아울러 각각의 컨트롤러들(710,760)은, 호스트 인터페이스(Host I/F) 유닛들(712,762), 프로세서(Processor)들(714,762), 에러 정정 코드(ECC: Error Correction Code) 유닛들(716,766), 파워 관리 유닛(PMU: Power Management Unit)들(718,768), 메모리 인터페이스(Memory I/F) 유닛들(720,770), 메모리(Memory)들(722,772), 및 시스템 인터페이스(System I/F) 유닛들(774,772)을 각각 포함한다. 그리고, 각각의 메모리 장치들(730,780)은, 각각 복수의 메모리 블록들(732,734,736,782,784,786)을 포함한다.
그리고, 메모리 시스템들(700,750)의 각 컨트롤러들(710,760)에 포함된 시스템 인터페이스 유닛들(724,774)은, 데이터 처리 시스템(100)에 포함된 복수의 메모리 시스템들(700,750) 간에 커맨드들 및 데이터의 송수신을 처리하며, 메모리 시스템들(700,750) 간의 통신을 위한 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 구현될 수 있다. 예컨대, 시스템 인터페이스 유닛들(724,774)은, UFS(Universal Flash Storage) 인터페이스, 일 예로 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 구현되거나, 또는 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 구현될 수 있다. 또한, 시스템 인터페이스 유닛들(724,774)은, UniPro에서의 링크 레이어(Link Layer) 스위칭, 일 예로 L3 스위칭을 통해 메모리 시스템들(700,750) 간이 통신하도록 구현될 수 있다. 아울러, 시스템 인터페이스 유닛들(724,774)은, 도 3에서 도시한 바와 같이 메모리 시스템들(700,750)에서 각 컨트롤러들(710,774)의 내부에 존재하거나, 또는 각 컨트롤러들(710,774)의 외부에 존재할 수도 있으며, 디바이스 인터페이스를 통해 각각의 컨트롤러들(710,774) 간의 커맨드들 및 데이터의 송수신을 처리할 수도 있다.
즉, 메모리 시스템1(700)은, 시스템 인터페이스 모듈1(724)을 통해 메모리 시스템2(750)와 연결될 수 있으며, 또한 시스템 인터페이스 모듈1(724)을 통해 메모리 시스템2(750)와 신호 및 데이터를 교환할 수 있다. 그리고, 시스템 인터페이스 모듈1(724)은, 도 4에 도시한 바와 같이, 물리 계층(Physical Layer)1(400)을 포함하며, 물리 계층1(400)은, 메모리 시스템2(750)와 데이터를 교환하기 위한 물리적 구성들, 일 예로, 메모리 시스템2(750)뿐만 아니라 다른 메모리 시스템들과 데이터를 교환하기 위한 송신 단자(Tx)들(402,404,406,408)과 수신 단자(Rx)들(410,412)을 포함한다. 여기서, 물리 계층1(400)은, 메모리 시스템들로 데이터 전송을 위한 대역폭(Bandwidth)을 증가시키기 위해, 복수의 송신 단자들(406,408)을 포함할 수 있다.
그리고, 메모리 시스템2(750)는, 시스템 인터페이스 모듈2(774)를 통해 메모리 시스템1(700)과 연결될 수 있으며, 또한 시스템 인터페이스 모듈2(774)를 통해 메모리 시스템1(700)과 신호 및 데이터를 교환할 수 있다. 그리고, 시스템 인터페이스 모듈2(774)는, 도 4에 도시한 바와 같이, 물리 계층2(450)를 포함하며, 물리 계층2(450)는, 메모리 시스템1(700)과 데이터를 교환하기 위한 물리적 구성들, 일 예로, 메모리 시스템1(700)과 데이터를 교환하기 위한 송신 단자(Tx)들(456,458)과 수신 단자(Rx)들(452,454)을 포함한다. 여기서, 물리 계층2(450)는, 메모리 시스템들로 데이터 전송을 위한 대역폭을 증가시키기 위해, 복수의 송신 단자들을 더 포함할 수 있다.
여기서, 도 4는, 본 발명의 실시 예에 따른 데이터 처리 시스템에서, 메모리 시스템들 간의 데이터 전송을 위한 시스템 인터페이스 모듈들(724,774)을 개략적으로 도시한 도면이다. 시스템 인터페이스 모듈들(724,774)은, 전술한 바와 같이, 각각의 메모리 시스템들(700,750)에 포함되거나, 또는 메모리 시스템들(700,750)의 외부에 존재할 수도 있으며, 아울러 호스트(102)의 내부에 존재할 수도 있다. 그리고, 시스템 인터페이스 모듈들(724,774)은, 각각의 메모리 시스템들(700,750)을 서로 연결시키기 위해 존재, 다시 말해 메모리 시스템1(700)은, 시스템 인터페이스 모듈1(724)의 물리 계층1(400)을 통해 메모리 시스템2(750)와 연결되고, 또한 메모리 시스템2(750)는 시스템 인터페이스 모듈2(774)의 물리 계층2(450)를 통해 메모리 시스템1(700)과 연결될 수 있다. 즉, 시스템 인터페이스 모듈들(724,774)은, 메모리 시스템들(700,750) 간을 연결하며, 특히 메모리 시스템들(700,750) 간의 신호 및 데이터 교환을 위한 복수의 채널(channel)들 또는 복수의 레인(lane)들을 형성한다. 여기서, 메모리 시스템(700,750) 간에 형성된 복수의 채널들 또는 복수의 레인들은, 메모리 시스템들(700,750) 간의 신호 및 데이터 교환을 위한 전용 채널들이 된다.
그리고, 물리 계층1(400)은, 복수의 송신 단자들과 복수의 수신 단자들을 포함하며, 물리 계층1(400)에 포함되는 송신 단자들과 수신 단자들의 개수는, 메모리 시스템1(700)의 종류 또는 유형에 따라 다양하게 변경될 수 있다. 또한, 물리 계층2(450)는, 복수의 송신 단자들과 복수의 수신 단자들을 포함하며, 물리 계층2(450)에 포함되는 송신 단자들과 수신 단자들의 개수는, 메모리 시스템2(750)의 종류 또는 유형에 따라 다양하게 변경될 수 있다. 즉, 메모리 시스템1(700)과 메모리 시스템2(750)가 서로 다른 종류 또는 서로 다른 유형의 시스템들일 경우, 물리 계층1(400))에 포함되는 송신 단자들 및 수신 단자들의 개수가 물리 계층2(450))에 포함되는 송신 단자들 및 수신 단자들의 개수와 다를 수 있다. 물리 계층들(400,450)에서 서로 연결된 송신 단자와 수신 단자는 하나의 채널 또는 레인을 형성할 수 있으며, 임의의 송신 단자는 자신과 연결된 수신 단자로 신호 및 데이터를 송신할 수 있고, 또한 임의의 수신 단자는 자신과 연결된 송신 단자로부터 신호 및 데이터를 수신할 수 있다. 아울러, 수신 단자와 연결되지 않은 송신 단자, 및 송신 단자와 연결되지 않은 수신 단자는, 작동하지 않거나 이용되지 않을 수 있다.
그리고, 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들에 대한 제어 및 관리 기능을 수행하는 임의의 메모리 시스템, 예컨대 마스터(master) 메모리 시스템이, 마스터 메모리 시스템뿐만 아니라 다른 메모리 시스템들에 대한 커맨드들을 호스트(102)로부터 수신한 후, 호스트(102)로부터 수신된 커맨드들, 및 커맨드들에 해당하는 데이터를, 다른 메모리 시스템들과, 각각 송수신할 수 있다. 여기서, 본 발명의 실시 예에 따른 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들에 대한 시스템 정보에 상응하여, 복수의 메모리 시스템들에서 제1메모리 시스템을 마스터 메모리 시스템으로 결정하거나, 또는 복수의 메모리 시스템들 간 경쟁(contention)을 통해, 제1메모리 시스템을 마스터 메모리 시스템으로 결정한 후, 나머지 메모리 시스템들을 슬래이브(slave) 메모리 시스템들로 결정한다.
예컨대, 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들에 대한 시스템 정보, 다시 말해 각 메모리 시스템들 또는 각 메모리 시스템들에 포함된 컨트롤러(130) 및 메모리 장치(150)에서의 커맨드 동작들에 대한 능력(capability), 일 예로 커맨드 동작들에 대한 수행 능력(performance capability), 처리 능력(process capability), 처리 속도(process speed), 및 처리 레이턴시(process latency) 등과, 신뢰도(reliability)에 상응하여, 복수의 메모리 시스템들에서, 마스터 메모리 시스템을 결정한다. 또한, 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들 간의 경쟁을 통해, 결정될 수도 있으며, 일 예로 호스트(102)와 각 메모리 시스템들 간의 접속 순위에 따른 경쟁을 통해, 복수의 메모리 시스템들에서, 마스터 메모리 시스템을 결정, 예컨대 호스트(102)와 복수의 메모리 시스템들 간의 접속 상태에 따라 호스트(102)와의 최상위 접속 상태, 또는 호스트(102)로의 접속 순서에 따라 최상위 접속 순위를 갖는 제1메모리 시스템을, 마스터 메모리 시스템으로 결정한다.
아울러, 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들을, 시스템 정보 또는 복수의 메모리 시스템들 간의 경쟁을 통해, 프라이머리(primary) 메모리 시스템, 세컨더리(secondary) 메모리 시스템, 서드리(thirdly) 메모리 시스템, 포스리(fourthly) 메모리 시스템 등으로 구분할 수 있으며, 또한 프라이머리 메모리 시스템을 마스터 메모리 시스템으로 결정한 후, 시스템 정보 또는 복수의 메모리 시스템들 간의 경쟁을 통해, 마스터 메모리 시스템을, 프라이머리 메모리 시스템에서 세컨더리 메모리 시스템 또는 서드리 메모리 시스템 등으로 동적(dynamic)으로 변경할 수 있으며, 이때 프라이머리 메모리 시스템은 슬래이브 메모리 시스템으로 변경된다.
그리고, 데이터 처리 시스템(100)에서는, 복수의 메모리 시스템들에서 마스터 메모리 시스템이, 호스트(102)로부터 마스트 메모리 시스템에 대한 복수의 커맨드들뿐만 아니라, 복수의 슬래이브 메모리 시스템들에 대한 복수의 커맨드들을 수신하고, 복수의 커맨드들에 해당하는 커맨드 동작들을, 마스트 메모리 시스템뿐만 아니라 복수의 슬래이브 메모리 시스템들에서 수행하도록 제어 및 관리한다. 여기서, 마스터 메모리 시스템은, 복수의 슬래이브 메모리 시스템들에서 각각의 커맨드 동작들이 수행될 슬래이브 메모리 시스템을 확인한 후, 복수의 슬래이브 메모리 시스템들과 각각의 커맨드들 및 데이터를 송수신하도록 제어 및 관리한다. 또한, 마스터 메모리 시스템은, 복수의 슬래이브 메모리 시스템들에서 수행될 백그라운드 동작들을 확인한 후, 각 메모리 시스템들에서의 백그라운 동작들의 수행 시에, 데이터를 송수신하도록 제어 및 관리한다. 그러면 이하에서는, 설명의 편의를 위해, 데이터 처리 시스템(100)에 포함된 메모리 시스템1(700) 및 메모리 시스템2(750)에서, 메모리 시스템1(700)이 마스터 메모리 시스템이고, 메모리 시스템2(750)가 슬래이브 메모리 시스템일 경우를 일 예로 하여 보다 구체적으로 설명하기로 한다.
즉, 본 발명의 실시 예에 따른 데이터 처리 시스템(100)에서는, 메모리 시스템1(700) 및 메모리 시스템2(750)의 시스템 정보와, 메모리 시스템1(700) 및 메모리 시스템2(750) 간의 경쟁을 통해, 메모리 시스템1(700)은, 마스터 메모리 시스템이 되고, 메모리 시스템2(750)는 슬래이브 메모리 시스템이 된다. 여기서, 메모리 시스템1(700)의 마스터 메모리 시스템 및 메모리 시스템2(750)의 슬래이브 메모리 시스템은, 전술한 바와 같이, 각 메모리 시스템들(700,750)의 시스템 정보 및 경쟁을 통해, 동적으로 변경, 다시 말해 메모리 시스템2(750)이 마스터 메모리 시스템으로 변경되고, 메모리 시스템1(700)이 슬래이브 메모리 시스템으로 변경될 수도 있다.
그리고, 메모리 시스템1(700)의 컨트롤러(710)는, 메모리 시스템1(700)에 대한 시스템 정보, 다시 말해 메모리 시스템1(700)의 메모리 장치1(730) 및 컨트롤러1(710)에 대한 시스템 정보뿐만 아니라, 메모리 시스템2(750)에 대한 시스템 정보, 다시 말해 메모리 시스템2(750)의 메모리 장치2(780) 및 컨트롤러2(760)에 대한 시스템 정보를 확인한다. 여기서, 메모리 시스템1(700)의 컨트롤러1(710)은, 메모리 시스템2(750)에 대한 시스템 정보를, 시스템 인터페이스 모듈들(724,774)을 통해 메모리 시스템2(750)의 컨트롤러2(760)로부터 수신하거나, 또는 호스트 인터페이스 모듈들(712,762)을 통해 호스트(102)로부터 수신할 수 있으며, 이때 메모리 시스템2(750)의 컨트롤러2(760)가 메모리 시스템2(750)에 대한 시스템 정보를 호스트(102)로 제공하고, 호스트(102)가 메모리 시스템2(750)에 대한 시스템 정보를 메모리 시스템1(700)의 컨트롤러1(710)로 제공한다.
또한, 메모리 시스템1(700)의 컨트롤러1(710)은, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 커맨드들을 확인, 특히 커맨드들에 해당하는 커맨드 동작들 및 커맨드 동작들이 수행될 메모리 시스템들을 확인한다. 예컨대, 컨트롤러1(710)은, 호스트(102)로부터 복수의 라이트 커맨드들을 수신하거나, 복수의 리드 커맨드들을 수신하거나, 또는 복수의 이레이즈 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 프로그램 동작들, 리드 커맨드들에 해당하는 리드 동작들, 또는 이레이즈 커맨드들에 해당하는 이레이즈 동작들이, 수행될 각각의 메모리 시스템들을 확인한 후, 각 메모리 시스템들에서 해당하는 프로그램 동작들, 리드 동작들, 또는 이레이즈 동작들이, 전술한 바와 같이, 수행되도록 제어 및 관리한다.
여기서, 각각의 메모리 시스템들(700,750) 또는 각 메모리 시스템들(700,750)의 컨트롤러들(710,760)은, 라우팅 유닛(routing unit)을 각각 포함할 수 있으며, 특히 마스터 메모리 시스템 또는 마스터 메모리 시스템의 컨트롤러는, 라우팅 유닛을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들이 수행될 각각의 메모리 시스템들을 확인한 후, 각각의 커맨드들을 해당하는 메모리 시스템들로 각각 전송할 수 있다. 즉, 컨트롤러1(710)은, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 커맨드 동작들이 각각 수행될 메모리 시스템들의 컨트롤러들로 각각 전송한다. 여기서, 컨트롤러1(710)은, 호스트(102)로부터 수신된 복수의 커맨드들에 포함된 식별자, 예컨대 Command Initiator ID를 이용하여 커맨드들에 해당하는 커맨드 동작들이 수행되어야 할 메모리 시스템들을 확인하고, 확인된 메모리 시스템들로 해당하는 커맨드들을 전송한다. 그리고, 컨트롤러1(710)은, 커맨드들과 커맨드들이 전송된 메모리 시스템들 간, 또는 커맨드 동작들과 커맨드 동작들이 수행되어야 할 메모리 메모리 시스템들 간을, 매핑 테이블로 관리할 수 있다.
예를 들어 보다 구체적으로 설명하면, 컨트롤러1(710)은, 호스트(102)로부터 복수의 라이트 커맨드들, 일 예로 라이트 커맨드1, 라이트 커맨드2, 및 라이트 커맨드3을 수신할 경우, 라이트 커맨드1에 해당하는 프로그램 동작1이 수행될 메모리 시스템1(700), 라이트 커맨드2에 해당하는 프로그램 동작2가 수행될 메모리 시스템2(750), 및 라이트 커맨드3에 해당하는 프로그램 동작3이 수행될 메모리 시스템1(700)을, 각각 확인한다. 그리고, 컨트롤러1(710)은, 프로그램 동작1 및 프로그램 동작3을, 메모리 시스템1(700)에서 수행하며, 또한 프로그램 동작2가 메모리 시스템2(750)에서 수행되도록, 시스템 인터페이스 모듈들(724,774)을 통해, 라이트 커맨드2를 메모리 시스템2(750)의 컨트롤러2(760)로 전송한다.
여기서, 컨트롤러2(760)는, 컨트롤러1(710)을 통해, 호스트(102)로부터 라이트 커맨드2를 수신하며, 라이트 커맨드2에 해당하는 프로그램 동작2를 메모리 시스템2(760)에서 수행하며, 프로그램 동작2의 수행 결과를, 시스템 인터페이스 모듈들(724,774)을 통해 컨트롤러1(710)로 전송하며, 컨트롤러1(710)은, 컨트롤러2(760)로부터 수신된 프로그램 동작2의 수행 결과를 호스트(102)로 제공한다. 또한, 컨트롤러2(760)는, 프로그램 동작2의 수행 결과를, 호스트(102)로 직접 전송하여 제공할 수도 있다.
특히, 컨트롤러1(710)은, 메모리 시스템1(700)에서 프로그램 동작1의 수행 시에, 프로그램 동작1의 수행에 해당하는 유저 데이터1의 사이즈, 또는 프로그램 동작1의 수행에 해당하는 메타 데이터1의 사이즈가, 컨트롤러1(710)에 포함된 메모리1(722)의 사이즈, 예컨대 메모리1(722)에 포함된 제1버퍼(510) 및 제2버퍼(520)의 사이즈를 초과할 경우, 유저 데이터1에 포함된 데이터 세그먼트들과 메타 데이터에 포함된 메타 세그먼트들의 일부 세그먼트들을, 메모리1(722)에 포함된 제1버퍼(510) 및 제2버퍼(520)에 저장하고, 나머지 세그먼트들을, 메모리 시스템2(750)에서 컨트롤러2(760)의 메모리2(772)에 포함된 제1버퍼(510) 및 제2버퍼(520)에 저장한다. 즉, 컨트롤러1(710)은, 메모리 시스템1(700)에서 프로그램 동작1의 수행 시에, 프로그램 동작1에 해당하는 유저 데이터 및 메타 데이터를, 메모리 시스템1(700)의 컨트롤러1(710)에 포함된 메모리1(722)뿐만 아니라, 메모리 시스템2(760)의 컨트롤러2(760)에 포함된 메모리2(772)에서 캐싱(caching) 및 버퍼링(buffering)하여, 메모리 시스템1(700)에서 프로그램 동작1을 수행한다. 그리고, 컨트롤러1(710)은, 프로그램 동작1의 수행 결과를 호스트(102)로 제공한다.
또한, 컨트롤러1(710)은, 프로그램 동작1을 메모리 시스템1(700)에서 수행함에 따라, 메모리 시스템1(700)이 비지(busy) 상태, 예컨대 컨트롤러1(710)과 메모리 장치(730) 간의 채널 상태가 비지 상태이거나, 또는 메모리 시스템1(700)에서의 동작 상태 또는 성능(performance) 상태가 열악(inadequate) 상태, 예컨대 메모리 시스템1(700)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등이 임계 레벨보다 열악 상태일 경우, 프로그램 동작3을 메모리 시스템2(750)에서 수행하도록 제어 및 관리한다. 즉, 컨트롤러1(710)은, 메모리 시스템2(750)에서 프로그램 동작3에 대한 임시(temporary) 프로그램 동작을 수행하도록, 시스템 인터페이스 모듈들(724,774)을 통해, 라이트 커맨드3을 메모리 시스템2(750)의 컨트롤러2(760)로 전송한다.
여기서, 컨트롤러2(760)는, 컨트롤러1(710)로부터 수신된 라이트 커맨드3에 해당하는 프로그램 동작3을, 메모리 시스템2(750)에서 수행하며, 메모리 시스템2(750)에서 프로그램 동작3의 수행 결과를, 시스템 인터페이스 모듈들(724,774)을 통해, 컨트롤러1(710)로 전송한다. 그리고, 컨트롤러1(710)은, 컨트롤러2(760)로부터 수신한 프로그램 동작3의 수행 결과를 확인하여, 메모리 시스템2(750)에서 라이트 커맨드3에 해당하는 유저 데이터3에 대한 메타 데이터3을 확인하며, 메타 데이터3을 메모리1(722) 또는 메모리 장치1(730)에 저장하여 관리한다.
또한, 컨트롤러1(710)은, 메모리 시스템1(700)이 아이들(idle) 또는 레디(ready) 상태, 예컨대 컨트롤러1(710)과 메모리 장치(730) 간의 채널 상태가 아이들 또는 레디 상태이거나, 또는 메모리 시스템1(700)에서의 동작 상태 또는 성능이 정상(normal), 예컨대 메모리 시스템1(700)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등이 임계 레벨에서 정상일 경우, 메모리1(722) 또는 메모리 장치1(730)에 저장된 메타 데이터3을 확인한 후, 메모리 시스템2(750)에서 프로그램된 유저 데이터3을, 메모리 시스템1(700)으로 카피 또는 롤백(rollback)하여 저장한다. 그리고, 컨트롤러1(710)은, 프로그램 동작3의 수행 결과를 호스트(102)로 제공한다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(102)로부터 수신된 복수의 커맨드들에서 복수의 라이트 커맨드들을 수신할 경우, 다시 말해 복수의 커맨드 동작들에서 복수의 프로그램 동작을 메모리 시스템들(700,750)에서 수행할 경우를 일 예로 하여 설명하였지만, 호스트(102)로부터 리드 커맨드들 및 이레이즈 커맨드들을 수신할 경우, 다시 말해 복수의 리드 동작들 및 이레이즈 동작들을 메모리 시스템들(700,750)에서 수행할 경우에도 동일하게 적용될 수 있다.
아울러, 메모리 시스템1(700)의 컨트롤러1(710)은, 메모리 시스템들(700,750)에서 백그라운들 동작들, 예컨대 카피 동작들 또는 스왑 동작들을 수행할 경우, 특히 메모리 시스템1(700)에서 백그라운드 동작들을 수행할 경우, 메모리 시스템1(700)에서의 백그라운드 동작들에 해당하는 유저 데이터 또는 메타 데이터의 사이즈가 컨트롤러1(710)에 포함된 메모리1(722)의 사이즈, 예컨대 메모리1(722)에 포함된 제1버퍼(510) 또는 제2버퍼(520)의 사이즈를 초과하거나, 또는 컨트롤러1(710)에 포함된 메모리1(722) 또는 메모리 장치1(730)의 상태가 열악 상태 또는 더티(dirty) 상태일 경우, 메모리 시스템2(750)의 컨트롤러2(760)에 포함된 메모리2(772) 또는 메모리 장치2(780)에, 메모리 시스템1(700)에서의 백그라운드 동작들에 해당하는 유저 데이터 또는 메타 데이터를 저장한다. 즉, 메모리 시스템1(700)의 컨트롤러1(710)은, 메모리 시스템1(700)에서의 백그라운드 동작들을, 메모리 시스템2(750)의 컨트롤러2(760)에 포함된 메모리2(772) 또는 메모리 장치2(780)를 이용하여 수행한다.
그리고, 메모리 시스템2(750)의 컨트롤러2(760)는, 메모리 시스템들(700,750)에서 백그라운들 동작들, 예컨대 카피 동작들 또는 스왑 동작들을 수행할 경우, 특히 메모리 시스템2(750)에서 백그라운드 동작들을 수행할 경우, 메모리 시스템2(750)에서의 백그라운드 동작들에 해당하는 유저 데이터 또는 메타 데이터의 사이즈가 컨트롤러2(760)에 포함된 메모리2(772)의 사이즈, 예컨대 메모리2(772)에 포함된 제1버퍼(510) 또는 제2버퍼(520)의 사이즈를 초과하거나, 또는 컨트롤러2(760)에 포함된 메모리2(772) 또는 메모리 장치2(780)의 상태가 열악 상태 또는 더티 상태일 경우, 메모리 시스템1(700)의 컨트롤러1(710)에 포함된 메모리1(722) 또는 메모리 장치1(730)에, 메모리 시스템2(750)에서의 백그라운드 동작들에 해당하는 유저 데이터 또는 메타 데이터를 저장한다. 즉, 메모리 시스템2(750)의 컨트롤러2(760)는, 메모리 시스템2(750)에서의 백그라운드 동작들을, 메모리 시스템1(700)의 컨트롤러1(710)에 포함된 메모리1(722) 또는 메모리 장치1(730)을 이용하여 수행한다.
이렇게 본 발명의 실시 예에 따른 데이터 처리 시스템에서는, 복수의 메모리 시스템들의 마스터 메모리 시스템에 포함된 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들이 수행될 각각의 메모리 시스템들을 확인한 후, 각각의 커맨드들 및 커맨드들에 해당하는 데이터를, 해당하는 메모리 시스템들과 송수신함으로써, 복수의 메모리 시스템들에서 각각 해당하는 커맨드들 동작들을 정상적으로 수행하며, 특히 각 메모리 시스템들에서의 커맨드 동작들의 수행 시에, 다른 메모리 시스템에 포함된 컨트롤러(130)의 메모리(144) 또는 메모리 장치(150)를 이용하여 수행함으로써, 각 메모리 시스템들에서의 메모리(144) 또는 메모리 장치(150)를 보다 확장하여 사용할 수 있으며, 그에 따라 메모리 시스템들의 사용 효율을 보다 향상시킬 수 있다. 또한, 본 발명의 실시 예에 따른 데이터 처리 시스템에서는, 각 메모리 시스템들에 포함된 메모리(144) 또는 메모리 장치(150)의 상태, 또는 각 메모리 시스템들에서의 상태, 예컨대 채널 상태, 동작 상태 또는 성능 상태에 따라, 다른 메모리 시스템에 포함된 컨트롤러(130)의 메모리(144) 또는 메모리 장치(150)를 이용하여 각 메모리 시스템들에서의 동작들을 수행함으로써, 메모리 시스템들에서의 동작 성능 및 신뢰도를 보다 향상시킬 수 있다. 그러면 여기서, 도 5를 참조하여 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터를 처리하는 동작에 대해서 보다 구체적으로 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면이다.
도 5를 참조하면, 데이터 처리 시스템(100)은, 810단계에서 각 메모리 시스템들에 대한 시스템 정보를 송수신하며, 특히 데이터 처리 시스템(100)에 포함된 복수의 메모리 시스템들에서 마스트 메모리 시스템에 포함된 컨트롤러가, 마스터 메모리 시스템에 대한 시스템 정보뿐만 아니라 나머지 다른 메모리 시스템들, 다시 말해 슬래이브 메모리 시스템들에 대한 시스템 정보를 확인한다.
그런 다음, 데이터 처리 시스템(100)은, 820단계에서, 호스트(102)로부터 복수의 커맨드들을 수신한 후, 830단계에서 복수의 커맨드들에 해당하는 커맨드 동작들이 수행될 각각의 메모리 시스템들을 확인하며, 각 메모리 시스템들에서 해당하는 커맨드 동작들을 수행한다.
그리고, 데이터 처리 시스템(100)은, 840단계에서, 각 메모리 시스템들에 포함된 메모리 또는 메모리 장치의 상태, 또는 각 메모리 시스템들에서의 상태, 예컨대 채널 상태, 동작 상태 또는 성능 상태에 따라, 복수의 메모리 시스템들 간에 데이터를 송수신, 특히 다른 메모리 시스템에 포함된 컨트롤러의 메모리 또는 메모리 장치(150)를 이용하여 각 메모리 시스템들에서의 동작들을 수행한다.
여기서, 데이터처리 시스템(100)에 포함된 복수의 메모리 시스템들에서 마스터 메모리 시스템 및 슬래이브 메모리 시스템, 그리고 복수의 메모리 시스템들에서의 데이터 처리, 특히 마스터 메모리 시스템이 슬래이브 메모리 시스템과의 데이터 처리 동작에 대해서는, 앞서 도 2 내지 도 4를 참조하여 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다. 그러면 이하에서는, 도 6 내지 도 10을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 5에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 6 내지 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 6 내지 도 9를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다. 또한, UFS 장치들(6520,6620,6720,6820)이 마스터 메모리 시스템일 경우, 도 3에서 설명한 메모리 시스템1(700)의 동작을 수행하고, UFS 카드들(6530,6630,6730,6830)이 슬래이브 메모리 시스템일 경우에는 도 3에서 설명한 메모리 시스템2(750)의 동작을 수행한다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 6에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 즉, 도 3 및 도 4에서 설명한 시스템 인터페이스 모듈들(724,774)이 호스트(6510)에 포함될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다. 이때, 복수의 UFS 장치들과 복수의 UFS 카드들에서, 임의의 하나의 UFS 장치 또는 하나의 UFS 카드를 마스터 메모리 시스템으로 결정할 경우, 나머지 UFS 장치들 또는 UFS 카드들은 슬래이브 메모리 시스템이 되며, 마스터 메모리 시스템으로 결정된 임의의 하나의 UFS 장치 또는 하나의 UFS 카드는, 전술한 바와 같이, 메모리 시스템1(700)의 동작을 수행하고, 슬래이브 메모리 시스템으로 결정된 나머지 UFS 장치들 또는 UFS 카드들은, 메모리 시스템2(750)의 동작을 수행한다.
또한, 도 7에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 즉, 도 3 및 도 4에서 설명한 시스템 인터페이스 모듈들(724,774)이 스위칭 모듈(6640)에 포함될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다. 이때, 복수의 UFS 장치들과 복수의 UFS 카드들에서, 임의의 하나의 UFS 장치 또는 하나의 UFS 카드를 마스터 메모리 시스템으로 결정할 경우, 나머지 UFS 장치들 또는 UFS 카드들은 슬래이브 메모리 시스템이 되며, 마스터 메모리 시스템으로 결정된 임의의 하나의 UFS 장치 또는 하나의 UFS 카드는, 전술한 바와 같이, 메모리 시스템1(700)의 동작을 수행하고, 슬래이브 메모리 시스템으로 결정된 나머지 UFS 장치들 또는 UFS 카드들은, 메모리 시스템2(750)의 동작을 수행한다.
아울러, 도 8에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 즉, 도 3 및 도 4에서 설명한 시스템 인터페이스 모듈들(724,774)이 스위칭 모듈(6740)에 포함될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다. 이때, 복수의 UFS 장치들이 각각 구현된 복수의 모듈들 또는 복수의 UFS 카드들에서, 임의의 하나의 모듈 또는 하나의 UFS 카드를 마스터 메모리 시스템으로 결정할 경우, 나머지 모듈들 또는 UFS 카드들은 슬래이브 메모리 시스템이 되며, 마스터 메모리 시스템으로 결정된 임의의 하나의 모듈 또는 하나의 UFS 카드는, 전술한 바와 같이, 메모리 시스템1(700)의 동작을 수행하고, 슬래이브 메모리 시스템으로 결정된 나머지 모듈들 또는 UFS 카드들은, 메모리 시스템2(750)의 동작을 수행한다.
그리고, 도 9에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 즉, 도 3 및 도 4에서 설명한 시스템 인터페이스 모듈들(724,774)이 UFS 장치(6820)에 포함될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다. 이때, 복수의 UFS 장치들과 복수의 UFS 카드들에서, 임의의 하나의 UFS 장치 또는 하나의 UFS 카드를 마스터 메모리 시스템으로 결정할 경우, 나머지 UFS 장치들 또는 UFS 카드들은 슬래이브 메모리 시스템이 되며, 마스터 메모리 시스템으로 결정된 임의의 하나의 UFS 장치 또는 하나의 UFS 카드는, 전술한 바와 같이, 메모리 시스템1(700)의 동작을 수행하고, 슬래이브 메모리 시스템으로 결정된 나머지 UFS 장치들 또는 UFS 카드들은, 메모리 시스템2(750)의 동작을 수행한다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 10을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 6 내지 도 9에서 설명한 UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (21)

  1. 복수의 메모리 시스템들; 및
    상기 복수의 메모리 시스템들에 대한 커맨드들 제공하는 호스트(host);를 포함하며,
    상기 메모리 시스템들에서 제1메모리 시스템의 제1컨트롤러는, 상기 복수의 커맨드들을 상기 호스트로부터 수신하고, 상기 커맨드들에 해당하는 복수의 커맨드 동작들이 수행되는 각각의 메모리 시스템들을 확인하고, 복수의 전용 채널(channel)들을 통해, 상기 메모리 시스템들에서 상기 제1메모리 시스템을 제외한 나머지 메모리 시스템들로 각각 해당하는 커맨드들을 전송하며, 상기 제1메모리 시스템에 해당하는 제1커맨드 동작을, 상기 나머지 메모리 시스템들 중 적어도 하나의 메모리 시스템들에서 수행하는,
    데이터 처리 시스템.
  2. 제1항에 있어서,
    상기 전용 채널들을, 상기 메모리 시스템들 간에 형성하는 인터페이스 모듈들;을 더 포함하며,
    상기 전용 채널들은, 상기 메모리 시스템들 간을 연결하는,
    데이터 처리 시스템.
  3. 제2항에 있어서,
    상기 인터페이스 모듈들에서 제1인터페이스 모듈은, 상기 제1메모리 시스템에 포함되고,
    상기 인터페이스 모듈들에서 제2인터페이스 모듈은, 상기 메모리 시스템들에서 제2메모리 시스템에 포함되는,
    데이터 처리 시스템.
  4. 제3항에 있어서,
    상기 제1컨트롤러는, 상기 커맨드들에서 상기 제2메모리 시스템에 해당하는 제2커맨드를, 상기 제1인터페이스 모듈과 상기 제2인터페이스 모듈이 형성한 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송하는,
    데이터 처리 시스템.
  5. 제3항에 있어서,
    상기 제1컨트롤러는, 상기 제1메모리 시스템에 해당하는 제3커맨드 동작의 수행에 상응하여 상기 제1메모리 시스템이 비지(busy) 상태일 경우, 상기 제1커맨드 동작에 해당하는 제1커맨드를, 상기 제1인터페이스 모듈과 상기 제2인터페이스 모듈이 형성한 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송하는,
    데이터 처리 시스템.
  6. 제5항에 있어서,
    상기 제2메모리 시스템의 제2컨트롤러는, 상기 제1커맨드를 수신한 후, 상기 제1커맨드 동작을 상기 제2메모리 시스템에서 수행하며, 상기 제1커맨드 동작의 수행 결과를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템으로 전송하는,
    데이터 처리 시스템.
  7. 제6항에 있어서,
    상기 제2컨트롤러는, 상기 제1커맨드 동작에 상응하는 제1데이터를, 상기 제2메모리 시스템의 제2메모리 장치 및 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하는,
    데이터 처리 시스템.
  8. 제7항에 있어서,
    상기 제1컨트롤러는, 상기 제1커맨드 동작들의 수행 결과를 통해 상기 제1데이터의 메타 데이터를 확인한 후, 상기 제1데이터를 상기 제2메모리 시스템에서 상기 제1메모리 시스템으로 카피(copy) 또는 롤백(rollback)하는,
    데이터 처리 시스템.
  9. 제8항에 있어서,
    상기 제1컨트롤러는, 상기 제3커맨드 동작에 상응하는 제3데이터 및 상기 제1데이터를, 상기 제1메모리 시스템의 제1메모리 장치 및 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는,
    데이터 처리 시스템.
  10. 제6항에 있어서,
    상기 제1컨트롤러는, 상기 제1메모리 시스템의 제1메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템의 제2메모리 장치와 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하고;
    상기 제2컨트롤러는, 상기 제2메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템의 제1메모리 장치와 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는,
    데이터 처리 시스템.
  11. 제1항에 있어서,
    상기 제1메모리 시스템은, 상기 메모리 시스템들에서 상기 커맨드 동작들에 대한 능력(capability) 및 신뢰도(reliability), 그리고 상기 호스트와의 접속 상태 및 상기 호스트로의 접속 순서, 중 적어도 하나에 상응하여, 동적(dynamic)으로 결정되는,
    데이터 처리 시스템.
  12. 호스트(host)로부터 복수의 메모리 시스템들에 대한 복수의 커맨드들을 수신하는 단계;
    상기 커맨드들에 해당하는 복수의 커맨드 동작들이 수행되는 각각의 메모리 시스템들을 확인하는 단계;
    상기 각각의 메모리 시스템들로 각각 해당하는 커맨드들을, 복수의 전용 채널(channel)들을 통해, 전송하는 단계; 및
    상기 각각의 메모리 시스템들에서 각각 해당하는 커맨드 동작들을 수행하는 단계;를 포함하며,
    상기 수행하는 단계는, 상기 메모리 시스템들에서 제1메모리 시스템에 해당하는 제1커맨드 동작을, 상기 제1메모리 시스템을 제외한 나머지 메모리 시스템들 중 적어도 하나의 메모리 시스템들에서 수행하는,
    데이터 처리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 전송하는 단계는, 상기 제1메모리 시스템에 해당하는 제2커맨드 동작의 수행에 상응하여 상기 제1메모리 시스템이 비지(busy) 상태일 경우, 상기 제1커맨드 동작에 해당하는 제1커맨드를, 상기 제1메모리 시스템과 제2메모리 시스템 간을 연결하는 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 전송하는 단계는, 상기 제2메모리 시스템에 해당하는 제3커맨드를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템으로 전송하는,
    데이터 처리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 수행하는 단계는,
    상기 제1커맨드를 수신한 후, 상기 제1커맨드 동작을 상기 제2메모리 시스템에서 수행하는 단계; 및
    상기 제1커맨드 동작의 수행 결과를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템으로 전송하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 제1커맨드 동작에 상응하는 제1데이터를, 상기 제2메모리 시스템의 제2메모리 장치 및 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 제1커맨드 동작의 수행 결과를 통해 상기 제1데이터의 메타 데이터를 확인하는 단계; 및
    상기 제1데이터를 상기 제2메모리 시스템에서 상기 제1메모리 시스템으로 카피(copy) 또는 롤백(rollback)하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 제2커맨드 동작에 상응하는 제2데이터 및 상기 제1데이터를, 상기 제1메모리 시스템의 제1메모리 장치 및 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  19. 제15항에 있어서,
    상기 제1메모리 시스템의 제1메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제2메모리 시스템의 제2메모리 장치와 상기 제2컨트롤러의 제2메모리 중, 적어도 하나에 저장하는 단계; 및
    상기 제2메모리 장치에 저장된 데이터를, 상기 제1전용 채널을 통해, 상기 제1메모리 시스템의 제1메모리 장치와 상기 제1컨트롤러의 제1메모리 중, 적어도 하나에 저장하는 단계;를 더 포함하는,
    데이터 처리 시스템의 동작 방법.
  20. 호스트;
    제1호스트 인터페이스와 제1시스템 인터페이스를 포함하는 제1메모리 시스템;
    제2호스트 인터페이스와 제2시스템 인터페이스를 포함하는 제2메모리 시스템; 및
    상기 제1시스템 인터페이스와 상기 제2시스템 인터페이스 간을 연결하는 전용 채널을 포함하며,
    상기 호스트의 커맨드에 상응하여, 상기 제1메모리 시스템 및 상기 제2메모리 시스템 중 하나의 메모리 시스템이 상기 호스트의 동작을 수행하는,
    데이터 처리 시스템.
  21. 제20항에 있어서,
    상기 제1메모리 시스템이 상기 호스트의 동작을 수행할 경우,
    상기 제1메모리 시스템에 포함된 제1프로세서가, 상기 제1시스템 인터페이스를 구동하고, 상기 제1시스템 인터페이스의 구동에 상응하여, 상기 제1시스템 인터페이스의 출력을 상기 제2시스템 인터페이스로 제공하는,
    데이터 처리 시스템.
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