TWI653630B - 存取快閃記憶體模組的方法及相關的快閃記憶體控制器及電子裝置 - Google Patents

Abstract

本發明揭露了一種存取一快閃記憶體模組的方法，包含有以下步驟：自一主裝置接收一第一筆資料；自該快閃記憶體模組中讀取一特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中後寫入至該快閃記憶體模組中的一第一資料頁；自該主裝置接收一第二筆資料；判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址；以及若是該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。

Description

存取快閃記憶體模組的方法及相關的快閃記憶體控制器 及電子裝置

本發明係有關於快閃記憶體，尤指一種存取快閃記憶體模組的方法及相關的快閃記憶體控制器及電子裝置。

在快閃記憶體模組的存取中，其特性是在於在資料寫入時是以資料頁(page)為單位，而資料抹除則是以區塊(block)為單位來進行。因此，若是寫入資料的邏輯位址並非位於資料頁的起始邏輯位址，則快閃記憶體控制器必需對此寫入資料補上頭尾的資料，之後才能寫入至快閃記憶體模組之中。舉例來說，假設一資料頁的大小為16千位元組(16KB)，其可被區分為4個區段(sector)，而寫入資料是用來更新該資料頁的第二個區段，則快閃記憶體控制器必需要將該資料頁的第一、三、四的區段的內容從快閃記憶體模組中讀出來，再連同寫入資料一併寫入至另一個資料頁中。如上所述，由於需要另外讀取快閃記憶體的內容來對寫入資料補上頭尾的資料，故會降低存取快閃記憶體的效率。此外，隨著近年來資料頁的大小越來越大的趨勢，欲寫入的資料對齊資料頁的起始邏輯位址的機率也越來越小，同時，補上頭尾資料的長度也隨之增加。

另一方面，針對某些具有較小緩衝記憶體電子裝置，例如行車紀錄器或是一些錄影裝置，通常會將一筆很大的連續性資料(例如，一百萬位元組)切割為多筆的小資料(例如，四千位元組)，然而，這些多筆的小資料在每次寫入時都需要進行上述補上頭尾資料的操作，故快閃記憶體效能更會嚴重地降低。

因此，本發明的目的之一在於提供一種存取快閃記憶體模組的方法，其可以大幅降低上述需要讀取快閃記憶體模組來補上頭尾資料的次數，提升快閃記憶體效能，以解決先前技術中的問題。

在本發明的一個實施例中，揭露了一種存取一快閃記憶體模組的方法，其中該快閃記憶體模組包含多個區塊，每一個區塊包含多個資料頁，且該方法包含有以下步驟：自一主裝置接收一第一筆資料；自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中；將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；自該主裝置接收一第二筆資料；判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果；以及若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。

在本發明的另一個實施例中，揭露了一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，該快閃記憶體模組包含多 個區塊，每一個區塊包含多個資料頁，且該快閃記憶體控制器包含有一唯讀記憶體以及一微處理器。該唯讀記憶體係用來儲存一程式碼，且該微處理器用來執行該程式碼以控制對該快閃記憶體模組之存取。在該快閃記憶體控制器的操作中，當該微處理器自一主裝置接收一第一筆資料時，該微處理器自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中，以及將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；以及當該微處理器自該主裝置接收一第二筆資料時，該微處理器判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果，且若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，該微處理器將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。

在本發明的另一個實施例中，揭露了一種電子裝置，其包含有一快閃記憶體模組以及一快閃記憶體控制器。在該電子裝置的操作中，當該快閃記憶體控制器自一主裝置接收一第一筆資料時，該快閃記憶體控制器自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中，以及將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；以及當該快閃記憶體控制器自該主裝置接收一第二筆資料時，該快閃記憶體控制器判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果，且若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，該快閃記憶體控制器將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。

110‧‧‧快閃記憶體控制器

112‧‧‧微處理器

112C‧‧‧程式碼

112M‧‧‧唯讀記憶體

114‧‧‧控制邏輯

116‧‧‧緩衝記憶體

118‧‧‧介面邏輯

120‧‧‧快閃記憶體模組

130‧‧‧主裝置

132‧‧‧編碼器

134‧‧‧解碼器

202‧‧‧特定資料頁

210、220、230、240‧‧‧資料頁

D1~D4‧‧‧資料

D1’‧‧‧第一筆資料

D2’‧‧‧第二筆資料

D3’‧‧‧第三筆資料

D4’‧‧‧第四筆資料

第1圖為依據本發明一實施例之一種記憶裝置的示意圖。

第2圖為根據本發明一實施例之主裝置將多筆資料寫入至記憶裝置的示意圖。

第1圖為依據本發明一實施例之一種記憶裝置100的示意圖。記憶裝置100包含有一快閃記憶體(Flash Memory)模組120以及一快閃記憶體控制器110，且快閃記憶體控制器110用來存取快閃記憶體模組120。依據本實施例，快閃記憶體控制器110包含一微處理器112、一唯讀記憶體(Read Only Memory,ROM)112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取(Access)。控制邏輯114包含了一編碼器132以及一解碼器134，其中編碼器132用來對寫入到快閃記憶體模組120中的資料進行編碼以產生對應的校驗碼(或稱，錯誤更正碼(Error Correction Code)，ECC)，而解碼器134用來將從快閃記憶體模組120所讀出的資料進行解碼。

於典型狀況下，快閃記憶體模組120包含了多個快閃記憶體晶片，而每一個快閃記憶體晶片包含複數個區塊(Block)，而快閃記憶體控制器110對快閃記憶體模組120進行抹除資料運作係以區塊為單位來進行。另外，一區塊可記錄特定數量的資料頁(Page)，其中快閃記憶體控制器110對快閃記憶體模組120進行寫入資料之運作係以資料頁為單位來進行寫入。在本實施例中，快閃記憶 體模組120為一立體NAND型快閃記憶體(3D NAND-type flash)模組。

實作上，透過微處理器112執行程式碼112C之快閃記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體模組120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)130溝通。緩衝記憶體116係以隨機存取記憶體(Random Access Memory，RAM)來實施。例如，緩衝記憶體116可以是靜態隨機存取記憶體(Static RAM，SRAM)，但本發明不限於此。

在一實施例中，記憶裝置100可以是可攜式記憶裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡)，且主裝置130為一可與記憶裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦...等等。而在另一實施例中，記憶裝置100可以是固態硬碟或符合通用快閃記憶體儲存(Universal Flash Storage，UFS)或嵌入式多媒體記憶卡(Embedded Multi Media Card，EMMC)規格之嵌入式儲存裝置，以設置在一電子裝置中，例如設置在手機、筆記型電腦、桌上型電腦、錄影裝置或行車紀錄器之中，而此時主裝置130可以是該電子裝置的一處理器。

第2圖為根據本發明一實施例之主裝置130將多筆資料寫入至記憶裝置100的示意圖，其中本實施例以分別對應到不同寫入命令的四筆資料D1’~D4’為例來進行說明，且四筆資料D1’~D4’的大小均為4KB，而快閃記憶體模組中每一個資料頁的大小則是16KB。在記憶裝置100的操作中，快閃記憶體控制器110根據一第一寫入命令自主裝置130接收第一筆資料D1’，接著，快閃記憶體控制 器110自快閃記憶體模組120中一特定區塊的一特定資料頁202中讀取資料D2~D4，並將第一筆資料D1’連同取資料D2~D4暫存在緩衝記憶體116中，之後再將第一筆資料D1’連同資料D2~D4寫入至快閃記憶體模組120中一區塊的一第一資料頁210。在本實施例中，第一筆資料D1’與特定資料頁202內的資料D1具有相同的邏輯位址(即，相同的邏輯資料頁)，亦即第一筆資料D1’是用來更新資料D1的內容，但本發明並不以此為限。

接著，快閃記憶體控制器110根據一第二寫入命令自主裝置130接收第二筆資料D2’，此時微處理器112會判斷第二筆資料D2’與第一筆資料D1’是否具有連續的邏輯位址，在本實施例中係假設第二筆資料D2’與第一筆資料D1’具有連續的邏輯位址，因此微處理器112便直接使用第二筆資料D2’來更新目前暫存在緩衝記憶體116的資料D2，亦即緩衝記憶體116內所暫存的變為第一筆資料D1’、第二筆資料D2’以及之前從特定資料頁202所讀取的資料D3、D4。之後再將第一筆資料D1’、第二筆資料D2’連同資料D3、D4寫入至快閃記憶體模組120中該區塊的一第二資料頁220。需注意的是，在快閃記憶體控制器110自主裝置130接收第二筆資料D2’並將第二筆資料D2’寫入到快閃記憶體模組120的過程中，快閃記憶體控制器110會直接利用暫存在緩衝記憶體116的內容來對第二筆資料D2’進行補充頭尾資料的操作，亦即使用暫存在緩衝記憶體116的第一筆資料D1’來補充在第二筆資料D2’的前方，並使用暫存在緩衝記憶體116的資料D3、D4來補在第二筆資料D2’的後方，以構成一個完整資料頁的大小(即，16KB)；此時快閃記憶體控制器110並不會讀取快閃記憶體模組120中的資料來對第二筆資料D2’進行補充頭尾資料的操作，以增進快閃記憶體控制器110的效率。

接著，快閃記憶體控制器110根據一第三寫入命令自主裝置130接收 第三筆資料D3’，此時微處理器112會判斷第三筆資料D3’與第二筆資料D2’是否具有連續的邏輯位址，在本實施例中係假設第三筆資料D3’與第二筆資料D2’具有連續的邏輯位址，因此微處理器112便直接使用第三筆資料D3’來更新目前暫存在緩衝記憶體116的資料D3，亦即緩衝記憶體116內所暫存的變為第一筆資料D1’、第二筆資料D2’、第三筆資料D3’及之前從特定資料頁202所讀取的資料D4。之後再將第一筆資料D1’、第二筆資料D2’、第三筆資料D3’連同資料D4寫入至快閃記憶體模組120中該區塊的一第三資料頁230。需注意的是，在快閃記憶體控制器110自主裝置130接收第三筆資料D3’並將第三筆資料D3’寫入到快閃記憶體模組120的過程中，快閃記憶體控制器110會直接利用暫存在緩衝記憶體116的內容來對第三筆資料D3’進行補充頭尾資料的操作，亦即使用暫存在緩衝記憶體116的第一筆資料D1’及第二筆資料D2’補充在第三筆資料D3’的前方，並使用暫存在緩衝記憶體116的資料D4來補在第三筆資料D3’的後方，以構成一個完整資料頁的大小(即，16KB)；此時快閃記憶體控制器110並不會讀取快閃記憶體模組120中的資料來對第三筆資料D3’進行補充頭尾資料的操作。

最後，快閃記憶體控制器110根據一第四寫入命令自主裝置130接收第四筆資料D4’，此時微處理器112會判斷第四筆資料D4’與第三筆資料D3’是否具有連續的邏輯位址，在本實施例中係假設第四筆資料D4’與第三筆資料D3’具有連續的邏輯位址，因此微處理器112便直接使用第四筆資料D4’來更新目前暫存在緩衝記憶體116的資料D4，亦即緩衝記憶體116內所暫存的變為第一筆資料D1’、第二筆資料D2’、第三筆資料D3’及第四筆資料D4’。之後再將第一筆資料D1’、第二筆資料D2’、第三筆資料D3及第四筆資料D4’寫入至快閃記憶體模組120中該區塊的一第四資料頁240。需注意的是，在快閃記憶體控制器110自主裝置130接收第四筆資料D4’並將第四筆資料D4’寫入到快閃記憶體模組120的過程 中，快閃記憶體控制器110會直接利用暫存在緩衝記憶體116的內容來對第四筆資料D4’進行補充頭尾資料的操作，亦即使用暫存在緩衝記憶體116的第一筆資料D1’、第二筆資料D2’及第三筆資料D3’補充在第三筆資料D3’的前方，以構成一個完整資料頁的大小(即，16KB)；此時快閃記憶體控制器110並不會讀取快閃記憶體模組120中的資料來對第四筆資料D4’進行補充頭尾資料的操作。

如上所述，當快閃記憶體控制器110判斷自主裝置所接收到的資料具有連續的邏輯位址時，本實施例的快閃記憶體控制器110會在不讀取快閃記憶體模組120的情形下，直接使用暫存在緩衝記憶體116中的資料來進行補充頭尾資料的操作，因此可以增進快閃記憶體控制器110的效率。

需注意的是，本發明的主要概念是當快閃記憶體控制器110判斷所接收到的資料具有連續的邏輯位址時，會採用第2圖實施例所述的方法，以在盡可能不存取快閃記憶體模組120的情形下，直接使用暫存在緩衝記憶體116的內容來對要寫入的資料進行補充頭尾資料的操作。以上有關於第2圖的細節內容僅是作為範例說明，而非是作為本發明的限制。具體來說，第2圖所示的資料頁210、220、230、240可以位於相同的區塊或是不同的區塊、寫入的資料可以直接使用儲存在緩衝記憶體116內的資料而不需要在緩衝記憶體116中更新原有的資料、或是資料頁210、220、230、240中有部分資料頁可以一併寫入至快閃記憶體模組120而不必然要分批寫入，這些設計上的變化均應隸屬於本發明的範疇。

此外，當快閃記憶體控制器110判斷來自主裝置的一筆寫入資料與前一筆寫入資料具有不連續的邏輯位址時，該筆寫入資料的寫入方式則類似第2圖中寫入第一筆資料D1’的方式，亦即會先自另一個特定資料頁中讀取部分資料來 做補充頭尾資料的操作，之後再寫入到快閃記憶體模組120中。

簡要歸納本發明，在本發明的存取快閃記憶體模組的方法，在寫入至快閃記憶體模組中的資料被判斷是連續時，可以直接使用暫存在緩衝記憶體的資料來進行補充頭尾資料的操作，因此可以大幅降低需要讀取快閃記憶體模組來補上頭尾資料的次數，提升快閃記憶體效能。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (10)

1. 一種存取一快閃記憶體模組的方法，其中該快閃記憶體模組包含多個區塊，每一個區塊包含多個資料頁，且該方法包含有：自一主裝置接收一第一筆資料；自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中；將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；自該主裝置接收一第二筆資料；判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果；以及若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。
2. 如申請專利範圍第1項所述之方法，其中將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的該部份寫入至該快閃記憶體模組中的該第二資料頁的步驟包含有：直接使用該第二筆資料來更新暫存在該緩衝記憶體中的該特定資料，並將暫存在該緩衝記憶體的該第一筆資料與使用該第二筆資料更新後的該特定資料寫入至該快閃記憶體模組中的該第二資料頁。
3. 如申請專利範圍第1項所述之方法，另包含有：若是該判斷結果指出該第二筆資料與該第一筆資料具有不連續的邏輯位址：自該快閃記憶體模組中另一特定資料頁中讀取另一特定資料，並將該二筆資料連同該另一特定資料暫存在該緩衝記憶體中；以及將該第二筆資料連同該另一特定資料寫入至該快閃記憶體模組中的該第二資料頁。
4. 如申請專利範圍第1項所述之方法，其中判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生該判斷結果的步驟包含有：判斷該第二筆資料與該第一筆資料是否具有相同的邏輯區塊以及邏輯資料頁，以產生該判斷結果。
5. 如申請專利範圍第1項所述之方法，其中該第二筆資料與該第一筆資料對應到不同的寫入命令。
6. 一種快閃記憶體控制器，其中該快閃記憶體控制器係用來存取一快閃記憶體模組，該快閃記憶體模組包含多個區塊，每一個區塊包含多個資料頁，且該快閃記憶體控制器包含有：一唯讀記憶體，用來儲存一程式碼；以及一微處理器，用來執行該程式碼以控制對該快閃記憶體模組之存取；其中當該微處理器自一主裝置接收一第一筆資料時，該微處理器自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中，以及將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；以及當該微處理器自該主裝置接收一第二筆資料時，該微處理器判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果，且若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，該微處理器將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。
7. 如申請專利範圍第6項所述之快閃記憶體控制器，其中該微處理器直接使用該第二筆資料來更新暫存在該緩衝記憶體中的該特定資料，並將暫存在該緩衝記憶體的該第一筆資料與使用該第二筆資料更新後的該特定資料寫入至該快閃記憶體模組中的該第二資料頁。
8. 如申請專利範圍第6項所述之快閃記憶體控制器，其中若是該判斷結果指出該第二筆資料與該第一筆資料具有不連續的邏輯位址，該微處理器自該快閃記憶體模組中另一特定資料頁中讀取另一特定資料，並將該二筆資料連同該另一特定資料暫存在該緩衝記憶體中，以及將該第二筆資料連同該另一特定資料寫入至該快閃記憶體模組中的該第二資料頁。
9. 如申請專利範圍第6項所述之快閃記憶體控制器，其中該微處理器判斷該第二筆資料與該第一筆資料是否具有相同的邏輯區塊以及邏輯資料頁，以產生該判斷結果。
10. 一種電子裝置，包含有：一快閃記憶體模組；以及一快閃記憶體控制器，用來存取該快閃記憶體模組；其中當該快閃記憶體控制器自一主裝置接收一第一筆資料時，該快閃記憶體控制器自該快閃記憶體模組中一特定資料頁中讀取特定資料，並將該第一筆資料連同該特定資料暫存在一緩衝記憶體中，以及將該第一筆資料連同該特定資料寫入至該快閃記憶體模組中的一第一資料頁；以及當該快閃記憶體控制器自該主裝置接收一第二筆資料時，該快閃記憶體控制器判斷該第二筆資料與該第一筆資料是否具有連續的邏輯位址以產生一判斷結果，且若是該判斷結果指出該第二筆資料與該第一筆資料具有連續的邏輯位址，在不讀取該快閃記憶體模組的情形下，該快閃記憶體控制器將該第二筆資料連同暫存在該緩衝記憶體的該第一筆資料與該特定資料的一部份寫入至該快閃記憶體模組中的一第二資料頁。