TWI694589B - 記憶體結構 - Google Patents

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TWI694589B
TWI694589B TW107144847A TW107144847A TWI694589B TW I694589 B TWI694589 B TW I694589B TW 107144847 A TW107144847 A TW 107144847A TW 107144847 A TW107144847 A TW 107144847A TW I694589 B TWI694589 B TW I694589B
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Abstract

記憶體結構包含第一記憶胞、第一字元線及第二字元線。第一字元線包含第一部分、第二部分、第三部分。第一部分自第二部分的一端沿著第一方向延伸，而第三部分自第二部分的另一端沿著第二方向延伸。第一方向與第二方向的夾角小於180°。第二字元線包含第四部分、第五部分及第六部分。第四部分自第五部分的一端沿著第三方向延伸，而第六部分自第五部分的另一端沿著第四方向延伸。第三方向與第四方向的夾角小於180°。

Description

記憶體結構
本發明係關於動態隨機存取記憶體。
隨機存取記憶體(random-access memory devices)主要有兩種，例如動態記憶體及靜態記憶體。動態隨機存取記憶體(dynamic random access memory,DRAM)逐漸變成重要的積體電路元件之一。動態隨機存取記憶體可以被程式化以儲存一個代表二進位值的電壓，但是需要在很短的週期內定期重新程式化或「刷新」，以維持此電壓。為了提昇動態隨機存取記憶體的效能，需要改善導通電流(on current)以及閘極引發汲極漏電流(gate induced drain leakage,GIDL)。
根據本發明的一態樣，係提供一種記憶體結構，包含第一記憶胞、第一字元線及第二字元線。第一字元線配置於第一記憶胞上，其中第一字元線包含第一部分、第二部分及第三部分，第一部分自第二部分的一端沿著第一方向延伸，而第三部分自第二部分的另一端沿著第二方向延 伸，第一方向與第二方向的夾角小於180°。第二字元線配置於第一記憶胞上，其中第二字元線包含第四部分、第五部分及第六部分，第四部分自第五部分的一端沿著第三方向延伸，而第六部分自第五部分的另一端沿著第四方向延伸，第三方向與第四方向的夾角小於180°，且第二部分與第五部分之間的距離小於第一部分與第四部分的距離及第三部分與第六部分之間的距離。
根據本發明一或多個實施方式，記憶體結構更包含第二記憶胞，其中第三部分延伸至第二記憶胞，且第三部分的一部分配置於第二記憶胞上。
根據本發明一或多個實施方式，記憶體結構更包含第三記憶胞，其中第六部分延伸至第三記憶胞，且第六部分的一部分配置於第三記憶胞上。
根據本發明一或多個實施方式，第一記憶胞包含第一胞區域、第二胞區域及數位區域，數位區域配置於第一胞區域與第二胞區域之間。
根據本發明一或多個實施方式，記憶體結構更包含第一電容及第二電容，第一電容配置於第一胞區域，而第二電容配置於第二胞區域。
根據本發明一或多個實施方式，記憶體結構更包含位元線，延伸穿過第一記憶胞。
根據本發明一或多個實施方式，記憶體結構更包含位元線接點，配置於第一記憶胞的數位區域，且與位元線電性連接。
根據本發明一或多個實施方式，數位區域與第一胞區域藉由第一字元線隔開，而數位區域與第二胞區域藉由第二字元線隔開。
根據本發明一或多個實施方式，第二部分與第五部分之間的距離為5-50奈米。
根據本發明一或多個實施方式，第一字元線及第二字元線各自包含一彎折點，第一字元線的彎折點及第二字元線的彎折點配置於第一記憶胞內。
根據本發明一或多個實施方式，第一字元線或第二字元線的寬度為5-50奈米。
根據本發明的另一態樣，係提供一種記憶體結構，包含第一記憶胞、第一彎曲字元線及第二彎曲字元線。第一記憶胞具有一主表面。第一彎曲字元線配置於第一記憶胞上，且第一彎曲字元線包含第一轉折部分。第二彎曲字元線配置於第一記憶胞上，且第二彎曲字元線包含第二轉折部分，其中第一彎曲字元線與第二彎曲字元線之間的最小間距位於第一轉折部分與第二轉折部分之間，而第一轉折部分及第二轉折部分皆在垂直於主表面的一方向上與第一記憶胞對準。
根據本發明一或多個實施方式，第一轉折部分及第二轉折部分配置於第一記憶胞中。
根據本發明一或多個實施方式，記憶體結構更包含第二記憶胞，其中第一彎曲字元線延伸至第二記憶胞，且第一彎曲字元線的一部分配置於第二記憶胞上。
根據本發明一或多個實施方式，第一彎曲字元線具有第三轉折部分，配置於第二記憶胞中。
根據本發明一或多個實施方式，記憶體結構更包含第三記憶胞，其中第二彎曲字元線延伸至第三記憶胞，且第二彎曲字元線的一部分配置於第三記憶胞上。
根據本發明一或多個實施方式，第一記憶胞包含第一胞區域、第二胞區域及數位區域，數位區域位於第一胞區域與第二胞區域之間。
根據本發明一或多個實施方式，記憶體結構更包含第一電容及第二電容，第一電容配置於第一胞區域中，而第二電容配置於第二胞區域中。
根據本發明一或多個實施方式，記憶體結構更包含位元線，其中位元線延伸穿過第一記憶胞。
根據本發明一或多個實施方式，記憶體結構更包含位元線接點，配置於數位區域中，並與位元線電性連接。
100、200、400‧‧‧記憶體結構
110‧‧‧第一記憶胞
120、220‧‧‧第一字元線
130、230‧‧‧第二字元線
140‧‧‧電容
150‧‧‧位元線接點
160‧‧‧胞區域
170‧‧‧數位區域
180‧‧‧位元線
210、410‧‧‧第一記憶胞
221‧‧‧第一部分
222‧‧‧第二部分
223‧‧‧第三部分
224‧‧‧第七部分
225‧‧‧第八部分
231‧‧‧第四部分
232‧‧‧第五部分
233‧‧‧第六部分
234‧‧‧第九部分
235‧‧‧第十部分
241、441‧‧‧第一電容
242、442‧‧‧第二電容
250、450‧‧‧位元線
260、460‧‧‧第一胞區域
270、470‧‧‧第二胞區域
280、480‧‧‧數位區域
290、490‧‧‧位元線接點
295、296、297、298‧‧‧彎折點
310、411‧‧‧第二記憶胞
320、412‧‧‧第三記憶胞
410S‧‧‧主表面
420‧‧‧第一彎曲字元線
421‧‧‧第一轉折部分
422‧‧‧第三轉折部分
430‧‧‧第二彎曲字元線
431‧‧‧第二轉折部分
432‧‧‧第四轉折部分
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
D4‧‧‧第四方向
D5‧‧‧第五方向
D6‧‧‧第六方向
X1‧‧‧第一距離
X2‧‧‧第二距離
θ1、θ2‧‧‧夾角
為讓本發明之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示根據本發明的一比較例的記憶體結構100的上視圖；第2圖繪示根據本發明的一實施例的記憶體結構200的上視圖； 第3圖繪示根據本發明的一實施例的記憶體結構200的上視圖；第4圖繪示根據本發明的一實施例的記憶體結構400的上視圖；第5圖繪示根據本發明的一實施例的記憶體結構400的上視圖。
現在將詳細介紹本發明的實施例，其示例在圖式中示出。在圖式及說明書中，同樣的標號用於指相同或相似的元件。
本發明提供具有新型字元線的記憶體結構。此外，本發明的記憶體結構提昇「導通電流(on current)」，並改善閘極引發汲極漏電流(gate induced drain leakage,GIDL)。
第1圖繪示根據本發明的一個比較例的記憶體結構100的上視圖。記憶體結構100包含第一記憶胞110、第一字元線120、第二字元線130、電容140以及位元線接點150。為了簡潔起見，第1圖僅繪示部分的記憶體結構100。在一些實施例中，記憶體結構100更包含位元線180。位元線180電性連接位元線接點150，並延伸穿過第一記憶胞110。
第一記憶胞110包含兩個胞區域160及數位區域170，數位區域170位於兩個胞區域160之間。電容140 配置於胞區域160，而位元線接點150配置於數位區域170。值得注意的是，在記憶體結構100中，第一字元線120及第二字元線130基本上是直的。
第2圖繪示根據本發明的一實施例的記憶體結構200的上視圖。記憶體結構200包含第一記憶胞210、第一字元線220、第二字元線230、第一電容241、第二電容242、位元線250及位元線接點290。第一記憶胞210係為形成於半導體基材中的主動區域。為了更容易了解本發明的概念，第2圖僅示出單個記憶胞210。
在本發明的一些實施例中，如第2圖所示，由上視圖或平面圖看，第一記憶胞210可以為橢圓形或基本上為矩形或其他合適的形狀。
第一字元線220包含第一部分221、第二部分222及第三部分223。在某些實施例中，第一部分221自第二部分222的一端沿著第一方向D1延伸，而第三部分223自第二部分222的另一端沿著第二方向D2延伸。第一方向D1不同於第二方向D2。在一些實施例中，第一方向D1與第二方向D2形成一個夾角θ1，夾角θ1小於180°。在一些示例中，夾角θ1為90°至170°，例如100°、120°、140°及160°。根據一些實施例，若夾角θ1大於某個數值，例如170°，則本發明的技術效果不顯著。根據另一些實施例，若夾角θ1小於某個數值，例如90°，則布局及/或製造的難度不利地增加。第一字元線220在第一記憶胞210內彎折。換句話說，第一字元線220具有位於第一記憶胞210內的彎折點295及 彎折點296。此外，第一字元線220部分環繞第一電容241。
第二字元線230包含第四部分231、第五部分232及第六部分233。在某些實施例中，第四部分231自第五部分232的一端沿著第三方向D3延伸，而第六部分233自第五部分232的另一端沿著第四方向D4延伸。第三方向D3不同於第四方向D4。在一些實施例中，第三方向D3與第四方向D4形成夾角θ2，夾角θ2小於180°。在一些示例中，夾角θ2為90°至170°，例如100°、120°、140°及160°。根據一些實施例，若夾角θ2大於某個數值，例如170°，則本發明的技術效果不顯著。若夾角θ2小於某個數值，例如90°，則布局及/或製造的難度不利地增加。在一些實施例中，夾角θ2實質上相等於夾角θ1，而第二字元線230係與第一字元線220鏡像對稱。類似於第一字元線220，第二字元線230在第一記憶胞210內彎折。換句話說，第二字元線230具有位於第一記憶胞210內的彎折點297及彎折點298。此外，第二字元線230部分環繞第二電容242。
第一記憶胞210包含第一胞區域(cell region)260、第二胞區域270及數位區域(digit region)280，數位區域280配置於第一胞區域260與第二胞區域270之間。第一電容241配置於第一胞區域260內，而第二電容242配置於第二胞區域270內。數位區域280與第一胞區域260藉由第一字元線220隔開，而數位區域280與第二胞區域270藉由第二字元線230隔開。在一些實施例中，第一電容241完全位於第一胞區域260內，而第二電容 242完全位於第二胞區域270內。在另一些實施例中，第一電容241及第二電容242的部分邊界構成第一記憶胞210的部分邊界。
在一些實施例中，如第2圖所示，第一電容241與第一字元線220藉由第一距離X1間隔開，其中第一距離X1為18奈米至25奈米。類似地，第二電容242與第二字元線230藉由第二距離X2隔開，其中第二距離X2為18奈米至25奈米。若第一距離X1及/或第二距離X2小於18奈米，則本發明的技術效果不顯著。另一方面，若第一距離X1及/或第二距離X2大於25奈米，則布局及/或製造的難度不利地增加。
在某些實施例中，從記憶體結構200的上視圖(或平面圖)來看，位元線250延伸穿過第一記憶胞210。位元線接點290配置於數位區域270。此外，位元線接點290電性連接位元線250。
與第1圖的記憶體結構100相比，第一胞區域260與第一電容241的接觸面積及第二胞區域270與第二電容242的接觸面積大於第1圖的胞區域160與電容140的接觸面積。因此，第2圖的記憶體結構200的電阻小於第1圖的記憶體結構100的電阻。與第1圖的記憶體結構100相比，第2圖繪示的記憶體結構200提供更大的「導通電流(on current)」。
此外，第2圖的第一字元線220及第二字元線230所產生的電場小於第1圖的第一字元線120及第二字元 線130所產生的電場。較小的電場可以改善閘極引發汲極漏電流(gate induced drain leakage,GIDL)。換句話說，第2圖的記憶體結構200減低了閘極引發汲極漏電流。
在一些實施例中，第一字元線220及第二字元線230的寬度為5奈米至50奈米，例如10奈米、20奈米、30奈米或40奈米。在某些實施例中，第二部分222與第五部分232之間的距離小於第一部分221與第四部分231之間的距離及/或第三部分223與第六部分233之間的距離。
請參考第3圖，其繪示根據本發明多個實施例的記憶體結構200的上視圖。詳細而言，第3圖繪示記憶體結構200的多個記憶胞。
在本發明的某些實施例中，記憶體結構200更包含第二記憶胞310。第一字元線220的第三部分223延伸至第二記憶胞310，且一部分的第三部分223配置於第二記憶胞310上。在本發明的一些實施例中，記憶體結構200更包含第三記憶胞320。第二字元線230的第六部分233延伸至第三記憶胞320，且一部分的第六部分233配置於第三記憶胞320上。
在本發明的一些實施例中，第一字元線220更包含第七部分224及第八部分225。第一字元線220的第三部分223沿著第二方向D2延伸，且與第七部分224的一端連接。第八部分225自第七部分224的另一端沿著第五方向D5延伸。第五方向D5不同於第二方向D2。在一些示例中，第五方向D5可以實質上平行於第一方向D1。具體地說，第五 方向D5可以實質上與第一方向D1相反。值得注意的是，第一字元線220具有由第一部分221、第二部分222、第三部分223、第七部分224及第八部分225組合的重複單元。
在本發明的一些實施例中，第二字元線230更包含第九部分234及第十部分235。第二字元線230的第六部分233沿著第四方向D4延伸，且與第九部分234的一端連接。第十部分235自第九部分234的另一端沿著第六方向D6延伸。第六方向D6不同於第四方向D4。在一些示例中，第六方向D6可以實質上平行於第三方向D3。具體地說，第六方向D6可以實質上與第三方向D3相反。類似於第一字元線220，第二字元線230具有由第四部分231、第五部分232、第六部分233，第九部分234及第十部分235組合的重複單元。
記憶體結構200的配置顯著地增加了電容與記憶胞之間的接觸面積，可以有效地減少記憶體結構200的電阻。再者，由於上述增加的接觸面積，因此亦可以提昇電容的導通電流。此外，記憶體結構200的字元線的新穎形狀可以減小電容附近的電場，從而可以改善電容的漏電流。
第4圖繪示根據本發明一實施例的記憶體結構400的上視圖。記憶體結構400包含第一記憶胞410、第一彎曲字元線420及第二彎曲字元線430。為了簡潔的目的，第4圖僅示出單一個記憶胞410。
在本發明的一些實施例中，從上視圖或平面圖來看，如第4圖所示，第一記憶胞410可以為橢圓形或基本 上為矩形或其他合適的形狀。第一記憶胞410包含第一胞區域460、第二胞區域470以及數位區域480，其中數位區域480配置於第一胞區域460與第二胞區域470之間。數位區域480與第一胞區域460藉由第一彎曲字元線420隔開，而數位區域480與第二胞區域470藉由第二彎曲字元線430隔開。在一些實施例中，記憶體結構400更包含第一電容441及第二電容442，第一電容441配置於第一胞區域460，而第二電容442配置於第二胞區域470。在一些實施例中，第一電容441完全位於第一胞區域460內，而第二電容442完全位於第二胞區域470內。在另一些實施例中，第一電容441及第二電容442的部分邊界構成第一記憶胞410的部分邊界。
在某些實施例中，第一記憶胞410包含主表面410S。第一彎曲字元線420位於第一記憶胞410上，且第一彎曲字元線420包含第一轉折部分421。另一方面，第二彎曲字元線430位於第一記憶胞410上。第二彎曲字元線430包含第二轉折部分431，其中第一彎曲字元線420和第二彎曲字元線430之間的最小間距存在於第一轉折部分421和第二轉折部分431之間。此外，第一轉折部分421及第二轉折部分431皆在垂直於主表面410S的方向上與第一記憶胞410對準及/或重疊。
在一些實施例中，如第4圖所示，第一電容441與第一彎曲字元線420藉由第一距離間隔開，第一距離為18奈米至25奈米。類似地，第二電容442與第二彎曲字元線 430藉由第二距離間隔開，第二距離為18奈米至25奈米。
根據一些實施例，記憶體結構400更包含位元線450及位於數位區域480內的位元線接點490。位元線接點490電性連接位元線450。
請參考第5圖，其繪示根據本發明一些實施例的記憶體結構400的上視圖。更詳細說明，第5圖繪示記憶結構400的多個記憶胞。在某些實施例中，第一彎曲字元線420及第二彎曲字元線430為波曲線(wave curves)。換句話說，第一彎曲字元線420及第二彎曲字元線430的形狀相似於橫波的波形。
在一些實施例中，記憶體結構400更包含第二記憶胞411。第二記憶胞411配置於第一記憶胞410附近。第一彎曲字元線420延伸至第二記憶胞411，且一部分的第一彎曲字元線420配置於第二記憶胞411上。第一彎曲字元線420包含第三轉折部分422，配置於第二記憶胞411。
在某些實施例中，記憶體結構400更包含第三記憶胞412。第三記憶胞412配置第一記憶胞410及第二記憶胞411附近。第二彎曲字元線430延伸至第三記憶胞412，且一部分的第二彎曲字元線430配置於第三記憶胞412上。第二彎曲字元線430更包含第四轉折部分432，配置於第三記憶胞412。
類似於記憶體結構200，記憶體結構400顯著地增加電容與記憶胞之間的接觸面積，可以有效地減少記憶體結構400的電阻。再者，上述的記憶體結構400的字元線可 以減小電容附近的電場，使得電容的漏電得以改善。
雖然本發明已以實施方式詳細揭露如上，然其他實施方式亦是可行的。因此申請專利範圍的精神及範圍不應受到上述的實施方式所限制。
任何熟習此技術者，在不脫離本發明之精神與範圍內，當可作各種更動與潤飾。鑑於前述內容，本發明包含落入本發明的申請專利範圍內的修改和變化。
200‧‧‧記憶體結構
210‧‧‧第一記憶胞
220‧‧‧第一字元線
221‧‧‧第一部分
222‧‧‧第二部分
223‧‧‧第三部分
230‧‧‧第二字元線
231‧‧‧第四部分
232‧‧‧第五部分
233‧‧‧第六部分
241‧‧‧第一電容
242‧‧‧第二電容
250‧‧‧位元線
260‧‧‧第一胞區域
270‧‧‧第二胞區域
280‧‧‧數位區域
290‧‧‧位元線接點
295、296、297、298‧‧‧彎折點
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
D4‧‧‧第四方向
X1‧‧‧第一距離
X2‧‧‧第二距離
θ1、θ2‧‧‧夾角

Claims (16)

  1. 一種記憶體結構，包含：一第一記憶胞；一第一字元線，配置於該第一記憶胞上，其中該第一字元線包含一第一部分、一第二部分及一第三部分，該第一部分自該第二部分的一端沿著一第一方向延伸，而該第三部分自該第二部分的另一端沿著一第二方向延伸，該第一方向與該第二方向的夾角小於180°；一第二字元線，配置於該第一記憶胞上，其中該第二字元線包含一第四部分、一第五部分及一第六部分，該第四部分自該第五部分的一端沿著一第三方向延伸，而該第六部分自該第五部分的另一端沿著一第四方向延伸，該第三方向與該第四方向的夾角小於180°，且該第二部分與該第五部分之間的距離小於該第一部分與該第四部分的距離及該第三部分與該第六部分之間的距離；一第二記憶胞，其中該第三部分延伸至該第二記憶胞，且該第三部分的一部分配置於該第二記憶胞上；以及一第三記憶胞，其中該第六部分延伸至該第三記憶胞，且該第六部分的一部分配置於該第三記憶胞上。
  2. 一種記憶體結構，包含：一第一記憶胞；一第一字元線，配置於該第一記憶胞上，其中該第一字元線包含一第一部分、一第二部分及一第三部分，該第一部分自該第二部分的一端沿著一第一方向延伸，而該第 三部分自該第二部分的另一端沿著一第二方向延伸，該第一方向與該第二方向的夾角小於180°；以及一第二字元線，配置於該第一記憶胞上，其中該第二字元線包含一第四部分、一第五部分及一第六部分，該第四部分自該第五部分的一端沿著一第三方向延伸，而該第六部分自該第五部分的另一端沿著一第四方向延伸，該第三方向與該第四方向的夾角小於180°，且該第二部分與該第五部分之間的距離小於該第一部分與該第四部分的距離及該第三部分與該第六部分之間的距離；其中該第一記憶胞包含一第一胞區域、一第二胞區域及一數位區域，該數位區域配置於該第一胞區域與該第二胞區域之間。
  3. 如請求項2所述之記憶體結構，更包含一第一電容及一第二電容，該第一電容配置於該第一胞區域，而該第二電容配置於該第二胞區域。
  4. 如請求項2所述之記憶體結構，更包含一位元線，延伸穿過該第一記憶胞。
  5. 如請求項4所述之記憶體結構，更包含一位元線接點，配置於該第一記憶胞的該數位區域，且與該位元線電性連接。
  6. 如請求項2所述之記憶體結構，其中該數 位區域與該第一胞區域藉由該第一字元線隔開，而該數位區域與該第二胞區域藉由該第二字元線隔開。
  7. 如請求項2所述之記憶體結構，其中該第二部分與該第五部分之間的該距離為5-50奈米。
  8. 如請求項2所述之記憶體結構，其中該第一字元線及該第二字元線各自包含一彎折點，該第一字元線的該彎折點及該第二字元線的該彎折點配置於該第一記憶胞內。
  9. 如請求項2所述之記憶體結構，其中該第一字元線或該第二字元線的寬度為5-50奈米。
  10. 一種記憶體結構，包含：一第一記憶胞，具有一主表面；一第一彎曲字元線，配置於該第一記憶胞上，且該第一彎曲字元線包含一第一轉折部分；一第二彎曲字元線，配置於該第一記憶胞上，且該第二彎曲字元線包含一第二轉折部分，其中該第一彎曲字元線與該第二彎曲字元線之間的最小間距位於該第一轉折部分與該第二轉折部分之間，而該第一轉折部分及該第二轉折部分皆在垂直於該主表面的一方向上與該第一記憶胞對準；一第二記憶胞，其中該第一彎曲字元線延伸至該第二記憶胞，且該第一彎曲字元線的一部分配置於該第二記憶 胞上；以及一第三記憶胞，其中該第二彎曲字元線延伸至該第三記憶胞，且該第二彎曲字元線的一部分配置於該第三記憶胞上。
  11. 如請求項10所述之記憶體結構，其中該第一轉折部分及該第二轉折部分配置於該第一記憶胞中。
  12. 如請求項10所述之記憶體結構，其中該第一彎曲字元線具有一第三轉折部分，配置於該第二記憶胞中。
  13. 一種記憶體結構，包含：一第一記憶胞，具有一主表面；一第一彎曲字元線，配置於該第一記憶胞上，且該第一彎曲字元線包含一第一轉折部分；以及一第二彎曲字元線，配置於該第一記憶胞上，且該第二彎曲字元線包含一第二轉折部分，其中該第一彎曲字元線與該第二彎曲字元線之間的最小間距位於該第一轉折部分與該第二轉折部分之間，而該第一轉折部分及該第二轉折部分皆在垂直於該主表面的一方向上與該第一記憶胞對準，其中該第一記憶胞包含一第一胞區域、一第二胞區域及一數位區域，該數位區域位於該第一胞區域與該第二胞區域之間。
  14. 如請求項13所述之記憶體結構，更包含一第一電容及一第二電容，該第一電容配置於該第一胞區域中，而該第二電容配置於該第二胞區域中。
  15. 如請求項13所述之記憶體結構，更包含一位元線，其中該位元線延伸穿過該第一記憶胞。
  16. 如請求項15所述之記憶體結構，更包含一位元線接點，配置於該數位區域中，並與該位元線電性連接。
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