TWI809700B - 半導體記憶裝置 - Google Patents

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Abstract

根據一項實施例，一種半導體記憶裝置包含：一基板，其沿一第一方向及一第二方向擴展；複數個導電層，其沿一第三方向配置成在其間隔開一距離，該等導電層包含一第一導電層，且各自包含一第一部分及一第二部分，該第二部分沿該第二方向與該第一部分一起配置且包含經設置以便沿該第三方向不與一上部導電層重疊之一平台部分；一第一絕緣部分，其設置於該等第一部分與該等第二部分之間；及一第一絕緣層，其沿該第二方向與該第一導電層之該第一部分配置成在其間插置有該第一絕緣部分。

Description

半導體記憶裝置
本文中所闡述之實施例一般而言係關於一種半導體記憶裝置。
一NAND快閃記憶體被稱為能夠以一非揮發性方式儲存資料之一半導體記憶裝置。諸如NAND快閃記憶體等之一半導體記憶裝置採用三維記憶結構來實現較高整合及較大容量。
一般而言，根據一項實施例，一種半導體記憶裝置包含：一基板，其沿一第一方向及一第二方向擴展且包含沿該第一方向配置之一第一區域及一第二區域，該第一方向與該第二方向相交；複數個導電層，其沿一第三方向配置成在其間隔開一距離，該第三方向與該第一方向及該第二方向相交，該等導電層包含一第一導電層，且該等導電層中之每一者包含一第一部分及沿該第二方向與該第一部分一起配置之一第二部分，該第一部分沿該第一方向在該第二區域上方延伸，且該第二部分包含經設置以便沿該第三方向不與該等導電層中之一上部導電層重疊之一平台部分；一第一絕緣部分，其設置於該等導電層之該等第一部分與該等導電層之該等第二部分之間；一第一絕緣層，其沿該第二方向與該第一導電層之該第一部分配置成在其間插置有該第一絕緣部分；及一第一記憶柱，其在該第一區域中沿該第三方向穿過該等導電層，該第一記憶柱與該第一導電層相交之一部分充當一第一記憶胞元電晶體。
根據該實施例，可能抑制半導體記憶裝置之良率之一降低。
下文中，將參考隨附圖式闡述實施例。圖式中之尺寸、比率及諸如此類並不總是與實際情況相同。
在以下解釋中，具有實質上相同之功能及組態之構成元件將被指派相同的元件符號或標誌。當特別區分具有類似組態之元件時，可將不同字符或數字添加至共同元件符號或標誌。
1實施例 1.1組態 1.1.1 記憶系統 圖1係展示根據一實施例包含一半導體記憶裝置之一記憶系統之一組態之一實例的一方塊圖。一記憶系統3係經組態以連接至一外部主機裝置(未展示)之一記憶裝置。舉例而言，記憶系統3係一記憶卡(諸如一SD TM卡)、一通用快閃儲存裝置(UFS)或一固態磁碟機(SSD)。記憶系統3包含一記憶控制器2及一半導體記憶裝置1。
記憶控制器2由一積體電路(諸如一系統單晶片(SoC))構成。記憶控制器2基於來自主機裝置之一請求而控制半導體記憶裝置1。具體而言，例如，記憶控制器2將主機裝置請求寫入之資料寫入至半導體記憶裝置1。記憶控制器2亦自半導體記憶裝置1讀取主機裝置請求讀取之資料且將該資料傳輸至主機裝置。
半導體記憶裝置1係以一非揮發性方式儲存資料之一記憶體。半導體記憶裝置1係例如一NAND快閃記憶體。
記憶控制器2與半導體記憶裝置1之間的通信符合例如一單資料速率(SDR)介面、雙態切換雙倍資料速率(DDR)介面或一開放NAND快閃介面(ONFI)。
1.1.2 半導體記憶裝置 繼續參考圖1之方塊圖，將闡述根據該實施例之半導體記憶裝置1之一內部組態。半導體記憶裝置1包含例如一記憶胞元陣列10、一命令暫存器11、一位址暫存器12、一定序器13、一驅動程式模組14、列解碼器模組15及一感測放大器模組16。
記憶胞元陣列10包含複數個區塊BLK0至BLKn (其中n係大於或等於1之一整數)。每一區塊BLK係能夠以一非揮發性方式儲存資料之一組記憶胞元電晶體，且用作例如一資料抹除單元。記憶胞元陣列10具備複數個位元線及複數個字線。每一記憶胞元電晶體與例如一個位元線及一個字線相關聯。
命令暫存器11儲存半導體記憶裝置1自記憶控制器2接收之一命令CMD。命令CMD包含致使定序器13執行一讀取操作、一寫入操作、一抹除操作或諸如此類之一命令。
位址暫存器12儲存半導體記憶裝置1自記憶控制器2接收之位址資訊ADD。位址資訊ADD包含例如頁位址PA、區塊位址BA及行位址CA。舉例而言，頁位址PA、區塊位址BA及行位址CA分別用於選擇一字線、一區塊BLK及一位元線。
定序器13控制半導體記憶裝置1之總體操作。舉例而言，定序器13基於儲存於命令暫存器11中之命令CMD而控制驅動程式模組14、列解碼器模組15、感測放大器模組16及諸如此類執行一讀取操作、一寫入操作、一抹除操作及諸如此類。
驅動程式模組14產生在一讀取操作、一寫入操作、一抹除操作及諸如此類中使用之電壓。然後，驅動程式模組14基於例如儲存於位址暫存器12中之頁位址PA而將一所產生電壓施加至對應於一選定字線之一信號線。
基於儲存於位址暫存器12中之區塊位址BA，列解碼器模組15選擇記憶胞元陣列10中之一個對應區塊BLK。然後，列解碼器模組15將例如施加至對應於選定字線之信號線之電壓傳送至選定區塊BLK中之選定字線。
在一寫入操作中，感測放大器模組16將自記憶控制器2接收之寫入資料DAT傳送至記憶胞元陣列10。在一讀取操作中，感測放大器模組16基於對應位元線之電壓而判定儲存於一記憶胞元電晶體中之資料。感測放大器模組16將該判定之一結果作為讀取資料DAT傳送至記憶控制器2。
1.1.3 記憶胞元陣列之電路組態 圖2係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一電路組態之一實例的一電路圖。在圖2中，展示包含於記憶胞元陣列10中之區塊BLK中之一個區塊BLK。在圖2中所展示之實例中，區塊BLK包含例如五個串單元SU0至SU4。
每一串單元SU包含分別與位元線BL0至BLm (其中m係大於或等於1之一整數)相關聯之複數個NAND串NS。每一NAND串NS包含例如記憶胞元電晶體MT0至MT15以及選擇電晶體STD及STS。記憶胞元電晶體MT0至MT15各自包含一控制閘極及一電荷儲存層，且以一非揮發性方式儲存資料。選擇電晶體STD及STS各自用於在各種操作中選擇串單元SU。在以下解釋中，記憶胞元電晶體MT0至MT15各自亦稱為一「記憶胞元電晶體MT」。
在每一NAND串NS中，記憶胞元電晶體MT0至MT15係串聯耦合。選擇電晶體STD之汲極耦合至一對應位元線BL，且選擇電晶體STD之源極耦合至記憶胞元電晶體MT0至MT15之串聯之一端。選擇電晶體STS之汲極耦合至記憶胞元電晶體MT0至MT15之串聯之另一端。選擇電晶體STS之源極耦合至一源極線SRC。
同一區塊BLK中之記憶胞元電晶體MT0至MT15之控制閘極分別耦合至字線WL0至WL15。串單元SU0至SU4中之選擇電晶體STD之閘極分別耦合至選擇閘極線SGD0至SGD4。同一區塊BLK中之選擇電晶體STS之閘極共同耦合至一選擇閘極線SGS。然而，組態不限於此，且不同串單元SU之選擇電晶體STS之閘極可耦合至不同選擇閘極線SGS0至SGS4。
位元線BL0至BLm中之每一者跨越複數個區塊BLK耦合包含於各別串單元SU中之對應NAND串NS。字線WL0至WL15係針對每一區塊BLK提供。源極線SRC係例如由複數個區塊BLK共用。
耦合至一個串單元SU中之一共同字線WL之一組記憶胞元電晶體MT稱為例如一「胞元單元CU」。舉例而言，包含各自經組態以儲存1位元資料之記憶胞元電晶體MT之一胞元單元CU之儲存容量被定義為「1頁資料」。根據儲存於每一記憶胞元電晶體MT中之資料位元之數目，胞元單元CU可具有2頁資料或更多頁資料之一儲存容量。
根據該實施例包含於半導體記憶裝置1中之記憶胞元陣列10之電路組態不限於上文闡述之電路組態。舉例而言，包含於每一區塊BLK中之串單元SU之數目可係任何數目。同樣地，在每一NAND串NS中記憶胞元電晶體MT之數目、選擇電晶體STD之數目及選擇電晶體STS之數目可係任何數目。
1.1.4 記憶胞元陣列 下文將闡述根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一結構的一實例。在下文提及之圖式中，X方向對應於字線WL延伸所沿之方向，Y方向對應於位元線BL延伸所沿之方向，且Z方向對應於垂直於用於形成半導體記憶裝置1之一半導體基板之表面之方向。在平面圖中，適當地應用陰影來提高可見性。應用於平面圖之陰影不必與陰影構成元件之材料或特性相關。在剖面圖中，適當地省略構成元素以提高可見性。在圖式中適當地簡化構成元素。
1.1.4.1 記憶胞元陣列之總體組態 圖3係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一平面佈局之一實例的一平面圖。圖3展示對應於八個區塊BLK0至BLK7之一區域。下文中，偶數編號之區塊BLK (BLK0、BLK2、…)將稱為「BLKe」，且奇數編號之區塊BLK (BLK1、BLK3、…)將稱為「BLKo」。
記憶胞元陣列10包含層堆疊、複數個部件SLT及複數個部件SHE。層堆疊係其中對應於選擇閘極線SGD及SGS以及字線WL之數目之一定數目個層沿Z方向堆疊之一結構。層堆疊包含選擇閘極線SGD及SGS以及字線WL。層堆疊亦包含與字線WL設置於相同層中之絕緣層。下文中，層堆疊中之選擇閘極線SGD及SGS以及字線WL亦統稱作「堆疊層互連件」。與層堆疊中之堆疊層互連件設置於相同層中之絕緣層亦統稱作「堆疊層絕緣部件」。一組堆疊層互連件及與堆疊層互連件設置於相同層中之一堆疊層絕緣部件亦統稱作「堆疊層部件SL」。特定而言，對應於字線WL0至WL15之堆疊層部件SL分別稱為「堆疊層部件SL0至SL15」。
記憶胞元陣列10例如沿X方向劃分成記憶區域MA1及MA2以及一聯結區域HA。下文中，當記憶區域MA1及MA2不被彼此區分時，其僅稱為「記憶區域MA」。
記憶區域MA1及MA2各自係由堆疊層互連件形成之一區域。記憶區域MA1及MA2各自用於儲存資料。記憶區域MA1及MA2各自包含複數個NAND串NS。
聯結區域HA係由堆疊層部件SL形成之一區域。聯結區域HA配置於記憶區域MA1與MA2之間。在聯結區域HA中，為記憶胞元陣列10之堆疊層互連件設置觸點等。
部件SLT沿X方向延伸，且沿Y方向對準。部件SLT各自沿X方向穿越記憶區域MA1及MA2以及聯結區域HA。每一部件SLT具有例如其中嵌入有一絕緣體及一板狀觸點之一結構。每一部件SLT劃分開經由部件SLT彼此毗鄰之堆疊層互連件。在該實施例中，由部件SLT分隔開之區域各自對應於一個區塊BLK。
在該實施例中，與每一區塊BLKe之一個Y方向端(+Y方向端)接觸之部件SLT稱為「SLTe」。與每一區塊BLKo之一個Y方向端(+Y方向端)接觸之部件SLT稱為「SLTo」。亦即，在記憶胞元陣列10中，多組部件SLTe及SLTo沿Y方向對準。
部件SHE配置於記憶區域MA1及MA2中之每一者中。在該實施例中，四個部件SHE配置於記憶區域MA1及MA2中之每一者中之毗鄰部件SLT之間。在記憶區域MA1及MA2中之每一者中，部件SHE沿X方向延伸，且沿Y方向對準。配置於記憶區域MA1中之部件SHE各自穿越記憶區域MA1。配置於記憶區域MA2中之部件SHE各自穿越記憶區域MA2。每一部件SHE具有其中嵌入有一絕緣體之一結構。每一部件SHE劃分開例如經由部件SHE彼此毗鄰之選擇閘極線SGD。在該實施例中，由部件SLT及SHE分隔開之區域各自對應於一個串單元SU。
聯結區域HA包含沿Y方向對準之複數個聯結部分HP。聯結部分HP係每隔兩個區塊BLK配置。換句話說，在聯結區域HA中，每一聯結部分HP配置於插置於兩個部件SLTe之間的一區域中，兩個毗鄰區塊BLK插置於兩個部件SLTe之間。
下文中，與區塊BLKk及BLK(k+1) (k = 4 × i，其中i係大於或等於0之一整數)對應地配置之一聯結部分HP將稱為「HPe」。與區塊BLK(k+2)及BLK(k+3)對應地配置之一聯結部分HP將稱為「HPo」。在圖3中，一聯結部分HPe係與一對區塊BLK0及BLK1以及一對區塊BLK4及BLK5中之每一者對應地配置。聯結部分HPo係與一對區塊BLK2及BLK3以及一對區塊BLK6及BLK7中之每一者對應地配置。
每一聯結部分HP包含一觸點區域CCT及兩個觸點區域C4T。觸點區域CCT係包含由堆疊層部件SL形成之一階梯結構之一區域。觸點區域C4T各自係由堆疊層絕緣部件形成之一絕緣區域。
在每一聯結部分HP中，觸點區域CCT配置成在延伸跨越兩個毗鄰區塊BLK之間的一個部件SLTo之同時與該兩個毗鄰區塊BLK之部分區域重疊。與觸點CCT重疊之部件SLTo將由對應於觸點區域CCT之兩個毗鄰區塊BLK之層堆疊形成之一階梯結構與區塊BLK對應地一分為二。具體而言，對應於區塊BLK0及BLK1之觸點區域CCT、對應於區塊BLK2及BLK3之觸點區域CCT、對應於區塊BLK4及BLK5之觸點區域CCT以及對應於區塊BLK6及BLK7之觸點區域CCT各自由一部件SLTo劃分開。
在每一聯結部分HP中，為各別區塊BLK設置兩個觸點區域C4T。兩個觸點區域C4T係例如沿Y方向並排配置。觸點區域CCT與兩個觸點區域C4T中之每一者係沿X方向並排配置。
每一觸點區域C4T插置於沿Y方向彼此分隔開地並排配置於對應區塊BLK中之兩個部件OST之間。每一部件OST沿X方向延伸且具有其中嵌入有一絕緣體之一結構。在每一區塊BLK中，記憶區域MA1中之堆疊層互連件經由不同於觸點區域C4T之一區域電耦合至記憶區域MA2中之堆疊層互連件。具體而言，每一區塊BLK中之堆疊層互連件具有沿Y方向與觸點區域C4T並排配置之部分。沿Y方向與觸點區域C4T並排配置之該等部分沿X方向延伸跨越聯結部分HP，且將堆疊層互連件之自記憶區域MA1側延伸之部分耦合至堆疊層互連件之自記憶區域MA2側延伸之部分。
在聯結區域HA中，包含於一聯結部分HP中之一觸點區域CCT與一組兩個觸點區域C4T例如沿Y方向交替地配置。換句話說，在每一聯結部分HPe中，一觸點區域CCT配置於記憶區域MA1側上，且觸點區域C4T配置於記憶區域MA2側上。在每一聯結部分HPo中，觸點區域C4T配置於記憶區域MA1側上，且一觸點區域CCT配置於記憶區域MA2側上。
1.1.4.2 記憶區域 將參考圖4闡述一記憶區域MA中之記憶胞元陣列10之一結構。圖4係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶區域之一平面佈局之一實例的一平面圖。圖4展示一個區塊BLK，亦即，包含串單元SU0至SU4之一區域。圖4中所展示的係記憶區域MA1及MA2中之一個記憶區域MA中之記憶胞元陣列10之一結構；然而，記憶區域MA1中之記憶胞元陣列10之結構與記憶區域MA2中之記憶胞元陣列10之結構實質上相同。
如圖4中所展示，在記憶區域MA中，記憶胞元陣列10包含複數個記憶柱MP、複數個觸點CV，及複數個位元線BL。每一部件SLT包含一觸點LI以及間隔件SP。
每一記憶柱MP充當例如一個NAND串NS。記憶柱MP係在兩個毗鄰部件SLT之間的一區域中呈例如一24列交錯配置。舉例而言，當自+Y方向側計數時，第五列、第十列、第十五列及第二十列中之每一者中之記憶柱MP與一個部件SHE重疊。
位元線BL沿Y方向延伸，且沿X方向對準。每一位元線BL配置成與每一串單元SU中之至少一個記憶柱MP重疊。在圖4之實例中，每一位元線BL配置成與每一串單元SU中之兩個記憶柱MP重疊。與一記憶柱MP重疊之位元線BL中之一者經由一觸點CV電耦合至記憶柱MP。
舉例而言，省略一位元線BL與和一部件SHE重疊之一記憶柱MP之間的一觸點CV。毗鄰部件SLT之間的記憶柱MP及部件SHE之數目及配置不限於參考圖4所闡述之彼等，且可適當地改變。與每一記憶柱MP重疊之位元線BL之數目可係任何數目。
觸點LI係包含沿X方向延伸之一部分之一導體。間隔件SP係設置於觸點LI之側表面上之絕緣體。觸點LI插置於間隔件SP之間。觸點LI藉由間隔件SP與沿Y方向毗鄰於觸點LI之導電層(例如，字線WL0至WL15以及選擇閘極線SGD及SGS)隔離。因此，觸點LI與沿Y方向毗鄰於觸點LI之導電層絕緣。
(剖面結構) 圖5係沿著圖4中之線V-V截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶區域之一剖面結構的一實例。如圖5中所展示，記憶胞元陣列10進一步包含一半導體基板20、導電層21至25，及絕緣層30至34。
具體而言，一絕緣層30設置於半導體基板20上。絕緣層30包含對應於列解碼器模組15、感測放大器模組16及諸如此類之電路(未展示)。本文中，假設觸點設置於觸點區域CCT中以將導電層21至25 (堆疊層互連件)耦合至稍後將闡述之前述電路，沿著Z方向該等觸點相對於對應堆疊層互連件定位所沿之方向被定義為一向上方向。
一導電層21設置於絕緣層30上。導電層21形成為例如沿著XY平面擴展之一板狀形狀，且用作一源極線SRC。導電層21含有例如磷摻雜矽。
一絕緣層31設置於導電層21上。一導電層22設置於絕緣層31上。導電層22形成為例如沿著XY平面擴展之一板狀形狀，且用作一選擇閘極線SGS。導電層22含有例如鎢。
在導電層22上，一絕緣層32與一導電層23交替地堆疊。導電層23形成為例如沿著XY平面擴展之一板狀形狀。堆疊導電層23以自半導體基板20側開始之次序用作字線WL0至WL15。導電層23含有例如鎢。
一絕緣層33設置於最上部導電層23上。一導電層24設置於絕緣層33上。導電層24形成為例如沿著XY平面擴展之一板狀形狀，且用作一選擇閘極線SGD。導電層24含有例如鎢。
一絕緣層34設置於導電層24上。一導電層25設置於絕緣層34上。導電層25形成為例如沿Y方向延伸之一線性形狀，且用作一位元線BL。導電層25含有例如銅。
每一記憶柱MP沿Z方向延伸，且穿過絕緣層31至33及導電層22至24。記憶柱MP之底部與導電層21接觸。記憶柱MP與導電層22相交之部分充當一選擇電晶體STS。記憶柱MP與每一導電層23相交之部分充當一記憶胞元電晶體MT。記憶柱MP與導電層24相交之部分充當一選擇電晶體STD。
每一記憶柱MP包含例如一芯部件40、一半導體層41，及一堆疊膜42。芯部件40經設置以便沿Z方向延伸。芯部件40之上部端包含於導電層24上面之一層中。芯部件40之下部端到達例如與導電層21相同之水平高度。半導體層41覆蓋芯部件40之周邊。在記憶柱MP之底部處，半導體層41之一部分與導電層21接觸。堆疊膜42覆蓋半導體層41之側表面及底部表面，除了半導體層41與導電層21接觸之部分。芯部件40含有一絕緣體，諸如氧化矽。半導體層41含有例如矽。
一柱狀觸點CV設置於記憶柱MP中之半導體層41之頂部表面上。在所圖解說明之區域中，展示對應於六個記憶柱MP中之兩者之兩個觸點CV。不與任何部件SHE重疊且不耦合至記憶區域MA中之任何觸點CV之記憶柱MP各自耦合至圖5中未展示之一區域中之一觸點CV。
觸點CV之頂部與一個導電層25 (亦即，一個位元線BL)接觸。一個觸點CV在藉由部件SLT及SHE分隔開之空間中之每一者中耦合至一個導電層25。亦即，每一導電層25電耦合至設置於每一組毗鄰部件SLT與SHE之間的一記憶柱MP及設置於每一組兩個部件SHE之間的一記憶柱MP。
部件SLT包含沿著XZ平面擴展之一部分，且劃分開導電層22至24中之每一者。部件SLT中之觸點LI經設置以便沿著部件SLT延伸。觸點LI之上部端定位於導電層24與導電層25之間。觸點LI之下部端與導電層21接觸。觸點LI用作例如源極線SRC之部分。間隔件SP設置於觸點LI與導電層22至24之間。觸點LI藉由間隔件SP與導電層22至24隔離且絕緣。
部件SHE包含例如沿著XZ平面擴展之一部分，且劃分開導電層24。部件SHE之上部端定位於導電層24與導電層25之間。部件SHE之下部端定位於最上部導電層23與導電層24之間。部件SHE含有一絕緣體，諸如氧化矽。部件SHE之上部端可與部件SLT之上部端對準或不與其對準。部件SHE之上部端可與記憶柱MP之上部端對準或不與其對準。
將參考圖6闡述根據該實施例之半導體記憶裝置1中之一記憶柱MP之一剖面結構。圖6係沿著圖5中之線VI-VI截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶柱之一剖面結構的一實例。
如圖6中所展示，堆疊膜42包含例如一穿隧絕緣膜43、一絕緣膜44，及一阻擋絕緣膜45。
在包含一導電層23之一剖面中，芯部件40設置於記憶柱MP之中間。半導體層41環繞芯部件40之側表面。穿隧絕緣膜43環繞半導體層41之側表面。絕緣膜44環繞穿隧絕緣膜43之側表面。阻擋絕緣膜45環繞絕緣膜44之側表面。導電層23環繞阻擋絕緣膜45之側表面。穿隧絕緣膜43及阻擋絕緣膜45各自含有例如氧化矽。絕緣膜44含有例如氮化矽。
在上文闡述之記憶柱MP中，半導體層41充當記憶胞元電晶體MT0至MT15以及選擇電晶體STD及STS之通道(電流路徑)。絕緣膜44用作每一記憶胞元電晶體MT之電荷儲存層。半導體記憶裝置1接通記憶胞元電晶體MT0至MT15以及選擇電晶體STD及STS以允許一電流在位元線BL與源極線SRC之間穿過記憶柱MP。
1.1.4.3 聯結區域 將參考圖7闡述聯結區域HA之一結構。圖7係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖7展示對應於毗鄰的區塊BLK0 (BLKe)及BLK1 (BLKo)之一區域之一觸點區域CCT (包含於一聯結部分HPe中)及觸點區域CCT附近之記憶區域MA1之部分。下文將主要闡述觸點區域CCT及其附近之一結構。
在觸點區域CCT中及其附近，複數個堆疊層部件SL中之每一者具有不與上部堆疊層部件SL重疊之一部分(下文中稱為一「平台部分」)。選擇閘極線SGS及堆疊層部件SL0至SL15之平台部分包含於觸點區域CCT中。選擇閘極線SGD之平台部分包含於記憶區域MA1側上聯結區域HA之一端部分中，例如在觸點區域CCT之外。
平台部分之形狀類似於一台階、一平台、一邊緣石或諸如此類。具體而言，例如，在記憶區域MA1側上聯結區域HA之一端部分中，一台階設置於選擇閘極線SGD與堆疊層部件SL15之間。在觸點區域CCT中，一台階設置於堆疊層部件SL15與堆疊層部件SL14之間、堆疊層部件SL14與堆疊層部件SL13之間、…、堆疊層部件SL1與堆疊層部件SL0之間，及堆疊層部件SL0與選擇閘極線SGS之間。
在觸點區域CCT中，記憶胞元陣列10包含體育場狀階梯部分SS (SS1及SS2)、傾斜部分IP (IP1、IP2及IP3)，及複數個部件CST，以及複數個觸點CC。
體育場狀階梯部分SS中之每一者係形成為在一平面圖中沿所有方向自一中心部分上升之複數個平台部分。層堆疊朝向體育場狀階梯部分SS之中心部分凹陷。體育場狀階梯部分SS之中心部分設置成跨越部件SLTo。體育場狀階梯部分SS1與SS2沿X方向並排配置。
傾斜部分IP中之每一者係包含在一平面圖中設置成一矩形形狀之複數個(在圖7之實例中，四個)連續堆疊層部件SL之端部之一台階。層堆疊自傾斜部分IP之外部向內部凹陷。傾斜部分IP1經設置以便沿X方向橫向穿越體育場狀階梯部分SS2且沿Y方向縱向穿越體育場狀階梯部分SS1之中心部分。傾斜部分IP2設置於傾斜部分IP1內部以便沿X方向橫向穿越體育場狀階梯部分SS2且沿Y方向縱向穿越體育場狀階梯部分SS1與體育場狀階梯部分SS2之間。傾斜部分IP3設置於傾斜部分IP2內部以便沿Y方向縱向穿越體育場狀階梯部分SS2之中心部分。
體育場狀階梯部分SS1及SS2藉由傾斜部分IP1、IP2及IP3劃分成階梯區域SA1、SA2、SA3及SA4。
階梯區域SA1係體育場狀階梯部分SS1及SS2之位於傾斜部分IP1外部之一區域。階梯區域SA1包含例如堆疊層部件SL11至SL15之平台部分。在階梯區域SA1中，堆疊層部件SL11至SL15之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。
階梯區域SA2係體育場狀階梯部分SS1及SS2之位於傾斜部分IP1內部且位於傾斜部分IP2外部之一區域。階梯區域SA2包含例如堆疊層部件SL7至SL10之平台部分。在階梯區域SA2中，堆疊層部件SL7至SL10之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側上升。
階梯區域SA3係體育場狀階梯部分SS1及SS2之位於傾斜部分IP2內部且位於傾斜部分IP3外部之一區域。階梯區域SA3包含例如堆疊層部件SL3至SL6之平台部分。在階梯區域SA3中，堆疊層部件SL3至SL6之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。
階梯區域SA4係傾斜部分IP3內部之一區域。階梯區域SA4包含例如堆疊層部件SL0至SL2及選擇閘極線SGS之平台部分。在階梯區域SA4中，選擇閘極線SGS及堆疊層部件SL0至SL2之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側上升。
階梯區域SA1中之堆疊層部件SL11之平台部分及階梯區域SA2中之堆疊層部件SL7之平台部分經設置以便彼此毗鄰，其中傾斜部分IP1在記憶區域MA1側上之一部分沿X方向插置於該等平台部分之間。階梯區域SA3中之堆疊層部件SL3之平台部分及階梯區域SA4中之選擇閘極線SGS之平台部分經設置以便彼此毗鄰，其中傾斜部分IP3在記憶區域MA1側上之一部分沿X方向插置於該等平台部分之間。
每一部件CST沿X方向延伸且具有其中嵌入有一絕緣體之一結構。部件CST設置成穿過層堆疊。在圖7中所展示之實例中，記憶胞元陣列10在每一區塊BLK中包含例如兩個部件CST。亦即，記憶胞元陣列10包含每觸點區域CCT四個部件CST。包含於每一區塊BLK中之兩個部件CST沿X方向並排配置。兩個部件CST之間的空間和體育場狀階梯部分SS1與SS2之間的邊界沿Y方向對準。包含於區塊BLKe中之兩個部件CST及包含於區塊BLKo中之兩個部件CST經設置以便沿Y方向在其間插置有例如選擇閘極線SGS及堆疊層部件SL0至SL14之平台部分。
在聯結區域HA中，觸點CC中之每一者設置於在每一區塊BLK中設置之堆疊層部件SL之平台部分當中的一對應堆疊層部件SL之平台部分之頂部表面上。
在觸點區域CCT中，分別對應於包含於一個區塊BLK中之選擇閘極線SGS及堆疊層部件SL0至SL15之觸點CC係例如沿X方向以一直線配置。分別對應於堆疊層部件SL15、SL14、SL13、SL12、SL11、SL7、SL8、SL9、SL10、SL6、SL5、SL4及SL3、選擇閘極線SGS以及堆疊層部件SL0、SL1及SL2之觸點CC係以自記憶區域MA1側向記憶區域MA2側之出現次序配置。然而，分別對應於選擇閘極線SGS及堆疊層部件SL0至SL15之觸點CC不必以一直線配置，且可沿Y方向不對準。
在聯結區域HA之一端部分中，分別對應於串單元SU之選擇閘極線SGD之觸點CC係例如沿Y方向以一直線配置。然而，分別對應於選擇閘極線SGD之觸點CC不必以一直線配置，且可沿X方向不對準。
在聯結區域HA中，對應於區塊BLK0 (BLKe)之部分與對應於區塊BLK1 (BLKo)之部分相對於例如部件SLTo具有Y方向對稱結構。
包含於聯結部分HPo中之觸點區域CCT之結構類似於例如包含於聯結部分HPe中之觸點區域CCT之結構。在每一聯結部分HPe中，觸點區域CCT設置於例如記憶區域MA1側上。在每一聯結部分HPo中，觸點區域CCT設置於例如記憶區域MA2側上。
接下來，將參考圖8闡述記憶胞元陣列10之觸點區域CCT之一剖面結構。圖8係沿著圖7之線VIII-VIII截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之聯結區域之一部分之一剖面結構的一實例。
在圖8中所展示之剖面中，層堆疊包含與字線WL0至WL15對應之導電層23及與選擇閘極線SGS對應之導電層22之平台部分。因此，在圖8中所展示之剖面中，導電層23及導電層22耦合至對應觸點CC。
一絕緣層34設置於導電層23上面。
設置於階梯區域SA1中之階梯結構與設置於階梯區域SA2中之階梯結構相對於YZ平面係平面對稱的，除了例如高度。階梯區域SA1中之階梯結構高於階梯區域SA2中之階梯結構。
設置於階梯區域SA3中之階梯結構與設置於階梯區域SA4中之階梯結構相對於YZ平面係平面對稱的，除了例如高度。階梯區域SA3中之階梯結構高於階梯區域SA4中之階梯結構。
在觸點區域CCT中，記憶胞元陣列10包含對應於複數個觸點CC之複數個導電層26。導電層26中之每一者設置於對應觸點CC之頂部表面上。因此，導電層22及23經由觸點CC電耦合至相關聯導電層26。導電層26包含於例如與導電層25相同之水平高度處之一層中。
以此方式，耦合至NAND串NS之堆疊層互連件經由與該等堆疊層互連件相關聯之觸點CC及導電層26電耦合至列解碼器模組15。觸點CC經由例如觸點區域C4T耦合至列解碼器模組15。觸點CC可經由設置於在記憶胞元陣列10之外的一區域中之觸點耦合至列解碼器模組15。
在圖8之剖面圖中，對應於字線WL15至WL11及WL7至WL3之觸點CC耦合至堆疊層互連件之自記憶區域MA1側延伸之部分。對應於字線WL2至WL0之觸點CC耦合至堆疊層互連件之自記憶區域MA2側延伸之部分。對應於選擇閘極線SGS之觸點CC耦合至一堆疊層互連件之自記憶區域MA1側延伸之一部分及一堆疊層互連件之自記憶區域MA2側延伸之一部分兩者。堆疊層互連件之自記憶區域MA1側延伸之部分經由堆疊層互連件之圖8中未展示之部分耦合至堆疊層互連件之自記憶區域MA2側延伸之部分。對應於字線WL3至WL10之觸點CC (包含於階梯區域SA2及SA3中)經由例如圖8中未展示之一區域耦合至將堆疊層互連件之自記憶區域MA1側延伸之部分耦合至堆疊層互連件之自記憶區域MA2側延伸之部分的部分。
將參考圖9闡述設置於階梯區域SA2中之觸點CC與一記憶區域MA之間的耦合。圖9係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一剖面結構之一實例的一剖面圖。圖9展示記憶胞元陣列10之圖7中所展示之包含堆疊層部件SL8之區域之一XY剖面。
如圖9中所展示，在與堆疊層部件SL8相同之水平高度處，不包含於層堆疊中之一絕緣層34設置於包含比堆疊層部件SL8低之層之平台部分之一區域中。具體而言，一絕緣層34在與堆疊層部件SL8相同之水平高度處形成於每一區塊BLK中之記憶區域MA1側上之一區域及記憶區域MA2側上之一區域中之每一者中。每一絕緣層34與部件SLTo接觸。記憶區域MA1側上設置絕緣層34之區域對應於堆疊層部件SL7之平台部分。記憶區域MA2側上設置絕緣層34之區域對應於堆疊層部件SL0至SL6及選擇閘極線SGS之平台部分。在每一區塊BLK中，對應於下部層字線WL7至WL0及選擇閘極線SGS之觸點CC各自穿過兩個絕緣層34中之對應一者。在圖9中，對應於字線WL8之觸點CC設置於對應於字線WL8之導電層23之頂部表面上由一虛線指示之圓圈之位置處。
在每一區塊BLK中，堆疊層部件SL包含記憶區域MA1側上之絕緣層34與記憶區域MA1側上之部件CST之間的一犧牲部件SM，及記憶區域MA2側上之絕緣層34與記憶區域MA2側上之部件CST之間的一犧牲部件SM。犧牲部件SM經設置以在稍後將闡述之半導體記憶裝置1之製造製程中形成導電層22及導電層23，且在不被導電層22及導電層23替代之情況下保留。兩個犧牲部件SM與對應部件CST及絕緣層34接觸。犧牲部件SM含有一絕緣體。犧牲部件SM中所含之絕緣體係例如氮化矽。
在兩個部件CST與部件SLTo之間，導電層23之設置觸點CC之部分藉由上文闡述之兩個絕緣層34及兩個犧牲部件SM與記憶區域MA1及MA2兩者隔離。然而，導電層23之設置觸點CC之部分透過兩個部件CST之間的空間及兩個部件CST與部件SLTe之間的空間耦合至記憶區域MA1及MA2兩者。因此，對應於字線WL8之導電層23可電耦合對應觸點CC與記憶胞元電晶體MT。具有階梯區域SA2中之平台部分之其他導電層23同樣如此。
圖10係沿著圖7之線X-X截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之聯結區域之一部分之一剖面結構的一實例。圖10展示包含階梯區域SA4之一區域。
在圖10中所展示之剖面中，部件CST之頂部表面之水平高度例如高於對應於字線WL15之導電層23之頂部表面之水平高度。部件CST之底部表面之水平高度例如低於導電層22之底部表面之水平高度。部件CST之頂部表面之水平高度例如類似於部件SLT之頂部表面之水平高度。部件CST之底部表面之水平高度例如類似於部件SLT之底部表面之水平高度。
在部件SLTe與部件CST之間，記憶胞元陣列10之層堆疊包含一導電層22及複數個導電層23。導電層22及導電層23各自與部件SLTe及部件CST接觸。
在部件CST與部件SLTo之間，記憶胞元陣列10之層堆疊包含一導電層22及複數個犧牲部件SM。在每一區塊BLK中，犧牲部件SM係與導電層23對應地設置。犧牲部件SM各自設置於與對應導電層23之水平高度類似之一水平高度處。導電層22與部件SLTo及CST接觸。犧牲部件SM與部件CST接觸。然而，犧牲部件SM與絕緣層34接觸，且因此不與部件SLTo接觸。導電層22及犧牲部件SM與複數個絕緣層32一起在YZ剖面中形成例如一V形結構，該YZ剖面包含觸點區域CCT之階梯區域SA4。亦即，複數個堆疊層部件SL形成階梯結構，其高度各自自部件SLTo側向部件SLTe側增加。在V形結構中，一絕緣層34嵌入於由犧牲部件SM之端部、絕緣層32之端部及導電層22環繞之部分中。
在區塊BLK0中，犧牲部件SM包含傾斜部分IP1至IP3，其高度各自沿+Y方向增加。在區塊BLK1中，犧牲部件SM包含傾斜部分IP1至IP3，其高度各自沿-Y方向增加。具體而言，在每一區塊BLK中，在與字線WL11至WL14相同之水平高度處，四個犧牲部件SM之端部包含於傾斜部分IP1中。在每一區塊BLK中，在與字線WL7至WL10相同之水平高度處，四個犧牲部件SM之端部包含於傾斜部分IP2中。在每一區塊BLK中，在與字線WL1至WL4相同之水平高度處，四個犧牲部件SM之端部包含於傾斜部分IP3中。包含於區塊BLKe中之傾斜部分IP與包含於區塊BLKo中之傾斜部分IP設置成相對於例如XZ平面係平面對稱的。
1.2 製造半導體記憶裝置之方法 圖11係展示製造根據該實施例之半導體記憶裝置之一方法之一實例的一流程圖。圖12至圖33各自係展示根據該實施例包含於半導體記憶裝置1中之記憶胞元陣列10之一製程中結構之一實例的一平面圖或一剖面圖。圖13、圖14、圖17、圖20、圖23、圖27、圖29及圖32之平面圖展示對應於圖7之區域。圖12、圖15、圖18、圖21、圖24、圖26及圖33之剖面圖展示對應於圖8之區域。圖16、圖19、圖22、圖25、圖28、圖30及圖31之剖面圖展示對應於圖10之區域。下文中，將適當地參考圖11闡述根據該實施例與半導體記憶裝置1中之層堆疊之一階梯結構之形成相關的一製造製程之一實例。
如圖11中所展示，在根據該實施例之半導體記憶裝置1之製造製程中，按順序執行步驟S100至S113。
首先，交替地堆疊一犧牲部件與一絕緣層(S100)。
具體而言，如圖12中所展示，在一半導體基板20上形成包含對應於列解碼器模組15及諸如此類之電路(未展示)之一絕緣層30。在絕緣層30上按順序形成一導電層21及一絕緣層31。在絕緣層31上，以犧牲部件50、絕緣層32、犧牲部件50、…、犧牲部件50及絕緣層32之次序形成16個犧牲部件50及16個絕緣層32。在最上部絕緣層32上，以犧牲部件50、絕緣層33及犧牲部件50之次序堆疊兩個犧牲部件50及一個絕緣層33。圖12中所展示之犧牲部件50與選擇閘極線SGS、堆疊層部件SL0至SL15及選擇閘極線SGD相關聯。
在聯結區域HA中，部分地移除一個犧牲部件50。
具體而言，如圖13中所展示，在聯結區域HA中，除了記憶區域MA1側上之一端部，移除至少一個犧牲部件50。相應地，在聯結區域HA與記憶區域MA1之間的邊界附近，由至少一個犧牲部件50形成一台階。在觸點區域CCT中，移除前述犧牲部件50及絕緣層33。
然後，形成一遮罩M1，如圖14中所展示(S101)。遮罩M1包含開口OP1及OP2。開口OP1及OP2係藉由例如微影形成。開口OP1包含與其中形成堆疊層部件SL11及SL7之平台部分之一區域對應之一部分。開口OP2包含與其中形成堆疊層部件SL3及選擇閘極線SGS之平台部分之一區域對應之一部分。
藉由重複各向異性蝕刻及各向同性蝕刻，形成兩個體育場狀階梯結構(S102)。
具體而言，使用遮罩M1執行各向異性蝕刻，且藉此移除一個犧牲部件50。然後，執行遮罩M1之各向同性蝕刻。開口OP1及OP2藉此各向同性擴大至圖14中由虛線(1)及(1’)指示之部分。然後，使用遮罩M1執行各向異性蝕刻。相應地，在擴大至由虛線(1)及(1’)指示之部分的開口OP1及OP2中之每一者處，移除一個犧牲部件50。此後，執行遮罩M1之各向同性蝕刻。開口OP1及OP2藉此各向同性擴大至圖14中由虛線(2)及(2’)指示之部分。然後，使用遮罩M1執行各向異性蝕刻。相應地，在擴大至由虛線(2)及(2’)指示之部分的開口OP1及OP2中之每一者處，移除一個犧牲部件50。此後，執行遮罩M1之各向同性蝕刻。開口OP1及OP2藉此各向同性擴大至圖14中由虛線(3)及(3’)指示之部分。然後，使用遮罩M1執行各向異性蝕刻。相應地，在擴大至由虛線(3)及(3’)指示之部分的開口OP1及OP2中之每一者處，移除一個犧牲部件50。
透過S102之處理，如圖15及圖16中所展示，在對應於階梯區域SA1及SA2之一區域以及對應於階梯區域SA3及SA4之一區域中之每一者中形成了沿X方向及Y方向延伸之一階梯結構。來自對應於階梯區域SA1及SA2之區域中之底部之第一平台部分與來自對應於階梯區域SA3及SA4之區域中之底部之第一平台部分沿X方向及Y方向中之每一者具有實質上相同之寬度W1。來自對應於階梯區域SA1及SA2之區域中之底部之第二平台部分與來自對應於階梯區域SA3及SA4之區域中之底部之第二平台部分沿X方向及Y方向中之每一者具有實質上相同之寬度W2。來自對應於階梯區域SA1及SA2之區域中之底部之第三平台部分與來自對應於階梯區域SA3及SA4之區域中之底部之第三平台部分沿X方向及Y方向中之每一者具有實質上相同之寬度W3。寬度W1至W3例如實質上彼此相同，但可彼此不同。在S102之處理完成之後，移除遮罩M1。
接下來，形成一遮罩M2，如圖17中所展示(S103)。遮罩M2包含一開口OP3。開口OP3係藉由例如微影形成。開口OP3包含與其中形成階梯區域SA2、SA3及SA4之一區域對應之一部分。開口OP3對應於其中形成傾斜部分IP1之一區域。
然後，使用遮罩M2執行各向異性蝕刻(S104)。
具體而言，在開口OP3處，藉由使用遮罩M2進行各向異性蝕刻而移除四個犧牲部件50及四個絕緣層32。藉此形成一傾斜部分IP1，如圖18及圖19中所展示。如圖18中所展示，在階梯區域SA2中，形成其中將形成堆疊層部件SL7至SL10之平台部分的一部分。在S104之處理完成之後，移除遮罩M2。
然後，形成一遮罩M3，如圖20中所展示(S105)。遮罩M3包含一開口OP4。開口OP4係藉由例如微影形成。開口OP4包含與其中形成階梯區域SA3及SA4之一區域對應之一部分。開口OP4對應於其中形成傾斜部分IP2之一區域。
接下來，使用遮罩M3執行各向異性蝕刻(S106)。
具體而言，在開口OP4處，藉由使用遮罩M3進行各向異性蝕刻而移除四個犧牲部件50及四個絕緣層32，且形成一傾斜部分IP2，如圖21中所展示。相應地，在階梯區域SA3中，形成其中將形成堆疊層部件SL3至SL6之平台部分的一部分。如圖22中所展示，亦在包含階梯區域SA4之一剖面中沿著Y方向形成傾斜部分IP2。在S106之處理完成之後，移除遮罩M3。
然後，形成一遮罩M4，如圖23中所展示(S107)。遮罩M4包含一開口OP5。開口OP5係藉由例如微影形成。開口OP5包含與其中形成階梯區域SA4之一區域對應之一部分。開口OP5對應於其中形成傾斜部分IP3之一區域。
然後，使用遮罩M4執行各向異性蝕刻(S108)。
具體而言，在開口OP5處，藉由使用遮罩M4進行各向異性蝕刻而移除四個犧牲部件50及四個絕緣層32。藉此形成一傾斜部分IP3，如圖24中所展示。如圖25中所展示，亦在包含階梯區域SA4之一剖面中沿著Y方向形成傾斜部分IP3。相應地，在階梯區域SA4中，形成其中將形成堆疊層部件SL0至SL2及選擇閘極線SGS之平台部分的一部分。在S108之處理完成之後，移除遮罩M4。
接下來，如圖26中所展示，在設置於聯結部分HP中之犧牲部件50之平台部分上形成一絕緣層34。
具體而言，用絕緣層34填充在聯結區域HA之聯結部分HP中形成之台階。然後，藉由例如化學機械拋光(CMP)將絕緣層34之頂部表面平坦化。絕緣層34係藉由例如化學汽相沈積(CVD)形成。
此後，在記憶區域MA中形成記憶柱MP (S109)。
然後，形成複數個狹縫SH及CSH，如圖27及圖28中所展示(S110)。
具體而言，藉由例如光微影形成在對應於部件SLT及部件CST之區域中包含開口之一遮罩。然後，藉由使用遮罩進行各向異性蝕刻而形成劃分開例如絕緣層31及34、絕緣層32及犧牲部件50之狹縫SH及CSH。在觸點區域CCT之外的一區域中，狹縫SH亦劃分開對應於選擇閘極線SGD之犧牲部件50及絕緣層33。
接下來，在每一狹縫CSH中形成一部件CST，如圖29及圖30中所展示(S111)。
具體而言，形成一絕緣部分以便覆蓋狹縫CSH之側表面及底部表面。然後，藉由例如CMP移除在狹縫CSH之外形成之絕緣部分。
此後，執行犧牲部件50之替代處理，且形成字線WL0至WL15等之堆疊層互連件，如圖31中所展示(S112)。舉例而言，各自用一導電層22或23替代在圖30中所展示之剖面中犧牲部件50之與狹縫SH接觸之部分。相比而言，例如，不替代犧牲部件50之不與狹縫SH接觸之部分。犧牲部件50之不被替代之部分保留為犧牲部件SM。
具體而言，經由狹縫SH藉由使用例如熱磷酸進行濕式蝕刻而選擇性地移除犧牲部件50之部分。在圖30中所展示之剖面中，經由狹縫SH移除犧牲部件50在每一區塊BLK中之部件CST與對應於和區塊BLK接觸之部件SLTe之狹縫SH之間的部分。在圖30中所展示之剖面中，在犧牲部件50在每一區塊BLK中之部件CST與對應於和區塊BLK接觸之部件SLTo之狹縫SH之間的部分當中，經由對應於部件SLTo之狹縫SH完全移除犧牲部件50之對應於選擇閘極線SGS之部分。相比而言，在圖30中所展示之剖面中，在犧牲部件50在每一區塊BLK中之部件CST與對應於和區塊BLK接觸之部件SLTo之狹縫SH之間的部分當中，不完全移除犧牲部件50之對應於堆疊層部件SL0至SL15之部分，因為其不與狹縫SH接觸。犧牲部件50之不被移除之部分保留為犧牲部件SM。藉由例如剩餘犧牲部件SM、記憶柱MP、部件CST及支撐柱(未展示)維持已自其移除犧牲部件50之部分的記憶胞元陣列10之結構。然後，經由狹縫SH在已自其移除犧牲部件50之空間中嵌入一導體。為在此步驟中形成導體，使用例如CVD。
此後，經由一回蝕製程移除在狹縫SH內部形成之導體，且分隔開在毗鄰互連層中形成之導體。相應地，形成充當選擇閘極線SGS之一導電層22、分別充當字線WL0至WL15之複數個導電層23，及充當選擇閘極線SGD之一導電層24。在此步驟中形成之導電層22至24可包含一阻障金屬。在此情形中，在移除犧牲部件50之後形成導體時，在例如形成氮化鈦膜作為一阻障金屬之後形成鎢。
然後，在每一狹縫SH中形成一部件SLT，如圖32中所展示(S113)。
具體而言，形成一絕緣膜(間隔件SP)以便覆蓋狹縫SH之側表面及底部表面。然後，移除間隔件SP之設置於狹縫SH之底部處之一部分，且在狹縫SH之底部處暴露導電層21之一部分。然後，在狹縫SH中形成一導體(觸點LI)，且藉由例如CMP移除在狹縫SH之外形成之導體。此後，在沿Y方向彼此毗鄰之部件SLT之間在對應於部件SHE之區域(未展示)中，與部件SLT平行地形成複數個溝渠。藉由在溝渠中嵌入一絕緣膜，形成沿Y方向劃分開導電層24之部件SHE。
然後，形成複數個觸點CC，如圖33中所展示。
具體而言，藉由例如光微影形成在對應於觸點CC之區域中包含開口之一遮罩。然後，舉例而言，藉由使用遮罩進行各向異性蝕刻而形成穿過形成於平台部分上面之絕緣體之孔。在孔之底部處，對應導電層22至24被暴露。此後，用一導體填充該等孔。透過藉由例如CMP移除形成於層堆疊之頂部表面上之導體，對應於觸點CC之上部端之表面被暴露。
藉由上文闡述之步驟形成記憶胞元陣列10之結構。
上文闡述之製造製程僅係一實例，且製造製程不限於此。舉例而言，可在製造步驟之間***另一步驟，且可省略或整合某些步驟。製造步驟可在可能之情況下互換。舉例而言，形成記憶柱MP之步驟與在觸點區域CCT中形成一階梯結構之步驟可互換。
1.3 本實施例之有利效果 該實施例可抑制半導體記憶裝置1之良率之一降低。下文將闡述該實施例之有利效果。
根據該實施例，在半導體記憶裝置1之製造製程中，在形成在觸點區域CCT中包含平台部分之一階梯結構之後，在步驟S112中藉由經由狹縫SH進行濕式蝕刻而移除犧牲部件50之部分。透過在已自其移除犧牲部件50之空間中嵌入一導體，形成導電層22及24以及導電層23。在該實施例中，在於步驟S112中替代犧牲部件50之前形成部件CST。因此，例如圖30中所展示，犧牲部件50包含在半導體記憶裝置1之YZ剖面中插置於一部件CST與一對應狹縫SH之間的部分及插置於一部件CST與一絕緣層34之間的部分。在犧牲部件50當中，不藉由步驟S112替代插置於部件CST與絕緣層34之間的部分。因此，犧牲部件50之插置於部件CST與絕緣層34之間的部分保留為犧牲部件SM。因此，可抑制在形成導電層22及24以及導電層23時導致之層堆疊之傾斜。
補充地，半導體記憶裝置1在每一區塊BLK中在觸點區域CCT中之YZ剖面上之層堆疊之結構相對於XZ平面不對稱。亦即，在每一區塊BLK中在觸點區域CCT中，半導體記憶裝置1具有歸因於在階梯區域SA4中沿Y方向延伸之階梯結構之不對稱性，例如圖10中所展示。因此，舉例而言，當用一導電層22及複數個導電層23替代此一階梯結構中之所有犧牲部件50時，由於不對稱性會沿Y方向發生一相對較大程度之應力。在替代處理中，層堆疊之上部部分不受支撐；因此，半導體記憶裝置1之層堆疊可由於沿Y方向之應力而塌陷或遭受損壞。
根據該實施例，在插置於每一區塊BLK中之部件CST與和區塊BLK接觸之部件SLTo之間的區域中，半導體記憶裝置1包含犧牲部件50之不被替代而保留為犧牲部件SM之部分。因此，較對稱地形成導電層22及導電層23，藉此與其中替代所有犧牲部件50之情形中相比導致較低程度之應力。因此，可抑制在形成導電層22及導電層23時導致的層堆疊之傾斜。另外，可提高半導體記憶裝置1之良率。
此外，兩個部件CST之間的空間和體育場狀階梯部分SS1與SS2之間的邊界沿Y方向對準。此使得可能在替代處理中透過兩個部件CST之間的空間將互連層在一部件CST與一部件SLTo之間的與記憶區域MA1及MA2兩者隔離之部分耦合至互連層在一部件CST與一部件SLTe之間的部分。
2 修改方案 可對上文闡述之實施例做出各種修改方案。
下文中，將闡述根據修改方案之半導體記憶裝置。下文將闡述根據修改方案之半導體記憶裝置之組態及製造製程，集中於與根據該實施例之半導體記憶裝置1之差異。根據修改方案之半導體記憶裝置產生與該實施例之有利效果類似之有利效果。
2.1 第一修改方案 在上文闡述之實施例中，在每一狹縫CSH中形成部件CST；然而，實施例不限於此。舉例而言，可經由使用孔而形成部件CST。根據第一修改方案之半導體記憶裝置1之組態及製造方法類似於該實施例之彼等，除了與部件CST相關之部分。下文將主要闡述部件CST之組態及製造方法。
將參考圖34、圖35及圖36闡述根據第一修改方案之半導體記憶裝置1之組態。圖34係展示根據第一修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖35係展示根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之一剖面結構之一實例的一剖面圖。圖35展示在圖34中所展示之區域中記憶胞元陣列10之堆疊層部件SL8之一XY剖面中之一結構。圖36係沿著圖34中之線XXXVI-XXXVI截取之一剖面圖，其展示根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
在圖34之平面圖中，每一部件CST包含例如五個部分CP。五個部分CP各自具有一柱狀結構，其中嵌入有一絕緣體，具有一橢圓形剖面，該橢圓形剖面之長軸方向平行於X方向且短軸方向平行於Y方向。五個部分CP配置成例如沿X方向彼此隔開。
將參考圖35闡述部件CST之一剖面結構。
在圖35中所展示之剖面中，部件CST中之每一者設置成環繞與例如圖34之平面圖中所展示之包含於部件CST中之五個部分CP對應之一區域。具體而言，每一部件CST具有例如其中圍繞部分CP之平面結構設置之五個橢圓形形狀沿X方向對準之一剖面形狀。在沿X方向對準之五個橢圓形形狀當中，兩個毗鄰橢圓形形狀配置成彼此至少部分地重疊。
將參考圖36進一步闡述部件CST之剖面結構。
如圖36中所展示，每一部分CP穿過堆疊層部件SL。每一部分CP之頂部與絕緣層34接觸。每一部分CP之底部與導電層21接觸。
在包含於每一部件CST中之五個部分CP當中，兩個毗鄰部分CP在與導電層22及堆疊層部件SL0至SL15之水平高度類似之水平高度處藉由部件CST之部分耦合。
部件CST在與導電層22及導電層23之水平高度類似之水平高度中之每一者處具有與圖35中所展示之部件CST之剖面結構類似之一剖面結構。部件CST亦在與導電層21以及絕緣層31、32及34之水平高度類似之每一水平高度處具有與圖34中所展示之部件CST之平面結構類似之一剖面結構。
利用上文闡述之組態，根據第一修改方案之半導體記憶裝置1在與該實施例中導電層23之水平高度類似之水平高度處包含犧牲部件SM。
接下來，將參考圖37至圖40闡述製造根據第一修改方案之半導體記憶裝置1之方法。圖37之平面圖對應於圖34中所展示之區域。圖38及圖39之剖面圖對應於圖36中所展示之區域。圖40之剖面圖對應於圖35中所展示之區域。製造根據第一修改方案之半導體記憶裝置1之方法與根據該實施例之方法實質上相同，除了用於形成部件CST之步驟。下文中，將主要闡述用於形成部件CST之步驟(亦即，對應於圖27至圖30之步驟)。
在第一修改方案中，在形成層堆疊之階梯結構之後，將該實施例之步驟S111倂入至該實施例之步驟S109中，使得除記憶柱MP之外亦形成部件CST。如圖37及圖38中所展示，例如藉由與用於形成對應於記憶柱MP之孔之製程相同之製程形成對應於部分CP之孔CH。
具體而言，藉由例如光微影形成在對應於記憶柱MP及部分CP之區域中包含開口之一遮罩。然後，藉由使用遮罩進行各向異性蝕刻而形成穿過例如絕緣層31及34、絕緣層32以及犧牲部件50之孔CH。
此後，在用於形成記憶柱MP之孔中形成記憶柱MP。
然後，如圖39中所展示，藉由經由孔CH使用例如熱磷酸進行濕式蝕刻而選擇性地移除犧牲部件50之部分。藉此形成其中將形成部件CST之空間CSP。不藉由濕式蝕刻移除絕緣層32。
透過此步驟，在與如圖40中所展示之犧牲部件50之水平高度類似之水平高度處形成呈對應於圖35中所展示之部件CST之剖面結構之形狀的空間CSP。
此後，在每一空間CSP中嵌入一絕緣體。嵌入於每一空間CSP中之絕緣體係例如氧化矽。
透過以上步驟，形成部件CST。
然後，在該實施例之步驟S110中形成狹縫SH。不同於在該實施例中，在形成部件CST之後形成狹縫SH。
上文闡述之組態及製造方法可產生與該實施例之有利效果類似之有利效果。
2.2 第二修改方案 在以上第一修改方案中，在製造製程中藉由經由孔CH進行濕式蝕刻而移除犧牲部件50之部分；然而，製造製程不限於此。舉例而言，經由孔CH進行濕式蝕刻可不僅移除犧牲部件50之部分，而且移除絕緣層31之一部分及絕緣層32之部分。
根據第二修改方案之半導體記憶裝置1之組態及製造方法與根據第一修改方案之半導體記憶裝置1之彼等實質上相同，除了與部件CST相關之部分。下文將主要闡述部件CST之組態及製造方法。
將參考圖41及圖42闡述根據第二修改方案之半導體記憶裝置1之組態。圖41係展示根據第二修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖42係沿著圖41中之線XLII-XLII截取之一剖面圖，其展示根據第二修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
在圖41中所展示之平面佈局中，部件CST中之每一者具有其中沿X方向對準之五個橢圓形形狀中之兩個毗鄰橢圓形形狀彼此至少部分地重疊之一剖面結構。亦即，圖41中之部件CST之平面結構類似於第一修改方案中之部件CST之剖面結構(展示於圖35中)。
在與堆疊層部件SL0至SL15、導電層22及絕緣層32之水平高度類似之水平高度處，部件CST之剖面結構與圖41中所展示之部件CST之平面結構實質上相同。
接下來，將參考圖42闡述每一部件CST之剖面結構。
如圖42中所展示，部件CST穿過觸點區域CCT中之堆疊層部件SL。每一部件CST之頂部與絕緣層34接觸。每一部件CST之底部與導電層21接觸。具體而言，每一部件CST之底部包含例如底部表面在與絕緣層31之下部表面之水平高度類似之水平高度處之部分，及與導電層21接觸之底部表面在低於絕緣層31之下部表面之水平高度處之部分。
利用上文闡述之組態，根據第二修改方案之半導體記憶裝置1在與該實施例中導電層23之水平高度類似之水平高度處包含犧牲部件SM。
將參考圖43闡述製造根據第二修改方案之半導體記憶裝置1之方法。圖43之剖面圖對應於圖42中所展示之區域。下文將闡述製造根據第二修改方案之半導體記憶裝置1之方法，集中於與第一修改方案之製造方法之差異。
首先，在與圖38中所展示之第一修改方案之步驟類似之一步驟中形成孔CH。
然後，如圖43中所展示，透過經由孔CH進行濕式蝕刻，選擇性地移除犧牲部件50之部分、絕緣層31及34之部分，以及絕緣層32之部分。相應地，形成其中將形成部件CST之空間CSP。
具體而言，藉由例如與圖39中所展示之第一修改方案之步驟類似之一步驟選擇性地移除犧牲部件50之部分。在移除犧牲部件50之部分之後，藉由經由孔CH使用氫氟酸或諸如此類進行濕式蝕刻而選擇性地移除絕緣層31及34之部分以及絕緣層32之部分。注意，舉例而言，絕緣層31及34之部分以及絕緣層32之部分可比犧牲部件50之部分更早地移除。
此後，在每一空間CSP中嵌入一絕緣體。
經由以上步驟，形成部件CST。
上文闡述之組態及製造方法可產生與該實施例及第一修改方案之有利效果類似之有利效果。
2.3 第三修改方案 在以上實施例、第一修改方案及第二修改方案中，對應於複數個堆疊層互連件之複數個平台部分在XZ剖面中形成體育場狀階梯結構；然而，組態不限於此等。半導體記憶裝置1可具有例如其中對應於複數個堆疊層互連件之複數個平台部分沿X方向對準為自記憶區域MA1側向記憶區域MA2側上升或下降之一結構。
根據第三修改方案之半導體記憶裝置1之組態及製造方法與根據該實施例、第一修改方案及第二修改方案之半導體記憶裝置1之彼等實質上相同，除了與層堆疊之階梯結構相關之部分。下文將主要闡述層堆疊之階梯結構之組態及製造方法。
將參考圖44及圖45闡述根據第三修改方案之半導體記憶裝置1之組態。圖44係展示根據第三修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖45係沿著圖44中之線XLV-XLV截取之一剖面圖，其展示根據第三修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
如圖44中所展示，在觸點區域CCT中，記憶胞元陣列10包含傾斜部分IP (IP1、IP2及IP3)，階梯區域SA1、SA2、SA3及SA4，及複數個部件CST，以及複數個觸點CC。
第三實施例中之每一傾斜部分IP係包含在一平面圖中設置成一矩形形狀之四個連續堆疊層部件SL之端部之一台階，其類似於根據該實施例之傾斜部分IP。傾斜部分IP2在傾斜部分IP1內部設置於記憶區域MA2側上。傾斜部分IP3在傾斜部分IP2內部設置於記憶區域MA2側上。
階梯區域SA1係記憶區域MA1側上在傾斜部分IP1外部之一區域。階梯區域SA1包含堆疊層部件SL11至SL15之平台部分。在階梯區域SA1中，堆疊層部件SL11至SL15之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。在階梯區域SA1當中，堆疊層部件SL11至SL14之平台部分由堆疊層部件SL15之一端部分環繞以具有一矩形形狀。
階梯區域SA2係記憶區域MA1側上在傾斜部分IP1內部且在傾斜部分IP2外部之區域。階梯區域SA2包含堆疊層部件SL7至SL10之平台部分。在階梯區域SA2中，堆疊層部件SL7至SL10之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。在階梯區域SA2中，堆疊層部件SL7至SL10之平台部分由堆疊層部件SL11之一端部分環繞以具有一矩形形狀。
階梯區域SA3係記憶區域MA1側上在傾斜部分IP2內部且在傾斜部分IP3外部之一區域。階梯區域SA3包含堆疊層部件SL3至SL6之平台部分。在階梯區域SA3中，堆疊層部件SL3至SL6之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。在階梯區域SA3中，堆疊層部件SL3至SL6之平台部分由堆疊層部件SL7之一端部分環繞以具有一矩形形狀。
階梯區域SA4係傾斜部分IP3內部之一區域。階梯區域SA4包含堆疊層部件SL0至SL2及選擇閘極線SGS之平台部分。在階梯區域SA4中，堆疊層部件SL0至SL2及選擇閘極線SGS之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。在階梯區域SA4中，堆疊層部件SL0至SL2及選擇閘極線SGS之平台部分由堆疊層部件SL3之一端部分環繞以具有一矩形形狀。
在第三修改方案中，記憶胞元陣列10在每一區塊BLK中包含一個部件CST。亦即，記憶胞元陣列10包含每觸點區域CCT兩個部件CST。
包含於區塊BLKe中之部件CST及包含於區塊BLKo中之部件CST經設置以便沿Y方向在其間插置有例如由傾斜部分IP1環繞之區域。
在觸點區域CCT中，分別對應於包含於每一區塊BLK中之選擇閘極線SGS及堆疊層部件SL0至SL15之觸點CC係例如沿X方向以一直線配置。分別對應於堆疊層部件SL15、SL14、SL13、SL12、SL11、Sl10、SL9、SL8、SL7、SL6、SL5、SL4、SL3、SL2、SL1及SL0以及選擇閘極線SGS之觸點CC係以自記憶區域MA1側向記憶區域MA2側之出現次序配置。
在圖45中所展示之剖面中，層堆疊包含導電層23之平台部分。
在階梯區域SA1、SA2、SA3及SA4中之每一者中，由導電層22及23形成之階梯結構具有實質上相同之結構，除了例如高度。
利用上文闡述之組態，根據第三修改方案之半導體記憶裝置1在與例如該實施例中導電層23之水平高度類似之水平高度處包含犧牲部件SM。
接下來，將簡要地闡述製造根據第三修改方案之半導體記憶裝置1之方法。下文中，將主要闡述形成層堆疊之階梯結構之一方法(亦即，該實施例中對應於圖14至圖26之步驟)。
藉由重複使用一遮罩進行各向異性蝕刻而形成包含於階梯區域SA1、SA2、SA3及SA4中之每一者中之階梯結構。
具體而言，在圖44之平面圖中之階梯區域SA4中，藉由使用一遮罩進行各向異性蝕刻而移除一個犧牲部件50及一個絕緣層32。隨後，在階梯區域SA4之包含堆疊層部件SL1及SL0及選擇閘極線SGS之平台部分之一區域中，藉由使用一遮罩進行各向異性蝕刻而移除一個犧牲部件50及一個絕緣層32。然後，在階梯區域SA4之包含堆疊層部件SL0及選擇閘極線SGS之平台部分之一區域中，藉由使用一遮罩進行各向異性蝕刻而移除一個犧牲部件50及一個絕緣層32。此後，在階梯區域SA4之包含選擇閘極線SGS之平台部分之一區域中，藉由使用一遮罩進行各向異性蝕刻而移除一個犧牲部件50及一個絕緣層32。藉由此等步驟，在階梯區域SA4中形成與堆疊層部件SL2至SL0及選擇閘極線SGS相關之平台部分(包含於階梯區域SA4中)。藉由與用於形成包含於階梯區域SA4中之平台部分之步驟實質上相同之步驟形成包含於階梯區域SA1中之與堆疊層部件SL11至SL14相關之平台部分、包含於階梯區域SA2中之與堆疊層部件SL7至SL10相關之平台部分，及包含於階梯區域SA3中之與堆疊層部件SL3至SL6相關之平台部分。包含於各別階梯區域SA1、SA2、SA3及SA4中之平台部分可形成為彼此平行。
接下來，透過類似於該實施例之S103及S104之步驟，在包含階梯區域SA2、SA3及SA4之一區域中共同移除四個犧牲部件50及四個絕緣層32。藉此形成一傾斜部分IP1。
然後，透過類似於該實施例之S105及S106之步驟，在包含階梯區域SA3及SA4之一區域中共同移除四個犧牲部件50及四個絕緣層32。藉此形成一傾斜部分IP2。
此後，透過類似於該實施例之S107及S108之步驟，在包含階梯區域SA4之一區域中共同移除四個犧牲部件50及四個絕緣層32。藉此形成一傾斜部分IP3。
經由以上步驟，形成根據第三修改方案之半導體記憶裝置1之層堆疊之階梯結構。
上文闡述之製造製程僅係一實例，且製造製程不限於此。舉例而言，包含於每一階梯區域SA中之平台部分之階梯結構可在形成傾斜部分IP1至IP3之後形成。
上文闡述之組態可產生與該實施例、第一修改方案及第二修改方案之有利效果類似之有利效果。
2.4 第四修改方案 在以上實施例、第一修改方案、第二修改方案及第三修改方案中，層堆疊之階梯結構包含由觸點區域CCT中之複數個傾斜部分IP環繞之區域；然而，組態不限於此。舉例而言，層堆疊之階梯結構可設置成包含由一個傾斜部分IP環繞之一區域。
根據第四修改方案之半導體記憶裝置1之組態及製造方法與根據第三修改方案之半導體記憶裝置1之彼等實質上相同，除了與層堆疊之階梯結構相關之部分。下文將主要闡述層堆疊之階梯結構之組態及製造方法。
將參考圖46及圖47闡述根據第四修改方案之半導體記憶裝置1之組態。圖46係展示根據第四修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖46展示與毗鄰的區塊BLK0 (BLKe)及BLK1 (BLKo)之一區域對應之一觸點區域CCT (包含於聯結部分HPe中)，及一記憶區域MA1在觸點區域CCT附近之一部分。圖47係沿著圖46中之線XLVII-XLVII截取之一剖面圖，其展示根據第四修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
如圖46中所展示，在觸點區域CCT中，記憶胞元陣列10包含一體育場狀階梯部分SS、一傾斜部分IP，及複數個部件CST，以及複數個觸點CC。
在第四修改方案中，記憶胞元陣列10在觸點區域CCT中包含一個體育場狀階梯部分SS。第四修改方案中之體育場狀階梯部分SS在組態上類似於根據該實施例之體育場狀階梯部分SS，在於對應於一個層之一台階係沿著X方向形成。
如同根據該實施例之傾斜部分IP，第四修改方案中之傾斜部分IP係包含在一平面圖中設置成一矩形形狀之複數個連續堆疊層部件SL之端部之一台階。在第四修改方案中，傾斜部分IP包含八個連續堆疊層部件SL之端部。傾斜部分IP設置於觸點區域CCT中以便沿X方向橫向穿越體育場狀階梯部分SS之記憶區域MA2側且沿Y方向縱向穿越體育場狀階梯部分SS之中心部分。
體育場狀階梯部分SS藉由傾斜部分IP劃分成階梯區域SA1及SA2。
階梯區域SA1係體育場狀階梯部分SS之位於傾斜部分IP外部之一區域。階梯區域SA1包含例如堆疊層部件SL7至SL15之平台部分。在階梯區域SA1中，堆疊層部件SL7至SL15之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。
階梯區域SA2係體育場狀階梯部分SS之位於傾斜部分IP內部之一區域。階梯區域SA2包含例如堆疊層部件SL0至SL6及選擇閘極線SGS之平台部分。在階梯區域SA2中，堆疊層部件SL0至SL6及選擇閘極線SGS之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側上升。
分別對應於堆疊層部件SL15、SL14、SL13、SL12、SL11、SL10、SL9、SL8、及SL7、選擇閘極線SGS以及堆疊層部件SL0、SL1、SL2、SL3、SL4、SL5及SL6之觸點CC係以自記憶區域MA1側向記憶區域MA2側之出現次序配置。
在圖47中所展示之剖面中，層堆疊包含導電層23之平台部分。
分別設置於階梯區域SA1及階梯區域SA2中之階梯結構相對於YZ平面係平面對稱的，除了例如高度。
利用上文闡述之組態，根據第四修改方案之半導體記憶裝置1在與例如該實施例中導電層23之水平高度類似之水平高度處包含犧牲部件SM。
接下來，將簡要地闡述製造根據第四修改方案之半導體記憶裝置1之方法。下文中，將主要闡述形成層堆疊之階梯結構之一方法(亦即，該實施例中對應於圖14至圖26之步驟)。
首先，透過類似於該實施例之S102之一步驟，在包含階梯區域SA1及SA2之一區域中形成包含與堆疊層部件SL15至SL11相關之平台部分及與堆疊層部件SL3至SL6相關之平台部分之一結構。
然後，透過類似於該實施例之S102之一步驟，在包含階梯區域SA1及SA2之區域中形成包含與堆疊層部件SL10至SL7相關之平台部分以及與堆疊層部件SL2至SL0及選擇閘極線SGS相關之平台部分之一結構。
此後，經由類似於該實施例之S103及S104之步驟，在包含階梯區域SA2之一區域中共同移除八個犧牲部件50及八個絕緣層32。藉此形成一傾斜部分IP。
經由以上步驟，形成根據第四修改方案之半導體記憶裝置1之層堆疊之階梯結構。
上文闡述之組態及製造方法可產生與該實施例、第一修改方案、第二修改方案及第三修改方案之有利效果類似之有利效果。
2.5 第五修改方案 在以上實施例、第一修改方案、第二修改方案、第三修改方案及第四修改方案中，觸點區域CCT包含一傾斜部分IP；然而，組態不限於此。觸點區域CCT不必包含傾斜部分IP。
根據第五修改方案之半導體記憶裝置1之組態及製造方法類似於根據第三修改方案及第四修改方案之半導體記憶裝置之彼等，除了層堆疊之階梯結構。下文將主要闡述層堆疊之階梯結構之組態及製造方法。
將參考圖48及圖49闡述根據第五修改方案之半導體記憶裝置1之組態。圖48係展示根據第五修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖49係沿著圖48中之線XLIX-XLIX截取之一剖面圖，其展示根據第五修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
如圖48中所展示，在觸點區域CCT中，記憶胞元陣列10包含一階梯區域SA1、複數個部件CST，及複數個觸點CC。
階梯區域SA1包含選擇閘極線SGS及堆疊層部件SL0至SL15之平台部分。在階梯區域SA1中，選擇閘極線SGS及堆疊層部件SL0至SL15之平台部分配置成沿X方向自記憶區域MA1側向記憶區域MA2側下降。
舉例而言，複數個堆疊層部件SL之平台部分配置成在包含於每一區塊BLK中之選擇閘極線SGS之平台部分中之一X方向位置處沿Y方向自部件SLTo向部件CST上升。亦即，在每一區塊BLK中在插置於部件CST與部件SLTo之間的一區域中，記憶胞元陣列10包含由複數個平台部分形成之一階梯結構。
分別對應於堆疊層部件SL15、SL14、SL13、SL12、SL11、Sl10、SL9、SL8、SL7、SL6、SL5、SL4、SL3、SL2、SL1及SL0以及選擇閘極線SGS之觸點CC係以自記憶區域MA1側向記憶區域MA2側之出現次序配置。
在圖49中所展示之剖面中，層堆疊包含導電層23之平台部分。在圖49中所展示之剖面中，記憶胞元陣列10包含對應於字線WL0至WL15及選擇閘極線SGS之複數個觸點CC。
利用上文闡述之組態，根據第五修改方案之半導體記憶裝置1在與例如該實施例中導電層23之水平高度類似之水平高度處包含犧牲部件SM。
接下來，將簡要地闡述製造根據第五修改方案之半導體記憶裝置1之方法。下文中，將主要闡述形成層堆疊之階梯結構之一方法(亦即，對應於圖14至圖26之步驟)。
首先，透過類似於該實施例之S102之一步驟，形成階梯區域SA1中包含堆疊層部件SL9至SL15之平台部分之一結構。
然後，透過類似於該實施例之S102之一步驟，形成階梯區域SA1中包含堆疊層部件SL4至SL8之平台部分之一結構。
此後，透過類似於該實施例之S102之一步驟，形成階梯區域SA1中包含選擇閘極線SGS及堆疊層部件SL0至SL3之平台部分之一結構。
經由以上步驟，形成階梯區域SA1之結構。
上文闡述之組態及製造方法可產生與該實施例、第一修改方案、第二修改方案、第三修改方案及第四修改方案之有利效果類似之有利效果。
2.6 第六修改方案 在以上實施例及第一至第五修改方案中，複數個部件CST各自設置於一階梯區域SA與一部件SLTe之間且穿過所有堆疊層部件SL0至SL15及選擇閘極線SGS；然而，組態不限於此。部件CST可設置成包含例如一階梯區域SA中之一區域，其中部件CST穿過堆疊層部件SL0至SL15中之某些堆疊層部件SL及選擇閘極線SGS。
根據第六修改方案之半導體記憶裝置1之組態及製造方法類似於根據該實施例之半導體記憶裝置1之彼等，除了與部件CST相關之部分。因此，下文將主要闡述部件CST之組態及製造方法。
將參考圖50及圖51闡述在部件CST設置於階梯區域SA中時觸點區域CCT之結構。圖50係展示根據第六修改方案包含於半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。圖51係沿著圖50中之線LI-LI截取之一剖面圖，其展示根據第六修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。
如圖50中所展示，複數個部件CST設置成在一平面圖中與例如體育場狀階梯部分SS1及SS2之階梯結構重疊。具體而言，在每一區塊BLK中，兩個部件CST設置於比例如傾斜部分IP1之沿X方向延伸之一部分更接近於部件SLTo之位置中。亦即，兩個部件CST設置成包含不穿過所有堆疊層部件SL0至SL15之部分。
在圖51中所展示之剖面中，部件CST沿Y方向設置於傾斜部分IP2與傾斜部分IP3之間。因此，部件CST在例如高於堆疊層部件SL5之水平高度處不與堆疊層部件SL接觸。部件CST在堆疊層部件SL0至SL5之彼等之水平高度處與導電層23及犧牲部件SM接觸。部件CST亦在其兩個Y方向側上與導電層22接觸。
在第六修改方案中，記憶胞元陣列10之觸點區域CCT包含與每一區塊BLK中之部件CST接觸之六個犧牲部件SM。記憶胞元陣列10可設置成在觸點區域CCT中包含至少一個犧牲部件SM。
根據第六修改方案之層堆疊不限於類似於該實施例、第一修改方案及第二修改方案之彼等之層堆疊。該層堆疊之階梯結構可係例如與第三修改方案、第四修改方案及第五修改方案中之每一者之階梯結構類似之階梯結構。在此情形中，每一區塊BLK包含例如一個部件CST。部件CST可以類似於第一修改方案及第二修改方案中之每一者中之部件CST之一方式形成，而非如在該實施例中使用狹縫SH形成。
根據第六修改方案之半導體記憶裝置1可藉由與根據該實施例之半導體記憶裝置1實質上相同之方法來製造。因此，將省略對製造根據第六修改方案之半導體記憶裝置1之方法之說明。
上文闡述之組態可產生與該實施例及第一至第五修改方案之有利效果類似之有利效果。
3 另一實施例 在以上實施例及修改方案中，記憶胞元陣列10由一個層次組成；然而，本發明不限於此。半導體記憶裝置1可包含例如由兩個或更多個層次組成之一記憶胞元陣列10。下文將闡述其中記憶胞元陣列10由兩個層次組成之情形。
將參考圖52闡述在記憶胞元陣列10由兩個層次組成時記憶胞元陣列10在一記憶區域MA中之一剖面結構。圖52係展示根據另一實施例包含於一半導體記憶裝置中之一記憶胞元陣列之一記憶區域之一剖面結構之一實例的一剖面圖。圖52之剖面圖對應於該實施例之圖5中所展示之區域。
在圖52中所展示之剖面中，記憶胞元陣列10包含一第一層次群組LL及一第二層次群組UL。第一層次群組LL包含例如一選擇閘極線SGS及字線WL0至WL7。第二層次群組UL包含例如字線WL8至WL15及一選擇閘極線SGD。
每一記憶柱MP包含形成於穿過第一層次群組LL之一第一孔中之一第一部分及形成於穿過第二層次群組UL之一第二孔中之一第二部分。該第一部分之底部與導電層21接觸。該第一部分之頂部耦合至該第二部分之底部。該第一部分與該第二部分之間的邊界包含於例如一連結層35中。連結層35含有例如氧化矽。
記憶柱MP在XY平面上之剖面結構可類似於根據該實施例之記憶柱MP在XY平面上之剖面結構。芯部件40在記憶柱MP之第一部分及第二部分中之每一者中具有例如一錐形剖面形狀。亦即，第一部分中之一下部部分之X方向(及Y方向)尺寸(直徑)小於第一部分中之一上部部分之X方向(及Y方向)尺寸(直徑)。第二部分中之一下部部分之X方向(及Y方向)尺寸(直徑)小於第二部分中之一上部部分之X方向(及Y方向)尺寸(直徑)。
接下來，將闡述在記憶胞元陣列10由兩個層次組成時記憶胞元陣列10在觸點區域CCT中之一結構。根據另一實施例包含於半導體記憶裝置1中之記憶胞元陣列10之觸點區域CCT及其附近之平面佈局類似於例如圖7之平面佈局。記憶胞元陣列10之觸點區域CCT中在XZ剖面上之剖面結構及在YZ剖面上之剖面結構類似於圖8及圖10中所展示之剖面結構，除了設置連結層35。
觸點區域CCT之結構不限於此。根據另一實施例之觸點區域CCT之結構可與例如根據第三修改方案、第四修改方案及第五修改方案中之每一者之觸點區域CCT之結構實質上相同。
部件CST之結構之形狀不限於與根據該實施例之部件CST之形狀類似之形狀。部件CST之結構可具有與根據例如第一修改方案或第二修改方案之部件CST之形狀類似之一形狀。在部件CST之結構具有與根據第一修改方案或第二修改方案之部件CST之形狀類似之一形狀時，部件CST穿過第一層次群組LL之部分及部件CST穿過第二層次群組UL之部分各自具有如同例如根據另一實施例之記憶柱MP之芯部件40之一錐形剖面形狀。
已經解釋本發明之實施例。此等僅作為實例呈現且不意欲限制本發明之範疇。此等實施例可以各種其他形式實現，且可在不背離本發明之主旨之情況下做出各種省略、替代及改變。此等實施例及修改方案包含於本發明之範疇及主旨中，且包含於申請專利範圍及其等效物中所闡述之本發明之範疇中。
相關申請案之交叉參考 本申請案基於並主張2021年6月25日提出申請之日本專利申請案第2021-106099號之優先權權益，該日本專利申請案之全部內容以引用方式併入本文中。
1:半導體記憶裝置 2:記憶控制器 3:記憶系統 10:記憶胞元陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動程式模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:導電層 22:導電層 23:導電層/堆疊導電層/最上部導電層 24:導電層 25:導電層 26:導電層 30:絕緣層 31:絕緣層 32:絕緣層/最上部絕緣層 33:絕緣層 34:絕緣層 35:連結層 40:芯部件 41:半導體層 42:堆疊膜 43:穿隧絕緣膜 44:絕緣膜 45:阻擋絕緣膜 50:犧牲部件 ADD:位址資訊 BA:區塊位址 BL:位元線 BL0-BLm:位元線 BLK:區塊 BLK0-BLK7:區塊 BLKe:區塊/偶數編號之區塊 BLKo:區塊/奇數編號之區塊 C4T:觸點區域 CA:行位址 CC:觸點 CCT:觸點區域 CH:孔 CMD:命令 CP:部分 CSH:狹縫 CSP:空間 CST:部件 CU:胞元單元 CV:觸點/柱狀觸點 DAT:寫入資料/讀取資料 HA:聯結區域 HPe:聯結部分 HPo:聯結部分 IP:傾斜部分 IP1:傾斜部分 IP2:傾斜部分 IP3:傾斜部分 LI:觸點 LI-LI:線 LL:第一層次群組 M1:遮罩 M2:遮罩 M3:遮罩 M4:遮罩 MA:記憶區域 MA1:記憶區域 MA2:記憶區域 MP:記憶柱 MT0-MT15:記憶胞元電晶體 NS:NAND串 OST:部件 OP1:開口 OP2:開口 OP3:開口 OP4:開口 OP5:開口 PA:頁位址 S100:步驟 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 S111:步驟 S112:步驟 S113:步驟 SA1:階梯區域 SA2:階梯區域 SA3:階梯區域 SA4:階梯區域 SGD:選擇閘極線 SGD0-SGD4:選擇閘極線 SGS:選擇閘極線 SH:狹縫 SHE:部件 SL:堆疊層部件 SL0-SL15:堆疊層部件 SLT:部件 SLTo:部件 SLTe:部件 SM:犧牲部件 SP:間隔件 SRC:源極線 SS:體育場狀階梯部分 SS1:體育場狀階梯部分 SS2:體育場狀階梯部分 STD:選擇電晶體 STS:選擇電晶體 SU0-SU4:串單元 UL:第二層次群組 V-V:線 VI-VI:線 VIII-VIII:線 W1:寬度 W2:寬度 W3:寬度 WL0-WL7:字線/下部層字線 WL8-WL15:字線 X-X:線 XLII-XLII:線 XLIX-XLIX:線 XLV-XLV:線 XLVII-XLVII:線 XXXVI-XXXVI:線
圖1係展示根據一實施例包含一半導體記憶裝置之一記憶系統之一組態之一實例的一方塊圖。 圖2係展示根據該實施例包含於半導體記憶裝置中之一記憶胞元陣列之一電路組態之一實例的一電路圖。 圖3係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一平面佈局之一實例的一平面圖。 圖4係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶區域之一平面佈局之一實例的一平面圖。 圖5係沿著圖4中之線V-V截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶區域之一剖面結構的一實例。 圖6係沿著圖5中之線VI-VI截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一記憶柱之一剖面結構的一實例。 圖7係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖8係沿著圖7中之線VIII-VIII截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一聯結(hookup)區域之一部分之一剖面結構的一實例。 圖9係展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一剖面結構之一實例的一剖面圖。 圖10係沿著圖7中之線X-X截取之一剖面圖，其展示根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之聯結區域之一部分之一剖面結構的一實例。 圖11係展示製造根據該實施例之半導體記憶裝置之一方法之一實例的一流程圖。 圖12係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之一方法之一實例的一剖面圖。 圖13係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖14係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖15係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖16係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖17係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖18係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖19係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖20係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖21係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖22係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖23係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖24係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖25係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖26係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖27係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖28係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖29係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖30係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖31係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖32係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一平面圖。 圖33係用於解釋製造根據該實施例包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖34係展示根據一第一修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖35係展示根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之一剖面結構之一實例的一剖面圖。 圖36係沿著圖34中之線XXXVI-XXXVI截取之一剖面圖，其展示根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖37係用於解釋製造根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之一方法之一實例的一平面圖。 圖38係用於解釋製造根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖39係用於解釋製造根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖40係用於解釋製造根據第一修改方案包含於半導體記憶裝置中之記憶胞元陣列之方法之一實例的一剖面圖。 圖41係展示根據一第二修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖42係沿著圖41中之線XLII-XLII截取之一剖面圖，其展示根據第二修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖43係用於解釋製造根據第二修改方案包含於半導體記憶裝置中之記憶胞元陣列之一方法之一實例的一剖面圖。 圖44係展示根據一第三修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖45係沿著圖44中之線XLV-XLV截取之一剖面圖，其展示根據第三修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖46係展示根據一第四修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖47係沿著圖46中之線XLVII-XLVII截取之一剖面圖，其展示根據第四修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖48係展示根據一第五修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖49係沿著圖48中之線XLIX-XLIX截取之一剖面圖，其展示根據第五修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖50係展示根據一第六修改方案包含於一半導體記憶裝置中之一記憶胞元陣列之一觸點區域及其附近之一平面佈局之一實例的一平面圖。 圖51係沿著圖50中之線LI-LI截取之一剖面圖，其展示根據第六修改方案包含於半導體記憶裝置中之記憶胞元陣列之一聯結區域之一部分之一剖面結構的一實例。 圖52係展示根據另一實施例包含於一半導體記憶裝置中之一記憶胞元陣列之一記憶區域之一剖面結構之一實例的一剖面圖。
20:半導體基板
21:導電層
22:導電層
23:導電層/堆疊導電層/最上部導電層
30:絕緣層
32:絕緣層/最上部絕緣層
34:絕緣層
BLK0-BLK1:區塊
BLKe:區塊/偶數編號之區塊
BLKo:區塊/奇數編號之區塊
CCT:觸點區域
CST:部件
IP1:傾斜部分
IP2:傾斜部分
IP3:傾斜部分
SGS:選擇閘極線
SLTo:部件
SLTe:部件
SM:犧牲部件
SRC:源極線
WL0-WL7:字線/下部層字線
WL8-WL15:字線

Claims (20)

  1. 一種半導體記憶裝置，其包括：一基板，其沿一第一方向及一第二方向擴展且包含沿該第一方向配置之一第一區域及一第二區域，該第一方向與該第二方向相交；複數個導電層，其沿一第三方向配置成在其間隔開一距離，該第三方向與該第一方向及該第二方向相交，該等導電層包含一第一導電層，且該等導電層中之每一者包含一第一部分及沿該第二方向與該第一部分一起配置之一第二部分，該第一部分沿該第一方向在該第二區域上方延伸，且該第二部分包含經設置以便沿該第三方向不與該等導電層中之一上部導電層重疊之一平台部分；一第一絕緣部分，其設置於該等導電層之該等第一部分與該等導電層之該等第二部分之間；一第一絕緣層，其沿該第二方向與該第一導電層之該第一部分配置成在其間插置有該第一絕緣部分；及一第一記憶柱，其在該第一區域中沿該第三方向穿過該等導電層，該第一記憶柱與該第一導電層相交之一部分充當一第一記憶胞元電晶體。
  2. 如請求項1之半導體記憶裝置，其中該等導電層之平台部分沿該第一方向對準。
  3. 如請求項1之半導體記憶裝置，其進一步包括一第二絕緣層，該第二絕緣層沿該第二方向與一第二導電層之該第一部分配置成在其間插置有該 第一絕緣部分，該第二導電層包含於該等導電層中且不同於該第一導電層。
  4. 如請求項3之半導體記憶裝置，其進一步包括一第三絕緣層，該第三絕緣層沿該第二方向與一第三導電層之該第一部分配置成在其間插置有該第一絕緣部分，該第三導電層包含於該等導電層中且不同於該第一導電層及該第二導電層，其中該第一絕緣層係在該第二絕緣層及該第三絕緣層下面，且包含沿該第三方向不與該第二絕緣層或該第三絕緣層重疊之一第一絕緣平台部分，該第二絕緣層係在該第三絕緣層下面，且包含沿該第三方向不與該第三絕緣層重疊之一第二絕緣平台部分，且該第二絕緣平台部分沿該第二方向設置於該第一絕緣平台部分與該第一絕緣部分之間。
  5. 如請求項1之半導體記憶裝置，其進一步包括：一第二絕緣部分，其沿該第一方向與該第一絕緣部分配置成在其間隔開一距離且設置於該等導電層之該等第一部分與該等導電層之該等第二部分之間；及一第四絕緣層，其沿該第二方向與該第一導電層之該第一部分配置成在其間插置有該第二絕緣部分，且沿該第一方向與該第一絕緣層一起配置，其中該第一導電層之該第一部分在該第一絕緣部分與該第二絕緣部分之間耦合至該第一導電層之該第二部分。
  6. 如請求項1之半導體記憶裝置，其中該第一絕緣部分沿該第一方向延伸。
  7. 如請求項1之半導體記憶裝置，其中該第一絕緣層包含氮化矽。
  8. 如請求項1之半導體記憶裝置，其中該第一絕緣部分之一上部端係在位於該等導電層中之一最上部導電層上面之一層中，且該第一絕緣部分之一下部端係在位於該等導電層中之一最下部導電層下面之一層中。
  9. 如請求項8之半導體記憶裝置，其中該第一絕緣部分與該等導電層之該等第一部分接觸。
  10. 如請求項8之半導體記憶裝置，其中該第一絕緣部分與一第四導電層之該第一部分隔開，該第四導電層包含於該等導電層中且不同於該第一導電層。
  11. 如請求項1之半導體記憶裝置，其中該基板進一步包含相對於該第二區域位於與該第一區域相對之一側上之一第三區域，且該半導體記憶裝置進一步包括在該第三區域中沿該第三方向穿過該等導電層之一第二記憶柱，該第二記憶柱與該第一導電層相交之一部分充當一第二記憶胞元電晶體。
  12. 如請求項1之半導體記憶裝置，其進一步包括各自耦合至該等導電層中之一對應導電層之該平台部分之複數個觸點。
  13. 如請求項1之半導體記憶裝置，其進一步包括設置於該等導電層與該基板之間的一第五導電層，其中該第一記憶柱之一下部端與該第五導電層接觸。
  14. 如請求項13之半導體記憶裝置，其中該第五導電層係一源極線。
  15. 如請求項13之半導體記憶裝置，其中該基板具備經組態以執行該第一記憶胞元電晶體之一操作之一電路。
  16. 一種半導體記憶裝置，其包括：一基板，其沿一第一方向及一第二方向擴展且包含沿該第一方向配置之一第一區域及一第二區域，該第一方向與該第二方向相交；複數個導電層，其沿一第三方向配置成在其間隔開一距離，該第三方向與該第一方向及該第二方向相交，該等導電層包含一第一導電層及一第二導電層，該第一導電層與該第二導電層沿著該第三方向設置成在其間插置有該等導電層中之至少一個導電層，且該等導電層中之每一者包含一第一部分及沿該第二方向與該第一部分一起配置之一第二部分，該第一部分沿該第一方向在該第二區域上方延伸，且該第二部分包含經設置以便沿該第三方向不與該等導電層中之一上部導電層重疊之一平台部分； 一第一絕緣層，其與一第一上部導電層在同一層中配置於該第一導電層上面且沿該第二方向設置於該第一導電層之該第一部分與該第一導電層之該平台部分之間，該第一上部導電層包含於該等導電層中且沿該第三方向毗鄰於該第一導電層；一第二絕緣層，其與一第二上部導電層在同一層中配置於該第二導電層上面，沿該第二方向設置於該第二導電層之該第一部分與該第二導電層之該平台部分之間，且沿該第三方向與該第一絕緣層配置成在其間隔開一距離，該第二上部導電層包含於該等導電層中且沿該第三方向毗鄰於該第二導電層；及一第一記憶柱，其在該第一區域中沿該第三方向穿過該等導電層，該第一記憶柱與該第一導電層相交之一部分充當一第一記憶胞元電晶體。
  17. 如請求項16之半導體記憶裝置，其中該第一絕緣層係在該第二絕緣層下面，且該第二絕緣層係在與該第二上部導電層同一層中沿該第二方向設置於該第一導電層之該第一部分與該第一導電層之該平台部分之間的一範圍內。
  18. 如請求項16之半導體記憶裝置，其中該第一絕緣層及該第二絕緣層設置於與一下部導電層之該第二部分之該平台部分不同的一部分上面，該下部導電層包含於該等導電層中且設置於該第一導電層及該第二導電層下面。
  19. 如請求項16之半導體記憶裝置，其進一步包括一第三絕緣層，該第 三絕緣層沿該第三方向與該第一絕緣層及該第二絕緣層配置成在其間隔開一距離且沿該第二方向與一第三導電層之該第一部分一起配置，該第三導電層包含於該等導電層中且不同於該第一導電層、該第二導電層、該第一上部導電層及該第二上部導電層，其中該第一絕緣層係在該第二絕緣層及該第三絕緣層下面，且包含沿該第三方向不與該第二絕緣層或該第三絕緣層重疊之一第一絕緣平台部分，該第二絕緣層係在該第三絕緣層下面，且包含沿該第三方向不與該第三絕緣層重疊之一第二絕緣平台部分，且該第二絕緣平台部分沿該第二方向設置於該第一絕緣平台部分與該等導電層之該等第一部分之間。
  20. 如請求項16之半導體記憶裝置，其中該第一絕緣層及該第二絕緣層包含氮化矽。
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