TWI802726B - 電子封裝件及其承載基板與製法 - Google Patents

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Abstract

一種承載基板之製法，係設置至少一線路構件於第一線路結構上，再形成包覆層於該第一線路結構上以包覆該線路構件，之後形成第二線路結構於該包覆層上，且令該第二線路結構電性連接該線路構件，俾藉由現有封裝製程將該線路構件嵌埋於該包覆層中，以增加佈線區，故對於大尺寸板面的封裝基板之需求，不僅具有量產性且製程成本低。

Description

電子封裝件及其承載基板與製法
本發明係有關一種封裝結構，尤指一種電子封裝件及其承載基板與製法。
隨著電子產品在功能及處理速度之需求的提升，作為電子產品之核心組件的半導體晶片需具有更高密度之線路構件(Electronic Components)及電子電路(Electronic Circuits)，故半導體晶片在運作時將隨之產生大量的熱能，此外，包覆該半導體晶片之封裝膠體係為一種導熱係數僅0.8Wm-1k-1之不良傳熱材質(即熱量之逸散效率不佳)，因而若不能有效逸散所產生之熱量，將會造成半導體晶片之損害或造成產品信賴性問題。
為了能迅速將熱能散逸至大氣中，業界通常在半導體封裝結構中配置散熱片(Heat Sink或Heat Spreader)，該散熱片藉由散熱膠，如導熱介面材(Thermal Interface Material，簡稱TIM)，結合至半導體晶片背面，以藉散熱膠與散熱片逸散出半導體晶片所產生之熱量，再 者，通常令散熱片之頂面外露出封裝膠體或直接外露於大氣中為佳，俾取得較佳之散熱效果。
如第1圖所示，習知半導體封裝件1之製法係先將一半導體晶片11以其作用面11a利用覆晶接合方式(即透過導電凸塊110與底膠111)設於一封裝基板10上，再將一散熱件13以其頂片130藉由TIM層12(其包含銲錫層與助焊劑)回銲結合於該半導體晶片11之非作用面11b上，且該散熱件13之支撐腳131藉由黏著層14架設於該封裝基板10上。接著，進行封裝壓模作業，以供封裝膠體(圖略)包覆該半導體晶片11及散熱件13，並使該散熱件13之頂片130外露出封裝膠體而直接與大氣接觸。之後，將該半導體封裝件1以其封裝基板10藉由複數銲球15接置於一電路板8上。
於運作時，該半導體晶片11所產生之熱能係經由該非作用面11b、TIM層12而傳導至該散熱件13之頂片130以散熱至該半導體封裝件1之外部。
然而，隨著產業應用的發展，近年來逐漸朝著大尺寸封裝規格之趨勢進行研發，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品。
惟，習知半導體封裝件1中，對於大尺寸板面的封裝基板10之需求，如板體尺寸100*100mm2的需求，尚不具量產性，且單一板體之製作成本極高，因而不具市場競爭力。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明提供一種承載基板，係包括：一第一線路結構，係具有相對之第一側與第二側；至少一線路構件，係設於該第一線路結構之第一側上；以及一包覆層，係形成於該第一線路結構之第一側上以包覆該線路構件。
本發明亦提供一種承載基板之製法，係包括：提供一具有相對之第一側與第二側的第一線路結構；設置至少一線路構件於該第一線路結構之第一側上；以及形成包覆層於該第一線路結構之第一側上，以令該包覆層包覆該線路構件。
前述之承載基板及其製法中，復包括形成第二線路結構於該包覆層上，且令該第二線路結構電性連接該線路構件。例如，該線路構件藉由複數導電體電性連接該第二線路結構。又包括形成導電柱於該第一線路結構之第一側上，以令該包覆層包覆該導電柱，且該導電柱電性連接該第一線路結構與第二線路結構。或者，可包括形成複數導電凸塊於該第二線路結構上。
前述之承載基板及其製法中，該包覆層係包覆至少四個該線路構件。
前述之承載基板及其製法中，該線路構件係為封裝基板。
前述之承載基板及其製法中，該線路構件係為無核心層之線路結構。
前述之承載基板及其製法中，該線路構件係具有矽穿孔結構。
前述之承載基板及其製法中，該線路構件藉由複數導電體電性連接該第一線路結構。
本發明復一種電子封裝件，係包括：一前述之承載基板；以及至少一電子元件，係設於該承載基板之第一側與第二側之其中一者上。
本發明更提供一種電子封裝件之製法，係包括：提供一前述之承載基板；以及設置至少一電子元件於該承載基板之第一側與第二側之其中一者上。
前述之電子封裝件及其製法中，該電子元件係為主動元件、被動元件或其二者組合。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該承載基板之第一側與第二側中未設有該電子元件之者上。
前述之電子封裝件及其製法中，復包括配置散熱件於該承載基板上。例如，該散熱件係接觸該電子元件。
由上可知，本發明之電子封裝件及其承載基板與製法中，主要藉由將線路構件設置於第一線路結構上並嵌埋於包覆層中，以增加佈線區，故相較於習知技術，對於大尺寸板面的封裝基板之需求，本發明不僅具有量產性，且單一承載基板之製作成本極低，因而極具市場競爭力。
再者，該線路結構係用於調配該線路構件之佈線層數，使該線路構件之佈線層數降低，以提高該線路構件之製作良率。
1‧‧‧半導體封裝件
10‧‧‧封裝基板
11‧‧‧半導體晶片
11a,30a‧‧‧作用面
11b,30b‧‧‧非作用面
110,29‧‧‧導電凸塊
111,33‧‧‧底膠
12‧‧‧TIM層
13,3a‧‧‧散熱件
130‧‧‧頂片
131,31:支撐腳
14,91,310:黏著層
15:銲球
2,2’,2”,3b:承載基板
2a:線路板塊
20:第一線路結構
20a:第一側
20b:第二側
200:第一絕緣層
201,201’:第一線路重佈層
21:線路構件
21a:頂面
21b:底面
210:線路層
211:絕緣體
212:保護膜
213:電性接觸墊
22,22’:導電體
22a,23a:端面
23:導電柱
24:結合層
25:包覆層
26:第二線路結構
260:第二絕緣層
261:第二線路重佈層
27:導電元件
28:絕緣保護層
290:凸塊底下金屬層
3,3’:電子封裝件
30:電子元件
300:電極墊
32:散熱體
320:導熱介面層
4:電子裝置
8:電路板
9:承載板
90:離型層
S:切割路徑
第1圖係為習知半導體封裝件之剖視示意圖。
第2A至2E圖係為本發明之承載基板之製法之第一實施例的剖視示意圖。
第2F至2G圖係為本發明之電子封裝件之製法之第一實施例的剖視示意圖。
第2G’圖係為第2G圖之另一態樣之剖視示意圖。
第2G”圖係為第2E圖之另一態樣之剖視示意圖。
第3A至3B圖係為本發明之承載基板之製法之第二實施例的剖視示意圖。
第3C至3D圖係為本發明之電子封裝件之製法之第二實施例的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可 實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之承載基板2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一線路板塊2a，其包含複數線路構件21。
於本實施例中，該線路構件21係為如具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路結構(圖中係呈現coreless型)，其具有絕緣體211及結合該絕緣體211之複數線路層210，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，且形成該絕緣體211之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材；或者，該線路構件21可具有矽穿孔(Through Silicon Via，簡稱TSV)結構。應可理解地，該線路構件21亦可為其它配置佈線之板體，如有機板材(organic material)、半導體板材(silicon)、陶瓷板材(ceramic)或其它具有金屬佈線(routing)之載板，並不限於上述。
再者，該線路構件21上係結合並電性連接複數導電體22，且該導電體22係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。另外，該線路構件21之頂面21a可形成有一如鈍化材之保護膜212，以令部分線路層210(如複數電性接觸墊213)外露出該保護膜212，且該導電體22形成於該電性接觸墊213上並凸出該保護膜212。
如第2B圖所示，切割該線路板塊2a以獲取複數線路構件21，再將一個或複數個(如圖所示之四個以上)線路構件21設於一第一線路結構20上，其中，該第一線路結構20係形成於承載板9上且具有相對之第一側20a與第二側20b，該第一線路結構20以其第二側20b結合至該承載板9上，而該線路構件21係設於該第一線路結構20之第一側20a上。另一方面，於該第一線路結構20之第一側20a上亦形成複數電性連接該第一線路結構20之導電柱23，其中，該線路構件21與該導電柱23之設置順序可依需求選擇先後順序。
於本實施例中，該第一線路結構20係包括至少一第一絕緣層200與設於該第一絕緣層200上之第一線路重佈層(RDL)201。例如，形成該第一線路重佈層201之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。
再者，該承載板9係例如為半導體材質(如矽或玻璃)之圓形板體，其上以塗佈方式依序形成有一離型層90與一黏著層91，以供該第一線路結構20設於該黏著層91上。
又，該導電柱23係設於該第一線路重佈層201上並電性連接該第一線路重佈層201，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。
另外，該線路構件21係以其底面21b藉由一如膠材之結合層24黏固於該第一線路結構20之第一側20a上。
如第2C圖所示，形成一包覆層25於該第一線路結構20之第一側20a上，以令該包覆層25包覆該線路構件21、結合層24、該複數導電體22與該複數導電柱23，再藉由整平製程，令該導電柱23之端面23a與該 導電體22之端面22a外露於該包覆層25，使該包覆層25之外表面齊平該導電柱23之端面23a與該導電體22之端面22a。
於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20之第一側20a上。
再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該導電體22之部分材質與該包覆層25之部分材質。
如第2D圖所示，形成一第二線路結構26於該包覆層25上，且該第二線路結構26電性連接該導電柱23與該導電體22。
於本實施例中，該第二線路結構26係包括複數第二絕緣層260、及設於該第二絕緣層260上之複數第二線路重佈層(RDL)261，且最外層之第二絕緣層260可作為防銲層，以令最外層之第二線路重佈層261外露於該防銲層。或者，該第二線路結構26亦可僅包括單一第二絕緣層260及單一第二線路重佈層261。
再者，形成該第二線路重佈層261之材質係為銅，且形成該第二絕緣層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。
如第2E圖所示，移除該承載板9及其上之離型層90與黏著層91，以外露該第一線路結構20，進而形成本發明之承載基板2。
因此，本發明之承載基板2之製法中，主要藉由現有封裝製程將該線路構件21嵌埋於該包覆層25中，以增加佈線區，故相較於習知技術，對於大尺寸板面的封裝基板之需求，本發明之承載基板2之製法不 僅具有量產性，且單一承載基板2之製作成本極低，因而極具市場競爭力。
再者，該第一線路結構20(或該第二線路結構26)係用於調配該線路構件21之佈線層數，使該線路構件21之佈線層數降低，以提高該線路構件21之製作良率。
如第2F圖所示，該承載基板2可於最外層之第二線路重佈層261上接置一個或複數電子元件30，以形成電子封裝件3，另該承載基板2可於該第一線路結構20之第二側20b上形成複數如銲球之導電元件27。
於本實施例中，可形成一如防銲層之絕緣保護層28於該第一線路結構20之第二側20b上，且形成複數開孔於該絕緣保護層28上，以令該第一線路重佈層201外露於該複數開孔，俾供結合複數該導電元件27。
再者，該電子元件30係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件30係為半導體晶片，其具有相對之作用面30a與非作用面30b，且以其作用面30a之電極墊300藉由複數如銲錫材料之導電凸塊29採用覆晶方式設於該第二線路重佈層261上並電性連接該第二線路重佈層261，且以底膠33包覆該導電凸塊29；或者，該電子元件30以其非作用面30b設於該該第二線路結構26上，並可藉由複數銲線(圖略)以打線方式電性連接該第二線路重佈層261；亦或透過如導電膠或銲錫等導電材料(圖略)電性連接該第二線路重佈層261。然而，有關該電子元件30電性連接該第二線路重佈層261之方式不限於上述。
又，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)290於最外層之第二線路重佈層261上，以利於結合該導電凸塊29。
如第2G圖所示，沿如第2F圖所示之切割路徑S進行切單製程，以令該承載基板2於後續製程中藉由該導電元件27接置於一如封裝結構或如電路板之電子裝置4上。
於本實施例中，該電子封裝件3可依需求配置一散熱件3a，其包含有支撐腳31及散熱體32，且以其支撐腳31藉由黏著層310結合於該第二線路結構26上，並使該散熱件3a之散熱體32藉由導熱介面層320結合該電子元件30。例如，複數支撐腳31係一體成形於該散熱體32上；或者，複數支撐腳31亦可以接合方式設於該散熱體32上。
再者，該導熱介面層320亦可先形成於該散熱體32上，再將該散熱體32以該導熱介面層320結合至該電子元件30之非作用面30b上。同理地，該黏著層310亦可先形成於該支撐腳31上，再將該支撐腳31藉由該黏著層310結合至該第二線路結構26上。
又，為了提升該導熱介面層320與該電子元件30之間的接著強度，可於該電子元件30之表面上覆金(即所謂之Coating Gold On Chip Back)。具體地，於該電子元件30之非作用面30b與該散熱體32之表面上形成一金層，且進一步配合助焊劑(flux)，以利於該導熱介面層320接著於該金層上。
另外，於其它實施例中，該承載基板2’可省略該導電柱23之製作，如第2G’圖所示。或者，如第2G”圖所示之承載基板2”，該線路構件21於相對兩側上均結合並電性連接複數導電體22,22’，且其中一側之 導電體22係電性連接該第二線路結構26，而另一側之導電體22’係電性連接該第一線路結構20之第一線路重佈層201’。
第3A至3B圖係為本發明之承載基板3b之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於省略第二線路結構之製程，其它製程大致相同，故以下不再贅述相同處。
如第3A圖所示，係採用第2G’，圖所示之線路構件21進行第2A至2C圖所示之製程，包括：提供複數線路構件21，各該線路構件21於相對兩側上均結合並電性連接複數導電體22,22’，將複數線路構件21及複數導電柱23電性連接至位於承載板9上之第一線路結構20，接著形成包覆層25並進行整平製程。
如第3B圖所示，移除該承載板9及其上之離型層90與黏著層91，以外露該第一線路結構20之第二側20b，進而形成本發明之承載基板3b。
因此，本發明之承載基板3b之製法中，主要藉由現有封裝製程將該線路構件21嵌埋於該包覆層25中，以增加佈線區，故相較於習知技術，對於大尺寸板面的封裝基板之需求，本發明之承載基板3b之製法不僅具有量產性，且單一承載基板3b之製作成本極低，因而極具市場競爭力。
再者，該第一線路結構20係用於調配該線路構件21之佈線層數，使該線路構件21之佈線層數降低，以提高該線路構件21之製作良率。
如第3C圖所示，該承載基板3b可於該第一線路結構20之第二側20b之第一線路重佈層201上接置一個或複數電子元件30，另該承載基板3b可於該線路構件21上藉由該些導電體22結合複數如銲球之導電元 件27，以令該承載基板3b於後續製程中藉由該些導電元件27接置於一如第2G圖所示之電子裝置4上。
如第3D圖所示，沿如第3C圖所示之切割路徑S進行切單製程，以獲取電子封裝件3’。
本發明亦提供一種電子封裝件3,3’，係包括一承載基板2,2’,2”,3b以及至少一設於該承載基板2,2’,2”,3b其中一側上之電子元件30，其中，該承載基板2,2’,2”,3b包括：一第一線路結構20、一線路構件21以及一包覆層25。
所述之第一線路結構20係具有相對之第一側20a與第二側20b，該第一側20a上可依需求形成有複數導電柱23，且該導電柱23電性連接該第一線路結構20。
所述之線路構件21係設於該第一線路結構20之第一側20a上，且該線路構件21上係結合並電性連接複數導電體22,22’。
所述之包覆層25係形成於該第一線路結構20之第一側20a上，以令該包覆層25包覆該線路構件21、該導電體22,22’與該導電柱23，且令該導電柱23之端面23a與該導電體22之端面22a外露於該包覆層25。
於一實施例中，該線路構件21係藉由複數導電體22’電性連接該第一線路結構20。
於一實施例中，所述之電子封裝件3,3’復包括複數導電元件27，係形成於該承載基板2,2’,2”,3b之另一側上。
於一實施例中，所述之承載基板2,2’,2”復包括第二線路結構26，係形成於該包覆層25上，且該第二線路結構26電性連接該導電柱23，並藉由該導電體22電性連接該線路構件21。又包括形成於該第二線路結構26上之複數導電凸塊29。
於一實施例中，該電子元件30係為主動元件、被動元件或其二者組合。
於一實施例中，所述之電子封裝件3復包括一配置於該第二線路結構26上之散熱件3a。例如，該散熱件3a係接觸該電子元件30。
綜上所述，本發明之電子封裝件及其承載基板與製法中，係藉由現有封裝製程將線路構件設置於第一線路結構上並嵌埋於包覆層中，以增加佈線區，故對於大尺寸板面的封裝基板之需求，本發明之承載基板不僅具有量產性，且單一承載基板之製作成本極低，因而極具市場競爭力。
再者，該線路結構係可用於調配該線路構件之佈線層數，使該線路構件之佈線層數降低，進而提升該線路構件之製作良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:承載基板
20:第一線路結構
20a:第一側
20b:第二側
21:線路構件
22:導電體
23:導電柱
25:包覆層
26:第二線路結構

Claims (24)

  1. 一種承載基板，係包括：一第一線路結構，係具有相對之第一側與第二側；一線路構件，係具有複數重佈線路層，且該線路構件不包括半導體晶片，以令該線路構件藉由複數第一導電體設置於該第一線路結構之第一側上，其中，該線路構件更具有相對之下側與上側以分別形成有該複數第一導電體與複數第二導電體；以及一包覆層，係形成於該第一線路結構之第一側上以包覆該線路構件，其中，該包覆層更形成於該第一線路結構之第一側與該線路構件之下側之間並形成於該線路構件之上側上，以藉由該包覆層直接包覆在該第一線路結構之第一側與該線路構件之下側間之該複數第一導電體並直接包覆在該線路構件之上側之該複數第二導電體，其中，該複數第一導電體直接接觸在該第一線路結構之第一側與該線路構件之下側間之該包覆層，且該複數第二導電體直接接觸在該線路構件之上側之該包覆層。
  2. 如申請專利範圍第1項所述之承載基板，復包括一第二線路結構，係形成於該包覆層上且電性連接該線路構件。
  3. 如申請專利範圍第2項所述之承載基板，其中，該線路構件係藉由該複數第二導電體電性連接該第二線路結構。
  4. 如申請專利範圍第2項所述之承載基板，復包括形成於該包覆層中之導電柱，係用以電性連接該第一線路結構與第二線路結構。
  5. 如申請專利範圍第2項所述之承載基板，復包括形成於該第二線路結構上之複數導電凸塊。
  6. 如申請專利範圍第1項所述之承載基板，其中，該線路構件係為封裝基板。
  7. 如申請專利範圍第1項所述之承載基板，其中，該線路構件係為無核心層之線路結構。
  8. 一種電子封裝件，係包括：一如申請專利範圍第1至7項之任一者所述之承載基板；以及至少一電子元件，係設於該承載基板之第一側與第二側之其中一者上。
  9. 如申請專利範圍第8項所述之電子封裝件，其中，該電子元件係為主動元件、被動元件或其二者組合。
  10. 如申請專利範圍第8項所述之電子封裝件，復包括複數導電元件，係設於該承載基板之第一側與第二側中未設有該電子元件之者上。
  11. 如申請專利範圍第8項所述之電子封裝件，復包括配置於該承載基板上之散熱件。
  12. 如申請專利範圍第11項所述之電子封裝件，其中，該散熱件係接觸該電子元件。
  13. 一種承載基板之製法，係包括：提供一具有相對之第一側與第二側的第一線路結構；將一線路構件藉由複數第一導電體設置於該第一線路結構之第一側上，其中，該線路構件係具有複數重佈線路層，該線路構件不包括半導體晶片，且該線路構件更具有相對之下側與上側以分別形成有該複數第一導電體與複數第二導電體；以及形成包覆層於該第一線路結構之第一側上以包覆該線路構件，其中，該包覆層更形成於該第一線路結構之第一側與該線路構件之下側之間並形成於該線路構件之上側上，以藉由該包覆層直接包覆在該第一線路結構之 第一側與該線路構件之下側間之該複數第一導電體並直接包覆在該線路構件之上側之該複數第二導電體，其中，該複數第一導電體直接接觸在該第一線路結構之第一側與該線路構件之下側間之該包覆層，且該複數第二導電體直接接觸在該線路構件之上側之該包覆層。
  14. 如申請專利範圍第13項所述之承載基板之製法，復包括形成第二線路結構於該包覆層上，且令該第二線路結構電性連接該線路構件。
  15. 如申請專利範圍第14項所述之承載基板之製法，其中，該線路構件藉由該複數第二導電體電性連接該第二線路結構。
  16. 如申請專利範圍第14項所述之承載基板之製法，復包括形成導電柱於該第一線路結構之第一側上，並令該包覆層包覆該導電柱，以透過該導電柱電性連接該第一線路結構與第二線路結構。
  17. 如申請專利範圍第14項所述之承載基板之製法，復包括形成複數導電凸塊於該第二線路結構上。
  18. 如申請專利範圍第13項所述之承載基板之製法，其中，該線路構件係為封裝基板。
  19. 如申請專利範圍第13項所述之承載基板之製法，其中，該線路構件係為無核心層之線路結構。
  20. 一種電子封裝件之製法，係包括：提供一如申請專利範圍第1至7項之任一者所述之承載基板；以及設置至少一電子元件於該承載基板之第一側與第二側之其中一者上。
  21. 如申請專利範圍第20項所述之電子封裝件之製法，其中，該電子元件係為主動元件、被動元件或其二者組合。
  22. 如申請專利範圍第20項所述之電子封裝件之製法，復包括形成複數導電元件於該承載基板之第一側與第二側中未設有該電子元件之者上。
  23. 如申請專利範圍第20項所述之電子封裝件之製法，復包括配置散熱件於該承載基板上。
  24. 如申請專利範圍第23項所述之電子封裝件之製法，其中，該散熱件係接觸該電子元件。
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