TWI793597B - 半導體裝置及其製造方法 - Google Patents

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康金瑋
莊詠涵
毛隆凱
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Abstract

一種半導體裝置之製造方法包括：形成一金屬種子層於一晶圓的一第一導電特徵部件上；形成一圖案化的光阻劑於金屬種子層上；形成一第二導電特徵部件於圖案化的光阻劑的一開口內；以及加熱晶圓，以在第二導電特徵部件與圖案化的光阻劑之間產生一間隙。一保護層電鍍於第二導電特徵部件上。上述方法更包括去除圖案化光阻劑以及蝕刻金屬種子層。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
在積體電路的製造中，積體電路裝置(例如，電晶體)形成於一晶圓內的一半導體基底的表面上。然後，形成一內連接結構於積體電路裝置上。形成一金屬接墊於內連接結構上，並與之電連接。形成一鈍化護層及一第一高分子層金屬接墊上，透過鈍化護層及第一高分子層內的開口而露出金屬接墊。
然後，可形成一重佈線與金屬接墊的上表面連接，接著在重佈線上形成一第二高分子層。形成一凸塊下金屬層(Under-Bump-Metallurgy, UBM)延伸至第二高分子層的一開口內，其中凸塊下金屬層(UBM) 連接至重佈線。一焊球可放置於凸塊下金屬層(UBM)上並進行回流。
在一些實施例中，一種半導體裝置之製造方法包括：形成一金屬種子層於一晶圓的一第一導電特徵部件上；形成一圖案化的光阻劑於金屬種子層上；形成一第二導電特徵部件於圖案化的光阻劑的一開口內；加熱晶圓以產生一間隙於第二導電特徵部件與圖案化的光阻劑之間；電鍍一保護層於第二導電特徵部件上；去除圖案化的光阻劑；以及蝕刻金屬種子層。
在一些實施例中，一種半導體裝置包括：一第一介電層；一重佈線，包括位於第一介電層上的一部分，其中重佈線包括：一第一導電特徵部件；以及一保護層，包括一頂部部分，位於第一導電特徵部件的一第一上表面上並與之接觸；以及一第二介電層，延伸於重佈線的一側壁及一第二上表面上。
在一些實施例中，一種半導體裝置包括：一鈍化護層；一重佈線，包括延伸至鈍化護層內的一介層連接部以及位於介層連接部上方並與之連接的一接線部，其中接線部包括：一種子層，位於鈍化護層上；一導電材料，位於種子層上；以及一保護層，包括：一頂部部分，位於導電材料上並與之接觸；以及一第一側壁部分，與導電材料的一第一側壁接觸；以及一第一介電層，延伸於保護層的第一側壁部分及頂部部分上。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
根據一些實施例，提供了一種半導體裝置及其製造方法。此裝置包括一重佈線，其包括一導電特徵部件及位於導電特徵部件上的一導電保護層。製造製程可包括形成一圖案化的光阻劑於一晶圓上，並電鍍一導電特徵部件鍍於圖案化的光阻劑內。然後加熱晶圓，使光阻劑收縮，因而產生一間隙於圖案化光阻劑與導電特徵部件之間。接著，可進行一電鍍製程以電鍍保護層。根據一些實施例說明了封裝體製造的中間階段。討論了一些實施例的一些變化。在各種示意圖及說明性實施例中，使用相似的標號來表示相似的部件。
第1至16圖繪示出根據本揭露的一些實施例的半導體裝置製造製程的中間階段剖面示意圖。如第20圖所示，對應的製程步驟也示意性地反映於製程流程200中。可理解的是，雖然以裝置晶圓及裝置晶片為例，然而本揭露的實施例也可應用於其他裝置(封裝部件)內的導電線的製作，上述裝置包括且不限於封裝基底、中介層(interposer)、封裝體及相似部件。
第1圖繪示出一裝置20的剖面示意圖。根據本揭露的一些實施例，裝置20為一裝置晶圓或包括一裝置晶圓，裝置晶圓包括主動裝置及可能的被動裝置(這些裝置表示為積體電路裝置26)。裝置20可包括位於其內的多個晶片22，且繪示出其中一個晶片22。根據本揭露的另一實施例，裝置20為中介層晶圓，其可包括或不包括主動裝置及/或被動裝置。根據本揭露的其他實施例，裝置20為封裝基底條帶或包括封裝基底條帶(其包括無芯封裝基底或為內有芯體的有芯封裝基底)。在後續的說明中，以裝置晶圓作為裝置20的示例，且裝置20也可稱為晶圓20。本揭露的實施例也可應用於中介層晶圓、封裝基底、封裝體等等。
根據本揭露的一些實施例，晶圓20包括一半導體基底24及形成於半導體基底24的上表面的特徵部件。半導體基底24可包括或由以下形成：晶體矽、晶體鍺、矽鍺、碳摻雜矽或III-V族化合物半導體(例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或相似物)。半導體基底24也可為塊體半導體基底或絕緣體上覆半導體(Semiconductor-On-Insulator, SOI)基底。淺溝隔離(Shallow Trench Isolation, STI)區域(未繪示)可形成於半導體基底24內，以隔離半導體基底24內的主動區。雖然未繪示出，但可形成(或未形成)基底通孔電極(through-via)以延伸至半導體基底24內，其中基底通孔電極用於電性內耦接位於晶圓20的兩相對側上的特徵部件。
根據本揭露的一些實施例，晶圓20包括積體電路裝置26，其形成於半導體基底24的上表面。根據一些實施例，積體電路裝置26可包括互補式金屬氧化物半導體(Complementary Metal-Oxide Semiconductor, CMOS)電晶體、電阻器、電容器、二極體或相似元件。此處並未說明積體電路裝置26的細部。根據另一些實施例，晶圓20用於形成中介層(其不含主動裝置)，而基底24可為半導體基底或介電基底。
層間介電(Inter-Layer Dielectric, ILD)層28形成於半導體基底24上，並填充積體電路裝置26內電晶體(未繪示)的閘極堆疊之間的空間。根據一些實施例，層間介電(ILD)層28由磷矽酸鹽玻璃(Phospho Silicate Glass, PSG)、硼矽酸鹽玻璃(Boro Silicate Glass, BSG)、硼摻雜磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass, BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-doped Silicate Glass, FSG)、四乙基正矽酸鹽(Tetra Ethyl Ortho Silicate, TEOS)或相似物形成。層間介電(ILD)層28可使用旋塗、流動式化學氣相沉積(Flowable Chemical Vapor Deposition, FCVD)或相似方式形成。根據本揭露的一些實施例，層間介電(ILD)層28可使用電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition, LPCVD)或相似的沉積方法形成。
接觸插塞30形成於層間介電(ILD)層28內，且用於電性連接積體電路裝置26至位於上方的金屬線及介層連接窗(via)。根據本揭露的一些實施例，接觸插塞30包括或由選自以下的導電材料形成：鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層。接觸插塞30的製作可包括形成接觸開口於層間介電(ILD)層28內、填充導電材料至接觸開口內以及進行平坦化製程(例如，化學機械研磨(Chemical Mechanical Polish, CMP)製程或機械磨削製程)，以使接觸插塞30的上表面與層間介電(ILD)層28的上表面齊平。
層間介電(ILD)層28及接觸插塞30的上方留有內連接結構32。內連接結構32包括金屬線34及介層連接窗36，其形成於介電層38(也稱作金屬間介電 (Inter-metal Dielectric, IMD)層)內。位於相同層位的金屬線在下文中統稱為金屬層。根據本揭露的一些實施例，內連接結構32包括多個金屬層(包括透過介層連接窗36進行內連接的多個金屬線34)。金屬線34及介層連接窗36可由銅或銅合金形成，且也可由其它金屬形成。根據本揭露的一些實施例，介電層38由低k值介電材料形成。舉例來說，低k值介電材料的介電常數(k值)可低於約3.0。介電層38可包括含碳的低k值介電材料、氫矽氧烷(Hydrogen SilsesQuioxane, HSQ)、甲基矽氧烷(MethylSilsesQuioxane, MSQ)或相似材料。根據本揭露的一些實施例，介電層38的製作包括在介電層38中沉積含孔洞劑的介電材料，然後進行固化製程以去除孔洞劑，因此餘留的介電層38為多孔性的。
介電層38中金屬線34及介層連接窗36的形成可包括單鑲嵌製程及/或雙鑲嵌製程。在形成金屬線或介層連接窗的單鑲嵌製程中，首先在其中一個介電層38內形成溝槽或介層開口，然後用導電材料填充溝槽或介層開口。然後進行一平坦化製程(例如，化學機械研磨(CMP)製程)，以去除導電材料中高於介電層上表面的多餘部分，而在對應的溝槽或介層開口內留下金屬線或介層連接窗。在雙鑲嵌製程中，在介電層內一同形成溝槽及介層開口，介層開口位於溝槽下方並與溝槽相連。然後將導電材料填充至溝槽及介層開口內，而分別形成金屬線及介層連接窗。導電材料可包括擴散阻障層及位於擴散阻障層上的含銅金屬材料。擴散阻障層可包括鈦、氮化鈦、鉭、氮化鉭或相似材料。
金屬線34包括頂部導電(金屬)特徵部件(例如，金屬線、金屬接墊或介層連接窗(標示為34A)，位於頂部介電層(標示為介電層38A)內，頂部介電層為介電層38的頂層。根據一些實施例，介電層38A由低k值介電材料形成，其相似於介電層38的下層的材料。根據其他實施例，介電層38A由非低k值介電材料形成，可包括氮化矽、未摻雜矽酸鹽玻璃(Undoped Silicate Glass, USG)、氧化矽或相似材料。介電層38A也可具有多層結構，例如包括兩個未摻雜矽酸鹽玻璃(USG)層及位於其間的氮化矽層。頂部金屬特徵部件34A也可由銅或銅合金形成，並且可具有雙鑲嵌結構或單鑲嵌結構。介電層38A有時稱作頂部介電層。頂部介電層38A及正下方的介電層38可形成為單一連續的介電層，或形成為由不同製程形成的不同介電層及/或由彼此不同的材料形成。
鈍化護層40(有時稱為鈍化護層-1或鈍化層-1)形成於內連接結構32上。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟202。根據一些實施例，鈍化護層40由介電常數大於氧化矽的介電常數的非低k值介電材料形成。鈍化護層40可包括無機介電材料或由無機介電材料形成，其可包括選自且不限於氮化矽(SiNx )、氧化矽(SiO2 )、氮氧矽化物(SiONx )、碳氧矽化物(SiOCx )、碳化矽(SiC)或相似的材料、其組合以及其多層。數值 “x”代表相對原子比。根據一些實施例，頂部介電層38A及金屬線34A的上表面是共平面的。因此，鈍化護層40可為平坦層。
請參照第2圖，於蝕刻製程中圖案化鈍化護層40，以形成多個開口42。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟204。蝕刻製程可包括乾式蝕刻製程，其包括形成圖案化蝕刻罩幕(未繪示)，例如圖案化光阻劑，然後蝕刻鈍化護層40。之後，去除圖案化蝕刻罩幕。透過開口42露出金屬線34A。
第3圖繪示出進行金屬種子層44的沉積。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟206。根據一些實施例，金屬種子層44包括鈦層及位於鈦層上的銅層。根據另一些實施例，金屬種子層44包括與鈍化護層40接觸的銅層。沉積製程可使用物理氣相沉積(Physical Vapor Deposition, PVD)、化學氣相沉積(Chemical Vapor Deposition, CVD)、金屬有機化學氣相沉積(Metal Organic Chemical Vapor Deposition, MOCVD)或相似的方法進行。
第4圖繪示出進行圖案化電鍍罩幕46的製作。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟208。根據一些實施例，電鍍罩幕46由光阻劑形成，因此可另稱作光阻劑46。根據其他的實施例，可使用適合用作電鍍罩幕且可在加熱下收縮的其他材料。製造製程包括塗覆一毯覆式光阻劑(或另一適用的材料)，並對光阻劑進行一預烘烤製程。根據一些實施例，預烘烤製程可約在100度至180度之間的溫度範圍下進行。預烘烤製程進行時間可約在15分鐘至45分鐘之間的範圍。
在進行預烘烤製程以減少溶劑量並使光阻劑46凝固後，使用一微影罩幕對光阻劑46進行一光照曝光製程，微影罩幕包括不透明圖案及透明圖案。然後進行一顯影製程以去除光阻劑46的不需要的部分而形成開口47。根據一些實施例，在從第一次光照曝光製程完成開始至第二次顯影製程開始的這段時間內，不進行烘烤製程。根據另一些實施例，在這段時間內，進行後曝烤製程。後曝烤製程(若有進行)，將於控制時間段內並在控制溫度下進行，因而使光阻劑46未過度烘烤。舉例來說，若有進行後曝烤製程，可採用約在30°C至80°C之間的溫度範圍，且約在5分鐘至60分鐘之間範圍的時間段內進行。
根據一些實施例，在顯影製程之後，未進行後顯影烘烤製程。根據另一些實施例，進行後顯影烘烤製程。若進行後顯影烘烤製程，則將於控制時間段內並在控制溫度下進行，因而使光阻劑46不會過度烘烤。舉例來說，若有進行後顯影烘烤製程，可採用約在30°C至80°C之間的溫度範圍，且約在5分鐘至60分鐘之間範圍的時間段內進行。
第5圖繪示出於開口47內電鍍導電材料(導電特徵部件)48。如第20圖所示，對應製程繪示為製程步驟210。根據本揭露的一些實施例，導電特徵部件48的製作包括一電鍍製程，其可包括電化學電鍍製程、無電電鍍製程或相似製程。電鍍製程是在電鍍化學溶液內進行的。導電特徵部件48可包括銅、鋁、鎳、鎢或相似物，或其合金。在進行電鍍製程之後，將晶圓20自電鍍化學溶液取出，然後進行清洗以去除電鍍化學物。然後將晶圓20轉移至盛於容器中內的去離子水內。
請參照第6圖，進行一加熱製程50以形成間隙52。如第20圖所示，對應製程繪示為製程步驟212。加熱製程在高於室溫的升溫(例如，約在19°C至23°C)下進行。根據一些實施例，加熱製程是透過將去離子水預熱至所需的溫度來進行的，例如，約在40℃至80℃之間的範圍，而晶圓20放入已經加熱的去離子水內。根據另一些實施例，在放入晶圓20之前，去離子水處於室溫，然後與在其內的晶圓20一同加熱。又根據其他的實施例，使用爐管進行加熱製程50。根據一些實施例，加熱溫度可約在40℃至80℃之間的範圍。使用爐管進行50的進行時間可約在3分鐘至10分鐘之間的範圍內。
可理解的是，預期的加熱溫度及加熱進行時間與光阻劑46的組成(材料)有關，並且可能需要調整以得到所需的間隙52。再者，當光阻劑46在前述製程中烘烤程度較低時，可採用較低的溫度及/或較短的加熱進行時間。相反地，當光阻劑46在前述製程中烘烤程度較高時，可採用較高的溫度及/或較長的加熱進行時間。再者，為了使間隙52的形成更容易，在電鍍之前進行的烘烤製程可選擇較低的溫度及較短的進行時間，因而使加熱製程的效果更大。
加熱製程的結果為光阻劑46收縮，因此形成間隙52。當從晶圓20的頂部觀察時，間隙52形成多個間隙環，每個間隙環圍繞一個導電特徵部件48。根據一些實施例，間隙52的寬度W1約在10 Å至5000Å之間的範圍。
請參照第7A、7B及7C圖，進行一電鍍製程，以形成保護層54於導電特徵部件48上。如第20圖所示，對應製程繪示為製程步驟214。電鍍製程可使用電化學電鍍製程或無電電鍍製程來進行。保護層54可包括或由以下形成：Ni、Sn、Ag、Cr、Ti、Pt或其合金。舉例來說，保護層54可包括Sn-Ag合金，Ag的重量百分比約在0.5重量百分比至2.5重量百分比之間的範圍。取決於保護層54的目標厚度，電鍍進行時間可約在1分鐘至20分鐘之間的範圍。
在電鍍製程中，保護層54沉積於導電特徵部件48的上表面上，並且可沉積也可未沉積於導電特徵部件48的側壁上。舉例來說，當寬度W1(請參見第6圖)足夠大時，保護層54能夠進入間隙52，保護層54同時形成於導電特徵部件48的上表面及側壁上。所得結構如第7A圖所示。根據這些實施例，保護層54的側壁部分的厚度T1可等於保護層54的頂部部分的厚度T2。或者，保護層54的頂部部分的厚度T2可大於側壁部分的厚度T1。舉例來說，當間隙52被完全填滿時，保護層54的頂部部分可繼續鍍層，並且厚度T2可大於(並且可顯著大於)厚度T1。根據一些實施例，比值T2/T1可等於1.0，或者可大於1.0，例如，約在1至10之間的範圍。
根據其他實施例，當寬度W1(請參見第6圖)非常小時，保護層54會無法進入間隙52內，且在導電特徵部件48的上表面上形成保護層54，所得的結構如第7B圖所示。因此，導電特徵部件48的側壁並無形成於其上的保護層54。導電特徵部件48的側壁也可實質上無形成於其上的保護層54，例如當保護層54向下延伸到間隙52內的深度小於導電特徵部件48的線部的厚度T3的約5%時。
又根據其他的實施例，如第7C圖所示，保護層54可局部延伸至間隙52內，例如保護層54填充間隙52的頂部部分，而間隙52的底部部分並未填充並維持為間隙。可以理解的是，根據這些實施例，深度D1、D2、D3、D4等為保護層54延伸至縫隙52內的不同部分的深度，可能會受到任意因素的影響，彼此之間可能會有所不同。再者，即使是同一導電特徵部件48的同一側壁上的保護層54的不同部分也可能具有不同的且可能是任意的深度。
接著，去除光阻劑(電鍍罩幕)46，所得結構之一如第8圖所示。如第20圖所示，對應製程繪示為製程步驟216。所得結構如第8圖所示。在後續製程中，進行一蝕刻製程以去除金屬種子層44中未受上方導電特徵48及保護層54保護的部分。如第20圖所示，對應製程繪示為製程步驟218。根據一些實施例，其中保護層54向下延伸至金屬種子層44 (請參見第7A圖)，位於保護層54正下方並與之接觸的金屬種子層44部分受到保護，而不受蝕刻製程的影響。保護層54的底部對應地與金屬種子層44的上表面接觸或高於其上表面，並且將不會延伸至金屬種子層44的側壁上。根據其他實施例請參見第7B或7C圖)，其中保護層54未延伸至金屬種子層44的上表面，在進行蝕刻製程之後，金屬種子層44的側壁可與導電特徵部件48的對應側壁齊平(或因底切而略微凹陷)。可以理解的是，底切可形成於金屬種子層44內，且金屬種子層44會(或未)從保護層54的對應外側壁橫向凹陷。舉例來說，虛線44E顯示了金屬種子層44的邊緣的可能位置。種子層44的邊緣也可以垂直對齊虛線之間的任何位置。在全文敘述中，導電特徵部件48、對應的下方金屬種子層44以及對應的保護層54被統稱為重佈線(Redistribution Line, RDL)56，其包括重佈線(RDL)56A及重佈線(RDL)56B。每一個重佈線(RDL)56可包括延伸至鈍化護層40內的介層連接部56V以及位於鈍化護層40上的走線/接線部56T。
請參照第10圖，在一沉積製程期間形成一鈍化護層58。如第20圖所示，對應製程繪示為製程步驟220。鈍化護層58(有時被稱作鈍化護層-2或鈍化層-2)形成為一毯覆層。根據一些實施例，鈍化護層58由無機介電材料形成或包括無機介電材料，無機介電材料可包括且不限於氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽或相似物、其組合或其多層。鈍化護層58的材料可相同或不同於鈍化護層40的材料。可透過原子層沉積(Atomic Layer Deposition, ALD)、化學氣相沉積(CVD)或相似的順應性沉積製程進行一順應性沉積。因此，鈍化護層58的垂直部分及水平部分具有相同的厚度或實質上相同的厚度。舉例來說，其變化小於約10%。可理解的是，無論鈍化護層58是否由相同於鈍化護層40的材料形成，都可能存在可區分的界面，其可見於例如透射電子顯微鏡(Transmission Electron Microscopy, TEM)影像結構中。
第11圖繪示出平坦化層60的製作。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟222。根據本揭露的一些實施例，平坦化層60由高分子形成，例如聚醯亞胺、聚苯並噁唑(polybenzoxazole, PBO)、苯並環丁烯(benzocyclobutene, BCB)、環氧樹脂或相似物。根據一些實施例，平坦化層60的製作包括以流動形式塗佈一平坦化層，然後烘烤以硬化平坦化層60。可進行(也可不進行) 平坦化製程(例如，機械磨削製程)，以平整平坦化層60的上表面。
請參照第12圖，可透過光照曝光製程，然後透過顯影製程進行平坦化層60的圖案化。如第20圖所示，在製程流程200中，對應製程繪示為製程步驟224。因此形成開口62於平坦化層60內而露出鈍化護層58。
第13圖繪示出鈍化護層58的圖案化，以向下延伸開口62。如第20圖所示，對應製程繪示為製程步驟226。根據一些實施例，圖案化製程包括形成一蝕刻罩幕(例如，光阻劑(未繪示))、對蝕刻罩幕進行圖案化，以及使用蝕刻罩幕對鈍化層58進行蝕刻以定義出圖案。根據一些實施例，鈍化層58的蝕刻停止於保護層54的上表面上。根據另一些實施例，在蝕刻穿透鈍化層58之後繼續蝕刻，因而蝕刻穿透保護層54。因此，去除了位於區域64的保護層54部分，且多個導電特徵部件48中的其中一個上表面露出於開口62。根據一些實施例，未形成開口來露出重佈線(RDL)56B。
第14圖繪示出金屬種子層66的沉積。如第20圖所示，對應製程繪示為製程步驟228。根據一些實施例，金屬種子層66包括一鈦層及位於鈦層上方的一銅層。根據另一些實施例，金屬種子層66包括一銅層，接觸平坦化層60、鈍化護層58及導電特徵部件48的上表面。
接著，進行導電材料68的電鍍。如第20圖所示，對應製程繪示為製程步驟230。電鍍導電材料68的製程可包括形成圖案化的電鍍罩幕(例如，光阻劑(未繪示))，並在電鍍罩幕的一開口內電鍍導電材料68。然後去除電鍍罩幕，留下如第14圖所示的結構。
然後，蝕刻金屬種子層66，並且去除電鍍罩幕去除後所露出的金屬種子層66部分，而留下導電材料68正下方的金屬種子層 68部分。如第20圖所示，對應製程繪示為製程步驟232。所得結構如第15圖所示。金屬種子層66的餘留部分為凸塊下金屬層(UBM)66’。 根據一些實施例，其中保護層54在第13圖所示的製程中並未蝕穿，凸塊下金屬層(UBM)66’接觸保護層54的上表面。根據其他實施例，其中保護層54在第13圖所示的製程中蝕穿，凸塊下金屬層(UBM)66’接觸導電特徵部件48的上表面及保護層54的邊緣。凸塊下金屬層(UBM)66’及導電材料68結合形成介層連接窗72及電性連接器70(其也稱作凸塊)。
根據其他一些實施例，電性連接器70及導電特徵部件48中的每一者可包括或為具有保護層54的重佈線(RDL)。換句話說，晶圓20可包括一或多個重佈線(RDL)層，且保護層54可形成於重佈線(RDL)層的一或多個導電特徵部件上。
在後續製程中，進行晶圓20單體化。舉例來說，沿切割道74切割以形成各個裝置晶片22。如第20圖所示，對應製程繪示為製程步驟234。由於裝置22可用於與其它封裝部件接合而形成封裝體，因此裝置晶片22也稱作裝置22或封裝部件22。如前所述，裝置22可是裝置晶片、中介層、封裝基底、封裝體或相似的裝置。
請參照第16圖，接合裝置22與封裝部件76，以形成封裝體84。如第20圖所示，對應製程繪示為製程步驟236。根據一些實施例，封裝部件76包括或為中介層、封裝基底、印刷電路板、封裝體或相似物。電性連接器70可透過焊料區域80接合至封裝部件76。底膠82配置於裝置22與封裝部件76之間。
根據一些實施例，保護層54具有兩個功能。首先，如第8、9及13圖所示，在不同階段，保護層54可保護位於下方的導電特徵部件48免於氧化或減少氧化，例如因導電特徵部件48暴露於開放環境中。其次，保護層54可以作為黏著層，以增加導電特徵部件48與鈍化護層58之間的黏著性。
第16圖繪示出兩個重佈線(RDL)56，其也可表示為重佈線(RDL)56A及56B。根據一些實施例，重佈線(RDL)56A用於將電性連接器70電性連接至位於下方的積體電路裝置26。另一方面，重佈線(RDL)56B未連接至任何位於上方的電性連接器，並且用於內部電性重佈，以電性連接位於裝置22內的特徵部件。舉例來說，重佈線(RDL)56B的兩相對端可連接至金屬線34A中的其中兩個(請參照第16及19圖)。或者，整個重佈線(RDL)56B覆蓋於鈍化護層58，重佈線(RDL)56B的所有側壁會接觸鈍化護層58。
第19圖繪示出根據一些實施例的示例性重佈線(RDL)56A及56B的平面示意圖。重佈線(RDL)56A及56B各自包括導電特徵部件48及橫向延伸至對應的重佈線(RDL)56A及56B的所有邊緣之外的一保護層54。介層連接窗72(也請參照第16圖)位於且坐落於重佈線(RDL)56A的上表面上。重佈線(RDL)56B的兩相對端可透過介層連接窗36A連接至兩個位於下方的金屬線34A。因此，重佈線(RDL)56B作為內部重佈線。
第17圖繪示出根據其他實施例形成的一封裝體84。根據這些實施例的封裝體84可對應於第7B圖所示的結構，其中保護層54形成於導電特徵部件48的上表面上，且未或實質上未延伸至導電特徵部件48的側壁上。根據這些實施例，鈍化護層58物理性接觸導電特徵部件48的側壁。再者，鈍化層58的一些部分可位於保護層54的一些邊緣部分正下方，且與保護層54的一些邊緣部分重疊。
第18圖繪示出又根據其他實施例形成的封裝體84。根據這些實施例的封裝體84可對應於第7C圖所示的結構，其中保護層54延伸至導電特徵部件48的側壁的頂部部分，且未延伸至導電特徵部件48的側壁的底部部分。根據這些實施例，保護層54物理性接觸導電特徵部件48的側壁的頂部部分，而鈍化護層58物理性接觸導電特徵部件48的側壁的底部部分。根據一些實施例，保護層54的側壁部的不同部分可以從導電特徵部件48的上表面向下延伸至不同的深度。
在所示的實施例中，保護層直接形成於凸塊下金屬層(UBM)下方的重佈線(RDL)上。可以理解的是，本揭露的實施例可用於形成保護層於其他膜層內的其他導電連接器上，只要其他導電連接器為透過電鍍形成的。舉例來說，可在重佈線(RDL)56與頂部金屬線34A之間形成另一重佈線(RDL)層，且可形成保護層於此重佈線(RDL)層的金屬線上。
本揭露的實施例具有一些有利的特徵。透過將保護層形成為重佈線的一部分，減少了重佈線中導電材料的氧化。再者，改善了重佈線與覆蓋的介電層的黏著性。
根據本揭露的一些實施例，一種半導體裝置之製造方法包括：形成一金屬種子層於一晶圓的一第一導電特徵部件上；形成一圖案化的光阻劑於金屬種子層上；形成一第二導電特徵部件於圖案化的光阻劑的一開口內；加熱晶圓以產生一間隙於第二導電特徵部件與圖案化的光阻劑之間；電鍍一保護層於第二導電特徵部件上；去除圖案化的光阻劑；以及蝕刻金屬種子層。在一實施例中，進行加熱的溫度約在40°C至80°C之間的範圍。在一實施例中，進行加熱的時間段約在3分鐘至10分鐘之間的範圍。在一實施例中，電鍍保護層包括電鍍一金屬層，其包括選自Ni、Sn、Ag、Cr、Ti、Pt及其組合的一金屬。在一實施例中，上述方法更包括：沉積一鈍化護層於保護層上；形成一平坦化層於鈍化護層上；蝕刻穿透平坦化層及鈍化護層；以及形成一第三導電特徵部件延伸至平坦化層及鈍化護層內，以電性連接至第二導電特徵部件。在一實施例中，第三導電特徵部件與保護層的一上表面接觸。在一實施例中，上述方法更包括：蝕刻穿透保護層，且第三導電特徵部件與第二導電特徵部件的一上表面接觸。
根據本揭露的一些實施例，一種半導體裝置包括：一第一介電層；一重佈線，包括位於第一介電層上的一部分，其中重佈線包括：一第一導電特徵部件；以及一保護層，包括一頂部部分，位於第一導電特徵部件的一第一上表面上並與之接觸；以及一第二介電層，延伸於重佈線的一側壁及一第二上表面上。在一實施例中，上述半導體裝置更包括：一下凸塊金屬層，位於保護層上方並電性連接至保護層。在一實施例中，下凸塊金屬層包括一下表面與保護層的一上表面接觸。在一實施例中，下凸塊金屬層穿透保護層，以與第一導電特徵部件的一第一上表面接觸。在一實施例中，保護層更包括一側壁部與第一導電特徵部件的一側壁接觸。在一實施例中，保護層的側壁部與第一導電特徵部件的側壁的一上部接觸，以形成一垂直界面，而第一導電特徵部件的側壁的一下部與第二介電層接觸。在一實施例中，保護層的頂部部分橫向延伸超過第一導電特徵部件的一側壁，且其中第一導電特徵部件的側壁無保護層。在一實施例中，第二介電層與保護層的頂部部分的一整個上表面接觸。
根據本揭露的一些實施例，一種半導體裝置包括：一鈍化護層；一重佈線，包括延伸至鈍化護層內的一介層連接部以及位於介層連接部上方並與之連接的一接線部，其中接線部包括：一種子層，位於鈍化護層上；一導電材料，位於種子層上；以及一保護層，包括：一頂部部分，位於導電材料上並與之接觸；以及一第一側壁部分，與導電材料的一第一側壁接觸；以及一第一介電層，延伸於保護層的第一側壁部分及頂部部分上。在一實施例中，保護層更包括與導電材料的一第二側壁接觸的一第二側壁部分，其中第一側壁部分的一第一底端低於第二側壁部分的一第二底端。在一實施例中，第一側壁部分直接位於種子層的一外部上。在一實施例中，保護層沒有延伸至低於種子層的一上表面的部分。在一實施例中，第一介電層包括一第一上表面及高於第一上表面的一第二上表面，且半導體裝置更包括一第二介電層，位於第一介電層的第一上表面及第二上表面兩者之上並與之接觸，且其中第二介電層包括一平坦上表面，直接延伸於第一上表面及第二上表面上。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
20:裝置/晶圓 22:裝置/裝置晶片/封裝部件 24:半導體基底 26:積體電路裝置 28:層間介電(ILD)層 30:接觸插塞 32:內連接結構 34:金屬線 34A:頂部導電特徵部件/頂部金屬特徵部件 36, 36A, 72:介層連接窗 38:介電層 38A:介電層/頂部介電層 40, 58:鈍化護層 42, 62:開口 44, 66:金屬種子層 44E:虛線 46:電鍍罩幕/光阻劑 48:導電特徵部件 50:加熱製程 52:間隙 54:保護層 56, 56A, 56B:重佈線(RDL) 56T:走線/接線部 56V:介層連接部 60:平坦化層 64:區域 66’:凸塊下金屬層(UBM) 68:導電材料 70:電性連接器 74:切割道 76:封裝部件 80:焊料區域 82:底膠 84:封裝體 200:製程流程 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226, 228, 230, 232, 234, 236:製程步驟 D1, D2, D3, D4:深度 T1, T2, T3:厚度
第1至第6圖、第7A至第7C圖、第8至第16圖繪示出根據一些實施例的半導體裝置製造的中間階段的剖面示意圖。 第17及18圖繪示出根據一些實施例的半導體裝置剖面示意圖。 第19圖繪示出根據一些實施例的重佈線及保護層的平面示意圖。 第20繪示出根據一些實施例的半導體裝置製造的製程流程圖。
無
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232, 234,236:製程步驟

Claims (15)

  1. 一種半導體裝置之製造方法，包括：形成一金屬種子層於一晶圓的一第一導電特徵部件上；形成一圖案化的光阻劑於該金屬種子層上；形成一第二導電特徵部件於該圖案化的光阻劑的一開口內；加熱該晶圓以產生一間隙於該第二導電特徵部件與該圖案化的光阻劑之間；電鍍一保護層於該第二導電特徵部件上；去除該圖案化的光阻劑；以及蝕刻該金屬種子層。
  2. 如請求項1之半導體裝置之製造方法，其中電鍍該保護層包括電鍍一金屬層，其包括選自Ni、Sn、Ag、Cr、Ti、Pt及其組合的一金屬。
  3. 如請求項1或2之半導體裝置之製造方法，更包括：沉積一鈍化護層於該保護層上；形成一平坦化層於該鈍化護層上；蝕刻穿透該平坦化層及該鈍化護層；以及形成一第三導電特徵部件延伸至該平坦化層及該鈍化護層內，以電性連接至該第二導電特徵部件。
  4. 如請求項3之半導體裝置之製造方法，其中該第三導電特徵部件與該保護層的一上表面接觸。
  5. 一種半導體裝置，包括：一第一介電層；一重佈線，包括位於該第一介電層上的一部分，其中該重佈線包括： 一第一導電特徵部件；以及一保護層，包括一頂部部分，位於該第一導電特徵部件的一第一上表面上並與之接觸；以及一第二介電層，延伸於該保護層的一側壁及一第二上表面上。
  6. 如請求項5之半導體裝置，更包括：一下凸塊金屬層，位於該保護層上方並電性連接至該保護層。
  7. 如請求項6之半導體裝置，其中該下凸塊金屬層穿透該保護層，以與該第一導電特徵部件的一第一上表面接觸。
  8. 如請求項5或6之半導體裝置，其中該保護層更包括一側壁部與該第一導電特徵部件的一側壁接觸。
  9. 如請求項8之半導體裝置，其中該保護層的該側壁部與該第一導電特徵部件的該側壁的一上部接觸，以形成一垂直界面，而該第一導電特徵部件的該側壁的一下部與該第二介電層接觸。
  10. 如請求項5、6或7之半導體裝置，其中該保護層的該頂部部分橫向延伸超過該第一導電特徵部件的一側壁，且其中該第一導電特徵部件的該側壁無該保護層。
  11. 如請求項10之半導體裝置，其中該第二介電層與該保護層的該頂部部分的一整個上表面接觸。
  12. 一種半導體裝置，包括：一鈍化護層；一重佈線，包括延伸至該鈍化護層內的一介層連接部以及位於該介層連接部上方並與之連接的一接線部，其中該接線部包括： 一種子層，位於該鈍化護層上；一導電材料，位於該種子層上；以及一保護層，包括：一頂部部分，位於該導電材料上並與之接觸；以及一第一側壁部分，與該導電材料的一第一側壁直接接觸；以及一第一介電層，延伸於該保護層的該第一側壁部分及該頂部部分上。
  13. 如請求項12之半導體裝置，其中該保護層更包括與該導電材料的一第二側壁接觸的一第二側壁部分，其中該第一側壁部分的一第一底端低於該第二側壁部分的一第二底端。
  14. 如請求項12或13之半導體裝置，其中該第一側壁部分直接位於該種子層的一外部上。
  15. 如請求項12或13之半導體裝置，其中該第一介電層包括一第一上表面及高於該第一上表面的一第二上表面，且該半導體裝置更包括：一第二介電層，位於該第一介電層的該第一上表面及該第二上表面兩者之上並與之接觸，且其中該第二介電層包括一平坦上表面，直接延伸於該第一上表面及第二上表面上。
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