TWI785545B - 工序簡化的透明薄膜電晶體的製法 - Google Patents

Abstract

一種工序簡化的透明薄膜電晶體的製法，包括：(a)在透明基板上濺鍍圖案化閘極線路層；(b)在圖案化閘極線路層上濺鍍閘極介電層以全面覆蓋圖案化閘極線路層；(c)在閘極介電層上濺鍍摻雜有載子的氧化銦鎵鋅的圖案化通道層；(d)在圖案化通道層上濺鍍連接圖案化通道層的圖案化源極、汲極線路層；(e)在圖案化源極、汲極線路層上濺鍍鈍化層以全面覆蓋步驟(a)至(d)的各層；(f)於鈍化層與閘極介電層形成複數穿孔，部分穿孔露出圖案化閘極線路層，剩餘穿孔露出圖案化源極線路層與圖案化汲極線路層其中一者；及(g)濺鍍彼此分開的第一、第二圖案化透明線路層以填充該等穿孔。

Description

工序簡化的透明薄膜電晶體的製法

本發明是有關於一種薄膜電晶體的製法，特別是指一種工序簡化的透明薄膜電晶體的製法。

薄膜電晶體(thin film transistor，以下簡稱TFT)是常見的一種金屬氧化物半導體場效電晶體(MOSFET)，其可經由各種半導體材料所製成；其中，最常見者為矽(Si)，如，非晶矽(a-Si)或多晶矽(poly-Si)。基於構成TFT之源極(source)、汲極(drain)的外部信號線路(data line)是由透明半導體或透明電極(如，ITO)所製成時，可使得TFT完全透明；因此，TFT也已慣用於主動式的顯示器上。TFT相關技術領域的研發人員皆知，構成TFT裝置的製程相當繁瑣。基於其製程步驟甚多，導致整體製程中所需執行的黃光微影程序(photolithography process)多，也因此所需使用到的光罩數量多。

如Duk Young Jeong等人於Adv. Eng. Mater. 2020, 22, 1901497所發表的Low-Temperature Polysiliscon oxide Thin-Film Transistors with Coplanar Structure Using Six Photomask Steps Demonstrating High Inverter Gain of 264 VV ^-1一文(以下稱前案1)中，便公開一種現有的共平面的互補式金氧半(CMOS)之TFT裝置1(見圖4)的製法。

前案1所公開的CMOS之TFT裝置1的製法，其包括如下各段所述的步驟。

參閱圖1所示之該前案1之製法的一步驟(A)、一步驟(B)與一步驟(C)。該步驟(A)是經由電漿輔助化學氣相沉積法(以下簡稱PECVD)在一透明玻璃基板10的一表面上沉積一圖案化低溫多晶矽(以下簡稱LTPS)層1110，以作為如圖4所示之COMS之TFT裝置1的一p型TFT單元11之一p型通道層111。詳細來說，該步驟(A)是利用PECVD依序在該透明玻璃基板10表面上沉積一400 nm的SiO ₂緩衝層與一100 nm之氫化非晶矽(a-Si:H)層後，並在450 ˚C的條件下對該氫化非晶矽層依序施予1小時的脫氫處理與藍光飛秒雷射退火(BLA)處理，以使該氫化非晶矽層結晶化成一LTPS層；然後，經由濕蝕刻(wet etching)以對該LTPS層施予圖案化從而得到該圖案化LTPS層1110。該步驟(B)是利用PECVD在該圖案化LTPS層1110上沉積一100 nm的SiO ₂，以做為如圖4所示之COMS之TFT裝置1的一高溫閘極絕緣(high temperature gate dielectric insulation；以下簡稱HT-GI)層13。該步驟(C)是利用直流濺鍍(dc sputtering)法在該HT-GI層13上濺鍍一25 nm的圖案化非晶型氧化銦鎵鋅(以下簡稱a-IGZO)層1210，以做為如圖4所示之COMS之TFT裝置1的一n型TFT單元12之一n型通道層121；其中，該圖案化a-IGZO層1210是經由乾蝕刻法來圖案化一a-IGZO層所得到。

參閱圖2所示之該前案1之製法的一步驟(D)、一步驟(E)與一步驟(F)。該步驟(D)是利用PECVD在該HT-GI層13與該圖案化a-IGZO層1210上沉積一100 nm的SiO ₂，以做為如圖4所示之COMS之TFT裝置1的一低溫閘極絕緣(以下簡稱LT-GI)層14。該步驟(E)是利用濺鍍法並配合使用黃光微影與蝕刻等程序在如圖4所示之COMS之TFT裝置1的p型TFT單元11之p型通道層111與n型TFT單元12之n型通道層121上的LT-GI層14上分別沉積一150 nm的圖案化Mo層15，以藉此在該n型通道層121上的LT-GI層14上定義出該n型TFT單元12的一n型閘極層122，並使該n型通道層121的相反兩側(即，該圖案化a-IGZO層1210的相反兩側)自其所對應的LT-GI層14處裸露出來。該步驟(F)是利用自我對準程序(self-align process)在該圖案化a-IGZO層1210的該相反兩側上摻雜高濃度的n型載子，以令裸露於外的該圖案化a-IGZO層1210之該兩側分別構成該n型通道層121的一n型源極接觸區1211與一n型汲極接觸區1212。

參閱圖3所示之該前案1之製法的一步驟(G)、一步驟(H)與一步驟(I)。該步驟(G)是在如圖4所示之COMS之TFT裝置1的該n型TFT單元12處與該p型TFT單元11的一部份處覆蓋上一圖案化光阻(PR)層(圖未示)後，對裸露於該圖案化光阻層外的該圖案化Mo層15與HT-GI層13及LT-GI層14疊層分別依序施予濕蝕刻與乾蝕刻，從而依序定義出如圖4所示之COMS之TFT裝置1的p型TFT單元11的一p型閘極層112，並使該p型通道層111的相反兩側(即，該圖案化LTPS層1110的相反兩側)自其所對應的HT-GI層13及LT-GI層14疊層處裸露出來。該步驟(H)是經由離子佈植系統在該圖案化LTPS層1110的該相反兩側上施予自我對準程序以摻雜入p型載子，令裸露於外的該圖案化LTPS層1110之該兩側分別構成該p型通道層111的一p型源極接觸區1111與一p型汲極接觸區1112。該步驟(I)是在300 ˚C的條件下於該p型閘極層112與該n型閘極層122上依序堆疊SiO ₂與SiNx以構成一覆蓋該透明玻璃基板10的中間層16。

參閱圖4所示之該前案1之製法的一步驟(J)、一步驟(K)與一步驟(L)。該步驟(J)是利用乾蝕刻法對該中間層16施予圖案化處理，以在該p型源極接觸區1111、p型汲極接觸區1112、n型源極接觸區1211與n型汲極接觸區1212等處各自對應形成一穿孔(via hole)160。該步驟(K)是在圖案化後的該中間層16上濺鍍一Mo層17以填滿該等穿孔160。該步驟(L)是圖案化該步驟(K)的Mo層17，以藉此在該p型源極接觸區1111、p型汲極接觸區1112、n型源極接觸區1211與n型汲極接觸區1212等處，分別定義出該p型TFT單元11之一p型源極113與一p型汲極114，及該n型TFT單元12之一n型源極123與一n型汲極124，並製得該CMOS之TFT裝置1。

由上面各段所述可知，該前案1之製法雖然可在六道圖案化程序(即，僅採用六道光罩)中完成該CMOS之TFT裝置1。然而，該前案1的製法在實施各個PECVD程序以沉積SiO ₂或SiNx時，皆需使用到甲矽烷(SiH ₄)來做為其沉積SiO ₂或SiNx時的反應氣體源。SiH ₄屬於易燃氣體，其在空氣中***性極高，只要1%的SiH ₄與純氮氣(N ₂)混合在一起就能引發***。因此，前述SiH ₄對於該前案1之製法整體製程上無疑是造成一定的危險性。再者，前案1之製法還需對該p型通道層111與該n型通道層121分別施予p型載子與n型載子的離子佈植程序，以完成各自所對應的p型源極接觸區1111及p型汲極接觸區1112與n型源極接觸區1211及n型汲極接觸區1212，才能各自與其所對應之p型源極113及p型汲極114與n型源極123及n型汲極124完成歐姆接觸，製程甚為繁瑣。

經上述說明可知，減少TFT裝置製程上的危險性並簡化其製法上的繁瑣步驟，是所屬技術領域中的相關技術人員有待改善的課題。

因此，本發明的目的，即在提供一種能避免使用到易燃性氣體並解決製程繁瑣問題之工序簡化的透明薄膜電晶體的製法。

於是，本發明工序簡化的透明薄膜電晶體的製法，其包括以下步驟：一步驟(a)、一步驟(b)、一步驟(c)、一步驟(d)、一步驟(f)，及一步驟(g)。

該步驟(a)是在一透明基板上濺鍍一圖案化閘極線路層。

該步驟(b)是在該圖案化閘極線路層上濺鍍一閘極介電層，以全面覆蓋該圖案化閘極線路層。

該步驟(c)是在該閘極介電層上濺鍍一由一經摻雜有載子的氧化銦鎵鋅所製成的圖案化通道層。

該步驟(d)是在該圖案化通道層上濺鍍連接該圖案化通道層的一圖案化源極線路層與一圖案化汲極線路層。

該步驟(e)是在該圖案化源極線路層與圖案化汲極線路層上濺鍍一鈍化層，以全面覆蓋該步驟(a)至步驟(d)的各層。

該步驟(f)是於該鈍化層與閘極介電層形成複數穿孔，該等穿孔中的部分穿孔裸露出該圖案化閘極線路層，且該等穿孔中的剩餘穿孔裸露出該圖案化源極線路層與該圖案化汲極線路層兩者中的其中一者。

該步驟(g)是濺鍍彼此分開的一第一圖案化透明線路層與一第二圖案化透明線路層以填充該等穿孔。

本發明的功效在於：該閘極介電層、圖案化通道層與鈍化層皆是由濺鍍所實施完成，基於整體製程中無須使用到易燃氣體因而具有安全性，且該圖案化通道層是由經摻雜有載子的氧化銦鎵鋅所製成，因而無須進行額外的離子佈植程序，整體製程更為簡化。

參閱圖5與圖6，本發明工序簡化的透明薄膜電晶體的製法的一實施例，其實質上是由以下步驟所構成：一步驟(a)、一步驟(b)、一步驟(c)、一步驟(d)、一步驟(f)，及一步驟(g)。

如圖5所示，該步驟(a)是在一透明基板2上濺鍍一圖案化閘極線路層3。具體來說，本發明該實施例之步驟(a)是使用一直流濺鍍系統(圖未示)來實施，其是先將該透明基板2設置在該濺鍍系統的一反應室內的一載台上，並在該透明基板2上間隔水平設置一具有該圖案化閘極線路層3之圖案輪廓的光罩後，控制該反應室的一底壓(base pressure)達~1×10 ^-6torr且該載台溫度達300℃時，以10 sccm的條件於該反應室內引入氬氣(Ar)，並對該反應室內的一直徑為2吋且與該透明基板2間的一工作距離為7.5 cm的Mo靶材提供 70 W的功率，使該濺鍍系統之反應室內的工作壓力(working pressure)維持在9×10 ^-3torr的條件下，令經Ar經解離後以轟擊該Mo靶材達15分鐘，從而在該透明基板2上濺鍍出200 nm至220 nm的圖案化閘極線路層3。須說明的是，本發明該實施例之步驟(a)之圖案化閘極線路層3雖然是在濺鍍過程中同時使用光罩一起實施；然而，所屬技術領域中的相關研發人員皆知，其也可以是未使用該光罩，在成膜之後採用黃光微影與蝕刻等程序來達成。

該步驟(b)是在該圖案化閘極線路層3上濺鍍一閘極介電層4，以全面覆蓋該圖案化閘極線路層3(見圖5)。本發明該實施例之步驟(b)的製程條件大致上是相同於該步驟(a)，其不同處是在於，該步驟(b)是採用一射頻磁控(r.f. magnetron)濺鍍系統來實施。詳細來說，該步驟(b)之射頻磁控濺鍍系統的一Al ₂O ₃靶材是由58 at%的Al ₂O ₃粉末與42 at%的Al粉末經熱壓並燒結而成，且該步驟(b)的氬氣與氧氣流量皆為5 sccm，提供於該Al ₂O ₃靶材的功率為80 W，且濺鍍時間是50分鐘，該閘極介電層4的成膜厚度約40 nm至50 nm。經前述說明可知，本發明該實施例之閘極介電層4是由氧化鋁所製成。

再參閱圖5，該步驟(c)是在該閘極介電層4上濺鍍一由一經摻雜有載子的氧化銦鎵鋅(IGZO)所製成的圖案化通道層5。較佳地，該經摻雜有載子的氧化銦鎵鋅是摻雜有複數p型載子。更佳地，該等p型載子是選自N ³⁺，或Sb ³⁺。在本發明該實施例中，該等p型載子是N ³⁺。詳細來說，本發明該實施例之步驟(c)之實施條件大致上是相同於該步驟(b)，其不同處是在於，實施該步驟(c)時所使用的一光罩具有該圖案化通道層5的圖案輪廓，且該步驟(c)之射頻磁控濺鍍系統的一摻雜有載子的氧化銦鎵鋅(IGZO)靶材是由21 at%的In ₂O ₃粉末、10 at%的In粉末、12 at%的Ga粉末、35 at%的GaN粉末、6 at%的Zn粉末與7 at%的Sn粉末經熱壓並燒結而成，該步驟(c)的氬氣與氧氣流量皆為10 sccm，濺鍍時間是15分鐘，且該圖案化通道層5的成膜厚度約50 nm至65 nm。

同樣參閱圖5，該步驟(d)是在該圖案化通道層5上濺鍍連接該圖案化通道層5的一圖案化源極線路層61與一圖案化汲極線路層62。本發明該實施例之步驟(d)之實施條件大致上是相同於該步驟(a)，其不同處是在於，實施該步驟(d)時所使用的一光罩具有該圖案化源極線路層61與該圖案化汲極線路層62的圖案輪廓。

參閱圖6，該步驟(e)是在該圖案化源極線路層61與圖案化汲極線路層62上濺鍍一鈍化層7，以全面覆蓋該步驟(a)至步驟(d)的各層3、4、5、61、62。本發明該實施例之步驟(e)之實施條件大致上是相同於該步驟(b)，其不同處是在於，該步驟(e)的濺鍍時間是55分鐘至60分鐘，該鈍化層7的成膜厚度約200 nm。同樣地，經前述說明可知，本發明該實施例之鈍化層7也是由氧化鋁所製成。

該步驟(f)是於該鈍化層7與閘極介電層4形成複數穿孔70，該等穿孔70中的部分穿孔70裸露出該圖案化閘極線路層3(請見圖6右側穿孔70)，且該等穿孔70中的剩餘穿孔70裸露出該圖案化源極線路層61與該圖案化汲極線路層62兩者中的其中一者(請見圖6左側穿孔70)。在本發明該實施例中，是利用已知的黃光微影與蝕刻等程序來形成該等穿孔70，且剩餘穿孔70是如圖6所示，裸露出該圖案化汲極線路層62。

再參閱圖6，該步驟(g)是濺鍍彼此分開的一第一圖案化透明線路層81與一第二圖案化透明線路層82以填充該等穿孔70。本發明該實施例之步驟(g)的實施條件大致上是相同於該步驟(c)，其不同處是在於，實施該步驟(g)時所使用的一光罩具有該第一圖案化透明線路層81與該第二圖案化透明線路層82的圖案輪廓，且該步驟(g)之射頻磁控濺鍍系統的一氧化銦錫(ITO)靶材是由90 at%的In ₂O ₃粉末與10 at%的SnO ₂粉末經熱壓並燒結而成，濺鍍時間是20分鐘至25分鐘，且該等該圖案化透明線路層81、82的成膜厚度約40 nm至50 nm。

經本發明該實施例之製法的詳細說明可知，本發明該實施例是一p型MOS結構的透明薄膜電晶體，其整體製作過程中雖然只使用到五道光罩，且實質上是由前述步驟(a)、步驟(b)、步驟(c)、步驟(d)、步驟(f)，及步驟(g)所構成；然而，可以知道的是，若所屬技術領域中的相關研發人員欲製作出同時具有p型MOS結構與n型MOS結構的CMOSFET，只需多加一道光罩與一個濺鍍步驟(即，濺鍍一由一經摻雜有n型載子的IGZO所製成的圖案化通道層)，即可在六道光罩下完成CMOSFET之透明薄膜電晶體。此處更須說明的是，本發明之透明薄膜電晶體的整體製作過程中，其閘極介電層4、圖案化通道層5與鈍化層7皆無需使用到易燃氣體(SiH ₄)，相較於先前技術所提到的前案1更為安全外，且在濺鍍該圖案化通道層5時所使用的該摻雜有載子的氧化銦鎵鋅(IGZO)靶材基於其本身已混有GaN，因而使該圖案化通道層5本質上便摻雜有p型載子，無須如該前案1般進行額外的離子佈植程序，整體製程相對該前案1更為簡化。

綜上所述，本發明工序簡化的透明薄膜電晶體的製法不僅因整體製程中無須使用到易燃氣體而具有安全性外，也無須額外實施離子佈植程序，故確實能達成本發明的目的。

惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。

2          透明基板 3          圖案化閘極線路層 4          閘極介電層 5          圖案化通道層 61        圖案化源極線路層 62        圖案化汲極線路層 7          鈍化層 81        第一圖案化透明線路層 82        第二圖案化透明線路層

本發明的其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是一元件製作流程的正視示意圖，說明一種現有的共平面的互補式金氧半(COMS)之TFT裝置的製法的一步驟(A)、一步驟(B)與一步驟(C)； 圖2是一 元件製作流程的正視示意圖，說明該現有之TFT裝置的製法的一步驟(D)、一步驟(E)與一步驟(F)； 圖3是一 元件製作流程的正視示意圖，說明該現有之TFT裝置的製法的一步驟(G)、一步驟(H)與一步驟(I)； 圖4是一 元件製作流程的正視示意圖，說明該現有之TFT裝置的製法的一步驟(J)、一步驟(K)與一步驟(L)； 圖5是一元件製作流程的正視示意圖，說明本發明之工序簡化的透明薄膜電晶體的製法的一實施例的一步驟(a)、一步驟(b)、一步驟(c)，及一步驟(d)；及 圖6是一 元件製作流程的正視示意圖，說明本發明該實施例之製法的一步驟(e)、一步驟(f)，及一步驟(g)。

2          透明基板 3          圖案化閘極線路層 4          閘極介電層 5          圖案化通道層 61        圖案化源極線路層 62        圖案化汲極線路層 7          鈍化層 81        第一圖案化透明線路層 82        第二圖案化透明線路層

Claims (4)

1. 一種工序簡化的透明薄膜電晶體的製法，其包含以下步驟： 一步驟(a)，在一透明基板上濺鍍一圖案化閘極線路層； 一步驟(b)，在該圖案化閘極線路層上濺鍍一閘極介電層以全面覆蓋該圖案化閘極線路層； 一步驟(c)，在該閘極介電層上濺鍍一由一經摻雜有載子的氧化銦鎵鋅所製成的圖案化通道層； 一步驟(d)，在該圖案化通道層上濺鍍連接該圖案化通道層的一圖案化源極線路層與一圖案化汲極線路層； 一步驟(e)，在該圖案化源極線路層與圖案化汲極線路層上濺鍍一鈍化層以全面覆蓋該步驟(a)至步驟(d)的各層； 一步驟(f)，於該鈍化層與閘極介電層形成複數穿孔，該等穿孔中的部分穿孔裸露出該圖案化閘極線路層，且該等穿孔中的剩餘穿孔裸露出該圖案化源極線路層與該圖案化汲極線路層兩者中的其中一者；及 一步驟(g)，濺鍍彼此分開的一第一圖案化透明線路層與一第二圖案化透明線路層以填充該等穿孔。
2. 如請求項1所述的工序簡化的透明薄膜電晶體的製法，其中，該經摻雜有載子的氧化銦鎵鋅是摻雜有複數p型載子。
3. 如請求項2所述的工序簡化的透明薄膜電晶體的製法，其中，該等p型載子是選自N ³⁺，或Sb ³⁺。
4. 如請求項1所述的工序簡化的透明薄膜電晶體的製法，其中，該閘極介電層與該鈍化層是由氧化鋁所製成。

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