JP2003068757A - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの性能向上を可能にしたア
クティブマトリクス基板を提供する。 【解決手段】 絶縁基板１上に半導体薄膜６００を所定
のパターンで形成した薄膜トランジスタ（ｎーＴＦＴ，
ｐーＴＦＴ）が形成されてなるアクティブマトリクス基
板２３であって、薄膜トランジスタ（ｎーＴＦＴ，ｐー
ＴＦＴ）は、ゲート電極４が半導体薄膜６００の下部に
位置するボトムゲート型薄膜トランジスタで構成され、
薄膜トランジスタを構成する絶縁膜のうち、少なくとも
１つの絶縁膜４がペルヒドロポリシラザン又はこれを含
む組成物の塗布膜を焼成した膜で形成されて成る。
クティブマトリクス基板を提供する。 【解決手段】 絶縁基板１上に半導体薄膜６００を所定
のパターンで形成した薄膜トランジスタ（ｎーＴＦＴ，
ｐーＴＦＴ）が形成されてなるアクティブマトリクス基
板２３であって、薄膜トランジスタ（ｎーＴＦＴ，ｐー
ＴＦＴ）は、ゲート電極４が半導体薄膜６００の下部に
位置するボトムゲート型薄膜トランジスタで構成され、
薄膜トランジスタを構成する絶縁膜のうち、少なくとも
１つの絶縁膜４がペルヒドロポリシラザン又はこれを含
む組成物の塗布膜を焼成した膜で形成されて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶表示装
置、有機エレクトロルミネッセンス（以下、有機ＥＬと
いう）表示装置等に用いられるアクティブマトリクス基
板及びその製造方法、特に、該基板に用いられる薄膜ト
ランジスタ及びその製造方法に関する。
置、有機エレクトロルミネッセンス（以下、有機ＥＬと
いう）表示装置等に用いられるアクティブマトリクス基
板及びその製造方法、特に、該基板に用いられる薄膜ト
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置、有機ＥＬディスプレイの
駆動用素子として開発されている薄膜トランジスタ（Ｔ
ＦＴ）のうち、多結晶シリコンを用いた薄膜トランジス
タは、駆動回路を形成できること、高機能な回路をパネ
ルに内蔵することにより所謂システム・オン・パネル化
が可能になること等の理由から、注目されている。多結
晶シリコンＴＦＴは、その製造プロセス上低融点をもつ
基板が必須であり、プロセス温度７００℃以下の、いわ
ゆる低温多結晶シリコンＴＦＴの開発が行われてきた。
駆動用素子として開発されている薄膜トランジスタ（Ｔ
ＦＴ）のうち、多結晶シリコンを用いた薄膜トランジス
タは、駆動回路を形成できること、高機能な回路をパネ
ルに内蔵することにより所謂システム・オン・パネル化
が可能になること等の理由から、注目されている。多結
晶シリコンＴＦＴは、その製造プロセス上低融点をもつ
基板が必須であり、プロセス温度７００℃以下の、いわ
ゆる低温多結晶シリコンＴＦＴの開発が行われてきた。
【０００３】
【発明が解決しようとする課題】ところで、ディスプレ
イに内蔵する回路の高機能化が進むにつれ、低温多結晶
シリコンＴＦＴ単体の性能向上が強く求められている。
従来、多結晶シリコンＴＦＴの性能向上手段としては、
結晶粒径の大粒径化、水素化による膜中欠陥準位の低
減、ゲート絶縁膜の緻密化、等の手法が採られてきた。
しかしながら、このような従来手法の延長ではもはや更
なる駆動電流の向上、リーク電流低減等の性能向上は難
しくなってきている。
イに内蔵する回路の高機能化が進むにつれ、低温多結晶
シリコンＴＦＴ単体の性能向上が強く求められている。
従来、多結晶シリコンＴＦＴの性能向上手段としては、
結晶粒径の大粒径化、水素化による膜中欠陥準位の低
減、ゲート絶縁膜の緻密化、等の手法が採られてきた。
しかしながら、このような従来手法の延長ではもはや更
なる駆動電流の向上、リーク電流低減等の性能向上は難
しくなってきている。
【０００４】さらに今後、内蔵回路の複雑化に伴い多層
配線や、素子の微細化の要求が高まり、これらの要求に
応える素子構造の開発が求められている。素子の多層配
線では、層間絶縁膜の段差被覆性が良好なることが要求
されるが、素子の微細化が進むにつれ、従来のＣＶＤ
（化学気相成長）のような手法では十分な段差被覆性が
得られないという課題がある。
配線や、素子の微細化の要求が高まり、これらの要求に
応える素子構造の開発が求められている。素子の多層配
線では、層間絶縁膜の段差被覆性が良好なることが要求
されるが、素子の微細化が進むにつれ、従来のＣＶＤ
（化学気相成長）のような手法では十分な段差被覆性が
得られないという課題がある。
【０００５】また、従来から液晶ディスプレイの画素電
極部における段差被覆性の改善例として、例えば特開平
１１ー２４９１６８号に示すように、ペルヒドロポリシ
ラザンの塗布膜を用いて、画素電極部の平坦化を実現す
る方法が知られている。しかしながら、このようなＴＦ
Ｔ構造は、液晶ディスプレイの液晶分子の配向性を改善
することが目的であって、ＴＦＴ素子特性を改善するも
のではなかった。
極部における段差被覆性の改善例として、例えば特開平
１１ー２４９１６８号に示すように、ペルヒドロポリシ
ラザンの塗布膜を用いて、画素電極部の平坦化を実現す
る方法が知られている。しかしながら、このようなＴＦ
Ｔ構造は、液晶ディスプレイの液晶分子の配向性を改善
することが目的であって、ＴＦＴ素子特性を改善するも
のではなかった。
【０００６】本発明は、上述の点に鑑み、大電流駆動が
可能な薄膜トランジスタ構造、及び緻密で高品質なゲー
ト絶縁膜、更には微細化をしても段差被覆性が良好な薄
膜トランジスタを有するアクティブマトリクス基板、そ
の製造方法を提供し、薄膜トランジスタ素子の大幅な性
能向上を実現することを目的とする。
可能な薄膜トランジスタ構造、及び緻密で高品質なゲー
ト絶縁膜、更には微細化をしても段差被覆性が良好な薄
膜トランジスタを有するアクティブマトリクス基板、そ
の製造方法を提供し、薄膜トランジスタ素子の大幅な性
能向上を実現することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板は、絶縁基板上に半導体薄膜を所定のパ
ターンで形成した薄膜トランジスタが形成されてなるア
クティブマトリクス基板であって、薄膜トランジスタ
は、ゲート電極が前記半導体薄膜の下部に位置するボト
ムゲート型薄膜トランジスタで構成され、薄膜トランジ
スタを構成する絶縁膜のうち、少なくとも１つがペルヒ
ドロポリシラザン又はこれを含む組成物の塗布膜を焼成
した膜で形成された構成とする。
マトリクス基板は、絶縁基板上に半導体薄膜を所定のパ
ターンで形成した薄膜トランジスタが形成されてなるア
クティブマトリクス基板であって、薄膜トランジスタ
は、ゲート電極が前記半導体薄膜の下部に位置するボト
ムゲート型薄膜トランジスタで構成され、薄膜トランジ
スタを構成する絶縁膜のうち、少なくとも１つがペルヒ
ドロポリシラザン又はこれを含む組成物の塗布膜を焼成
した膜で形成された構成とする。
【０００８】本発明のアクティブマトリクス基板では、
ボトムゲート型の薄膜トランジスタを構成する絶縁膜の
うち、少なくとも１つをペルヒドロポリシラザン又はこ
れを含む組成物の塗布膜を焼成した膜で形成するので、
段差を平坦化しながら絶縁膜を形成できる。特に、ボト
ムゲート型のゲート絶縁膜をペルヒドロポリシラザン又
はこれを含む組成物の塗布膜を焼成した膜で形成すると
きは、ボトムゲートのゲート電極の段差を平坦化しなが
ら、ゲート絶縁膜を形成できる。従って、この平坦化さ
れたゲート絶縁膜上に薄膜トランジスタのチャネル層と
なる半導体薄膜を形成すると、半導体薄膜も平坦にな
る。因みに、段差のあるゲート絶縁膜上に半導体薄膜を
形成した場合に大電流を流すと多結晶シリコンの湾曲部
で発熱が生じ、いわゆる薄膜トランジスタのオン耐圧が
低下する。しかし、本発明では、平坦化された半導体薄
膜が形成されるので、この問題が回避され、より大電流
駆動が可能になる。
ボトムゲート型の薄膜トランジスタを構成する絶縁膜の
うち、少なくとも１つをペルヒドロポリシラザン又はこ
れを含む組成物の塗布膜を焼成した膜で形成するので、
段差を平坦化しながら絶縁膜を形成できる。特に、ボト
ムゲート型のゲート絶縁膜をペルヒドロポリシラザン又
はこれを含む組成物の塗布膜を焼成した膜で形成すると
きは、ボトムゲートのゲート電極の段差を平坦化しなが
ら、ゲート絶縁膜を形成できる。従って、この平坦化さ
れたゲート絶縁膜上に薄膜トランジスタのチャネル層と
なる半導体薄膜を形成すると、半導体薄膜も平坦にな
る。因みに、段差のあるゲート絶縁膜上に半導体薄膜を
形成した場合に大電流を流すと多結晶シリコンの湾曲部
で発熱が生じ、いわゆる薄膜トランジスタのオン耐圧が
低下する。しかし、本発明では、平坦化された半導体薄
膜が形成されるので、この問題が回避され、より大電流
駆動が可能になる。
【０００９】本発明に係るアクティブマトリクス基板
は、絶縁基板上に半導体薄膜を所定のパターンで形成し
た薄膜トランジスタが形成されてなるアクティブマトリ
クス基板であって、薄膜トランジスタは、ゲート電極が
半導体薄膜の上部及び下部に位置するサンドイッチゲー
ト型薄膜トランジスタで構成され、薄膜トランジスタを
構成する絶縁膜のうち、少なくとも１つがペルヒドロポ
リシラザン又はこれを含む組成物の塗布膜を焼成した膜
で形成された構成とする。
は、絶縁基板上に半導体薄膜を所定のパターンで形成し
た薄膜トランジスタが形成されてなるアクティブマトリ
クス基板であって、薄膜トランジスタは、ゲート電極が
半導体薄膜の上部及び下部に位置するサンドイッチゲー
ト型薄膜トランジスタで構成され、薄膜トランジスタを
構成する絶縁膜のうち、少なくとも１つがペルヒドロポ
リシラザン又はこれを含む組成物の塗布膜を焼成した膜
で形成された構成とする。
【００１０】本発明のアクティブマトリクス基板では、
上下ゲートを備えるサンドイッチゲート型（または両面
ゲート構造とも呼ばれる）の薄膜トランジスタを構成す
る絶縁膜のうち、少なくとも１つをペルヒドロポリシラ
ザン又はこれを含む組成物の塗布膜を焼成した膜で形成
するので、段差を平坦化しながら絶縁膜を形成できる。
特に、下部電極上にペルヒドロポリシラザン又はこれを
含む組成物の塗布膜を焼成した膜で平坦化した下部ゲー
ト絶縁膜を形成し、その上の平坦化されたチャネル層と
なる半導体薄膜の上部に、さらに上部ゲート絶縁膜及び
上部ゲート電極を形成するときは、平坦なチャネル層を
実現しつつサンドイッチゲート型薄膜トランジスタが作
成される。このサンドイッチゲート構造は単一ゲート構
造に比較して、サブ閾値特性の急峻性が改善されるこ
と、飽和電流領域でも同じゲート電圧でより大電流が取
れること、多層構造にしたときに上下の配線からの電気
的干渉を受けにくいこと等の特徴を有し、特に低電圧駆
動回路素子に有望視されている。因みに、従来の製造方
法でサンドイッチゲート構造を作成しようとすると、上
述した半導体薄膜の段差の問題が現れ、本来の性能を発
揮できない。本発明によりこの点が改善される。
上下ゲートを備えるサンドイッチゲート型（または両面
ゲート構造とも呼ばれる）の薄膜トランジスタを構成す
る絶縁膜のうち、少なくとも１つをペルヒドロポリシラ
ザン又はこれを含む組成物の塗布膜を焼成した膜で形成
するので、段差を平坦化しながら絶縁膜を形成できる。
特に、下部電極上にペルヒドロポリシラザン又はこれを
含む組成物の塗布膜を焼成した膜で平坦化した下部ゲー
ト絶縁膜を形成し、その上の平坦化されたチャネル層と
なる半導体薄膜の上部に、さらに上部ゲート絶縁膜及び
上部ゲート電極を形成するときは、平坦なチャネル層を
実現しつつサンドイッチゲート型薄膜トランジスタが作
成される。このサンドイッチゲート構造は単一ゲート構
造に比較して、サブ閾値特性の急峻性が改善されるこ
と、飽和電流領域でも同じゲート電圧でより大電流が取
れること、多層構造にしたときに上下の配線からの電気
的干渉を受けにくいこと等の特徴を有し、特に低電圧駆
動回路素子に有望視されている。因みに、従来の製造方
法でサンドイッチゲート構造を作成しようとすると、上
述した半導体薄膜の段差の問題が現れ、本来の性能を発
揮できない。本発明によりこの点が改善される。
【００１１】本発明に係るアクティブマトリクス基板の
製造方法は、絶縁基板上に半導体薄膜を所定のパターン
で形成した薄膜トランジスタが形成されてなるアクティ
ブマトリクス基板の製造方法であって、薄膜トランジス
タを構成する絶縁膜のうち少なくとも１つの絶縁膜を、
ペルヒドロポリシラザン又はこれを含む組成物の塗布膜
を焼成した膜で形成し、塗布膜の焼成工程を、酸化能力
がある気体を含む雰囲気で高圧アニールする工程とす
る。
製造方法は、絶縁基板上に半導体薄膜を所定のパターン
で形成した薄膜トランジスタが形成されてなるアクティ
ブマトリクス基板の製造方法であって、薄膜トランジス
タを構成する絶縁膜のうち少なくとも１つの絶縁膜を、
ペルヒドロポリシラザン又はこれを含む組成物の塗布膜
を焼成した膜で形成し、塗布膜の焼成工程を、酸化能力
がある気体を含む雰囲気で高圧アニールする工程とす
る。
【００１２】本発明のアクティブマトリクス基板の製造
方法では、薄膜トランジスタを構成する絶縁膜のうち少
なくとも１つの絶縁膜を、ペルヒドロポリシラザン又は
これを含む組成物の溶液を基板表面に滴下してスピンコ
ートして塗布した塗布膜により形成するもので、段差の
ない平坦化された絶縁膜を簡単且つ均一に形成できる。
このようにして形成した塗布膜を、酸化性能力がある気
体を含む雰囲気で高圧アニールすることにより、得られ
る酸化シリコン膜が熱酸化に近い高品質の膜となり、薄
膜トランジスタの高性能化を可能にする。
方法では、薄膜トランジスタを構成する絶縁膜のうち少
なくとも１つの絶縁膜を、ペルヒドロポリシラザン又は
これを含む組成物の溶液を基板表面に滴下してスピンコ
ートして塗布した塗布膜により形成するもので、段差の
ない平坦化された絶縁膜を簡単且つ均一に形成できる。
このようにして形成した塗布膜を、酸化性能力がある気
体を含む雰囲気で高圧アニールすることにより、得られ
る酸化シリコン膜が熱酸化に近い高品質の膜となり、薄
膜トランジスタの高性能化を可能にする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１４】本実施の形態に係るアクティブマトリクス
基板及びその製造方法は、特に、薄膜トランジスタを構
成する絶縁膜のうち、少なくとも１つの絶縁膜をペルヒ
ドロポリシラザン又はこれを含む組成物の塗布液（例え
ばキシレンを溶媒とする溶液）を用いて塗布膜を形成
し、この塗布膜を焼成して形成するものである。即ち、
ペルヒドロポリシラザン又はこれを含む組成物の溶液を
基板表面に滴下してスピンコートすることにより段差を
平坦化しながら、簡単かつ均一な絶縁膜を形成するもの
である。従来は、このようにして形成した塗布膜を常圧
下で４００℃程度の水蒸気アニールをすることにより酸
化シリコンに変化させることが一般的であった。これに
対し本実施の形態では、上記塗布膜を高圧下で水蒸気ア
ニールして焼成する。この雰囲気の気圧としては、１気
圧を超える高圧であれば可能であり、高圧である程好ま
しいが、実際には装置の実力で上限の高圧が決まる。本
実施の形態では、０．１ＭＰａを超えた気圧から５ＭＰ
ａ程度とすることができ、数気圧以上、好ましくは１Ｍ
Ｐａ以上とすることができる。上記塗布膜の焼成の１例
としては、２ＭＰａで３００℃〜６００℃、２時間程度
の水蒸気アニールを行うものである。このアニール処理
で得られた酸化シリコン膜は熱酸化膜に近い高品質膜と
なり、薄膜トランジスタの高性能化に大きく寄与する。
基板及びその製造方法は、特に、薄膜トランジスタを構
成する絶縁膜のうち、少なくとも１つの絶縁膜をペルヒ
ドロポリシラザン又はこれを含む組成物の塗布液（例え
ばキシレンを溶媒とする溶液）を用いて塗布膜を形成
し、この塗布膜を焼成して形成するものである。即ち、
ペルヒドロポリシラザン又はこれを含む組成物の溶液を
基板表面に滴下してスピンコートすることにより段差を
平坦化しながら、簡単かつ均一な絶縁膜を形成するもの
である。従来は、このようにして形成した塗布膜を常圧
下で４００℃程度の水蒸気アニールをすることにより酸
化シリコンに変化させることが一般的であった。これに
対し本実施の形態では、上記塗布膜を高圧下で水蒸気ア
ニールして焼成する。この雰囲気の気圧としては、１気
圧を超える高圧であれば可能であり、高圧である程好ま
しいが、実際には装置の実力で上限の高圧が決まる。本
実施の形態では、０．１ＭＰａを超えた気圧から５ＭＰ
ａ程度とすることができ、数気圧以上、好ましくは１Ｍ
Ｐａ以上とすることができる。上記塗布膜の焼成の１例
としては、２ＭＰａで３００℃〜６００℃、２時間程度
の水蒸気アニールを行うものである。このアニール処理
で得られた酸化シリコン膜は熱酸化膜に近い高品質膜と
なり、薄膜トランジスタの高性能化に大きく寄与する。
【００１５】ペルヒドロポリシラザンは、水蒸気アニー
ルを行った場合、次に表され反応式で、酸化シリコンに
転化される。 （ＳＨ2 ２ＮＨ）n ＋Ｈ2 Ｏ → ＳｉＯ2 ＋ＮＨ
3 （＋ＳｉＮ＋ＳｉＯＨ） 但し、ＳｉＮ＋ＳｉＯＨは未転化物である。
ルを行った場合、次に表され反応式で、酸化シリコンに
転化される。 （ＳＨ2 ２ＮＨ）n ＋Ｈ2 Ｏ → ＳｉＯ2 ＋ＮＨ
3 （＋ＳｉＮ＋ＳｉＯＨ） 但し、ＳｉＮ＋ＳｉＯＨは未転化物である。
【００１６】従来、この水蒸気アニールは常圧下の比較
的低温で行うことが多かったので、得られる酸化膜には
未反応残留物（いわゆる未転化物）として窒化シリコン
や水素化シリコンも含まれていた。また、酸化シリコン
中にもシリコンの未結合手に起因する欠陥が含まれてお
り、これら未反応物、欠陥等が薄膜トランジスタ素子性
能を劣化させる原因となっていた。本実施の形態では水
蒸気アニールを、高圧下（例えば２ＭＰａ、３００℃〜
６００℃という条件下）で行うことにより、上記未反応
物質、膜中の欠陥等が大幅に少ない高品質の酸化シリコ
ンを形成することができる。
的低温で行うことが多かったので、得られる酸化膜には
未反応残留物（いわゆる未転化物）として窒化シリコン
や水素化シリコンも含まれていた。また、酸化シリコン
中にもシリコンの未結合手に起因する欠陥が含まれてお
り、これら未反応物、欠陥等が薄膜トランジスタ素子性
能を劣化させる原因となっていた。本実施の形態では水
蒸気アニールを、高圧下（例えば２ＭＰａ、３００℃〜
６００℃という条件下）で行うことにより、上記未反応
物質、膜中の欠陥等が大幅に少ない高品質の酸化シリコ
ンを形成することができる。
【００１７】図１１は、高圧水蒸気酸化処理装置の概念
図を示す。この高圧水蒸気酸化処理装置５１は、気密に
シールされた圧力容器５２と、圧力容器５２内で気密に
シールされた処理室５３と、処理室５３を加熱するヒー
タ５４、５５と、圧力容器５２に接続された昇圧ライン
５６及び減圧ライン５７と、処理室５３に接続された処
理ガス供給ライン５８及び処理ガス排気ライン５９とか
ら構成されている。
図を示す。この高圧水蒸気酸化処理装置５１は、気密に
シールされた圧力容器５２と、圧力容器５２内で気密に
シールされた処理室５３と、処理室５３を加熱するヒー
タ５４、５５と、圧力容器５２に接続された昇圧ライン
５６及び減圧ライン５７と、処理室５３に接続された処
理ガス供給ライン５８及び処理ガス排気ライン５９とか
ら構成されている。
【００１８】処理ガスとは、水蒸気を主成分とする雰囲
気または不活性な気体の雰囲気を生成するガスをいう。
処理室５３は、内壁が石英で構成された石英管であり、
半導体に金属の混入を防ぐ。ヒータ５４は、処理室５３
の外周を囲むように設けられ、処理室５３を例えば３０
０℃〜７００℃に維持できるようになっている。昇圧ラ
イン５６は、空気源、減圧弁６２、フローメータ６３及
びバルブ６４を有し、バルブ６４の開閉により圧力容器
５２内に空気６１を供給し、圧力容器５２を例えば０．
１〜５ＭＰａまで昇圧できるようになされている。減圧
ライン５７は、バルブ６５の開閉により圧力容器５２内
の空気を排気し、圧力容器５２を減圧できるようになさ
れている。
気または不活性な気体の雰囲気を生成するガスをいう。
処理室５３は、内壁が石英で構成された石英管であり、
半導体に金属の混入を防ぐ。ヒータ５４は、処理室５３
の外周を囲むように設けられ、処理室５３を例えば３０
０℃〜７００℃に維持できるようになっている。昇圧ラ
イン５６は、空気源、減圧弁６２、フローメータ６３及
びバルブ６４を有し、バルブ６４の開閉により圧力容器
５２内に空気６１を供給し、圧力容器５２を例えば０．
１〜５ＭＰａまで昇圧できるようになされている。減圧
ライン５７は、バルブ６５の開閉により圧力容器５２内
の空気を排気し、圧力容器５２を減圧できるようになさ
れている。
【００１９】処理ガス供給ライン５８は、処理室５３内
に処理ガスを放出する下流部に、処理ガスを処理室５３
と同等の温度に加熱するヒータ５５を有し、上流部で
は、窒素供給ライン６７、水供給ライン６８に分枝して
構成される。窒素供給ライン６７は、供給源、減圧弁６
９、フローメータ７０及びバルブ７１を有し、バルブ７
１のい開閉により処理室５３内に処理ガスを供給し、処
理室５３を所定の処理ガス雰囲気にすると共に、処理室
５３を例えば０．１〜５ＭＰａまで昇圧できるようにな
されている。水供給ライン６８は、ポンプ７２、バルブ
７３を有し、水源から水をくみ上げてバルブ７３の開閉
によりヒータ５５に水を供給し、そのヒータ５５で水を
蒸発させ処理室５３内に供給している。処理室５３の中
央には、被処理物搭載ステージ７４が設けられ、ガラス
基板、シリコン基板等が載置されるようになされる。
に処理ガスを放出する下流部に、処理ガスを処理室５３
と同等の温度に加熱するヒータ５５を有し、上流部で
は、窒素供給ライン６７、水供給ライン６８に分枝して
構成される。窒素供給ライン６７は、供給源、減圧弁６
９、フローメータ７０及びバルブ７１を有し、バルブ７
１のい開閉により処理室５３内に処理ガスを供給し、処
理室５３を所定の処理ガス雰囲気にすると共に、処理室
５３を例えば０．１〜５ＭＰａまで昇圧できるようにな
されている。水供給ライン６８は、ポンプ７２、バルブ
７３を有し、水源から水をくみ上げてバルブ７３の開閉
によりヒータ５５に水を供給し、そのヒータ５５で水を
蒸発させ処理室５３内に供給している。処理室５３の中
央には、被処理物搭載ステージ７４が設けられ、ガラス
基板、シリコン基板等が載置されるようになされる。
【００２０】図１〜図４は、本発明のアクティブマトリ
クス基板をその製法と共に示す一実施の形態である。本
例はボトムゲート型薄膜トランジスタを形成たアクティ
ブマトリクス基板に適用した場合である。
クス基板をその製法と共に示す一実施の形態である。本
例はボトムゲート型薄膜トランジスタを形成たアクティ
ブマトリクス基板に適用した場合である。
【００２１】先ず、図１Ａに示すように、例えばガラス
等の絶縁基板１の一主面上に、例えばＴａ、Ｍｏ、Ｗ、
Ｃｒ、Ｃｕ等、又はこれらの合金を所要の膜厚、本例で
は２０ｎｍ〜２５０ｎｍの膜厚で形成し、パターニング
して複数のゲート電極２を形成する。
等の絶縁基板１の一主面上に、例えばＴａ、Ｍｏ、Ｗ、
Ｃｒ、Ｃｕ等、又はこれらの合金を所要の膜厚、本例で
は２０ｎｍ〜２５０ｎｍの膜厚で形成し、パターニング
して複数のゲート電極２を形成する。
【００２２】次に、図１Ｂに示すように、プラズマＣＶ
Ｄ法、常圧ＣＶＤ法、減圧ＣＶＤ法等により、各ゲート
電極２上を含む基板全面に所要の絶縁膜、本例では窒化
シリコン膜（ＳｉＮX 膜）３を所要の膜厚（例えば３０
ｎｍ〜５０ｎｍ程度）で成膜する。次いで、基板全面に
ペルヒドロポリシラザンの溶液をスピンコートし、ゲー
ト電極２上で所要の膜厚、本例では約５０ｎｍ〜２００
ｎｍ程度の膜厚となるように塗布膜を形成する。この
後、塗布膜を焼成して酸化シリコンのゲート絶縁膜４を
形成する。本例では１ＭＰａで４００℃、３０ｍｉｎ程
度の水蒸気中でアニールしてゲート絶縁膜４を形成す
る。この段階で各ゲート絶縁膜２間もペルヒドロポリシ
ラザンの塗布膜を焼成した酸化シリコン膜４ａで埋めら
れ、ゲート絶縁膜４の平坦化ができる。このアニール工
程では、０．１ＭＰａを超える高圧下でガラスの軟化温
度以下の温度、例えば２ＭＰａで６００℃程度の高圧水
蒸気アニールで行えば、ゲート絶縁膜４の緻密化、欠陥
低減が可能になる。
Ｄ法、常圧ＣＶＤ法、減圧ＣＶＤ法等により、各ゲート
電極２上を含む基板全面に所要の絶縁膜、本例では窒化
シリコン膜（ＳｉＮX 膜）３を所要の膜厚（例えば３０
ｎｍ〜５０ｎｍ程度）で成膜する。次いで、基板全面に
ペルヒドロポリシラザンの溶液をスピンコートし、ゲー
ト電極２上で所要の膜厚、本例では約５０ｎｍ〜２００
ｎｍ程度の膜厚となるように塗布膜を形成する。この
後、塗布膜を焼成して酸化シリコンのゲート絶縁膜４を
形成する。本例では１ＭＰａで４００℃、３０ｍｉｎ程
度の水蒸気中でアニールしてゲート絶縁膜４を形成す
る。この段階で各ゲート絶縁膜２間もペルヒドロポリシ
ラザンの塗布膜を焼成した酸化シリコン膜４ａで埋めら
れ、ゲート絶縁膜４の平坦化ができる。このアニール工
程では、０．１ＭＰａを超える高圧下でガラスの軟化温
度以下の温度、例えば２ＭＰａで６００℃程度の高圧水
蒸気アニールで行えば、ゲート絶縁膜４の緻密化、欠陥
低減が可能になる。
【００２３】更に、平坦化されたゲート絶縁膜４上に、
非晶質シリコン薄膜６ａを所要の膜厚、例えば約６０ｎ
ｍ〜１６０ｎｍ程度の膜厚で成膜する。ここで、非晶質
シリコン薄膜６ａの成膜にプラズマＣＶＤ法を用いた場
合は、膜中の水素を脱離させる為に窒素（Ｎ2 ）雰囲気
中で４００℃〜４５０℃、１〜２時間程度のアニールを
行う。この後、レーザアニール、例えば波長２００ｎｍ
〜４００ｎｍのエキシマレーザＬでアニールして非晶質
シリコン薄膜６ａを多結晶シリコン薄膜６に変換する。
ここで必要ならば、薄膜トランジスタの閾値電圧Ｖｔｈ
を制御する目的、多結晶シリコン薄膜６に対して所要の
導電型不純物をイオン注入する。本例ではボロンイオン
（Ｂ+ ）をドーズ量０．１×１０12ｃｍ- 2 〜４×１０
14ｃｍ- 2 程度でイオン注入する。加速電圧は１０ｋｅ
Ｖ〜１００ｋｅＶ程度である。
非晶質シリコン薄膜６ａを所要の膜厚、例えば約６０ｎ
ｍ〜１６０ｎｍ程度の膜厚で成膜する。ここで、非晶質
シリコン薄膜６ａの成膜にプラズマＣＶＤ法を用いた場
合は、膜中の水素を脱離させる為に窒素（Ｎ2 ）雰囲気
中で４００℃〜４５０℃、１〜２時間程度のアニールを
行う。この後、レーザアニール、例えば波長２００ｎｍ
〜４００ｎｍのエキシマレーザＬでアニールして非晶質
シリコン薄膜６ａを多結晶シリコン薄膜６に変換する。
ここで必要ならば、薄膜トランジスタの閾値電圧Ｖｔｈ
を制御する目的、多結晶シリコン薄膜６に対して所要の
導電型不純物をイオン注入する。本例ではボロンイオン
（Ｂ+ ）をドーズ量０．１×１０12ｃｍ- 2 〜４×１０
14ｃｍ- 2 程度でイオン注入する。加速電圧は１０ｋｅ
Ｖ〜１００ｋｅＶ程度である。
【００２４】次に、図２Ｃに示すように、多結晶シリコ
ン薄膜６上に所要の絶縁膜、本例では酸化シリコン膜７
を例えばプラズマＣＶＤ法等の方法で所要の膜厚（例え
ば２０ｎｍ〜２００ｎｍ程度）で成膜する。この酸化シ
リコン膜７も、前述したペルヒドロポリシラザンを塗布
し、焼成することにより形成してもよい。次いで、全面
にフォトレジスト膜を塗布形成し、ゲート電極２をマス
クとして基板１側からのいわゆる裏面露光によりフォト
レジスト膜を選択的に露光し、現像処理してゲート電極
２上に対応する部分のみにフォトレジストマスク８を形
成する。続いて、フォトレジストマスク８を介して下地
の酸化シリコン膜７を選択的にエッチング除去し、ゲー
ト電極２（実質的にはチャネル領域）上に対応する部分
のみに酸化シリコン膜７を残す。
ン薄膜６上に所要の絶縁膜、本例では酸化シリコン膜７
を例えばプラズマＣＶＤ法等の方法で所要の膜厚（例え
ば２０ｎｍ〜２００ｎｍ程度）で成膜する。この酸化シ
リコン膜７も、前述したペルヒドロポリシラザンを塗布
し、焼成することにより形成してもよい。次いで、全面
にフォトレジスト膜を塗布形成し、ゲート電極２をマス
クとして基板１側からのいわゆる裏面露光によりフォト
レジスト膜を選択的に露光し、現像処理してゲート電極
２上に対応する部分のみにフォトレジストマスク８を形
成する。続いて、フォトレジストマスク８を介して下地
の酸化シリコン膜７を選択的にエッチング除去し、ゲー
ト電極２（実質的にはチャネル領域）上に対応する部分
のみに酸化シリコン膜７を残す。
【００２５】次に、質量分離した不純物イオン、本例で
はリンイオン（Ｐ+ ）９を基板上の多結晶シリコン薄膜
２の全面にイオン注入して、全ての多結晶シリコン薄膜
２に低濃度ｎ型領域４１ａを形成する。この低濃度ｎ型
領域４１ａは、その後のＬＤＤ構造のソース領域及びド
レイン領域の低濃度領域（つまりＬＤＤ領域）となるも
のである。本例ではドーズ量を４×１０12ｃｍ- 2 〜５
×１０13ｃｍ- 2 程度、加速電圧を１０ｋｅＶ〜１００
ｋｅＶ程度である。
はリンイオン（Ｐ+ ）９を基板上の多結晶シリコン薄膜
２の全面にイオン注入して、全ての多結晶シリコン薄膜
２に低濃度ｎ型領域４１ａを形成する。この低濃度ｎ型
領域４１ａは、その後のＬＤＤ構造のソース領域及びド
レイン領域の低濃度領域（つまりＬＤＤ領域）となるも
のである。本例ではドーズ量を４×１０12ｃｍ- 2 〜５
×１０13ｃｍ- 2 程度、加速電圧を１０ｋｅＶ〜１００
ｋｅＶ程度である。
【００２６】ＬＤＤ用のイオン注入後、図２Ｄに示すよ
うに、ｐチャネル薄膜トランジスタ側を被覆すると共
に、ｎチャネル薄膜トランジスタ側のゲート電極２及び
ＬＤＤ領域４１ａを被覆するフォトレジストマスク１０
を形成する。このフォトレジストマスク１０を介して、
多結晶シリコン薄膜にｎ型不純物１１をイオン注入して
高濃度のｎ型ソース領域４２Ｓ及びドレイン領域４２Ｄ
を形成する。本例では水素（Ｈ2 ）で希釈したＰＨ3 ガ
スを用い、リンイオン（Ｐ+ ）１１を非質量分離型のイ
オンビームを用いたイオンシャワードーピングでドープ
し、ｎチャネル薄膜トランジスタのソース領域４２Ｓ及
びドレイン領域４２Ｄを形成する。ドーズ量は１×１０
14ｃｍ- 2 〜１×１０15ｃｍ- 2 程度、加速電圧は１０
ｋｅＶ〜１００ｋｅＶ程度とすることができる。このよ
うにしてＬＤＤ構造のｎチャネル薄膜トランジスタ（ｎ
ーＴＦＴ）を形成する。
うに、ｐチャネル薄膜トランジスタ側を被覆すると共
に、ｎチャネル薄膜トランジスタ側のゲート電極２及び
ＬＤＤ領域４１ａを被覆するフォトレジストマスク１０
を形成する。このフォトレジストマスク１０を介して、
多結晶シリコン薄膜にｎ型不純物１１をイオン注入して
高濃度のｎ型ソース領域４２Ｓ及びドレイン領域４２Ｄ
を形成する。本例では水素（Ｈ2 ）で希釈したＰＨ3 ガ
スを用い、リンイオン（Ｐ+ ）１１を非質量分離型のイ
オンビームを用いたイオンシャワードーピングでドープ
し、ｎチャネル薄膜トランジスタのソース領域４２Ｓ及
びドレイン領域４２Ｄを形成する。ドーズ量は１×１０
14ｃｍ- 2 〜１×１０15ｃｍ- 2 程度、加速電圧は１０
ｋｅＶ〜１００ｋｅＶ程度とすることができる。このよ
うにしてＬＤＤ構造のｎチャネル薄膜トランジスタ（ｎ
ーＴＦＴ）を形成する。
【００２７】次に、図３Ｅに示すように、ｎチャネル薄
膜トランジスタ（ｎーＴＦＴ）側を被覆するフォトレジ
ストマスク１２を形成し、このフォトレジストマスク１
２を介してｐチャネル薄膜トランジスタ側の多結晶シリ
コン薄膜にｐ型不純物１３をイオン注入して高濃度のｐ
型ソース領域４３Ｓ及びドレイン領域４３Ｄを形成す
る。本例では水素（Ｈ2 ）で希釈したＢ2 Ｈ6 ガスを用
い、ボロンイオン（Ｂ+）１３を同じく非質量分離型の
イオンビームを用いたイオンシャワードーピングでドー
プし、ソース領域４３Ｓ及びドレイン領域４３Ｄを形成
する。ドーズ量は１×１０15ｃｍ- 2 〜３×１０15ｃｍ
- 2 程度、加速電圧は１０ｋｅＶ〜１００ｋｅＶ程度と
することができる。これにより、ｐチャネル薄膜トラン
ジスタ（ｐーＴＦＴ）を形成する。
膜トランジスタ（ｎーＴＦＴ）側を被覆するフォトレジ
ストマスク１２を形成し、このフォトレジストマスク１
２を介してｐチャネル薄膜トランジスタ側の多結晶シリ
コン薄膜にｐ型不純物１３をイオン注入して高濃度のｐ
型ソース領域４３Ｓ及びドレイン領域４３Ｄを形成す
る。本例では水素（Ｈ2 ）で希釈したＢ2 Ｈ6 ガスを用
い、ボロンイオン（Ｂ+）１３を同じく非質量分離型の
イオンビームを用いたイオンシャワードーピングでドー
プし、ソース領域４３Ｓ及びドレイン領域４３Ｄを形成
する。ドーズ量は１×１０15ｃｍ- 2 〜３×１０15ｃｍ
- 2 程度、加速電圧は１０ｋｅＶ〜１００ｋｅＶ程度と
することができる。これにより、ｐチャネル薄膜トラン
ジスタ（ｐーＴＦＴ）を形成する。
【００２８】次に、フォトレジストマスク１２を剥離
後、活性化工程となる。活性化処理は、レーザアニー
ル、ランプアニール、炉アニールのいずれでもよい。活
性化処理後、多結晶シリコン薄膜６上の酸化シリコン膜
７と多結晶シリコン薄膜６を同時に島状にパターニング
し各島状活性層６００を形成して各薄膜トランジスタ
（ｎーＴＦＴ，ｐーＴＦＴ）を形成する。このようにし
て、駆動回路用に薄膜トランジスタ４５と、画素用薄膜
トランジスタ４６とを形成する（図３Ｆ参照）。
後、活性化工程となる。活性化処理は、レーザアニー
ル、ランプアニール、炉アニールのいずれでもよい。活
性化処理後、多結晶シリコン薄膜６上の酸化シリコン膜
７と多結晶シリコン薄膜６を同時に島状にパターニング
し各島状活性層６００を形成して各薄膜トランジスタ
（ｎーＴＦＴ，ｐーＴＦＴ）を形成する。このようにし
て、駆動回路用に薄膜トランジスタ４５と、画素用薄膜
トランジスタ４６とを形成する（図３Ｆ参照）。
【００２９】次に、図３Ｆに示すように、ｎチャネル、
ｐチャネルの薄膜トランジスタ（ｎーＴＦＴ，ｐーＴＦ
Ｔ）を含む基板全面上に第１の層間絶縁膜１４及び第２
の層間絶縁膜１５を順次形成する。本例ではプラズマＣ
ＶＤ法により、膜厚１００ｎｍ〜４００ｎｍの酸化シリ
コン（ＳｉＯX ）膜１４を成膜し、連続して膜厚１００
ｎｍ〜４００ｎｍの窒化シリコン膜１５を成膜し、窒素
（Ｎ2 ）雰囲気中、３５０℃〜４００℃、１時間の水素
化アニールを施す。この酸化シリコン膜１４もペルヒド
ロポリシラザンを塗布し、焼成して形成することができ
る。
ｐチャネルの薄膜トランジスタ（ｎーＴＦＴ，ｐーＴＦ
Ｔ）を含む基板全面上に第１の層間絶縁膜１４及び第２
の層間絶縁膜１５を順次形成する。本例ではプラズマＣ
ＶＤ法により、膜厚１００ｎｍ〜４００ｎｍの酸化シリ
コン（ＳｉＯX ）膜１４を成膜し、連続して膜厚１００
ｎｍ〜４００ｎｍの窒化シリコン膜１５を成膜し、窒素
（Ｎ2 ）雰囲気中、３５０℃〜４００℃、１時間の水素
化アニールを施す。この酸化シリコン膜１４もペルヒド
ロポリシラザンを塗布し、焼成して形成することができ
る。
【００３０】次に、図４に示すように、層間絶縁膜であ
る酸化シリコン膜１４及び窒化シリコン膜１５にコンタ
クトホール１７を形成し、配線用電極材、例えばＡｌー
Ｓｉをスパッタリングし、パターニングして、配線電極
１８を形成する。即ち、コンタクトホール１７を介し
て、薄膜トランジスタの所要のソース領域４２Ｓ，４３
Ｓ及びドレイン領域４２Ｄに接続する配線電極１８を形
成する。次いで、上面に平坦化膜１９を形成する。本例
ではアクリル系有機樹脂を約１μｍの厚さに塗布して平
坦化膜１９を形成する。さらに、平坦化膜１９にコンタ
クトホール２０を形成し、コンタクトホール２０を介し
て画素用薄膜トランジスタ４６の一方の配線電極１８に
接続すると共に、平坦化膜２０の表面上に延長する画素
電極２１を形成する。本例では画素電極２１を透明電極
で形成するもので、例えばＩＴＯ（酸化インジウム
錫）、ＩＺＯ（酸化インジウム亜鉛）等を成膜し、パタ
ーニングして形成する。ＩＴＯ膜は窒素（Ｎ2 ）雰囲気
中、約２２０℃、３０分のアニール処理される。このよ
うにして本発明の第１実施の形態に係るアクティブマト
リクス基板２３を得る。
る酸化シリコン膜１４及び窒化シリコン膜１５にコンタ
クトホール１７を形成し、配線用電極材、例えばＡｌー
Ｓｉをスパッタリングし、パターニングして、配線電極
１８を形成する。即ち、コンタクトホール１７を介し
て、薄膜トランジスタの所要のソース領域４２Ｓ，４３
Ｓ及びドレイン領域４２Ｄに接続する配線電極１８を形
成する。次いで、上面に平坦化膜１９を形成する。本例
ではアクリル系有機樹脂を約１μｍの厚さに塗布して平
坦化膜１９を形成する。さらに、平坦化膜１９にコンタ
クトホール２０を形成し、コンタクトホール２０を介し
て画素用薄膜トランジスタ４６の一方の配線電極１８に
接続すると共に、平坦化膜２０の表面上に延長する画素
電極２１を形成する。本例では画素電極２１を透明電極
で形成するもので、例えばＩＴＯ（酸化インジウム
錫）、ＩＺＯ（酸化インジウム亜鉛）等を成膜し、パタ
ーニングして形成する。ＩＴＯ膜は窒素（Ｎ2 ）雰囲気
中、約２２０℃、３０分のアニール処理される。このよ
うにして本発明の第１実施の形態に係るアクティブマト
リクス基板２３を得る。
【００３１】かかる第１実施の形態によれば、ボトムゲ
ート型のゲート絶縁膜４の形成に際して、ペルヒドロポ
リシラザンの溶液を用いて塗布膜を形成すると、塗布液
の性質からボトムゲートのゲート電極２の段差を平坦化
しながらゲート絶縁膜４を形成することができる。この
平坦化されたゲート絶縁膜４上にチャネル層となる多結
晶シリコン薄膜６を形成するので、多結晶シリコン薄膜
６も平坦になる。多結晶シリコン薄膜６の平坦化によ
り、大電流を流しても多結晶シリコン薄膜６での発熱が
抑制され薄膜トランジスタのオン耐圧の低下が回避さ
れ、より大電流駆動が可能なボトムゲート型薄膜トラン
ジスタが得られる。ペルヒドロポリシラザンの塗布膜に
対するアニール工程で、例えば２ＭＰａ、６００℃の高
圧水蒸気アニールを行うことにより、平坦化ゲート絶縁
膜４の緻密化と、Ｓｉ／ＳｉＯ2 界面準位の低減を達成
することができる。ゲート絶縁膜４の緻密化に伴いゲー
ト絶縁耐圧が向上するので、ゲート絶縁膜４の薄膜化が
可能になる。従って、高性能薄膜トランジスタを集積し
たアクティブマトリクス基板２２３を得ることができ
る。本実施の形態のアクティブマトリクス基板２３は、
高性能薄膜トランジスタによる高機能回路を集積する、
いわゆるシステムディスプレイの実現を可能にする。
ート型のゲート絶縁膜４の形成に際して、ペルヒドロポ
リシラザンの溶液を用いて塗布膜を形成すると、塗布液
の性質からボトムゲートのゲート電極２の段差を平坦化
しながらゲート絶縁膜４を形成することができる。この
平坦化されたゲート絶縁膜４上にチャネル層となる多結
晶シリコン薄膜６を形成するので、多結晶シリコン薄膜
６も平坦になる。多結晶シリコン薄膜６の平坦化によ
り、大電流を流しても多結晶シリコン薄膜６での発熱が
抑制され薄膜トランジスタのオン耐圧の低下が回避さ
れ、より大電流駆動が可能なボトムゲート型薄膜トラン
ジスタが得られる。ペルヒドロポリシラザンの塗布膜に
対するアニール工程で、例えば２ＭＰａ、６００℃の高
圧水蒸気アニールを行うことにより、平坦化ゲート絶縁
膜４の緻密化と、Ｓｉ／ＳｉＯ2 界面準位の低減を達成
することができる。ゲート絶縁膜４の緻密化に伴いゲー
ト絶縁耐圧が向上するので、ゲート絶縁膜４の薄膜化が
可能になる。従って、高性能薄膜トランジスタを集積し
たアクティブマトリクス基板２２３を得ることができ
る。本実施の形態のアクティブマトリクス基板２３は、
高性能薄膜トランジスタによる高機能回路を集積する、
いわゆるシステムディスプレイの実現を可能にする。
【００３２】図５〜図９は、本発明のアクティブマトリ
クス基板をその製法と共に示す他の実施の形態である。
本例はサンドイッチゲート型薄膜トランジスタを形成し
たアクティブマトリクス基板に適用した場合である。
クス基板をその製法と共に示す他の実施の形態である。
本例はサンドイッチゲート型薄膜トランジスタを形成し
たアクティブマトリクス基板に適用した場合である。
【００３３】図５Ａ〜Ｂまでの工程は、前述の図１Ａ〜
Ｂまでの工程と同様である。即ち、図５Ａに示すよう
に、例えばガラス等の絶縁基板１の一主面上に、例えば
Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ等、又はこれらの合金を所
要の膜厚、本例では２０ｎｍ〜２５０ｎｍの膜厚で形成
し、パターニングして複数の下部ゲート電極２Ａを形成
する。
Ｂまでの工程と同様である。即ち、図５Ａに示すよう
に、例えばガラス等の絶縁基板１の一主面上に、例えば
Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ等、又はこれらの合金を所
要の膜厚、本例では２０ｎｍ〜２５０ｎｍの膜厚で形成
し、パターニングして複数の下部ゲート電極２Ａを形成
する。
【００３４】次に、図５Ｂに示すように、プラズマＣＶ
Ｄ法、常圧ＣＶＤ法、減圧ＣＶＤ法等により、各下部ゲ
ート電極２Ａ上を含む基板全面に所要の絶縁膜、本例で
は窒化シリコン膜（ＳｉＮX 膜）３を所要の膜厚（例え
ば３０ｎｍ〜５０ｎｍ程度）で成膜する。次いで、基板
全面にペルヒドロポリシラザンの溶液をスピンコート
し、下部ゲート電極２Ａ上で所要の膜厚、本例では約５
０ｎｍ〜２００ｎｍ程度の膜厚になるように塗布膜を形
成する。この後、この塗布膜を焼成して酸化シリコンの
下部ゲート絶縁膜４Ａを形成する。本例では１ＭＰａで
４００℃、３０ｍｉｎ程度の水蒸気中でアニールして下
部ゲート絶縁膜４Ａを形成する。この段階で各下部ゲー
ト電極２Ａ間もペルヒドロポリシラザンの塗布膜を焼成
した酸化シリコン膜４ａで埋められ、下部ゲート絶縁膜
４Ａの平坦化ができる。このアニール工程では、０．１
ＭＰａを超える高圧下でガラスの軟化温度以下の温度、
例えば２ＭＰａで６００℃程度の高圧水蒸気アニールで
行えば、ゲート絶縁膜４の緻密化、欠陥低減が可能にな
る。
Ｄ法、常圧ＣＶＤ法、減圧ＣＶＤ法等により、各下部ゲ
ート電極２Ａ上を含む基板全面に所要の絶縁膜、本例で
は窒化シリコン膜（ＳｉＮX 膜）３を所要の膜厚（例え
ば３０ｎｍ〜５０ｎｍ程度）で成膜する。次いで、基板
全面にペルヒドロポリシラザンの溶液をスピンコート
し、下部ゲート電極２Ａ上で所要の膜厚、本例では約５
０ｎｍ〜２００ｎｍ程度の膜厚になるように塗布膜を形
成する。この後、この塗布膜を焼成して酸化シリコンの
下部ゲート絶縁膜４Ａを形成する。本例では１ＭＰａで
４００℃、３０ｍｉｎ程度の水蒸気中でアニールして下
部ゲート絶縁膜４Ａを形成する。この段階で各下部ゲー
ト電極２Ａ間もペルヒドロポリシラザンの塗布膜を焼成
した酸化シリコン膜４ａで埋められ、下部ゲート絶縁膜
４Ａの平坦化ができる。このアニール工程では、０．１
ＭＰａを超える高圧下でガラスの軟化温度以下の温度、
例えば２ＭＰａで６００℃程度の高圧水蒸気アニールで
行えば、ゲート絶縁膜４の緻密化、欠陥低減が可能にな
る。
【００３５】更に、平坦化された下部ゲート絶縁膜４Ａ
上に、非晶質シリコン膜６ａを所要の膜厚、例えば約６
０ｎｍ〜１６０ｎｍ程度、成膜する。ここで、非晶質シ
リコン膜６ａの成膜にプラズマＣＶＤ法を用いた場合
は、膜中の水素を脱離させる為に窒素（Ｎ2 ）雰囲気中
で４００℃〜４５０℃、１〜２時間程度のアニールを行
う。この後、レーザアニール、例えば波長２００ｎｍ〜
４００ｎｍのエキシマレーザ７でアニールして非晶質シ
リコン膜６ａを多結晶シリコン薄膜６に変換する。ここ
で必要ならば、薄膜トランジスタの閾値電圧Ｖｔｈを制
御する目的、多結晶シリコン薄膜６に対して所要の導電
型不純物をイオン注入する。本例ではボロンイオン（Ｂ
+ ）をドーズ量０．１×１０12ｃｍ- 2 〜４×１０14ｃ
ｍ- 2 程度でイオン注入する。加速電圧は１０ｋｅＶ〜
１００ｋｅＶ程度である。
上に、非晶質シリコン膜６ａを所要の膜厚、例えば約６
０ｎｍ〜１６０ｎｍ程度、成膜する。ここで、非晶質シ
リコン膜６ａの成膜にプラズマＣＶＤ法を用いた場合
は、膜中の水素を脱離させる為に窒素（Ｎ2 ）雰囲気中
で４００℃〜４５０℃、１〜２時間程度のアニールを行
う。この後、レーザアニール、例えば波長２００ｎｍ〜
４００ｎｍのエキシマレーザ７でアニールして非晶質シ
リコン膜６ａを多結晶シリコン薄膜６に変換する。ここ
で必要ならば、薄膜トランジスタの閾値電圧Ｖｔｈを制
御する目的、多結晶シリコン薄膜６に対して所要の導電
型不純物をイオン注入する。本例ではボロンイオン（Ｂ
+ ）をドーズ量０．１×１０12ｃｍ- 2 〜４×１０14ｃ
ｍ- 2 程度でイオン注入する。加速電圧は１０ｋｅＶ〜
１００ｋｅＶ程度である。
【００３６】次に、図６Ｃに示すように、多結晶シリコ
ン薄膜６を選択エッチングにより島状にパターニング
し、各薄膜トランジスタの活性層６００を形成する。こ
の各活性層６００の表面上に上部ゲート絶縁膜４Ｂを形
成する。本例ではプラズマＣＶＤ法等の方法で上部ゲー
ト絶縁膜となる膜厚２０ｎｍ〜２００ｎｍの酸化シリコ
ン膜４Ｂを成膜する。この酸化シリコン膜４Ｂも、前述
と同様にペルヒドロポリシラザンを塗布し、焼成しする
ことにより形成することができる。
ン薄膜６を選択エッチングにより島状にパターニング
し、各薄膜トランジスタの活性層６００を形成する。こ
の各活性層６００の表面上に上部ゲート絶縁膜４Ｂを形
成する。本例ではプラズマＣＶＤ法等の方法で上部ゲー
ト絶縁膜となる膜厚２０ｎｍ〜２００ｎｍの酸化シリコ
ン膜４Ｂを成膜する。この酸化シリコン膜４Ｂも、前述
と同様にペルヒドロポリシラザンを塗布し、焼成しする
ことにより形成することができる。
【００３７】次に、図６Ｄに示すように、各上部ゲート
絶縁膜４Ｂ上に上部ゲート電極２Ｂを形成する。本例で
はＴａ，Ｍｏ，Ｃｒ，Ｃｕ又はこれらの合金を膜厚２０
ｎｍ〜２５０ｎｍ程度形成し、パターニングして上部ゲ
ート電極２Ｂを形成する。
絶縁膜４Ｂ上に上部ゲート電極２Ｂを形成する。本例で
はＴａ，Ｍｏ，Ｃｒ，Ｃｕ又はこれらの合金を膜厚２０
ｎｍ〜２５０ｎｍ程度形成し、パターニングして上部ゲ
ート電極２Ｂを形成する。
【００３８】次に、図７Ｅに示すように、上部ゲート電
極２Ｂをマスクに全ての活性層６００にＬＤＤ領域とな
る低濃度領域４１ａを形成する。本例では質量分離した
ｎ型不純物イオンのリンイオン（Ｐ+ ）２５を基板上の
全ての活性層６００にイオン注入して低濃度ｎ型領域を
形成する。ドーズ量は４×１０12ｃｍ- 2 〜５×１０ 13
ｃｍ- 2 程度、加速電圧は１０ｋｅＶ〜１００ｋｅＶ程
度とすることができる。
極２Ｂをマスクに全ての活性層６００にＬＤＤ領域とな
る低濃度領域４１ａを形成する。本例では質量分離した
ｎ型不純物イオンのリンイオン（Ｐ+ ）２５を基板上の
全ての活性層６００にイオン注入して低濃度ｎ型領域を
形成する。ドーズ量は４×１０12ｃｍ- 2 〜５×１０ 13
ｃｍ- 2 程度、加速電圧は１０ｋｅＶ〜１００ｋｅＶ程
度とすることができる。
【００３９】次に、図７Ｆに示すように、一方の薄膜ト
ランジスタ側、本例ではｐチャネル薄膜トランジスタ側
を被覆すると共に、他方の薄膜トランジスタであるｎチ
ャネル薄膜トランジスタ側の上部ゲート電極２Ｂ及びＬ
ＤＤ領域４１ａを被覆するフォトレジストマスク１０を
形成する。このフォトレジストマスク１０を介して、選
択された活性層６００にｎ型不純物１１をイオン注入し
て高濃度のｎ型ソース領域４２Ｓ及びドレイン領域４２
Ｄを形成する。本例では水素（Ｈ2 ）で希釈したＰＨ3
ガスを用い、リンイオン（Ｐ+ ）１１を非質量分離型の
イオンビームを用いたイオンシャワードーピングでドー
プし、ｎチャネル薄膜トランジスタのソース領域４２Ｓ
及びドレイン領域４２Ｄを形成する。ドーズ量は１×１
０14ｃｍ - 2 〜１×１０15ｃｍ- 2 程度、加速電圧は１
０ｋｅＶ〜１００ｋｅＶ程度とすることができる。この
ようにしてＬＤＤ構造のｎチャネル薄膜トランジスタ
（ｎーＴＦＴ）を形成する。
ランジスタ側、本例ではｐチャネル薄膜トランジスタ側
を被覆すると共に、他方の薄膜トランジスタであるｎチ
ャネル薄膜トランジスタ側の上部ゲート電極２Ｂ及びＬ
ＤＤ領域４１ａを被覆するフォトレジストマスク１０を
形成する。このフォトレジストマスク１０を介して、選
択された活性層６００にｎ型不純物１１をイオン注入し
て高濃度のｎ型ソース領域４２Ｓ及びドレイン領域４２
Ｄを形成する。本例では水素（Ｈ2 ）で希釈したＰＨ3
ガスを用い、リンイオン（Ｐ+ ）１１を非質量分離型の
イオンビームを用いたイオンシャワードーピングでドー
プし、ｎチャネル薄膜トランジスタのソース領域４２Ｓ
及びドレイン領域４２Ｄを形成する。ドーズ量は１×１
０14ｃｍ - 2 〜１×１０15ｃｍ- 2 程度、加速電圧は１
０ｋｅＶ〜１００ｋｅＶ程度とすることができる。この
ようにしてＬＤＤ構造のｎチャネル薄膜トランジスタ
（ｎーＴＦＴ）を形成する。
【００４０】次に、図８Ｇに示すように、ｎチャネル薄
膜トランジスタ（ｎーＴＦＴ）側を被覆するフォトレジ
ストマスク１２を形成し、ｐチャネル薄膜トランジスタ
側の活性層６００に上部ゲート電極２Ｂをマスクにｐ型
不純物１３をイオン注入して高濃度のｐ型ソース領域４
３Ｓ及びドレイン領域４３Ｄを形成する。本例では水素
（Ｈ2 ）で希釈したＢ2 Ｈ6 ガスを用い、ボロンイオン
（Ｂ+ ）１３を同じく非質量分離型のイオンビームを用
いたイオンシャワードーピングでドープし、ソース領域
４３Ｓ及びドレイン領域４３Ｄを形成する。ドーズ量は
１×１０15ｃｍ - 2 〜３×１０15ｃｍ- 2 程度、加速電
圧は１０ｋｅＶ〜１００ｋｅＶ程度とすることができ
る。これにより、ｐチャネル薄膜トランジスタ（ｐーＴ
ＦＴ）を形成する。このようにして、駆動回路用に薄膜
トランジスタ４５と、画素用薄膜トランジスタ４６とを
形成する。
膜トランジスタ（ｎーＴＦＴ）側を被覆するフォトレジ
ストマスク１２を形成し、ｐチャネル薄膜トランジスタ
側の活性層６００に上部ゲート電極２Ｂをマスクにｐ型
不純物１３をイオン注入して高濃度のｐ型ソース領域４
３Ｓ及びドレイン領域４３Ｄを形成する。本例では水素
（Ｈ2 ）で希釈したＢ2 Ｈ6 ガスを用い、ボロンイオン
（Ｂ+ ）１３を同じく非質量分離型のイオンビームを用
いたイオンシャワードーピングでドープし、ソース領域
４３Ｓ及びドレイン領域４３Ｄを形成する。ドーズ量は
１×１０15ｃｍ - 2 〜３×１０15ｃｍ- 2 程度、加速電
圧は１０ｋｅＶ〜１００ｋｅＶ程度とすることができ
る。これにより、ｐチャネル薄膜トランジスタ（ｐーＴ
ＦＴ）を形成する。このようにして、駆動回路用に薄膜
トランジスタ４５と、画素用薄膜トランジスタ４６とを
形成する。
【００４１】次いで、活性化工程となる。活性化はレー
ザアニール、ランプアニール、炉アニールのいずれでも
よいが、ペルヒドロポリシラザンを塗布した場合は焼成
工程と活性化工程を兼ねることもできる。この意味で、
活性化工程は４００℃、１ＭＰａの水蒸気アニールで２
時間ほどアニールしても良い。
ザアニール、ランプアニール、炉アニールのいずれでも
よいが、ペルヒドロポリシラザンを塗布した場合は焼成
工程と活性化工程を兼ねることもできる。この意味で、
活性化工程は４００℃、１ＭＰａの水蒸気アニールで２
時間ほどアニールしても良い。
【００４２】次に、図８Ｈに示すように、この活性化処
理後、プラズマＣＶＤ法により、第１の層間絶縁膜１４
及び第２の層間絶縁膜１５を形成する。本例では膜厚１
００ｎｍ〜４００ｎｍの酸化シリコン（ＳｉＯX ）膜１
４を成膜し、連続して膜厚１００ｎｍ〜４００ｎｍの窒
化シリコン膜１５を成膜し、窒素（Ｎ2 ）雰囲気中、３
５０℃〜４００℃、１時間の水素化アニールを施す。こ
の酸化シリコン膜１４もペルヒドロポリシラザンを塗布
し、焼成して形成することができる。
理後、プラズマＣＶＤ法により、第１の層間絶縁膜１４
及び第２の層間絶縁膜１５を形成する。本例では膜厚１
００ｎｍ〜４００ｎｍの酸化シリコン（ＳｉＯX ）膜１
４を成膜し、連続して膜厚１００ｎｍ〜４００ｎｍの窒
化シリコン膜１５を成膜し、窒素（Ｎ2 ）雰囲気中、３
５０℃〜４００℃、１時間の水素化アニールを施す。こ
の酸化シリコン膜１４もペルヒドロポリシラザンを塗布
し、焼成して形成することができる。
【００４３】次に、図９に示すように、層間絶縁膜であ
る酸化シリコン膜１４及び窒化シリコン膜１５にコンタ
クトホール１７を形成し、配線用電極材、例えばＡｌー
Ｓｉをスパッタリングし、パターニングして、配線電極
１８を形成する。即ち、コンタクトホール１７を介し
て、薄膜トランジスタの所要のソース領域４２Ｓ，４３
Ｓ及びドレイン領域４２Ｄ，４３Ｄに接続する配線電極
１８を形成する。次いで、上面に平坦化膜１９を形成す
る。本例ではアクリル系有機樹脂を約１μｍの厚さに塗
布して平坦化膜１９を形成する。さらに、平坦化膜１９
にコンタクトホール２０を形成し、コンタクトホール２
０を介して画素用薄膜トランジスタの一方の配線電極１
８に接続すると共に、平坦化膜２０の表面上に延長する
画素電極２１を形成する。本例では画素電極２１を透明
電極で形成するもので、例えばＩＴＯ（酸化インジウム
錫）、ＩＺＯ（酸化インジウム亜鉛）等を成膜し、パタ
ーニングして形成する。ＩＴＯ膜は窒素（Ｎ2 ）雰囲気
中、約２２０℃、３０分のアニール処理される。このよ
うにして本発明の第２実施の形態に係るアクティブマト
リクス基板２４を得る。
る酸化シリコン膜１４及び窒化シリコン膜１５にコンタ
クトホール１７を形成し、配線用電極材、例えばＡｌー
Ｓｉをスパッタリングし、パターニングして、配線電極
１８を形成する。即ち、コンタクトホール１７を介し
て、薄膜トランジスタの所要のソース領域４２Ｓ，４３
Ｓ及びドレイン領域４２Ｄ，４３Ｄに接続する配線電極
１８を形成する。次いで、上面に平坦化膜１９を形成す
る。本例ではアクリル系有機樹脂を約１μｍの厚さに塗
布して平坦化膜１９を形成する。さらに、平坦化膜１９
にコンタクトホール２０を形成し、コンタクトホール２
０を介して画素用薄膜トランジスタの一方の配線電極１
８に接続すると共に、平坦化膜２０の表面上に延長する
画素電極２１を形成する。本例では画素電極２１を透明
電極で形成するもので、例えばＩＴＯ（酸化インジウム
錫）、ＩＺＯ（酸化インジウム亜鉛）等を成膜し、パタ
ーニングして形成する。ＩＴＯ膜は窒素（Ｎ2 ）雰囲気
中、約２２０℃、３０分のアニール処理される。このよ
うにして本発明の第２実施の形態に係るアクティブマト
リクス基板２４を得る。
【００４４】かかる第２実施の形態によれば、ペルヒド
ロポリシラザンの塗布膜による平坦化された下部ゲート
絶縁膜４Ａ及びその上の活性層となる平坦化された多結
晶シリコン薄膜６００を形成するようにして、サンドイ
ッチゲート型薄膜トランジスタを形成することにより、
大電流を流しても多結晶シリコン薄膜での発熱、薄膜ト
ランジスタのオン耐圧の低下が回避され、より大電流駆
動が可能なサンドイッチゲート型薄膜トランジスタが得
られる。ペルヒドロポリシラザンの塗布膜に対するアニ
ール工程で、上述と同様に高圧水蒸気アニールを行うこ
とにより、ゲート絶縁膜４〔４Ａ，４Ｂ〕の緻密化、界
面準位の低減が達成され、また、ゲート絶縁耐圧の向上
でゲート絶縁膜４〔４Ａ，４Ｂ〕の薄膜化を可能にす
る。従って、高性能薄膜トランジスタを集積したアクテ
ィブマトリクス基板２４を得ることができる。本実施の
形態アクティブマトリクス基板２４も、高性能薄膜トラ
ンジスタによる高機能回路を集積する、システムディス
プレイの実現を可能にする。
ロポリシラザンの塗布膜による平坦化された下部ゲート
絶縁膜４Ａ及びその上の活性層となる平坦化された多結
晶シリコン薄膜６００を形成するようにして、サンドイ
ッチゲート型薄膜トランジスタを形成することにより、
大電流を流しても多結晶シリコン薄膜での発熱、薄膜ト
ランジスタのオン耐圧の低下が回避され、より大電流駆
動が可能なサンドイッチゲート型薄膜トランジスタが得
られる。ペルヒドロポリシラザンの塗布膜に対するアニ
ール工程で、上述と同様に高圧水蒸気アニールを行うこ
とにより、ゲート絶縁膜４〔４Ａ，４Ｂ〕の緻密化、界
面準位の低減が達成され、また、ゲート絶縁耐圧の向上
でゲート絶縁膜４〔４Ａ，４Ｂ〕の薄膜化を可能にす
る。従って、高性能薄膜トランジスタを集積したアクテ
ィブマトリクス基板２４を得ることができる。本実施の
形態アクティブマトリクス基板２４も、高性能薄膜トラ
ンジスタによる高機能回路を集積する、システムディス
プレイの実現を可能にする。
【００４５】図１０は、本発明のアクティブマトリクス
基板の他の実施の形態を示す。本例では前述の第１、第
２実施の形態と共通の工程が多いため、図１０は最終の
完成図を示している。本実施の形態においては、製造工
程として、先ず例えばガラス等の絶縁基板１上にバッフ
ァ層となる窒化シリコン（ＳｉＮX ）膜３１及び酸化シ
リコン（ＳｉＯ2 ）膜３２を所要の膜厚で形成し、続い
て非晶質シリコン薄膜を所要の膜厚、本例では約６０ｎ
ｍ〜１６０ｎｍ程度の膜厚で形成する。これら窒化シリ
コン膜３１、酸化シリコン膜３２、非晶質シリコン薄膜
は、プラズマＣＶＤ、減圧ＣＶＤ等の方法で成膜する。
絶縁基板１としては、例えば、旭ガラス社製の商品名Ａ
Ｎ６３５，ＡＮ１００，コーニング社製の商品名Ｃｏｄ
ｅ１７３７等が適している。プラズマＣＶＤ法を用いる
場合、バッファ層のＳｉＯ2 膜３２は無機系シランガス
（例えばＳｉＨ，Ｓｉ2 Ｈ6 等）を分解して成膜するこ
とが好ましい。又はＳｉＯ2 膜３２として、スパッタリ
ング法、蒸着法等によるＳｉＯ2 でも良い。ここで、非
晶質シリコン薄膜の成膜にプラズマＣＶＤ法を用いた場
合は、膜中の水素を離脱させる為に窒素（Ｎ2 ）雰囲気
中で４００℃〜４５０℃、１時間程度のアニールを行
う。その後、レーザアニールして多結晶シリコンに変換
する。本例では波長２００ｎｍ〜４００ｎｍのエキシマ
レーザでアニールして非晶質シリコン薄膜を多結晶シリ
コン薄膜に変換する。次いで、多結晶シリコン薄膜を選
択エッチングにより、島状の多結晶シリコン薄膜、即ち
活性層６００を形成する。
基板の他の実施の形態を示す。本例では前述の第１、第
２実施の形態と共通の工程が多いため、図１０は最終の
完成図を示している。本実施の形態においては、製造工
程として、先ず例えばガラス等の絶縁基板１上にバッフ
ァ層となる窒化シリコン（ＳｉＮX ）膜３１及び酸化シ
リコン（ＳｉＯ2 ）膜３２を所要の膜厚で形成し、続い
て非晶質シリコン薄膜を所要の膜厚、本例では約６０ｎ
ｍ〜１６０ｎｍ程度の膜厚で形成する。これら窒化シリ
コン膜３１、酸化シリコン膜３２、非晶質シリコン薄膜
は、プラズマＣＶＤ、減圧ＣＶＤ等の方法で成膜する。
絶縁基板１としては、例えば、旭ガラス社製の商品名Ａ
Ｎ６３５，ＡＮ１００，コーニング社製の商品名Ｃｏｄ
ｅ１７３７等が適している。プラズマＣＶＤ法を用いる
場合、バッファ層のＳｉＯ2 膜３２は無機系シランガス
（例えばＳｉＨ，Ｓｉ2 Ｈ6 等）を分解して成膜するこ
とが好ましい。又はＳｉＯ2 膜３２として、スパッタリ
ング法、蒸着法等によるＳｉＯ2 でも良い。ここで、非
晶質シリコン薄膜の成膜にプラズマＣＶＤ法を用いた場
合は、膜中の水素を離脱させる為に窒素（Ｎ2 ）雰囲気
中で４００℃〜４５０℃、１時間程度のアニールを行
う。その後、レーザアニールして多結晶シリコンに変換
する。本例では波長２００ｎｍ〜４００ｎｍのエキシマ
レーザでアニールして非晶質シリコン薄膜を多結晶シリ
コン薄膜に変換する。次いで、多結晶シリコン薄膜を選
択エッチングにより、島状の多結晶シリコン薄膜、即ち
活性層６００を形成する。
【００４６】次に、ゲート絶縁膜３３を形成する。本例
ではペルヒドロポリシラザンをスピンコートで塗布し、
焼成して膜厚２０ｎｍ〜２００ｎｍの酸化シリコン薄膜
によりゲート絶縁膜３３を形成する。ここで、多結晶シ
リコン薄膜による活性層６００、ゲート絶縁膜である酸
化シリコン薄膜３３を高圧の水蒸気でアニールして、酸
化シリコン薄膜３３緻密化する。このアニールは、例え
ばアニール温度２００℃〜６００℃、圧力１〜２ＭＰ
ａ、２時間で行うことができる。ここで、必要ならば、
薄膜トランジスタの閾値出夏Ｖｔｈを制御する目的で、
ボロンイオン（Ｂ+ ）をドーズ量０．１×１０12ｃｍ
- 2 〜４×１０12ｃｍ- 2程度イオン注入する。加速電
圧は２０〜２００ｋｅＶ程度である。
ではペルヒドロポリシラザンをスピンコートで塗布し、
焼成して膜厚２０ｎｍ〜２００ｎｍの酸化シリコン薄膜
によりゲート絶縁膜３３を形成する。ここで、多結晶シ
リコン薄膜による活性層６００、ゲート絶縁膜である酸
化シリコン薄膜３３を高圧の水蒸気でアニールして、酸
化シリコン薄膜３３緻密化する。このアニールは、例え
ばアニール温度２００℃〜６００℃、圧力１〜２ＭＰ
ａ、２時間で行うことができる。ここで、必要ならば、
薄膜トランジスタの閾値出夏Ｖｔｈを制御する目的で、
ボロンイオン（Ｂ+ ）をドーズ量０．１×１０12ｃｍ
- 2 〜４×１０12ｃｍ- 2程度イオン注入する。加速電
圧は２０〜２００ｋｅＶ程度である。
【００４７】これ以降は、前述の第２実施の形態におけ
る図６Ｄ以降の工程と同様の工程を経て、図１０に示す
いわゆるトップゲート型のアクティブマトリクス基板３
５を得る。
る図６Ｄ以降の工程と同様の工程を経て、図１０に示す
いわゆるトップゲート型のアクティブマトリクス基板３
５を得る。
【００４８】かかる第３実施の形態においても、上述の
実施の形態と同様に、段差のない平坦なゲート絶縁膜３
３が得られ、その後の層間絶縁膜１４、１５の被覆性を
良好にする。活性層６００も平坦に形成されるので、大
電流駆動が可能な薄膜トランジスタがえられる。さら
に、ゲート絶縁膜３３の緻密化、界面準位の低減、ゲー
ト絶縁耐圧の向上、ゲート絶縁膜３３の薄膜化等を可能
にする。従って、高性能薄膜トランジスタを集積したア
クティブマトリクス基板３５を得ることができる。本実
施の形態アクティブマトリクス基板３５も、高性能薄膜
トランジスタによる高機能回路を集積する、システムデ
ィスプレイの実現を可能にする。
実施の形態と同様に、段差のない平坦なゲート絶縁膜３
３が得られ、その後の層間絶縁膜１４、１５の被覆性を
良好にする。活性層６００も平坦に形成されるので、大
電流駆動が可能な薄膜トランジスタがえられる。さら
に、ゲート絶縁膜３３の緻密化、界面準位の低減、ゲー
ト絶縁耐圧の向上、ゲート絶縁膜３３の薄膜化等を可能
にする。従って、高性能薄膜トランジスタを集積したア
クティブマトリクス基板３５を得ることができる。本実
施の形態アクティブマトリクス基板３５も、高性能薄膜
トランジスタによる高機能回路を集積する、システムデ
ィスプレイの実現を可能にする。
【００４９】
【発明の効果】本発明に係るアクティブマトリクス基板
によれば、薄膜トランジスタを構成する絶縁膜のうち少
なくとも１つ、特に例えばボトムゲート構造、またはサ
ンドイッチ構造の薄膜トランジスタにおける下部ゲート
絶縁膜、あるいはトップゲート構造の薄膜トランジスタ
におけるゲート絶縁膜、をペルヒドロポリシラザン又は
これを含む組成物の塗布膜を焼成した膜で形成して平坦
化することにより、平坦なチャネル層を有する理想的な
薄膜トランジスタを作成できる。このため大駆動電流を
容易にうることができる。本発明に係るアクティブマト
リクス基板の製造方法によれば、薄膜トランジスタを構
成する絶縁膜のうち少なくとも１つ、特にゲート絶縁膜
の形成に際して、ペルヒドロポリシラザンを塗布させた
薄膜と比較的低温、高圧の水蒸気アニールとを組み合わ
せることにより、平坦化ゲート絶縁膜の緻密化及び半導
体／絶縁膜界面準位の低減を達成することができる。ま
た、絶縁膜の緻密化に伴いゲート絶縁耐圧の向上も図れ
るので、ゲート絶縁膜の薄膜化の可能になる。即ち、本
発明により、大面積基板、例えばガラス基板上に高性能
薄膜トランジスタを形成できるので、ディスプレイパネ
ル上に高機能回路を集積する、いわゆるシステムディス
プレイの実現に大きく寄与できる。
によれば、薄膜トランジスタを構成する絶縁膜のうち少
なくとも１つ、特に例えばボトムゲート構造、またはサ
ンドイッチ構造の薄膜トランジスタにおける下部ゲート
絶縁膜、あるいはトップゲート構造の薄膜トランジスタ
におけるゲート絶縁膜、をペルヒドロポリシラザン又は
これを含む組成物の塗布膜を焼成した膜で形成して平坦
化することにより、平坦なチャネル層を有する理想的な
薄膜トランジスタを作成できる。このため大駆動電流を
容易にうることができる。本発明に係るアクティブマト
リクス基板の製造方法によれば、薄膜トランジスタを構
成する絶縁膜のうち少なくとも１つ、特にゲート絶縁膜
の形成に際して、ペルヒドロポリシラザンを塗布させた
薄膜と比較的低温、高圧の水蒸気アニールとを組み合わ
せることにより、平坦化ゲート絶縁膜の緻密化及び半導
体／絶縁膜界面準位の低減を達成することができる。ま
た、絶縁膜の緻密化に伴いゲート絶縁耐圧の向上も図れ
るので、ゲート絶縁膜の薄膜化の可能になる。即ち、本
発明により、大面積基板、例えばガラス基板上に高性能
薄膜トランジスタを形成できるので、ディスプレイパネ
ル上に高機能回路を集積する、いわゆるシステムディス
プレイの実現に大きく寄与できる。
【図１】Ａ〜Ｂ 本発明に係るアクティブマトリクス基
板の第１実施の形態を示す製造工程図（その１）であ
る。
板の第１実施の形態を示す製造工程図（その１）であ
る。
【図２】Ｃ〜Ｄ 本発明に係るアクティブマトリクス基
板の第１実施の形態を示す製造工程図（その２）であ
る。
板の第１実施の形態を示す製造工程図（その２）であ
る。
【図３】Ｅ〜Ｆ 本発明に係るアクティブマトリクス基
板の第１実施の形態を示す製造工程図（その３）であ
る。
板の第１実施の形態を示す製造工程図（その３）であ
る。
【図４】本発明に係るアクティブマトリクス基板の第１
実施の形態を示す製造工程図（その４）である。
実施の形態を示す製造工程図（その４）である。
【図５】Ａ〜Ｂ 本発明に係るアクティブマトリクス基
板の第２実施の形態を示す製造工程図（その１）であ
る。
板の第２実施の形態を示す製造工程図（その１）であ
る。
【図６】Ｃ〜Ｄ 本発明に係るアクティブマトリクス基
板の第２実施の形態を示す製造工程図（その２）であ
る。
板の第２実施の形態を示す製造工程図（その２）であ
る。
【図７】Ｅ〜Ｆ 本発明に係るアクティブマトリクス基
板の第２実施の形態を示す製造工程図（その３）であ
る。
板の第２実施の形態を示す製造工程図（その３）であ
る。
【図８】Ｇ〜Ｈ 本発明に係るアクティブマトリクス基
板の第２実施の形態を示す製造工程図（その４）であ
る。
板の第２実施の形態を示す製造工程図（その４）であ
る。
【図９】本発明に係るアクティブマトリクス基板の第２
実施の形態を示す製造工程図（その５）である。
実施の形態を示す製造工程図（その５）である。
【図１０】本発明に係るアクティブマトリクス基板の第
３実施の形態を示す構成図である。
３実施の形態を示す構成図である。
【図１１】本発明に適用される高圧水蒸気酸化処理装置
の概念図である。
の概念図である。
１・・・絶縁基板、２、２Ａ、２Ｂ、・・・ゲート電
極、３・・・絶縁膜、４、４Ａ、４Ｂ・・・ゲート絶縁
膜、６ａ・・・非晶質シリコン薄膜、６・・・多結晶シ
リコン薄膜、７・・・絶縁膜、８、１０、１２・・・フ
ォトレジストマスク、１１・・・リンイオン（Ｐ+ ）、
１３・・・ボロンイオン（Ｂ+ ）、４１ａ・・・低濃度
領域（ＬＤＤ領域）、４２Ｓ、４３Ｓ・・・ソース領
域、４２Ｄ、４３Ｄ・・・ドレイン領域、６００・・・
活性層、ｎーＴＦＴ・・・ｎチャネル薄膜トランジス
タ、ｐーＴＦＴ・・・ｐチャネル薄膜トランジスタ、４
５・・・駆動回路用薄膜トランジスタ、４６・・・画素
用薄膜トランジスタ、２３、２４、３５・・・アクティ
ブマトリクス基板
極、３・・・絶縁膜、４、４Ａ、４Ｂ・・・ゲート絶縁
膜、６ａ・・・非晶質シリコン薄膜、６・・・多結晶シ
リコン薄膜、７・・・絶縁膜、８、１０、１２・・・フ
ォトレジストマスク、１１・・・リンイオン（Ｐ+ ）、
１３・・・ボロンイオン（Ｂ+ ）、４１ａ・・・低濃度
領域（ＬＤＤ領域）、４２Ｓ、４３Ｓ・・・ソース領
域、４２Ｄ、４３Ｄ・・・ドレイン領域、６００・・・
活性層、ｎーＴＦＴ・・・ｎチャネル薄膜トランジス
タ、ｐーＴＦＴ・・・ｐチャネル薄膜トランジスタ、４
５・・・駆動回路用薄膜トランジスタ、４６・・・画素
用薄膜トランジスタ、２３、２４、３５・・・アクティ
ブマトリクス基板
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/316 Ｈ０５Ｂ 33/14 Ａ ５Ｆ１１０
29/786 Ｈ０１Ｌ 29/78 ６１７Ｖ
Ｈ０５Ｂ 33/14 ６１７Ｎ
６１９Ａ
６２７Ａ
Ｆターム(参考） 2H090 HA02 HB12X HC05 HC15
LA01 LA04
2H092 GA59 JA26 JA36 JA40 KB25
MA10 MA30 NA21 PA06
3K007 AB05 AB07 EB00 FA01
5C094 AA23 AA25 BA03 BA29 BA43
CA19 DA14 DA15 DB01 DB04
EA04 EA07
5F058 BA09 BA20 BB10 BC02 BF46
BF54 BF55 BF58 BF63
5F110 AA06 AA07 AA30 BB02 BB04
CC08 DD02 DD13 DD14 DD17
EE02 EE04 EE06 EE30 FF02
FF03 FF09 FF12 FF21 FF29
FF30 FF32 FF36 GG02 GG13
GG24 GG32 GG34 GG45 GG52
HJ01 HJ04 HJ12 HJ13 HJ23
HL05 HL06 HL07 HL23 HM15
NN03 NN04 NN12 NN23 NN24
NN27 NN35 NN36 NN72 PP03
PP04 PP35 QQ09 QQ11 QQ12
QQ19 QQ24
Claims (6)
- 【請求項１】 絶縁基板上に半導体薄膜を所定のパター
ンで形成した薄膜トランジスタが形成されてなるアクテ
ィブマトリクス基板であって、 前記薄膜トランジスタは、ゲート電極が前記半導体薄膜
の下部に位置するボトムゲート型薄膜トランジスタで構
成され、 前記薄膜トランジスタを構成する絶縁膜のうち、少なく
とも１つがペルヒドロポリシラザン又はこれを含む組成
物の塗布膜を焼成した膜で形成されて成ることを特徴と
するアクティブマトリクス基板。 - 【請求項２】 前記少なくとも１つの絶縁膜がゲート絶
縁膜であることを特徴とする請求項１記載のアクティブ
マトリクス基板。 - 【請求項３】 絶縁基板上に半導体薄膜を所定のパター
ンで形成した薄膜トランジスタが形成されてなるアクテ
ィブマトリクス基板であって、 前記薄膜トランジスタは、ゲート電極が前記半導体薄膜
の上部及び下部に位置するサンドイッチゲート型薄膜ト
ランジスタで構成され、 前記薄膜トランジスタを構成する絶縁膜のうち、少なく
とも１つがペルヒドロポリシラザン又はこれを含む組成
物の塗布膜を焼成した膜で形成されて成ることを特徴と
するアクティブマトリクス基板。 - 【請求項４】 前記少なくとも１つの絶縁膜がゲート絶
縁膜であることを特徴とする請求項３記載のアクティブ
マトリクス基板。 - 【請求項５】 絶縁基板上に半導体薄膜を所定のパター
ンで形成した薄膜トランジスタが形成されてなるアクテ
ィブマトリクス基板の製造方法であって、 前記薄膜トランジスタを構成する絶縁膜のうち少なくと
も１つの絶縁膜を、ペルヒドロポリシラザン又はこれを
含む組成物の塗布膜を焼成した膜で形成し、 前記塗布膜の焼成工程が、酸化能力がある気体を含む雰
囲気で高圧アニールする工程であることを特徴とするア
クティブマトリクス基板の製造方法。 - 【請求項６】 前記少なくとも１つの絶縁膜がゲート絶
縁膜であることを特徴とする請求項５記載のアクティブ
マトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001262030A JP2003068757A (ja) | 2001-08-30 | 2001-08-30 | アクティブマトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001262030A JP2003068757A (ja) | 2001-08-30 | 2001-08-30 | アクティブマトリクス基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068757A true JP2003068757A (ja) | 2003-03-07 |
Family
ID=19088985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001262030A Pending JP2003068757A (ja) | 2001-08-30 | 2001-08-30 | アクティブマトリクス基板及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003068757A (ja) |
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2001
- 2001-08-30 JP JP2001262030A patent/JP2003068757A/ja active Pending
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