KR20220148366A - 반도체 소자 - Google Patents

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KR20220148366A
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pattern
insulating
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이홍준
류경선
이동준
이진성
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 반도체 소자는 기판 상에 제1 방향으로 연장된 비트라인들; 상기 비트라인들 중 서로 인접한 두 개의 비트라인들 사이에서 상기 기판에 접속되는 하부 콘택; 상기 하부 콘택 상의 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조체를 포함하되, 상기 절연 구조체는 상기 랜딩 패드의 상면에 비해 낮은 레벨에 위치하는 상면을 갖는 제1 절연 패턴 및 상기 제1 절연 패턴의 상기 상면 상의 제2 절연 패턴을 포함할 수 있다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 랜딩 패드 측벽 상의 절연 구조체를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
일반적으로 반도체 소자는 수직적으로 적층된 패턴들과 이들을 전기적으로 접속시키기 위한 콘택 플러그들을 포함할 수 있다. 반도체 소자의 고집적화가 심화됨에 따라, 패턴들간의 간격 및/또는 패턴과 콘택 플러그간의 간격 등이 점점 감소되고 있다. 이로 인하여, 패턴들간 및/또는 패턴 및 콘택 플러그 간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량은 동작 속도의 저하와 같은 반도체 소자의 성능 저하를 초래할 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 제1 방향으로 연장된 비트라인들; 상기 비트라인들 중 서로 인접한 두 개의 비트라인들 사이에서 상기 기판에 접속되는 하부 콘택; 상기 하부 콘택 상의 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조체를 포함하되, 상기 절연 구조체는 상기 랜딩 패드의 상면에 비해 낮은 레벨에 위치하는 상면을 갖는 제1 절연 패턴 및 상기 제1 절연 패턴의 상기 상면 상의 제2 절연 패턴을 포함할 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 영역들 및 상기 활성 영역들을 정의하는 소자 분리막을 포함하는 기판; 상기 활성 영역들을 가로지르며, 제1 방향으로 연장되는 워드 라인들; 상기 워드라인들 상에 상기 제1 방향과 수직한 제2 방향으로 방향으로 연장되는 비트라인 구조체들; 상기 비트라인 구조체들의 측벽들 상의 스페이서 구조체들; 상기 스페이서 구조체들 사이에 배치되고, 상기 활성 영역과 연결되는 하부 콘택; 상기 하부 콘택 상에 배치되고, 상기 비트라인 구조체들의 상면 상으로 연장되는 랜딩 패드로서, 상기 랜딩 패드는 패드 금속 패턴 및 상기 패드 금속 패턴과 상기 하부 콘택 사이의 배리어 막을 포함하는 것; 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조체로서, 상기 절연 구조체는 제1 절연 패턴, 상기 제1 절연 패턴 상의 제2 절연 패턴 및 상기 제1 절연 패턴과 상기 랜딩 패드의 상기 측벽 사이의 계면막을 포함하는 것; 상기 랜딩 패드의 상면 상의 상부 전극; 및 상기 제2 절연 패턴 상의 상부 절연층을 포함하되, 상기 제1 절연 패턴은 상기 랜딩 패드의 상기 상면에 비해 낮은 레벨에 위치하는 상면을 가질 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 게이스 스택으로서, 상기 게이트 스택은 게이트 전극 및 상기 게이트 전극 상의 게이트 캐핑 패턴을 포함하는 것; 상기 게이트 스택의 측면 상의 게이트 스페이서 구조체; 상기 게이트 스택의 상면 및 상기 게이트 스페이서 구조체의 상면 상의 상부 층간 절연막; 상기 상부 층간 절연막의 상면 상의 주변 회로 배선들; 상기 게이트 전극과 수직적으로 중첩되어, 상기 주변 회로 배선들 사이의 트렌치의 하부를 채우는 제1 절연 패턴; 및 상기 주변 회로 배선들의 상면 상으로부터 상기 트렌치의 내부로 연장되는 제2 절연 패턴을 포함하되, 상기 제1 절연 패턴의 하단은 상기 층간 절연막의 상면에 비해 낮은 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면 신뢰성 및 전기적 특성이 보다 향상된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 일부를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 일부를 나타낸 평면도이다.
도 3은 도 2의 A-A' 선 및 B-B' 선을 따라 자른 단면도이다.
도 4는 도 3a의 A 부분을 확대하여 나타낸 확대단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 셀 영역의 일부를 나타낸 수평단면도로서, 도 3의 제1 레벨(LV1)에 대응된다.
도 6은 도 2의 C-C' 선을 따라 자른 단면도이다.
도 7은 도 6의 B 부분을 확대하여 나타낸 확대단면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자의 일부를 나타낸 확대단면도들로서, 도 3a의 A 부분과 대응된다.
도 9a 및 도 9d는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면들로서, 도 8의 B 부분과 대응된다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도들로서, 도 2의 C-C' 선과 대응된다.
도 11a 내지 도 11p는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 A-A' 선 및 C-C' 선과 대응된다.
도 12a 내지 도 12f는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 A-A' 선 및 C-C' 선과 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 일부를 개략적으로 나타낸 평면도이다.
발명의 실시예들에 따른 반도체 소자는 셀 영역(MCR) 및 주변 영역(PCR)이 형성된 기판(100)을 포함할 수 있다. 셀 영역(MCR)은 메모리 셀을 포함할 수 있다. 셀 영역(MCR)은 휘발성 메모리 소자의 메모리 셀 및 비휘발성 메모리 소자의 메모리 셀 중 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 메모리셀 영역은 DRAM(dynamic random access memory)의 메모리 셀 영역을 포함할 수 있다. 셀 영역(MCR)은 정보를 저장하기 위한 복수개의 단위 메모리 셀들을 포함할 수 있다. 하나의 단위 메모리 셀은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 가질 수 있다.
주변 영역(PCR)이 셀 영역(MCR)과 인접하게 제공될 수 있다. 주변 영역(PCR)은 셀 영역(MCR)의 적어도 일측에 제공될 수 있다. 예컨대, 주변 영역(PCR)은 셀 영역(MCR)을 둘러쌀 수 있다. 셀 영역(MCR)과 주변 영역(PCR)의 사이에는 셀 영역(MCR)과 주변 영역(PCR)을 분리하기 위한 소자 분리막이 제공될 수 있다.
주변 영역(PCR)은 셀 영역(MCR)을 구동하기 위한 회로들을 포함할 수 있다. 실시예들에 따르면, 주변 영역(PCR)은 DRAM의 코어 영역을 포함할 수 있다. 코어 영역은, 예컨대, 센스 앰프 및 쓰기 드라이버(write driver)를 포함할 수 있다. 실시예들에 따르면, 주변 영역(PCR)은 DRAM의 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은, 예컨대, 로우 디코더(ROW Decoder) 및 칼럼 디코더(Column Decoder)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 셀 영역의 일부 및 주변 영역의 일부를 나타낸 평면도이다. 도 3은 도 2의 A-A' 선 및 B-B' 선을 따라 자른 단면도이다. 도 4는 도 3a의 A 부분을 확대하여 나타낸 확대단면도이다.
도 2 및 도 3을 참조하면, 기판(100)의 셀 영역(MCR) 상에 제1 활성 영역들(A1)을 정의하는 소자 분리막(101)이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다.
제1 활성 영역들(A1)이 기판(100)의 상부에 제공될 수 있다. 제1 활성 영역들(A1)은 기판(100)에 대한 패터닝 공정에 의해 기판의 상부에 잔존된 부분일 수 있다. 제1 활성 영역들(A1)은 장방형(또는 바 형태)를 가질 수 있다. 제1 활성 영역들(A1)은, 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제1 활성 영역들(A1)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다. 제1 활성 영역들(A1) 각각은, 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다. 즉, 제1 활성 영역들(A1)의 각각은, 기판(100)의 상면에 수직한 방향(즉, 제3 방향(D3))으로 갈수록 좁아지는 폭을 가질 수 있다.
워드 라인들(WL)이 기판(100) 내에 배치될 수 있다. 워드 라인들(WL)은, 평면적 관점에서, 제1 방향(D1)으로 연장되어 제1 활성 영역들(A1) 및 소자 분리막(101)을 가로지를 수 있다. 워드 라인들(WL)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 절연막(103)이 워드 라인들(WL)과 기판(100) 사이에 개재될 수 있다.
구체적으로, 제1 활성 영역들(A1) 및 소자 분리막(101) 내에 게이트 리세스 영역들(102)이 형성될 수 있다. 게이트 절연막(103)이 게이트 리세스 영역들(102)의 내측벽을 컨포멀하게 덮을 수 있다. 워드 라인들(WL)은 게이트 리세스 영역들(102)의 하부를 채울 수 있다. 워드 라인들(WL)은 게이트 절연막(103)을 사이에 두고 제1 활성 영역들(A1) 및 소자 분리막(101)과 이격될 수 있다. 워드 라인들(WL)의 상면들은 기판(100)의 상면보다 아래에 위치할 수 있다. 하드 마스크 패턴들(105)이 워드라인들(WL)의 상면 상에 배치되어, 게이트 리세스 영역들(102)의 잔부를 채울 수 있다. 하드 마스크 패턴들(105)의 상면의 레벨은 기판(100)의 상면의 레벨과 실질적으로 동일할 수 있다.
비트라인 구조체들(BLS)이 제1 활성 영역들(A1)을 가로질러 제1 방향(D1)으로 연장될 수 있다. 비트라인 구조체들(BLS)은 워드 라인들(WL)과 절연되어 교차할 수 있다. 비트라인 구조체들(BLS)은 비트라인(120) 및 비트라인(120) 상의 비트라인 캐핑 패턴(125)을 포함할 수 있다.
비트라인(120)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122) 및 금속 패턴(123)을 포함할 수 있다. 폴리실리콘 패턴(121)과 기판(100) 사이에 하부 절연막(110)이 개재될 수 있으며, 폴리실리콘 패턴의 일부분(이하, 비트라인 콘택 패턴(DC))은 제1 활성 영역(A1)과 접촉할 수 있다. 다시 말해서, 비트라인(120)은 비트라인 콘택 패턴(DC)을 통하여 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 비트라인 콘택 패턴(DC)의 하부면은 기판(100)의 상면보다 아래에 위치할 수 있으며, 워드 라인들(WL)의 상면들 보다 위에 위치할 수 있다. 비트라인 콘택 패턴(DC)은 기판(100) 내에 형성되어 제1 활성 영역(A1)의 상면을 노출시키는 리세스 영역(151) 내에 국소적으로 배치될 수 있다. 리세스 영역(151)은, 평면적 관점에서, 타원 형태를 가질 수 있으며, 리세스 영역(151)의 단축 방향의 폭은 비트라인 구조체들(BLS)의 폭보다 클 수 있다.
비트라인 캐핑 패턴(125)이 비트라인(120)의 금속 패턴(123) 상에 배치될 수 있다. 비트라인 캐핑 패턴(125)은 제1 캐핑 패턴(126), 제2 캐핑 패턴(127) 및 제3 캐핑 패턴(128)을 포함할 수 있다.
비트라인 콘택 스페이서(145)가 비트라인 콘택 패턴(DC)이 형성된 리세스 영역의 잔부를 채울 수 있다. 일 예로, 비트라인 콘택 스페이서(145)는 비트라인 콘택 패턴(DC)의 양 측벽들을 덮을 수 있다. 다른 예로, 비트라인 콘택 스페이서(145)는 리세스 영역(151) 내에서 비트라인 콘택 패턴(DC)의 측면들을 둘러쌀 수 있다. 비트라인 콘택 스페이서(145)는 하부 절연막(110)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 예를 들어, 비트라인 콘택 스페이서(145)는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다. 실시예들에 따르면, 비트라인 콘택 스페이서(145)의 상부면은 하부 절연막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
하부 콘택들(CP)이 비트라인 구조체들(BLS)의 측벽들의 사이에 배치될 수 있다. 하부 콘택들(CP)은 비트라인 구조체들(BLS)의 측벽 상에서 제1 방향(D1)을 따라 배열될 수 있다. 하부 콘택들(CP) 각각은, 평면적 관점에서, 워드 라인들(WL) 사이 그리고 비트라인 구조체들(BLS) 사이에 배치될 수 있다. 하부 콘택들(CP)의 각각은 비트라인들(120) 중 서로 인접한 두 개의 비트라인들(120)의 사이에서 기판(100)에 접속될 수 있다. 하부 콘택(CP)은 기판(100)의 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 하부 콘택(CP)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
하부 콘택(CP)의 하단은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 비트라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다. 하부 콘택(CP)의 상부면은 비트라인 구조체(BLS)의 비트라인 캐핑 패턴(125)의 하부면보다 아래에 위치할 수 있다. 하부 콘택(CP)은 비트라인 콘택 스페이서(DCP)에 의해 비트라인 콘택 패턴(DC)과 절연될 수 있다.
랜딩 패드(LP)가 하부 콘택(CP) 상에 배치될 수 있다. 랜딩 패드(LP)는 하부 콘택(CP)을 통하여 기판(100)의 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)의 상부면은 비트라인 구조체들(BLS)의 상부면들보다 위에 위치할 수 있으며, 랜딩 패드(LP)의 하부면은 비트라인 구조체들(BLS)의 상부면들보다 아래에 위치할 수 있다. 예컨대, 랜딩 패드(LP)의 하부면은 비트라인(120)의 금속 패턴(123)의 상부면보다 아래에 위치할 수 있다. 랜딩 패드(LP)는 차례로 적층된 배리어 막(157) 및 패드 금속 패턴(159)을 포함할 수 있다. 실시예들에 따르면, 하부 콘택(CP)과 랜딩 패드(LP)의 사이에 콘택 실리사이드 패턴이 제공될 수 있다.
스페이서 구조체(SS)가 비트라인 구조체들(BLS)과 하부 콘택(CP)의 사이에 제공될 수 있다. 스페이서 구조체(SS)는 비트라인 구조체들(BLS)의 측벽들을 따라 제1 방향(D1)으로 연장될 수 있다. 스페이서 구조체(SS)는 제1 스페이서(131), 제2 스페이서(132), 제3 스페이서(133) 및 제4 스페이서(134)를 포함할 수 있다. 제1 스페이서(131)는 비트라인 구조체들(BLS)의 측벽상에 직접 배치될 수 있다. 제2 스페이서(132)는 제1 스페이서(131)와 하부 콘택(CP)의 사이에 배치될 수 있다. 제3 스페이서(133)는 제2 스페이서(132)와 하부 콘택(CP)의 사이에 배치될 수 있다. 제2 스페이서(132)는 제1 스페이서(131)와 제3 스페이서(133)의 사이에 위치할 수 있다. 제1 스페이서(131) 및 제3 스페이서(133)는 하부 절연막(110)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
제2 스페이서(132)는 제1 스페이서(131) 및 제3 스페이서(133)보다 낮은 유전율을 가지는 절연물질을 포함할 수 있다. 예컨대, 제1 스페이서(131) 및 제3 스페이서(133)는 실리콘 질화막을 포함할 수 있고, 제2 스페이서(132)는 실리콘 산화막을 포함할 수 있다. 다른 에로, 제2 스페이서(132)는 공기를 포함할 수 있다. 즉, 제2 스페이서(132)는 제1 스페이서(131) 및 제3 스페이서(133)의 측벽들 사이에 정의되는 에어 스페이서일 수 있다. 제4 스페이서(134)가 제2 스페이서(132)의 상면 상에 및 제1 스페이서(131)의 측면 상에 제공될 수 있다. 제4 스페이서(134)는 랜딩 패드(LP)의 하부 부분을 둘러쌀 수 있다. 제4 스페이서(134)는, 평면적 관점에서, 링 형태를 가질 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 셀 영역의 일부를 나타낸 수평단면도로서, 도 3a의 제1 레벨(LV1)에 대응된다.
도 2 내지 도 5를 참조하면, 절연 구조체(ISS)가 랜딩 패드들(LP) 사이의 공간을 채울 수 있다. 절연 구조체(ISS)는, 도 5에 도시된 바와 같이, 랜딩 패드들(LP)의 측벽들(LPs)을 둘러쌀 수 있다. 절연 구조체(ISS)는 제1 절연 패턴(161), 제2 절연 패턴(162) 및 계면막(163)을 포함할 수 있다.
절연 구조체(ISS)는, 도 3에 도시된 바와 같이, 랜딩 패드들(LP)의 측벽들 사이의 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 랜딩 패드들(LP)을 각각을 전기적으로 분리하는 노드 분리 트렌치일 수 있다. 랜딩 패드들(LP)은 제1 트렌치(TR1)을 사이에 두고 서로 이격될 수 있다. 제1 트렌치(TR1)는 랜딩 패드들(LP), 비트라인 구조체들(BLS) 및 스페이서 구조체들(SS)의 표면들에 의해 정의되는 내측면을 가질 수 있다.
제1 절연 패턴(161)이 제1 트렌치(TR1)의 하부를 채울 수 있다. 제1 절연 패턴(161)은 계면막(163)을 사이에 두고 제1 트렌치(TR1)의 내면(즉, 랜딩 패드들(LP), 비트라인 구조체들(BLS) 및 스페이서 구조체(SS)의 표면들)과 이격될 수 있다. 제1 절연 패턴(161)은 랜딩 패드(LP)의 상면(LPu)에 비해 낮은 레벨에 위치한 상면(161u)을 가질 수 있다. 제1 절연 패턴(161)의 상면(161u)은 배리어 막(157)의 최상부 표면에 비해 낮은 레벨에 위치할 수 있다. 제1 절연 패턴(161)의 상면(161u)은 기판(100)을 향하여 오목하게 함몰된 형상을 가질 수 있다. 제1 절연 패턴(161)의 상면(161u) 중 가장 낮은 부분은 비트라인 구조체(BLS)의 최상부 표면에 비해 낮은 레벨에 위치할 수 있다. 제1 절연 패턴(161)은 기판(100)을 향하여 볼록하게 돌출된 하단(161b)을 가질 수 있다. 제1 절연 패턴(161)의 하단(161b)은 스페이서 구조체(SS)와 수직적으로 중첩될 수 있다.
제2 절연 패턴(162)이 제1 절연 패턴(161)의 상면(161u) 상에 제공될 수 있다. 제2 절연 패턴(162)은 제1 절연 패턴(161)의 상면(161u)을 완전히 덮을 수 있다. 제2 절연 패턴(162)의 하면(162b)은 기판(100)을 향하여 볼록하게 돌출된 형상을 가질 수 있다. 제2 절연 패턴(162)의 하면(162b)은 제1 절연 패턴(161)의 상면(161u)과 대응되는 형상을 가질 수 있으며, 제1 절연 패턴(161)의 상면(161u)과 직접 접촉할 수 있다. 제2 절연 패턴(162)의 상면(162u)은 랜딩 패드(LP)의 상면(LPu)에 비해 높지 않는 레벨에 위치할 수 있다. 즉, 제2 절연 패턴(162)의 상면(162u)의 레벨은 랜딩 패드(LP)의 상면(LPu)에 비해 같거나 작을 수 있다. 제2 절연 패턴(162)의 상면(162u)은 오목하게 함몰된 형상을 가질 수 있다. 제2 절연 패턴(162)은 제1 절연 패턴(161)과 다른 물질을 포함할 수 있다.
계면막(163)이 제1 트렌치(TR1)의 내면을 컨포멀하게 덮을 수 있다. 계면막(163)은 제1 절연 패턴(161)과 제1 트렌치(TR1)의 내면의 사이 및 제2 절연 패턴(162)과 제1 트렌치(TR1)의 내면의 사이에 개재될 수 있다. 제1 절연 패턴(161)과 제2 절연 패턴(162)은 계면막(163)에 의해 랜딩 패드(LP)의 측벽과 이격될 수 있다. 계면막(163)은 기판(100)을 향하여 볼록하게 돌출된 하단을 가질 수 있다. 계면막(163)의 하단은 스페이서 구조체(SS)와 수직적으로 중첩될 수 있다. 계면막(163)의 상면은 랜딩 패드(LP)의 상면(LPu)에 비해 높지 않는 레벨에 위치할 수 있다. 즉, 계면막(163)의 상면의 레벨은 랜딩 패드(LP)의 상면(LPu)에 비해 같거나 작을 수 있다. 실시예들에 따르면, 계면막(163)의 상면은 제2 절연 패턴(162)의 상면(162u)과 공면을 이룰 수 있다. 실시예들에 따르면, 계면막(163)의 상면, 제2 절연 패턴(162)의 상면(162u) 및 랜딩 패드(LP)의 상면(LPu)은 공면을 이룰 수 있다.
제1 절연 패턴(161)은 제2 절연 패턴(162)에 비해 높은 수소 농도를 가질 수 있다. 예컨대, 제1 절연 패턴(161)은 제2 절연 패턴(162) 및 계면막(163)에 비해 높은 수소 원자 퍼센트(atomic percent)를 가질 수 있다. 예컨대, 제1 절연 패턴(161)은 제2 절연 패턴(162) 및 계면막(163)에 비해 높은 수소이온 농도를 가질 수 있다. 제1 절연 패턴(161)은 제2 절연 패턴(162)에 비해 높은 산소 농도를 가질 수 있다. 예컨대, 제1 절연 패턴(161)은 제2 절연 패턴(162) 및 계면막(163)에 비해 높은 산소 원자퍼센트(atomic percent)를 가질 수 있다.
실시예들에 따르면, 제1 절연 패턴(161)은 높은 수소 농도를 갖는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 예컨대, 제1 절연 패턴(161)은 플로린실리케이트글래스(FSG)에 수산화이온(OH-) 또는 수소이온(H+)을 제공함으로써 형성된 실리콘 산화막일 수 있다. 예컨대, 제1 절연 패턴(161)은 N2/SiH4 또는 NH3/SiH4가스를 이용한 플라즈마 증착에 의하여 수소 원자를 포함하도록 형성된 실리콘 산질화막을 포함할 수 있다. 예컨대, 제1 절연 패턴(161)은 N2O/SiH4를 이용한 플라즈마 증착에 의하여 수소를 포함하도록 형성된 실리콘 산화막을 포함할 수 있다.
제1 절연 패턴(161)에 함유된 수소는 인접한 구성들의 표면상으로 확산되어 인접한 구성들의 표면의 결함 밀도(trap density)를 감소시킬 수 있다. 표면 결함은 댕글링 본드일 수 있다. 예컨대, 제1 절연 패턴(161)에 함유된 수소는 기판(100)의 상부의 식각된 표면들로 확산되어, 기판(100)의 표면 상에 Si- 로서 존재하는 댕글링 본드와 결합할 수 있다. 확산된 수소는 댕글링 본드와 함께 Si-H 결합을 형성할 수 있다. 이에 따라, 소수 캐리어에 의한 재결합 현상이 감소될 수 있고, 표면결함에 의한 누설전류가 감소될 수 있다.
제2 절연 패턴(162) 및 계면막(163)은 제1 절연 패턴(161)에 비해 낮은 산소농도를 가질 수 있다. 예컨대, 제2 절연 패턴(162) 및 계면막(163)은 실리콘 질화물을 포함할 수 있다. 제2 절연 패턴(162) 및 계면막(163)은 제1 절연 패턴(161)이 랜딩 패드(LP) 또는 상부 전극들(181)과 접촉하는 것을 방지할 수 있으며, 랜딩 패드(LP) 및 상부 전극들(181)의 열화를 방지할 수 있다. 실시예들에 따르면, 제2 절연 패턴(162) 및 계면막(163)은 동일한 물질을 포함할 수 있다. 실시예들에 따르면, 제2 절연 패턴(162) 및 계면막(163) 서로 연결되어 일체를 이룰 수 있으며, 이들 사이의 계면은 관찰되지 않을 수 있다.
제1 절연 패턴(161) 및 제2 절연 패턴(162)은, 도 5에 도시된 바와 같이, 기판(100)의 상면에 대하여 평행한 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 이때, 제1 절연 패턴(161)의 두께(t1)는 제2 절연 패턴(162)의 두께(t2)에 비해 클 수 있다. 달리 말해서, 제1 절연 패턴(161)의 하단(161b)과 제1 절연 패턴(161)의 상단(161t) 사이의 제3 방향(D3) 거리(t1)는 제2 절연 패턴(162)의 하단과 제2 절연 패턴(162)의 상단(161t) 사이의 제3 방향(D3) 거리(t2)에 비해 클 수 있다. 제1 절연 패턴(161)은 그의 하단(161b)으로부터 제2 절연 패턴(162)의 하단에 이르기까지 증가되는 수평 단면적을 가질 수 있다.
상부 전극들(181)이 랜딩패드들(LP) 상에 제공될 수 있다. 상부 전극들(181)은 랜딩패드들(LP)과 각각 전기적으로 연결될 수 있다. 상부 전극들(181)의 사이에 셀 상부 절연층(182)이 제공될 수 있다. 셀 상부 절연층(182)은 상부 전극들(181)의 측면들 및 제2 절연 패턴들(162)의 상면들(162u)을 덮을 수 있다. 셀 상부 절연층(182)은 제1 절연 패턴(161)을 향하여 돌출된 부분을 가질 수 있다. 셀 상부 절연층(182)은 랜딩 패드(LP)의 상면(LPu)에 비해 낮은 레벨에 위치하는 하단(181b)을 가질 수 있다.
실시예들에 따르면, 상부 전극들(181)은 정보 저장요소의 일부일 수 있다. 정보 저장요소는 캐패시터일 수 있다. 예컨대, 상부 전극들(181)은 도시되지 않은 다른 전극과 함께 캐패시터를 구성할 수 있다. 상부 전극들(181)은, 예컨대, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(MCRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다. 셀 상부 절연층(182)은 캐패시터를 구성하는 전극들의 사이에 개재되는 고유전막일 수 있다. 셀 상부 절연층(182)은, 예컨대, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다.
실시예들에 따르면, 상부 전극들(181)은 정보 저장요소와 랜딩 패드(LP)를 전기적으로 연결하기 위한 도전 패드일 수 있다. 상부 전극들(181)은, 예컨대, 티타늄, 탄탈늄, 텅스텐, 구리 및 알루미늄 중 하나를 포함할 수 있다. 셀 상부 절연층(182)은 정보 저장요소 아래에 위치한 층간 절연막일 수 있다. 셀 상부 절연층(182)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
도 6은 도 2의 C-C' 선을 따라 자른 단면도이다. 도 7은 도 6의 B 부분을 확대하여 나타낸 확대단면도이다.
도 2 도 6 및 도 7을 참조하면, 주변 영역(PCR)의 기판(100) 상에 게이트 스택(200)이 배치될 수 있다. 게이트 스택(200)은 기판(100)의 상면과 평행한 방향으로 연장될 수 있다. 게이트 스택(200)은, 예컨대, 바(Bar)의 형태를 가질 수 있다. 게이트 스택(200)은 기판(100)의 상부에 형성된 제2 활성 영역(A2)상에 배치될 수 있다. 제2 활성 영역(A2)은 n형 또는 p형의 불순물이 도핑된 영역일 수 있으며, 소자분리막에 의해 정의될 수 있다.
기판(100)의 상부에 불순물 영역들(201, 202)이 형성될 수 있다. 불순물 영역들(201, 202)은 제2 활성 영역(A2)에 도핑된 불순물과 다른 도전형의 불순물들을 포함할 수 있다. 불순물 영역들(201, 202)은 게이트 스택(200)에 인가되는 전압에 따라 전기적으로 연결되거나 또는 분리되는 한 쌍의 소스 영역 및 드레인 영역일 수 있다. 불순물 영역들(201, 202)은 게이트 스택(200)을 사이에 두고 서로 이격될 수 있다. 불순물 영역들(201, 202)의 각각은 게이트 스택(200)의 양 측면(200s)과 인접하게 위치할 수 있다. 일 예로, 게이트 스택(200) 및 불순물 영역들(201, 202)은 PMOS 트랜지스터를 구성할 수 있으며, 불순물 영역들(201, 202)은 p형 불순물 영역들일 수 있다. 불순물 영역들(201, 202)은, 예컨대, 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 원소들 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스택(200) 및 불순물 영역들(201, 202)은 NMOS 트랜지스터를 구성할 수 있으며, 불순물 영역들(201, 202)은 n형 불순물 영역들일 수 있다. 불순물 영역들(201, 202)은, 예컨대, 인(P), 비소(As) 및 안티몬(Sb) 원소들 중 적어도 하나를 포함할 수 있다.
게이트 스택(200)은 게이트 절연막(210), 게이트 전극(220) 및 게이트 캐핑 패턴(230)을 포함할 수 있다. 게이트 절연막(210)은 기판(100)의 상면과 게이트 전극(220)의 사이에 개재될 수 있다. 게이트 캐핑 패턴(230)은 게이트 전극(220)의 상면 상에 배치될 수 있다.
게이트 절연막(210)은 유전체를 포함할 수 있다. 실시예들에 따르면, 게이트 절연막(210)은 제1 유전층 및 제1 유전층 상의 제2 유전층을 포함할 수 있다. 제1 유전층은 제2 유전층에 비해 낮은 유전율(유전 상수, dielectric constant)을 가질 수 있다. 제1 유전층은, 예컨대, 실리콘 산화막 및 실리콘 산화질화막 중 하나를 포함할 수 있다. 제2 유전층은 실리콘산화막 및/또는 실리콘 산화질화막에 비해 유전상수가 큰 고유전 물질을 포함할 수 있다. 제2 유전층은, 예컨대, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물 중 하나를 포함할 수 있다.
게이트 전극(220)은 순차적으로 적층된 일함수 조절층(225), 제1 도전층(221), 제2 도전층(222) 및 제3 도전층(223)을 포함할 수 있다. 일함수 조절층(225)은 트랜지스터의 문턱 전압을 조절할 수 있다. 실시예들에 따르면, 일함수 조절층(225)은 게이트 절연막(210)에 비해 두꺼운 두께를 가질 수 있다. 일함수 조절층(225)은 p형의 금속막 및 n형의 금속막 중 적어도 하나를 포함할 수 있다. 일함수 조절층(225)은, 예컨대, Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN,TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일함수 조절층(225)은, 예컨대, La/TiN, Mg/TiN, 또는 Sr/TiN 중 적어도 하나를 더 포함할 수 있다.
제1 도전층(221)은 도핑된 반도체 물질을 포함할 수 있다. 제1 도전층(221)은, 예컨대, 폴리 실리콘을 포함할 수 있다. 제1 도전층(221)은, 예컨대, p형 도펀트로 도핑될 수 있다.
제2 도전층(222)이 제1 도전층(221)과 제3 도전층(223)의 사이에 형성될 수 있다. 제2 도전층(222)은 제1 도전층(221) 및 제3 도전층(223)에 비해 얇은 두께를 가질 수 있다. 제2 도전층(222)은 제1 도전층(221)과 제3 도전층(223)의 계면에 형성된 실리사이드를 포함할 수 있다. 제2 도전층(222)은, 예컨대, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 및 몰리브덴 실리사이드들 중 하나를 포함할 수 있다. 제3 도전층(223)은 금속을 포함할 수 있다. 제3 도전층(223)은, 예컨대, W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다.
게이트 캐핑 패턴(230)이 게이트 전극(220)의 상면 상에 배치될 수 있다. 게이트 캐핑 패턴(230)은 제3 도전층(223)의 상면을 덮도록 형성되어 게이트 전극(220)을 보호할 수 있다. 게이트 캐핑 패턴(230)은 절연물질을 포함할 수 있다. 게이트 캐핑 패턴(230)은, 예컨대, 실리콘 질화물을 포함할 수 있다.
게이트 스택(200)의 측면들(200s) 상에 게이트 스페이서 구조체(240)가 배치될 수 있다. 게이트 스페이서 구조체(240)는 제1 게이트 스페이서(241), 제2 게이트 스페이서(242) 및 제3 게이트 스페이서(243)를 포함할 수 있다.
제1 게이트 스페이서(241)가 게이트 스택(200)의 측면(200s) 상에 직접 배치될 수 있다. 제1 게이트 스페이서(241)는 게이트 스택(200)의 측면들(200s)을 따라 수직적으로 연장될 수 있다. 제1 게이트 스페이서(241)는 제2 게이트 스페이서(242)에 비해 낮은 산소 원소 함량비를 가질 수 있다. 제1 게이트 스페이서(241)는 제1 유전율을 가질 수 있으며, 제1 유전율은 6.5 내지 7.5 범위의 값을 가질 수 있다. 제1 게이트 스페이서(241)는 제2 게이트 스페이서(242)와 식각 선택성이 있는 물질을 포함할 수 있다. 제1 게이트 스페이서(241)는, 예컨대, 실리콘 질화물을 포함할 수 있다. 제1 게이트 스페이서(241)의 상면은 게이트 캐핑 패턴(230)의 상면과 공면을 이룰 수 있다. 제1 게이트 스페이서(241)는 게이트 전극(220)의 측면 및 게이트 캐핑 패턴(230)의 측면 상에 직접 배치될 수 있다.
제2 게이트 스페이서(242)가 제1 게이트 스페이서(241) 상에 배치될 수 있다. 제2 게이트 스페이서(242)는 제1 게이트 스페이서(241)에 비해 큰 폭을 가질 수 있다. 제2 게이트 스페이서(242)의 폭은 기판(100)의 상면과 멀어질수록 작아질 수 있다. 제2 게이트 스페이서(242)는, 예컨대, 실리콘 산화물을 포함할 수 있다.
제3 게이트 스페이서(243)가 제2 게이트 스페이서(242) 상에 제공될 수 있다. 제3 게이트 스페이서(243)는 게이트 스택(200)의 상면 상으로 연장되어 제1 게이트 스페이서(241)의 상면 및 게이트 캐핑 패턴(230)의 상면을 덮을 수 있다. 제3 게이트 스페이서(243)는 기판(100)의 상면 상으로 연장될 수 있다. 제3 게이트 스페이서(243)는, 예컨대, 실리콘 질화물을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(207)이 형성될 수 있다. 제1 층간 절연막(207)은 게이트 스페이서 구조체(240)의 측벽들을 덮을 수 있고, 게이트 스페이서 구조체(240)의 상면을 덮지 않을 수 있다. 제1 층간 절연막(207)의 상면은, 제3 게이트 스페이서(243)의 상면과 공면을 이룰 수 있다. 제1 층간 절연막(207)은 HDP 산화막, 또는 FCVD (flowable CVD) 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(207) 상에 제2 층간 절연막(209)이 형성될 수 있다. 제2 층간 절연막(209)의 하면은 제3 게이트 스페이서(243)의 상면을 덮을 수 있다. 제2 층간 절연막(209)은 실리콘 질화물을 포함할 수 있다.
주변 회로 배선(252)이 제2 층간 절연막(209) 상에 형성될 수 있다. 주변 회로 배선(252)은 주변 콘택(251)을 통하여 불순물 영역들(201, 202)에 접속될 수 있다. 주변 콘택(251) 및 주변 회로 배선(252)은, 예컨대, 구리(Cu), 텅스텐(W) 및 알루미늄(Al), 탄탈럼(Ta) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 주변 콘택(251)은 제1 층간 절연막(207) 및 제2 층간 절연막(209)을 관통하여 기판(100)과 연결될 수 있다. 실시예들에 따르면, 주변 콘택(251)의 하단은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 주변 콘택(251)은 주변 회로 배선(252)과 불순물 영역들(201, 202)을 전기적으로 연결할 수 있다. 실시예들에 따르면, 주변 콘택(251)은 주변 회로 배선(252)과 함께 형성될 수 있으며, 주변 회로 배선(252)과 동일한 물질을 포함할 수 있다. 주변 콘택(251)과 주변 회로 배선(252)은 서로 연결되어 일체를 이룰 수 있다.
콘택 베리어 막(253)이 주변 회로 배선(252) 및 주변 콘택(251)의 표면들 덮을 수 있다. 콘택 베리어 막(253)은 주변 회로 배선(252)의 하면과 제2 층간 절연막(209)의 사이에 제공될 수 있다. 콘택 베리어 막(253)은 주변 콘택(251)의 측면들 및 하면들 상에 제공될 수 있다. 콘택 베리어 막(253)은 금속 질화물을 포함할 수 있다. 베리어 층(412)은, 예컨대, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 및 텅스텐 질화물(WN) 중 하나를 포함할 수 있다.
주변 회로 배선들(252)의 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 주변 회로 배선들(252)의 측벽들의 사이에 형성되어 제2 층간 절연막(209) 및 제3 게이트 스페이서(243)를 관통할 수 있다. 제2 트렌치(TR2)의 하단은 게이트 캐핑 패턴(230)의 상면에 비해 낮은 레벨에 위치할 수 있다.
제1 배선 절연 패턴(261)이 제2 트렌치(TR2)의 하부를 채울 수 있다. 제1 배선 절연 패턴(261)의 하단(261b)은 제2 층간 절연막(209)의 하면에 비해 낮은 레벨에 위치할 수 있다. 제1 배선 절연 패턴(261)의 상면(261u)은 기판(100)을 향하여 오목하게 함몰된 형상을 가질 수 있다.
제2 배선 절연 패턴(262)이 주변 회로 배선들(252)의 상면 상으로부터 제2 트렌치(TR2)의 내부로 연장될 수 있다. 구체적으로, 제2 배선 절연 패턴(262)은 주변 회로 배선들(252)의 상면 상의 제1 부분 및 제2 트렌치(TR2)의 상부를 채우는 제2 부분을 가질 수 있다. 실시예들에 따르면, 제2 배선 절연 패턴(262)의 하단(262b)은 주변 회로 배선들(252)의 상면에 비해 낮고 주변 회로 배선들(252)의 하면에 비해 높은 레벨에 위치할 수 있다.
배선 계면막(263)이 제2 트렌치(TR2)의 내측면들 및 주변 회로 배선들(252)의 상면들을 덮을 수 있다. 배선 계면막(263)은 주변 회로 배선들(252)의 상면과 제1 배선 절연 패턴(261)의 사이에 위치할 수 있다. 배선 계면막(263)은 제2 트렌치(TR2)의 내측면들과 제1 배선 절연 패턴(261)의 사이 및 제2 트렌치(TR2)의 내측면들과 제2 배선 절연 패턴(262)의 사이에 위치할 수 있다. 배선 계면막(263) 및 제2 배선 절연 패턴(262)은 실리콘 질화물을 포함할 수 있다.
제1 배선 절연 패턴(261)은 제2 배선 절연 패턴(262)에 비해 높은 수소 농도를 가질 수 있다. 예컨대, 제1 배선 절연 패턴(261)은 제2 배선 절연 패턴(262) 및 배선 계면막(263)에 비해 높은 수소 원자퍼센트(atomic percent)를 가질 수 있다. 예컨대, 제1 배선 절연 패턴(261)은 제2 배선 절연 패턴(262) 및 배선 계면막(263)에 비해 높은 수소이온 농도를 가질 수 있다. 제1 배선 절연 패턴(261)은 제2 배선 절연 패턴(262)에 비해 높은 산소 농도를 가질 수 있다. 예컨대, 제1 배선 절연 패턴(261)은 제2 배선 절연 패턴(262) 및 배선 계면막(263)에 비해 높은 산소 원자퍼센트(atomic percent)를 가질 수 있다.
제1 배선 절연 패턴(261)은 높은 수소 농도를 갖는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 예컨대, 제1 절연 패턴(161)은 플로린실리케이트글래스(FSG)에 수산화이온(OH-) 또는 수소이온(H+)을 제공함으로써 형성된 실리콘 산화막일 수 있다. 예컨대, 제1 절연 패턴(161)은 N2/SiH4 또는 NH3/SiH4가스를 이용한 플라즈마 증착에 의하여 수소 원자를 포함하도록 형성된 실리콘 산질화막을 포함할 수 있다. 예컨대, 제1 배선 절연 패턴(261)은 N2O/SiH4를 이용한 플라즈마 증착에 의하여 수소를 포함하도록 형성된 실리콘 산화막을 포함할 수 있다.
제2 배선 절연 패턴(262) 상에 주변 상부 절연층(270)이 제공될 수 있다. 주변 상부 절연층(270)은 제2 배선 절연 패턴(262)의 상면을 덮을 수 있다. 주변 상부 절연층(270)은, 예컨대, 실리콘 산화물을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자의 일부를 나타낸 확대단면도들로서, 도 3a의 A 부분과 대응된다. 앞서 설명된 구성들과 동일한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 8a를 참조하면, 제1 절연 패턴(161)은 에어갭(AG)을 가질 수 있다. 에어갭(AG)은 제2 절연 패턴(162)의 하면(162b)의 아래에 위치할 수 있다. 에어갭(AG)은 제1 절연 패턴(161)의 내측면들에 의해 정의될 수 있다. 에어갭(AG)은 제1 절연 패턴(161)의 내측면들에 의해 둘러싸인 공간에 채워진 공기를 포함할 수 있다. 에어갭(AG)은 수직 방향의 길이에 비해 작은 수평방향의 길이를 가질 수 있다.
도 8b를 참조하면, 에어갭(AG)은 제1 절연 패턴(161)의 내측면들과 제2 절연 패턴(162)의 하면에 의해 정의될 수 있다. 에어갭(AG)의 상단은 제2 절연 패턴(162)에 의해 닫힐 수 있다. 제2 절연 패턴(162)은 에어갭(AG)의 바닥을 향하여 돌출된 하단(162b)을 가질 수 있다.
도 9a 및 도 9d는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면들로서, 도 8의 B 부분과 대응된다. 앞서 설명된 구성들과 동일한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 9a를 참조하면, 제1 배선 절연 패턴(261)은 에어갭(AG)을 가질 수 있다. 에어갭(AG)은 제2 배선 절연 패턴(262)의 하단(262b)의 아래에 위치할 수 있다. 에어갭(AG)은 제1 배선 절연 패턴(261)의 내측면들에 의해 정의될 수 있다. 에어갭(AG)은 제1 배선 절연 패턴(261)의 내측면들에 의해 둘러싸인 공간에 채워진 공기를 포함할 수 있다. 제1 배선 절연 패턴(261) 내의 에어갭(AG)은 수직 방향의 길이에 비해 작은 수평방향의 길이를 가질 수 있다.
도 9b를 참조하면, 제2 트렌치(TR2)는 제2 층간 절연막(209)을 완전히 관통하지 않을 수 있다. 제2 트렌치(TR2)의 바닥은 제2 층간 절연막(209)의 상면과 제2 층간 절연막(209)의 하면의 사이의 레벨에 위치할 수 있다. 제1 배선 절연 패턴(261)의 하면(261b) 및 배선 계면막(263)의 하면(263b)은 게이트 스페이서 구조체(240)의 상면에 비해 높은 레벨에 위치할 수 있다.
도 9c를 참조하면, 제1 배선 절연 패턴(261)의 상면(261u)은 주변 회로 배선(252)의 하면에 비해 낮은 레벨에 위치할 수 있다. 제2 배선 절연 패턴(262)의 하단(262b)은 주변 회로 배선(252)의 하면에 비해 낮은 레벨에 위치할 수 있다.
도 9d를 참조하면, 제1 배선 절연 패턴(261)은 제2 트랜치(TR2) 내에 서로 이격된 제1 부분(261a) 및 제2 부분(261b)을 가질 수 있다. 제1 배선 절연 패턴(261)의 제1 부분(261a) 및 제2 부분(261b)의 각각은 라운드진 표면을 가질 수 있으며, 제2 트렌치(TR2)의 바닥면과 멀어질수록 감소된 폭을 가질 수 있다. 제1 배선 절연 패턴(261)의 제1 부분(261a) 및 제2 부분(261b)은 제2 트랜치(TR2)의 서로 마주하는 내측면들 상에 각각 위치할 수 있다. 제1 배선 절연 패턴(261)의 제1 부분(261a) 및 제2 부분(261b)의 사이의 공간은 제2 배선 절연 패턴(262)에 의해 채워질 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도들로서, 도 2의 C-C' 선과 대응된다.
도 10a 및 도 10b를 참조하면, 제2 배선 절연 패턴(262)은 제2 트렌치(TR2) 내에 매립될 수 있다. 따라서, 제2 배선 절연 패턴(262)은 주변 회로 배선들(252)의 상면 상에 위치하지 않을 수 있다. 주변 상부 절연층(270)이 주변 회로 배선(252)의 상면 상에 배치될 수 있다. 주변 상부 절연층(270)은 주변 회로 배선(252)의 상면과 직접 접촉할 수 있다.
도 11a 내지 도 11p는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 A-A' 선 및 C-C' 선과 대응된다.
도 2 및 도 11a를 참조하면, 셀 영역(MCR)의 기판(100)에 제1 활성 영역(A1)을 정의하는 소자 분리막(101)을 형성할 수 있다. 소자 분리막(101)은 기판(100) 상부에 트렌치들을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 셀 영역(MCR)의 기판(100)의 전면에 하부 절연막(110)이 형성될 수 있다. 하부 절연막(110)은 단일막 또는 복수 개의 절연막들을 포함할 수 있다. 하부 절연막(110)은, 예컨대, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
기판(100) 및 하부 절연막(110)을 패터닝하여 제1 활성 영역들(A1)을 노출시키는 리세스 영역들(151)이 형성될 수 있다. 예컨대, 리세스 영역들(151)의 각각은 평면적 관점에서 타원 형태를 가질 수 있다. 또한, 리세스 영역들(151)은 평면적 관점에서 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다. 리세스 영역들(151)을 형성하기 위한 이방성 식각 공정시 제1 활성 영역들(A1)과 인접한 소자 분리막(101)의 일부가 함께 식각될 수 있다. 도 3을 함께 참조하면, 리세스 영역들(151)을 형성하기에 앞서, 게이트 리세스 영역들(102)이 형성될 수 있다. 게이트 리세스 영역들(102)의 내부는 게이트 절연막(103), 워드 라인들(WL) 및 하드 마스크 패턴들(105)로 채워질 수 있다.
다시 도 2 및 도 11a를 참조하면, 주변 영역(PCR)의 기판(100)의 전면에 예비 게이트 절연막(210p) 및 예비 일함수 조절층(225p)을 형성할 수 있다. 예비 게이트 절연막(210p) 및 예비 일함수 조절층(225p)은 셀 영역(MCR)의 기판(100) 상에는 형성되지 않을 수 있다. 예비 게이트 절연막(210p) 및 예비 일함수 조절층(225p)은 셀 영역(MCR)을 덮는 제1 마스크 패턴을 형성한 후, 주변 영역(PCR) 상에 증착 공정을 수행하여 형성될 수 있다.
도 2 및 도 11b를 참조하면, 기판(100)의 전면 상에 제1 예비 도전층(21), 제2 예비 도전층(22), 제3 예비 도전층(23) 및 제1 예비 절연층(26)을 형성할 수 있다. 제1 예비 도전층(21)은 도핑된 반도체 물질을 포함할 수 있다. 제1 예비 도전층(21)은, 예컨대, 폴리 실리콘을 포함할 수 있다. 제3 예비 도전층(23)은 금속을 포함할 수 있으며, 예컨대, W, Ti, 및 Ta 중 적어도 하나를 포함할 수 있다. 제1 예비 도전층(21) 및 제3 예비 도전층(23)은 ALD 공정 또는 PVD 공정에 의하여 형성될 수 있다. 제2 예비 도전층(22)은 실리사이드를 포함할 수 있으며, 제1 예비 도전층(21)의 상부면을 제3 예비 도전층(23)의 하부면과 반응시켜 형성할 수 있다. 제1 예비 절연층(26)은 실리콘 질화물을 포함할 수 있으며, ALD공정, CVD공정, 및 PVD공정 중 하나를 이용하여 형성될 수 있다.
도 2 및 도 11c를 참조하면, 주변 영역(PCR) 상에 패터닝 공정을 수행하여 게이트 스택(200)을 형성할 수 있다. 구체적으로, 셀 영역(MCR) 및 주변 영역(PCR) 상에 제2 마스크 패턴을 형성할 수 있다. 제2 마스크 패턴은 셀 영역(MCR)의 전면을 덮고, 주변 영역(PCR)을 부분적으로 덮을 수 있다. 이어서, 제2 마스크 패턴을 식각 마스크로 이용하여 식각 공정을 수행할 수 있다. 주변 영역(PCR)의 기판(100) 상에 적층된 막질들은 식각되어 게이트 스택(200)을 형성할 수 있다. 도 11b를 함께 참조하면, 주변 영역(PCR)상의 예비 게이트 절연막(210p), 예비 일함수 조절층(225p), 제1 예비 도전층(21), 제2 예비 도전층(22), 제3 예비 도전층(23) 및 제1 예비 절연층(26)은 식각 공정에 의해 게이트 절연막(210), 일함수 조절층(225), 제1 도전층(221), 제2 도전층(222) 및 제3 도전층(223) 및 게이트 캐핑 패턴(230)을 형성할 수 있다.
이어서, 게이트 스택(200)의 측벽 상에 제1 게이트 스페이서(241) 및 제2 게이트 스페이서(242)를 형성할 수 있다. 제1 게이트 스페이서(241) 및 제2 게이트 스페이서(242)을 형성하는 것은 게이트 스택(200)을 덮는 제1 예비 스페이서막 및 제2 예비 스페이서막을 형성하는 것 및 제1 예비 스페이서막 및 제2 예비 스페이서막 상에 패터닝 공정을 수행하는 것을 포함할 수 있다. 패터닝 공정은 게이트 캐핑 패턴(230)의 상면이 노출될 때까지 제1 및 제2 예비 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
도 2 및 도 11d를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 제2 예비 절연층(27)을 형성할 수 있다. 셀 영역(MCR) 상에서 제2 예비 절연층(27)은 제1 예비 절연층(26)의 상면 상에 형성될 수 있다. 주변 영역(PCR) 상에서, 제2 예비 절연층(27)은 기판(100)의 상면 상에 형성될 수 있다. 주변 영역(PCR) 상의 제2 예비 절연층(27)은 게이트 스택(200), 제1 게이트 스페이서(241) 및 제2 게이트 스페이서(242)을 컨포멀하게 덮는 제3 게이트 스페이서(243)를 형성할 수 있다. 이어서, 주변 영역(PCR) 상에 증착 공정을 수행하여 제3 게이트 스페이서(243)를 덮는 제1 층간 절연막(207)을 형성할 수 있다. 제1 층간 절연막(207)은 제3 게이트 스페이서(243)의 상면과 동일한 레벨에 위치한 상면을 갖도록 형성될 수 있다.
이어서, 기판(100)의 전면 상에 증착 공정을 수행하여 제3 예비 절연층(28)을 형성할 수 있다. 셀 영역(MCR) 상에서 제3 예비 절연층(28)은 제2 예비 절연층(27)의 상면 상에 형성될 수 있다. 주변 영역(PCR) 상에서, 제3 예비 절연층(28)은 제1 층간 절연막(207)의 상면 및 제3 게이트 스페이서(243)의 상면 상에 형성될 수 있다. 제3 예비 절연층(28)은 주변 영역(PCR) 상의 제2 층간 절연막(209)을 형성할 수 있다.
도 2 및 도 11e를 참조하면, 셀 영역(MCR)의 기판(100) 상에 패터닝 공정을 수행하여 비트라인 구조체(BLS)를 형성할 수 있다. 비트라인 구조체(BLS)를 형성하는 것은 기판(100)의 전면 상에 제3 마스크 패턴을 형성하는 것 및 제3 마스크 패턴을 식각 마스크로 이용하여 식각 공정을 수행하는 것을 포함할 수 있다. 제3 마스크 패턴은 주변 영역(PCR)을 전면적으로 덮을 수 있다. 제3 마스크 패턴에 의해 노출된 셀 영역(MCR)의 기판(100) 상의 막질들은 비트라인 구조체(BLS)를 형성할 수 있다.
도 2 및 도 11f를 참조하면, 비트라인 구조체(BLS)의 측벽 상에 제1 스페이서(131), 제2 스페이서(132) 및 제3 스페이서(133)가 순차적으로 형성될 수 있다. 제2 스페이서(132) 및 제3 스페이서(133)를 형성하기에 앞서, 비트라인 구조체(BLS)의 하부 측벽 상에 비트라인 콘택 스페이서(145)가 형성될 수 있다.
도 2 및 도 11g를 참조하면, 비트라인 구조체(BLS)의 측벽들의 사이에 예비 하부 콘택들(CPp)을 형성할 수 있다. 이어서, 식각 공정을 수행하여 제1 스페이서(131), 제2 스페이서(132) 및 제3 스페이서(133)의 상부를 부분적으로 제거할 수 있다. 식각 공정은 제2 스페이서(132) 및 제3 스페이서(133)의 상면들이 예비 하부 콘택들(CPp)의 상면과 유사한 레벨에 위치할 때까지 수행될 수 있다.
도 2 및 도 11h를 참조하면, 제1 스페이서(131)의 상부 측벽을 덮는 제4 스페이서(134)를 형성할 수 있다. 이어서, 예비 하부 콘택들(CPp)의 상부를 부분적으로 제거하여 하부 콘택들(CP)을 형성할 수 있다. 하부 콘택들(CP)의 상면은 제2 스페이서(132)의 상면 및 제3 스페이서(133)의 상면에 비해 낮은 레벨에 위치할 수 있다.
이어서, 주변 영역(PCR)의 기판 상에 제1 층간 절연막(207) 및 제2 층간 절연막(209)을 수직으로 관통하는 콘택홀들(H)을 형성할 수 있다. 콘택홀들(H)을 형성하는 동안 기판(100)의 상부가 부분적으로 제거될 수 있다. 콘택홀들(H)의 바닥은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
도 2 및 도 11i를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 예비 배리어 막(57)을 형성할 수 있다. 예비 배리어 막(57)은 셀 어레이 영역(MCR) 상에서 하부 콘택들(CP)의 상면들, 스페이서 구조체(SS)의 측면들 및 비트라인 구조체(BLS)의 상면들을 덮을 수 있다. 예비 배리어 막(57)은 주변 영역(PCR) 상에서 제2 층간 절연막(209)의 상면 및 콘택홀(H)의 내면들을 덮을 수 있다.
도 2 및 도 11j를 참조하면, 예비 배리어 막(57) 상에 예비 금속막(59)을 형성할 수 있다. 셀 영역(MCR) 상에서 금속막(59)은 스페이서 구조체들(SS)의 사이를 채울 수 있고, 비트라인 구조체(BLS)의 상면 상으로 연장될 수 있다. 주변 영역(PCR) 상에서 금속막(59)은 제2 층간 절연막(209)의 상면 상에 위치할 수 있으며, 콘택홀(H)의 잔부를 채울 수 있다.
도 2 및 도 11k를 참조하면, 기판(100)의 전면 상에 패터닝 공정을 수행하여 제1 트렌치(T1) 및 제2 트렌치들(T2)을 형성할 수 있다. 제1 트렌치(T1) 및 제2 트렌치들(T2)을 형성하는 것은 기판(100) 상에 제4 마스크 패턴을 형성하는 것 및 제4 마스크 패턴을 식각 마스크로 이용하여 식각 공정을 수행하는 것을 포함할 수 있다. 제1 트렌치(T1)가 형성됨에 따라 셀 영역(MCR) 상에 랜딩 패드들(LP)이 형성될 수 있다. 랜딩 패드들(LP)은 제1 트렌치(T1)에 의해 서로 물리적으로 분리될 수 있다. 제2 트렌치들(T2)이 형성됨에 따라 주변 영역(PCR) 상에 주변 콘택(251) 및 주변 회로 배선(252)이 형성될 수 있다. 주변 회로 배선(252)은 제2 트렌치들(T2)을 사이에 두고 마주하는 측벽들을 갖는 배선 패턴들일 수 있다.
도 2 및 도 11l를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 예비 계면막(63)을 형성할 수 있다. 셀 영역(MCR) 상에서, 예비 계면막(63)은 패드 금속 패턴(159)의 상면 및 제1 트렌치(T1)의 내면을 컨포멀하게 덮도록 형성될 수 있다. 주변 영역(PCR) 상에서, 예비 계면막(63)은 주변 회로 배선(252)의 상면 및 제2 트렌치들(T2)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 예비 계면막(63)은 실리콘 질화물을 포함할 수 있다. 예비 계면막(63)은 5nm 내지 20nm의 두께를 갖도록 증착될 수 있다. 예비 계면막(63)은 주변 영역(PCR) 상의 배선 계면막(263)을 형성할 수 있다.
도 2 및 도 11m를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 제1 예비 절연 패턴(61)을 형성할 수 있다. 제1 예비 절연 패턴(61)은 제1 트렌치(T1) 및 제2 트렌치들(T2)의 잔부들을 채울 수 있다. 제1 예비 절연 패턴(61)은 예비 계면막(63)에 의해 제1 트렌치(T1)의 내면 및 제2 트렌치들(T2)의 내면들과 이격될 수 있다. 제1 예비 절연 패턴(61)은 높은 수소 농도를 갖는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 실시예들에 따르면, 제1 예비 절연 패턴(61)은 플로린실리케이트글래스(FSG)에 수산화이온(OH-) 또는 수소이온(H+)을 제공하여 형성할 수 있다. 실시예들에 따르면, 제1 예비 절연 패턴(61)은 N2/SiH4 또는 NH3/SiH4가스를 이용한 플라즈마 증착을 이용하여 수소 원자를 포함하도록 형성될 수 있다. 실시예들에 따르면, 제1 예비 절연 패턴(61)은 N2O/SiH4를 이용한 플라즈마 증착을 이용하여 수소를 포함하도록 형성될 수 있다.
도 2 및 도 11n를 참조하면, 제1 예비 절연 패턴(61)을 부분적으로 제거하여 제1 절연 패턴(161) 및 제1 배선 절연 패턴(261)을 형성할 수 있다. 제1 예비 절연 패턴(61)을 부분적으로 제거하는 것은 에치백 공정을 이용할 수 있다. 제1 절연 패턴(161)은 패드 금속 패턴(159)의 상면에 비해 낮은 레벨에 위치한 상면(161u)을 가질 수 있다. 제1 배선 절연 패턴(261)은 주변 회로 배선(252)의 상면에 비해 낮은 레벨에 위치한 상면(261u)을 가질 수 있다.
도 2 및 도 11o를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 제2 예비 절연 패턴(62)을 형성할 수 있다. 제2 예비 절연 패턴(62)은 도 11m을 참조하여 설명된 제1 예비 절연 패턴(61)에 비해 낮은 산소 농도를 갖도록 형성될 수 있다. 제2 예비 절연 패턴(62)은, 예컨대, 실리콘 질화물을 포함할 수 있다.
도 2 및 도 11p를 참조하면, 셀 영역(MCR) 상의 제2 예비 절연 패턴(62)을 부분적으로 제거할 수 있다. 제2 예비 절연 패턴(62)을 부분적으로 제거하는 것은 식각 공정을 이용할 수 있으며, 식각 공정이 수행되는 동안, 주변 영역(PCR)은 셀 오픈 마스크(MK)에 의해 가려질 수 있다. 셀 오픈 마스크(MK)는 주변 영역(PCR)의 전면을 덮고, 셀 영역(MCR)을 완전히 노출할 수 있다. 식각 공정에 의해 패드 금속 패턴(159)의 상면이 노출될 수 있다. 식각 공정은 제2 절연 패턴(162) 및 계면막(163)의 상면들이 패드 금속 패턴(159)의 상면에 비해 높지 않은 레벨에 위치할 때까지 수행될 수 있다. 식각 공정의 수행 이후 셀 오픈 마스크(MK)는 제거될 수 있다.
다시 도 2, 도3 및 도 6을 참조하면, 셀 영역(MCR) 상에 상부 전극들(181) 및 셀 상부 절연층(182)을 형성할 수 있다. 주변 영역(PCR)상에 주변 상부 절연층(270)을 형성할 수 있다. 구체적으로, 기판(100)의 전면 상에 증착 공정을 수행하여 셀 상부 절연층(182) 및 주변 상부 절연층(270)을 형성할 수 있다. 셀 상부 절연층(182)을 패터닝하여, 랜딩 패드들(LP)의 상면을 노출시킨 후, 랜딩 패드들(LP)의 상면 상에 상부 전극들(181)을 형성할 수 있다.
도 12a 내지 도 12f는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 A-A' 선 및 C-C' 선과 대응된다. 본 발명의 실시예들에 따른 반도체 소자의 제조 방법이 도 11j를 참조하여 설명된 공정에 이어 설명된다. 앞서 설명된 구성들과 동일한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 12a를 참조하면, 기판(100)의 전면 상에 패터닝 공정을 수행하여 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성할 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)에 비해 큰 폭을 가질 수 있다.
도 12b를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 예비 계면막(63)을 형성할 수 있다. 셀 영역(MCR) 상에서, 예비 계면막(63)은 패드 금속 패턴(159)의 상면 및 제1 트렌치(T1)의 내면을 컨포멀하게 덮도록 형성될 수 있다. 주변 영역(PCR) 상에서, 예비 계면막(63)은 주변 회로 배선(252)의 상면 및 제2 트렌치들(T2)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 예비 계면막(63)은 주변 영역(PCR) 상의 배선 계면막(263)을 형성할 수 있다.
도 12c를 참조하면, 기판(100)의 전면 상에 증착 공정을 수행하여 제1 예비 절연 패턴(61)을 형성할 수 있다. 증착 공정의 조건을 제어하여 주변 영역(PCR)의 제1 예비 절연 패턴(61)의 상면 상에 함몰부(61uc)를 형성할 수 있다. 함몰부(61uc)는 제2 트렌치(T2)와 중첩될 수 있다.
도 12d를 참조하면, 기판(100)의 전면 상에 식각 공정을 수행하여 제1 배선 절연 패턴(261)을 형성할 수 있다. 제1 배선 절연 패턴(261)은 제2 트랜치(TR2) 내에 서로 이격된 제1 부분(261a) 및 제2 부분(261b)을 가질 수 있다. 제1 배선 절연 패턴(261)의 제1 부분(261a) 및 제2 부분(261b)의 각각은 라운드진 표면을 갖고, 제2 트렌치(TR2)의 바닥면과 멀어질수록 감소된 폭을 갖도록 식각될 수 있다.
도 12e를 참조하면, 제2 예비 절연 패턴(62)을 형성할 수 있다. 제2 예비 절연 패턴(62)은 증착 공정을 이용하여 형성될 수 있다. 제2 예비 절연 패턴(62)은 셀 영역(MCR) 상의 제1 트렌치(TR1)의 잔부를 채울 수 있다. 주변 영역(PCR) 상에서, 제2 예비 절연 패턴(62)은 제1 배선 절연 패턴(261)의 제1 부분(261a) 및 제2 부분(261b)의 사이의 공간을 채울 수 있다.
도 12f를 참조하면, 셀 영역(MCR) 상의 제2 예비 절연 패턴(62)을 부분적으로 제거할 수 있다. 제2 예비 절연 패턴(62)을 부분적으로 제거하는 것은 식각 공정을 이용할 수 있으며, 식각 공정이 수행되는 동안, 주변 영역(PCR)은 셀 오픈 마스크(MK)에 의해 가려질 수 있다. 식각 공정의 수행 이후 셀 오픈 마스크(MK)는 제거될 수 있다. 이어서, 도 3 및 도 6을 참조하여 설명된 것과 같이, 셀 영역(MCR) 상에 상부 전극들 및 상부 절연층이 형성될 수 있으며, 주변 영역(PCR)상에 상부 절연막이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제1 방향으로 연장된 비트라인들;
    상기 비트라인들 중 서로 인접한 두 개의 비트라인들 사이에서 상기 기판에 접속되는 하부 콘택;
    상기 하부 콘택 상의 랜딩 패드; 및
    상기 랜딩 패드의 측벽을 둘러싸는 절연 구조체를 포함하되,
    상기 절연 구조체는 상기 랜딩 패드의 상면에 비해 낮은 레벨에 위치하는 상면을 갖는 제1 절연 패턴 및 상기 제1 절연 패턴의 상기 상면 상의 제2 절연 패턴을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 제2 절연 패턴에 비해 높은 수소 농도를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 랜딩 패드의 상기 측벽과 상기 제1 절연 패턴의 사이의 계면막을 더 포함하고, 상기 계면막은 상기 제1 절연 패턴에 비해 낮은 산소 농도를 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 제2 절연 패턴에 비해 두꺼운 두께를 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 절연 패턴의 상면 상의 상부 절연층을 더 포함하고, 상기 상부 절연층은 상기 랜딩 패드의 상기 상면에 비해 낮은 레벨에 위치하는 하단을 갖는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 절연 패턴은 상기 제1 절연 패턴에 비해 낮은 산소 농도를 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 비트라인 상의 비트라인 캐핑 패턴을 더 포함하고,
    상기 제2 절연 패턴의 하단은 상기 비트라인 캐핑 패턴의 상단에 비해 낮은 레벨에 위치하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 비트라인 상의 비트라인 캐핑 패턴을 더 포함하고,
    상기 제2 절연 패턴의 하단은 상기 비트라인 캐핑 패턴의 상단에 비해 낮은 레벨에 위치하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 제2 절연 패턴의 하면에 비해 낮은 레벨에 형성된 에어갭을 갖는 반도체 소자.
  10. 활성 영역들 및 상기 활성 영역들을 정의하는 소자 분리막을 포함하는 기판;
    상기 활성 영역들을 가로지르며, 제1 방향으로 연장되는 워드 라인들;
    상기 워드라인들 상에 상기 제1 방향과 수직한 제2 방향으로 방향으로 연장되는 비트라인 구조체들;
    상기 비트라인 구조체들의 측벽들 상의 스페이서 구조체들;
    상기 스페이서 구조체들 사이에 배치되고, 상기 활성 영역과 연결되는 하부 콘택;
    상기 하부 콘택 상에 배치되고, 상기 비트라인 구조체들의 상면 상으로 연장되는 랜딩 패드로서, 상기 랜딩 패드는 패드 금속 패턴 및 상기 패드 금속 패턴과 상기 하부 콘택 사이의 배리어 막을 포함하는 것;
    상기 랜딩 패드의 측벽을 둘러싸는 절연 구조체로서, 상기 절연 구조체는 제1 절연 패턴, 상기 제1 절연 패턴 상의 제2 절연 패턴 및 상기 제1 절연 패턴과 상기 랜딩 패드의 상기 측벽 사이의 계면막을 포함하는 것;
    상기 랜딩 패드의 상면 상의 상부 전극; 및
    상기 제2 절연 패턴 상의 상부 절연층을 포함하되,
    상기 제1 절연 패턴은 상기 랜딩 패드의 상기 상면에 비해 낮은 레벨에 위치하는 상면을 갖는 반도체 소자.
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