CN115581073A - 存储元件及其制造方法 - Google Patents
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Abstract
本发明提供一种存储元件包括:叠层结构、多个沟道层、源极线、位线、切换层以及介电柱。叠层结构具有交替堆叠的多个介电层与多个导体层。沟道层分别内埋在导体层中。源极线贯穿叠层结构,以在沟道层的第一侧与沟道层电性连接。位线贯穿叠层结构,以在沟道层的第二侧与沟道层耦接。切换层包覆位线,以在沟道层的第二侧与沟道层接触。介电柱贯穿沟道层,以将每一个沟道层分割成甜甜圈形状。另提供一种存储元件的制造方法。
Description
技术领域
本发明涉及一种存储元件及其制造方法。
背景技术
随着半导体技术的进步,各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展,而在这趋势之下,对于更高存储能力的存储器的需求也随之增加。因此,存储器的设计也已朝向具有高集成密度及高密度的三维存储器结构发展。
发明内容
本发明提供一种存储元件及制造方法,其将同一水平处的栅极环绕多个存储单元,以使多个存储单元共享同一栅极电压,进而简化栅极布线布局。
本发明提供一种存储元件及制造方法,其可通过增加沟道层的在垂直方向上的厚度来增加存储单元的电流。在此情况下,本发明可有效地利用芯片在水平方向上的面积,以提升存储元件的集成密度,进而有利于芯片微型化。
本发明提供一种存储元件包括:叠层结构、多个沟道层、源极线、位线、切换层以及介电柱。叠层结构具有多个介电层与多个导体层交替堆叠。多个沟道层分别内埋在所述多个导体层中。源极线贯穿所述叠层结构,以在所述多个沟道层的第一侧与所述多个沟道层电性连接。位线贯穿所述叠层结构,以在所述多个沟道层的第二侧与所述多个沟道层耦接。切换层包覆所述位线,以在所述多个沟道层的所述第二侧与所述多个沟道层接触。介电柱贯穿所述多个沟道层,以将每一个沟道层分割成甜甜圈形状。
本发明提供一种存储元件的制造方法,包括:形成具有多个介电层与多个导体层交替堆叠的叠层结构;在所述叠层结构中形成第一开口,以贯穿所述叠层结构;横向凹蚀外露于所述第一开口的所述多个导体层,以形成多个第一凹陷;在外露于所述多个第一凹陷的所述多个导体层的侧壁上形成栅介电层;在所述多个第一凹陷中分别形成多个沟道层;在所述第一开口中形成介电柱,以与所述多个沟道层接触;在所述多个沟道层的第一侧处形成贯穿所述叠层结构的源极线;在所述多个沟道层的第二侧处形成贯穿所述叠层结构的位线;以及形成包覆所述位线的切换层。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A至图1S是依照本发明第一实施例的一种存储元件的制造流程的平面示意图;
图2A至图2S是依照本发明第一实施例的一种存储元件的制造流程的剖面示意图;
图3是图1S的存储单元的立体示意图;
图4是依照本发明第二实施例的一种存储元件的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而,本发明亦可以各种不同的形式体现,而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件,以下段落将不再一一赘述。
图1A至图1S是依照本发明第一实施例的一种存储元件的制造流程的平面示意图。图2A至图2S是依照本发明第一实施例的一种存储元件的制造流程的剖面示意图。在以下实施例中,图1A至图1S分别是沿着图2A至图2S的线I-I所截取的平面示意图。为了简洁起见,仅在图2A中示出线I-I,而省略示出在图2B至图2S中。
首先,请参照图1A与图2A,形成具有多个介电层104与多个导体层106交替堆叠的叠层结构102。在一些实施例中,介电层104的材料包括介电材料,例如是氧化硅、氮化硅、氮氧化硅或其组合。导体层106的材料包括掺杂多晶硅、未掺杂多晶硅或其组合。在本实施例中,介电层104可以是氧化硅层,而导体层106可以是重掺杂P型(P+)多晶硅层。虽然图2A仅示出3个介电层104与2个导体层106,但本发明不以此为限。在其他实施例中,介电层104与导体层106的数量可依需求来调整。
请参照图1B与图2B,在叠层结构102中形成多个开口10,以贯穿叠层结构102。
请参照图1C与图2C,进行第一刻蚀工艺,横向凹蚀外露于开口10(即第一开口)的导体层106,由此形成多个凹陷11(即第一凹陷)。在一些实施例中,第一刻蚀工艺包括使用合适的刻蚀剂的湿式刻蚀工艺,以选择性地刻蚀导体层106,而不刻蚀或微量刻蚀介电层104。举例来说,当介电层104为氧化硅层且导体层106为P型多晶硅层时,可使用含有氯(chlorine)的刻蚀剂。在此情况下,导体层106的侧壁106s从介电层104的侧壁104s凹入,使得凹陷11形成在相邻介电层104之间。
请参照图1D与图2D,进行热氧化工艺,以在外露于凹陷11的导体层106的侧壁106s上形成栅介电层108。在此情况下,如图1D所示,栅介电层108横向环绕由凹陷11与开口10所构成的复合开口。在一些实施例中,栅介电层108可以是氧化硅层。
请参照图1E与图2E,形成沟道材料层110,以填入凹陷11与开口10中。在一些实施例中,沟道材料层110包括多晶硅、外延硅、铟镓锌氧化物(IGZO)或其组合。在本实施例中,沟道材料层110可以是轻掺杂P型(P-)多晶硅,其掺杂浓度小于导体层106(P+多晶硅层)的掺杂浓度。也就是说,沟道材料层110与导体层106可具有相同导电型。
请参照图1F与图2F,移除介电层104的侧壁104s上的过量沟道材料层110,以在凹陷11中分别形成多个沟道层120。在此情况下,如图2F所示,沟道层120的侧壁120s可对齐介电层104的侧壁104s。但本发明不以此为限,在其他实施例中,沟道层120的侧壁120s亦可稍微凹陷于介电层104的侧壁104s。
请参照图1G与图2G,在开口10中形成介电柱111,以与具有甜甜圈形状的沟道层120接触,使得介电柱111被沟道层120与介电层104围绕。介电柱111可与介电层104具有相同或不同介电材料。
请参照图1H与图2H,在沟道层120的第一侧S1处形成贯穿叠层结构102的开口12,并在沟道层120的第二侧S2处形成贯穿叠层结构102的开口14。沟道层120的第一侧S1相对于沟道层120的第二侧S2。具体来说,栅介电层108可视为形成开口12、14的停止层。因此,沟道层120的第一侧S1可突出并延伸至开口12,而沟道层120的第二侧S2可突出并延伸至开口14中。
请参照图1I与图2I,将隔离材料分别填入开口12与开口14中,以在沟道层120的第一侧S1处形成隔离结构112并在沟道层120的第二侧S2处形成隔离结构114。在此情况下,隔离结构112、114分别贯穿叠层结构102,以与沟道层120接触。在本实施例中,隔离结构112、114用以电性隔离同一水平处的沟道层120。在一些实施例中,隔离材料包括介电材料,例如是氧化硅、氮化硅、氮氧化硅或其组合。
请参照图1J与图2J,在沟道层120的第一侧S1处形成贯穿隔离结构112的开口16(即第二开口),并在沟道层120的第二侧S2处形成贯穿隔离结构114的开口18(即第三开口)。具体来说,沟道层120的第一侧S1处的部分栅介电层108可被进一步地移除,以使开口16接触沟道层120的第一侧S1。另一方面,沟道层120的第二侧S2处的部分栅介电层108可被进一步地移除,以使开口18接触沟道层120的第二侧S2。此外,每一个开口16和18被隔离结构112a、114a以及沟道层120围绕,且在形成开口16、18之后,每一个隔离结构112a与每一个隔离结构114a变成了“I”字型。
请参照图1K与图2K,进行第二刻蚀工艺,以横向凹蚀外露于开口16的沟道层120的第一侧S1的一部分,由此形成与开口16连通的多个凹陷17(即第二凹陷),并横向凹蚀外露于开口18的沟道层120的第二侧S2的一部分,由此形成与开口18连通的多个凹陷19(即第三凹陷)。在一些实施例中,第二刻蚀工艺包括使用合适的刻蚀剂的湿式刻蚀工艺,以选择性地刻蚀沟道层120。举例来说,当介电层104与隔离结构112a、114a为氧化硅层且沟道层120为P-多晶硅层时,可使用含有氯的刻蚀剂。
请参照图1L与图2L,在凹陷17中分别形成多个第一接触层117,并在凹陷19中分别形成多个第二接触层119。在一些实施例中,第一接触层117与第二接触层119可通过形成接触材料层以填入凹陷17、19并覆盖介电层104的侧壁104s,接着移除介电层104的侧壁104s上的过量接触材料层来形成。在本实施例中,接触材料层可以是重掺杂N型(N+)多晶硅层。也就是说,第一接触层117与第二接触层119具有相同导电型,而与沟道层120(或导体层106)具有不同导电型。在形成第一接触层117与第二接触层119之后,如图2L所示,第一接触层117的侧壁117s可对齐介电层104的侧壁104s1,而第二接触层119的侧壁119s可对齐介电层104的侧壁104s2。但本发明不以此为限,在其他实施例中,第一接触层117的侧壁117s可稍微凹陷于介电层104的侧壁104s1,而第二接触层119的侧壁119s亦可稍微凹陷于介电层104的侧壁104s2。在本实施例中,第一接触层117与第二接触层119可在同一步骤中形成。
请参照图1M与图2M,将隔离材料分别填入开口16、18中,使得每一个第一接触层117与每一个第二接触层119皆被介电层104、沟道层120以及隔离结构112a、114a中的一者围绕。在一些实施例中,隔离材料包括介电材料,例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中,隔离材料可与隔离结构112a、114a以与门介电层108具有相同材料,故在图1M与图2M中示出为相同膜层。
请参照图1N与图2N,在第二接触层119的外侧(侧壁)119s处形成贯穿隔离结构114b(或112b)的开口20(即第四开口)。在此情况下,如图2N所示,开口20暴露出第二接触层119的外侧119s,且开口20被隔离结构114b(或112b)围绕,其中在开口20形成后,隔离结构114b(或112b)变成了U字型。
请参照图1O与图2O,进行第三刻蚀工艺,以横向凹蚀外露于开口20的部分第二接触层119,由此形成与开口20连通的多个凹陷21(即第四凹陷)。在一些实施例中,第三刻蚀工艺包括使用合适的刻蚀剂的湿式刻蚀工艺,以选择性地刻蚀第二接触层119。举例来说,当介电层104与隔离结构112b、114b为氧化硅层且第二接触层119为N+多晶硅层时,可使用含有氯的刻蚀剂。
请参照图1P与图2P,在凹陷21中分别形成多个电极层121。在一些实施例中,电极层121可通过利用例如化学气相沉积法(CVD)形成电极材料层(例如是TiN层)以填入凹陷21,并覆盖介电层104的侧壁104s2,接着移除介电层104的侧壁104s2上的过量电极材料层来形成。在此情况下,如图2P所示,电极层121的侧壁121s可对齐介电层104的侧壁104s2。但本发明不以此为限,在其他实施例中,电极层121的侧壁121s亦可稍微凹陷于介电层104的侧壁104s2。
请参照图1Q与图2Q,将隔离材料填入开口20中,使得电极层121被介电层104、第二接触层119以及隔离结构112b、114b围绕。在一些实施例中,隔离材料包括介电材料,例如是氧化硅、氮化硅、氮氧化硅或其组合。在本实施例中,隔离材料可与隔离结构112b、114b具有相同材料,故在图1Q与图2Q中示出为相同膜层。
请参照图1R与图2R,在第一接触层117的外侧(侧壁)117s处形成贯穿隔离结构112b(或114b)的开口22(即第五开口)。接着,在开口22中填入源极线材料(例如是具有TiN衬层的W),以形成接触第一接触层117的源极线122。
请参照图1S与图2S,在电极层121的外侧(侧壁)121s处形成贯穿隔离结构114b(或112b)的开口24(即第六开口)。接着,在开口24的内表面24s上形成切换层124,以接触电极层121。然后,在开口24中填入位线材料(例如是Ti等合适的导电材料),以形成被切换层124所包覆的位线126,由此完成存储元件1。
请参照图1S与图2S,本公开提供一种存储元件1包括:叠层结构102、多个沟道层120、源极线122、位线126、切换层124以及介电柱111。叠层结构102具有多个介电层104与多个导体层106交替堆叠。沟道层120分别内埋在导体层106中。源极线122贯穿叠层结构102,以在沟道层120的第一侧S1与沟道层120电性连接。位线126贯穿叠层结构102,以在沟道层120的第二侧S2与沟道层120耦接。切换层124包覆位线126,以在沟道层120的所述第二侧S2与沟道层120接触。介电柱111贯穿沟道层120,以将每一个沟道层120分割成甜甜圈形状。
在一些实施例中,切换层124可包括一层或多于一层。位线126可包括一层或多于一层。
在一些实施例中,切换层124的材料包括可变电阻材料、相变化材料、铁电材料、电容材料或其组合。也就是说,取决于切换层124的材料,存储元件1可以是电阻式随机存取存储器(resistive random access memory,RRAM)、相变随机存取存储器(phase changerandom access memory,PCRAM)、铁电随机存取存储器(ferroelectric random accessmemory,FeRAM)、动态随机存取存储器(dynamic random access memory,DRAM)或其组合。具体来说,存储单元MC可包括沟道层120与其耦接的部分源极线122以及部分位线126。当存储元件1为RRAM时,存储单元MC可包括1晶体管1电阻器(1T1R)的配置。如图1S所示,1晶体管(1T)包括:用以当作源极的第一接触层117、用以当作漏极的第二接触层119以及用以当作栅极或字线的导体层106。1电阻器(1R)则是包括:用以当作可变电阻层的切换层124,其可通过改变外加偏压的方式改变电阻的电阻值,使组件处于高电阻态(High resistancestate)或低电阻态(Low resistance state),并由此判读数字信号的0或1。切换层124可包括用以调节带电物质(例如离子、电子、空穴)的移动的子层,且所述子层支持实际上电阻变化结构,例如灯丝。在一些实施例中,位线126可包含与切换层124接触的子层,而所述子层用以当作带电物质的存储库(reservoir)。在其他实施例中,整个位线126可视为存储库。在一些实施例中,如图1S所示,一个存储单元MC的源极线122与相邻存储单元MC的位线126配置在同一隔离结构112b或隔离结构114b中。换言之,隔离结构112b、114b可用以电性隔离同一水平处的存储单元MC,以防止潜行电流(sneak current)或是其他存储单元干扰现象。
图3是图1S的存储单元的立体示意图。
如图3所示,本发明实施例可通过增加沟道层120的在垂直方向上的厚度120t来增加存储单元MC的电流。也就是说,当沟道层120的厚度120t愈厚,存储单元MC的电流也随之增加。在此情况下,本发明实施例可有效地利用芯片在水平方向上的面积,以提升存储元件1的集成密度,进而有利于芯片微型化。另外,电极层121亦可不内埋在第二接触层119,而是配置在切换层124与沟道层120之间以及切换层124与第二接触层119之间,如图3所示。
图4是依照本发明第二实施例的一种存储元件的剖面示意图。
如图4所示,第二实施例之存储元件2的导体层106(即栅极或字线)水平环绕多个存储单元MC,使得多个存储单元MC共享同一栅极电压。在此情况下,可简化在同一水平处的栅极的布线布局,以减少存储元件的制造步骤与制造成本。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视权利要求所界定的为准。
Claims (12)
1.一种存储元件,其特征在于,包括:
叠层结构,具有多个介电层与多个导体层交替堆叠;
多个沟道层,分别内埋在所述多个导体层中;
源极线,贯穿所述叠层结构,以在所述多个沟道层的第一侧与所述多个沟道层电性连接;
位线,贯穿所述叠层结构,以在所述多个沟道层的第二侧与所述多个沟道层耦接;
切换层,包覆所述位线,以在所述多个沟道层的所述第二侧与所述多个沟道层接触;以及
介电柱,贯穿所述多个沟道层,以将每一个沟道层分割成甜甜圈形状。
2.根据权利要求1所述的存储元件,其特征在于,还包括:
栅介电层,配置在所述多个导体层与所述多个沟道层之间;
多个第一接触层,分别内埋在所述多个沟道层的所述第一侧内,以与所述源极线接触;
多个第二接触层,分别内埋在所述多个沟道层的所述第二侧内,以与所述切换层接触;以及
多个电极层,分别内埋在所述多个第二接触层中,以与所述切换层接触。
3.根据权利要求2所述的存储元件,其特征在于,其中所述多个第一接触层与所述多个第二接触层具有相同导电型,而所述多个沟道层与所述多个第一接触层具有不同导电型。
4.根据权利要求1所述的存储元件,其特征在于,其中所述多个沟道层与所述多个导体层具有相同导电型,且所述多个沟道层的掺杂浓度小于所述多个导体层的掺杂浓度。
5.根据权利要求1所述的存储元件,其特征在于,其中所述多个沟道层中的一者与其耦接的部分所述源极线以及部分所述位线构成存储单元,而所述多个导体层中的一者水平环绕多个存储单元,使得所述多个存储单元共享同一栅极电压。
6.一种存储元件的制造方法,其特征在于,包括:
形成具有多个介电层与多个导体层交替堆叠的叠层结构;
在所述叠层结构中形成第一开口,以贯穿所述叠层结构;
横向凹蚀外露于所述第一开口的所述多个导体层,以形成多个第一凹陷;
在外露于所述多个第一凹陷的所述多个导体层的侧壁上形成栅介电层;
在所述多个第一凹陷中分别形成多个沟道层;
在所述第一开口中形成介电柱,以与所述多个沟道层接触;
在所述多个沟道层的第一侧处形成贯穿所述叠层结构的源极线;
在所述多个沟道层的第二侧处形成贯穿所述叠层结构的位线;以及
形成包覆所述位线的切换层。
7.根据权利要求6所述的存储元件的制造方法,其特征在于,其中在形成所述源极线之前,所述制造方法还包括:
在所述多个沟道层的所述第一侧处形成贯穿所述叠层结构的第二开口;
在所述多个沟道层的所述第二侧处形成贯穿所述叠层结构的第三开口;
横向凹蚀外露于所述第二开口的所述多个沟道层,以形成多个第二凹陷;
横向凹蚀外露于所述第三开口的所述多个沟道层,以形成多个第三凹陷;
在所述多个第二凹陷中分别形成多个第一接触层;以及
在所述多个第三凹陷中分别形成多个第二接触层。
8.根据权利要求7所述的存储元件的制造方法,其特征在于,其中所述多个第一接触层与所述多个第二接触层在同一步骤中形成。
9.根据权利要求7所述的存储元件的制造方法,其特征在于,其中在形成所述多个第一接触层与所述多个第二接触层之后,所述制造方法还包括:
在所述多个第二接触层的外侧处形成贯穿所述叠层结构的第四开口;
横向凹蚀外露于所述第四开口的所述多个第二接触层,以形成多个第四凹陷;以及
在所述多个第四凹陷中分别形成多个电极层。
10.根据权利要求9所述的存储元件的制造方法,其特征在于,其中在形成所述多个电极层之后,所述制造方法还包括:
在所述多个第一接触层的外侧处形成贯穿所述叠层结构的第五开口;以及
在所述第五开口中填入源极线材料,以形成接触所述多个第一接触层的所述源极线。
11.根据权利要求10所述的存储元件的制造方法,其特征在于,其中在形成所述源极线之后,所述制造方法还包括:
在所述多个电极层的外侧处形成贯穿所述叠层结构的第六开口;
在所述第六开口的侧壁上形成所述切换层,以接触所述多个电极层;以及
在所述第六开口中填入位线材料,以使所述切换层包覆所述位线。
12.根据权利要求6所述的存储元件的制造方法,其特征在于,其中在形成所述介电柱之后,所述制造方法还包括:
在所述多个沟道层的所述第一侧处与所述第二侧处分别形成贯穿所述叠层结构的隔离结构,其中所述源极线与所述位线配置在所述隔离结构中。
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Legal Events
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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