TWI781913B - 記憶體裝置中的結構完整性之提供技術 - Google Patents

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麥可 伯恩哈特
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Abstract

本文揭示之實施例係有關於對包含一記憶體陣列的一記憶體裝置提供結構完整性之技術。於一個實施例中，該裝置可包含具有至少複數個字線設置於一晶粒的一記憶體區中之一記憶體陣列，及沈積於記憶體區中之複數個字線的相鄰字線間之一第一填充層，用以對記憶體陣列提供結構完整性。該晶粒相鄰該記憶體區的一周邊區中之至少一部分可實質上以與該第一填充層不同的一第二填充層填充。其它實施例可經描述及/或請求專利。

Description

記憶體裝置中的結構完整性之提供技術 發明領域
本文揭示之實施例大致上係有關於積體電路(IC)領域，及更明確言之，係有關於非依電性記憶體裝置的製造技術。
發明背景
典型快閃記憶體裝置可包含記憶體陣列，其包括以列及行方式排列的大量非依電性記憶體裝置。近年來，已經以各種形式開發垂直記憶體，諸如三維(3D)記憶體，諸如NAND、交叉點等。3D快閃記憶體陣列可包括彼此向上堆疊的複數個記憶體胞元。各組記憶體胞元可分享複數個存取線，稱作字線(WL)及位元線(BL)。
依據本發明之一實施例，係特地提出一種設備，其包含：具有複數個字線設置於一晶粒的一記憶體區中之一記憶體陣列；以及實質上於該等複數個字線的相鄰字線間所沈積的一填充層，其用以針對該記憶體陣列提 供結構完整性，其中該晶粒之一周邊區相鄰至該記憶體區的至少一部分係實質上不含該填充層。
10:晶圓形式
11:晶圓
102、102a-b、312:晶粒
103:電路
106:晶粒層級互連結構
110:襯墊
112:焊料球
121:封裝基體
122:電路板
140:單一化形式
150-154、302-308:字線
160、162:位元線
164:交叉點
200:積體電路(IC)總成
300:記憶體裝置
310:記憶體陣列
314:間隙
320:記憶體區
322:周邊區
324:通孔
326:胞元堆疊
328:碳層
330:硬罩層
332:密封層
340:填充層(CSOD)
402、1102:頂部
502:覆蓋層
602:抗蝕劑層
802:陣列保護層
902:無機介電材料層
1002:通孔互連結構
1004、1304:互連結構金屬、鎢
1202:CVD氧化物介電材料
1302、1802:通孔互連結構
1502、1504:部分
1900:方法
1902-1906:方塊
2000:計算裝置
2004:處理器
2008:系統控制邏輯
2012:記憶體裝置
2016:通訊介面
2020:輸入/輸出(I/O)裝置
2024:記憶體控制器
2028:控制邏輯
藉由如下詳細說明部分結合附圖將更容易瞭解實施例。為了輔助本詳細說明部分，相似的元件符號標示相似的結構元件。於附圖之圖式中舉例說明例示實施例而非限制性。
圖1例示依據若干實施例的晶粒實例，其中使用本文揭示之技術可提供記憶體裝置。
圖2示意地例示依據若干實施例，可包括使用本文揭示之技術提供的記憶體裝置之積體電路(IC)總成的剖面側視圖。
圖3-18示意地例示依據若干實施例記憶體裝置之剖面側視圖實例，顯示於晶粒中形成記憶體陣列的不同階段。
圖19為依據若干實施例，使用本文揭示之技術用於提供設置於晶粒的記憶體陣列帶有無機旋塗上介電材料設置於記憶體區的方法流程圖。
圖20示意地例示依據若干實施例使用本文揭示之技術的一計算裝置實例，該計算裝置包括設置於晶粒中之記憶體陣列帶有設置於晶粒的記憶體區之有機旋塗上介電材料。
較佳實施例之詳細說明
於記憶體裝置的製造中，包括存取線(例如，字線)的記憶體陣列可於晶粒的記憶體區被蝕刻，及與電路的連接性可透過晶粒的相鄰周邊區提供。記憶體陣列的製造可包括一些操作，包括以介電填充材料填充於晶粒中已蝕刻的字線(或位元線)間之間隙，以便對記憶體裝置提供期望的結構完整性。典型地，介電填充材料可包括有機旋塗介電(CSOD)材料。當此種材料沈積到晶粒的記憶體區時，也可填充晶粒的相鄰周邊區。然而，提供有機SOD材料到晶粒的周邊可能造成一些完整性問題，諸如非期望的乾蝕刻速率及乾光阻剝除速率、材料的撕掉(例如，於製程的研磨步驟期間)、材料黏著性不足、周邊區的互連結構中之缺陷等。
本文揭示之實施例描述包含記憶體陣列具有設置於晶粒的記憶體區中之至少複數個字線的記憶體裝置之技術及組態。第一填充層可設置於記憶體區中之該等複數個字線的相鄰字線間，用以對記憶體陣列提供結構完整性。晶粒的周邊區相鄰記憶體區的至少一部分可實質上以與第一填充層不同的第二填充層填充。第一填充層可包含有機(例如，以碳為主的)旋塗介電材料(CSOD)。第二填充層可包含不同的介電材料，諸如無機介電材料。
於後文詳細說明部分中，將使用熟諳技藝人士常用來傳遞其工作實質給其它業界人士的術語描述具體實施例的各種面向。然而，熟諳技藝人士顯然易知可只使用所描述面向的部分實施本文揭示之實施例。為了解說目的，闡明特定數目、材料及組態以供徹底瞭解具體實施 例。然而，熟諳技藝人士顯然易知可無該等特定細節而實施本文揭示之實施例。於其它情況下，眾所周知的特徵經刪除或簡化以免遮掩了具體實施例。
於後文詳細說明部分中，參考構成本詳細說明部分之一部分的附圖，其中全文中相似的元件符號標示相似的部件，及其中顯示可實施本文揭示之主旨的具體實施例。須瞭解不背離本文揭示之範圍可運用其它實施例且可做出結構或邏輯變化。因此，後文詳細說明部分不取作限制性意義，及實施例之範圍係由隨附之申請專利範圍及其相當範圍界定。
為了本文揭示之目的，用語「A及/或B」表示(A)、(B)、(A)或(B)、或(A及B)。為了本文揭示之目的，用語「A、B、及/或C」表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述可使用基於透視的描述，諸如頂/底、內/外、上/下等。此等描述僅用來輔助討論而非意圖限制本文描述的實施例應用於任何特定方位。
描述可使用片語「於一實施例中」或「於實施例中」，其可各自指稱相同或相異實施例中之一或多者。又復，如就本文揭示之實施例使用，術語「包含」、「包括」、「具有」等為同義詞。
術語「耦接」連同其衍生詞可於本文中使用。「耦接」可表示下列中之一或多者。「耦接」可表示二或多個元件彼此直接實體或電氣接觸。然而，「耦接」也可表示二或多個元件彼此間接接觸，但仍然彼此協作或 互動，及可表示一或多個其它元件耦接於或連接於據稱彼此耦接的該等元件間。術語「直接耦接」可表示二或多個元件直接接觸。
圖1例示依據若干實施例的晶粒實例，其中使用本文揭示之技術可提供記憶體裝置。更特別，圖1示意地例示依據若干實施例呈晶圓形式10及呈單一化形式140的晶粒102之頂視圖。於若干實施例中，晶粒102可以是由半導體材料諸如矽或其它適當材料組成的晶圓11之複數個晶粒(例如，晶粒102、102a、102b)中之一者。複數個晶粒可形成於晶圓11表面上。該等晶粒中之各者可以是可包括如本文描述的記憶體裝置之半導體產物的重複單元。舉例言之，依據若干實施例，晶粒102可包括記憶體裝置的電路103。依據各種實施例，電路103可包括一或多個記憶體元件(胞元)，其可被組配成陣列，諸如二維(2D)或三維(3D)非依電性記憶體陣列。於若干實施例中，記憶體陣列可包含交叉點記憶體陣列。記憶體元件可包括，例如，相變記憶體(PCM)元件、電阻式隨機存取記憶體(RRAM)元件、自旋矩轉移隨機存取記憶體(STTRAM)元件、或其它合宜裝置。電路103可進一步包括記憶體元件存取裝置，諸如，奧佛(ovonic)臨界值開關(OTS)、臨界值真空開關、以矽或氧化物為基礎的P-N二極體、或經組配使用於記憶體元件的選擇/程式規劃操作的其它開關裝置。
電路103可進一步包括耦接至記憶體元件的一或多個字線(例如，150、152、154)及一或多個位元 線(例如，160、162)。為求容易瞭解，於圖1中只顯示三個字線及兩個位元線。於若干實施例中，位元線及字線可經組配使得於交叉點組態中，記憶體元件中之各者可被設置於各個個別位元線與字線(例如，160及154)的交叉點(例如，164)。使用字線及位元線來選擇針對讀或寫操作的目標記憶體元件，電壓或偏壓可施加到記憶體元件中的目標記憶體元件。位元線驅動裝置可耦接至位元線及字線驅動裝置可耦接至字線以協助記憶體元件的解碼/選擇。為了使得記憶體胞元的選擇，字線150、152、154可透過互連結構，包括經由晶粒102的各層提供電氣連接的個別接點結構(例如，通孔)，而與記憶體胞元及電路103的其它部分連接，容後詳述。須注意電路103只示意地描繪於圖1，及可以電路或其它合宜裝置及組態形式表示寬廣多種合宜邏輯或記憶體，例如，包括電路及/或指令於儲存裝置(例如，韌體或軟體)經組配以進行動作，諸如讀取、程式規劃、驗證及/或分析操作的一或多個狀態機。
於實施例中，一或多個字線(例如，150、152、154)可位在晶粒102的記憶體區。又，第一填充層可沈積於記憶體區中的該等複數個字線(例如，150、152、154)中之相鄰字線間，以提供結構完整性給記憶體陣列。此外，相鄰記憶體區的晶粒102之周邊區的至少一部分可實質上以與第一填充層不同的第二填充層填充。此等及其它面向將進一步容後詳述。
於若干實施例中，電路103可使用合宜半導體製造技術製成，其中若干者係如本文描述。於半導體 產品的製造程序完成之後，晶圓11可進行單一化程序，其中該等晶粒(例如，晶粒102)中之各者可彼此分開以提供半導體產品的分開「晶片」。晶圓11可以是多種尺寸中之任一者。依據各種實施例，電路103可以晶圓形式10或單一化形式140設置於半導體基體上。於若干實施例中，晶粒102可包括邏輯或記憶體、或其組合。
圖2示意地例示可包括依據本文描述的若干實施例提供的記憶體裝置之積體電路(IC)總成200的剖面側視圖。於若干實施例中，IC總成200可包括電氣地及/或實體地耦接封裝基體121的一或多個晶粒(例如，圖1之晶粒102)。於若干實施例中，晶粒102可以是，包括，或為IC的部件，包括記憶體、處理器、單晶片系統(SoC)、或特定應用積體電路(ASIC)。舉例言之，晶粒102可包括電路(例如，圖1之電路103)，諸如如本文描述的記憶體裝置。晶粒102可表示使用半導體製造技術，諸如連接形成記憶體裝置使用的薄膜沈積、光刻術、蝕刻等，而自半導體材料(例如，矽)製成的分開產品。於若干實施例中，電氣絕緣材料諸如模塑混料或底填充材料(未顯示於圖中)可包括晶粒102及/或晶粒層級互連結構106的至少一部分。
IC總成200可包括寬廣多種組態，包括例如，覆晶及/或打線接合組態、中介層、多晶片封裝組態包括系統級封裝(SiP)及/或堆疊式封裝(PoP)組態的合宜組合。舉例言之，依據寬廣多種合宜組態，晶粒102可附接到封裝基體121，包括如圖描繪的以覆晶組態直接耦接封裝基體121。於覆晶組態中，包括主動電路的晶粒102之主 動側S1係使用晶粒層級互連結構106，諸如凸塊、短柱、或也可電氣耦接晶粒102與封裝基體121的其它合宜結構而附接到封裝基體121表面。晶粒102之主動側S1可包括電路，諸如參考圖1中描述的記憶體元件。如圖可知，被動側S2可設置於主動側S1的對側。於其它實施例中，晶粒102可設置於以多種合宜的堆疊晶粒組態中之任一者而耦接封裝基體121的另一個晶粒上。舉例言之，處理器晶粒可以覆晶組態耦接封裝基體121，及晶粒102可以覆晶組態安裝於處理器晶粒上及使用貫穿處理器晶粒形成的貫穿矽通孔(TSV)而與封裝基體121電氣耦接。於又其它實施例中，晶粒102可嵌合於封裝基體121內，或與嵌合在封裝基體121內部的晶粒耦接。於其它實施例中，其它晶粒可耦接與晶粒102呈並排組態的封裝基體121。
於若干實施例中，晶粒層級互連結構106可經組配以在晶粒102與封裝基體121間安排電氣信號的路徑。電氣信號可包括，例如，連接晶粒的操作使用的輸入/輸出(I/O)信號及/或電源/接地信號。晶粒層級互連結構106可耦接設置於晶粒102的主動側S1上的對應晶粒接點及設置於封裝基體121上的對應封裝接點。晶粒接點及/或封裝接點可包括例如，襯墊、通孔、溝槽、軌跡及/或其它合宜的接點結構，其中若干者之製造容後詳述。
於若干實施例中，封裝基體121可包含具有核心及/或堆積層的以環氧樹脂為基礎的積層物基體，諸如味之素(Ajinomoto)堆積膜(ABF)基體。於其它實施例中，封裝基體121可包括其它合宜類型的基體，包括例如， 自玻璃、陶瓷、或半導體材料製成的基體。
封裝基體121可包括經組配以將電氣信號路徑安排至或自晶粒102的電氣路由特徵。電氣路由特徵可包括，例如，設置於封裝基體121的一或多個表面上之封裝接點(例如，襯墊110)及/或內部路由特徵(未顯示於圖中)諸如，溝槽、通孔、或其它互連結構以安排電氣信號的路徑通過封裝基體121。
如圖可知，於若干實施例中，封裝基體121可耦接電路板122。電路板122可以是由電氣絕緣材料諸如環氧樹脂積層物組成的印刷電路板(PCB)。舉例言之，電路板122可包括由可被一起積層的材料組成的電氣絕緣層。互連結構(未顯示於圖中)諸如軌跡、溝槽、或通孔可貫穿電氣絕緣層形成用以路徑安排晶粒102的電氣信號通過電路板122。於其它實施例中，電路板122可由其它合宜材料組成。於若干實施例中，電路板122可以是母板，及可包括於計算裝置諸如行動裝置內。
封裝層級互連結構諸如焊料球112可耦接至封裝基體121上及/或電路板122上的襯墊110以形成對應焊料接點，其可經組配以在封裝基體121與電路板122間進一步路徑安排電氣信號。襯墊110可由任何合宜導電材料諸如金屬組成。封裝層級互連結構可包括其它結構及/或組態，包括，例如，接點-柵格陣列(LGA)結構等。
於實施例中，IC總成200的晶粒102可以是，包括，或為IC包括如本文描述的記憶體裝置的部件。依據本文揭示之技術，包含電路103於晶粒諸如晶粒102 的記憶體裝置之製法係參考圖3-18描述。
圖3-18示意地例示依據若干實施例記憶體裝置之剖面側視圖實例，顯示於晶粒中形成記憶體陣列的不同階段。須瞭解為求容易瞭解，於記憶體裝置製法中可製成的記憶體裝置之各種特徵，例如，電氣路由特徵、互連結構等並未顯示於圖3-18。也為求容易瞭解，於圖3-18中描繪的記憶體裝置的相似元件係以相似的數字編號。記憶體裝置之製法係描述於記憶體陣列中之字線形成的應用。須注意相似方法可應用到記憶體陣列的位元線之製造，及於此處刪除以求簡明。
參考圖3，描繪在形成組成晶粒312中的記憶體陣列310之至少部分的複數個字線302、304、306、308之後的記憶體裝置300。如圖顯示，進一步描繪在記憶體陣列310上沈積填充層340以確保記憶體陣列310的結構完整性之後的記憶體裝置300。為求容易瞭解，複數個字線中只有四個字線描繪於圖3(及隨後的圖4-18)。
如圖顯示，記憶體陣列310可設置於晶粒312的記憶體區320。如圖顯示，晶粒312可進一步包括位置相鄰記憶體區320的周邊區322。周邊區322可使用來提供記憶體陣列310與包含記憶體裝置的IC之電路，諸如參考圖1描述的電路103間之互連。用於例示目的，此等互連結構中之一者，包含鎢的通孔324係顯示於圖3。字線可由各種方法提供，諸如乾蝕刻、清理、襯層的沈積、及為了結構完整性目的而提供的填充層。因此，字線諸如字線302可包括胞元堆疊326、碳層328、硬罩層(例如，氮化 矽)330、及密封層332。
填充層340可沈積於晶粒312的記憶體區320及周邊區322上以提供記憶體陣列310的結構完整性。於習知解決方案中，填充層340可包括介電材料，諸如無機旋塗上介電材料、氧化物介電膜或烷氧化物化合物材料，諸如四乙氧基矽烷(TEOS)等。然而，前述材料的使用可能於陣列310中，例如字線間之間隙中造成非期望的空隙。為了避免空隙及給記憶體陣列310提供期望的結構完整性，有機旋塗介電材料諸如富含碳氧化物膜(後文稱CSOD)可使用作為記憶體區320中的填充層340。如圖顯示，包含CSOD的填充層340可經沈積以填充字線間之間隙，諸如字線306與308間之間隙314，來提供記憶體陣列310期望的結構完整性。
於圖4中，描繪於研磨填充層340(CSOD)之後的記憶體裝置300。可提供研磨諸如化學機械平面化(CMP)以便實質上平面化CSOD直至記憶體陣列310的頂部402。如圖顯示，研磨可導致從記憶體陣列310的字線頂部的密封層332之部分或完全移除。CMP除外或另外可使用不同的平面化技術，諸如CMP及反乾蝕刻。於平面化之後，記憶體陣列310的頂部402可經清理來去除非期望的粒子。
如於圖3-4中顯示，填充層340(CSOD)的沈積可能導致於晶粒312的記憶體區320及周邊區322中填充層的提供。然而，CSOD於晶粒312的周邊區322中之存在可能造成可信度問題，諸如高乾蝕刻速率及乾光阻剝除 速率、撕掉、黏著性不足、釋氣、互連結構中之缺陷等。參考圖5-18描述的本文揭示之技術可提供用來減輕或消除因CSOD於晶粒312的周邊區322中之存在可能造成的非期望效應。
於圖5中，描繪沈積覆蓋層502至記憶體裝置300頂上，更特別至晶粒312的記憶體區320及周邊區322中之陣列310頂上之後的記憶體裝置300。覆蓋層502可包括約20-30奈米厚的藉化學氣相沈積(CVD)沈積的氮化矽(SiN)。覆蓋層502的厚度可基於CMP用於研磨記憶體陣列310的能力決定而有足夠的研磨過度/不足邊際。於若干實施例中，覆蓋層502可以是任何低溫膜(例如，低於320℃)，包括，但非限制性，氧化物、聚合物、氮化鈦(TiN)等。
於圖6中，描繪於記憶體陣列310之光圖案化之後的記憶體裝置300，可能導致抗蝕劑層602沈積於記憶體陣列310頂上，例如，於實質上覆蓋晶粒312的記憶體區320的覆蓋層502之部分的頂上。
於圖7中，描繪自晶粒312的周邊區322去除填充層340(CSOD)之後的記憶體裝置300。填充層340(CSOD)可藉使用以自周邊區322蝕刻覆蓋層502的乾蝕刻去除，及然後自周邊區322去除已暴露的填充層340(CSOD)，接著去除抗蝕劑層602。結果，可暴露出記憶體區320(例如，記憶體陣列310)上方的覆蓋層502。覆蓋層502可根據覆蓋層類型使用標準乾蝕刻化學而予蝕刻。CSOD可使用CHxFy，以氟為基礎的及/或富氧化學蝕 刻。蝕刻方法可經組配以選擇性地蝕刻CSOD，有部分覆蓋層502(或襯層)去除。抗蝕劑層602可使用標準化學，諸如氧電漿去除。於若干實施例中，於周邊區322中的已暴露的襯層332可於參考圖7描述的動作期間蝕刻。於若干實施例中，如於圖7中顯示，可維持於周邊區322中的已暴露的襯層332。視需要，可施加後蝕刻清理以去除缺陷或粒子。
於圖8中，描繪沈積陣列保護層802於記憶體及周邊區320及322之頂上之後的記憶體裝置300，用以保護於陣列310邊緣已暴露的CSOD及進一步保護陣列310之其餘部分不受潛在膜密化。藉由使用能夠保護陣列不受SOD密化的任何低溫介電材料，可完成陣列保護層802沈積。材料可包括SiN、氧化物、高k介電材料等。
於圖9中，描繪沈積無機介電材料層902諸如無機SOD膜於陣列保護層802頂上之後的記憶體裝置300。於沈積之後，藉使用例如紫外線(UV)射線、過氧化物或溫度處理，無機介電材料層902可經沈積、固化、及/或密化。
於圖10中，描繪研磨(例如，CMP)無機介電材料層902直到覆蓋層502，接著清理已研磨表面，界定通孔互連結構1002，及填充通孔互連結構1002(例如，以金屬諸如鎢1004)之後的記憶體裝置300。參考圖1-10描述的操作結果，晶粒312的記憶體區320可以填充層340(CSOD)填充，及周邊區322可以與CSOD不同的另一個填充層，亦即例如以無機介電材料層902實質上填充。
於圖11中，描繪以CMP為基礎移除互連結構金屬1004、覆蓋層502(若存在)、及硬罩層(例如，氮化矽)330(於圖10中顯示)直到胞元堆疊326的頂碳層328之後的記憶體裝置300。CMP可以多個步驟完成，各個步驟間進行清理。於若干實施例中，CMP可以單一操作完成。據此，如前文描述，記憶體裝置300的結構配置可包括設置於周邊區322中的無機介電材料層902及設置於記憶體裝置300的晶粒312之記憶體區320中的陣列310的填充層340(CSOD)。該方法之接續步驟可涉及例如，於字線界定已經完成之後，將位元線材料(例如，鎢)沈積於圖11的記憶體陣列310之頂部1102上。
於若干實施例中，記憶體裝置300的晶粒312之周邊區322可以與前述無機SOD以外的不同類型的介電材料填充。後文描述提供各種類型的介電材料沈積於晶粒312的周邊區322之實例，同時如前文描述，記憶體區320可以CSOD填充。
圖12-14例示具體實施例其中，如參考圖3-7描述，記憶體裝置300的晶粒312之周邊區322可以氧化物介電材料填充，及記憶體區可以CSOD填充。據此，參考圖12-14描述的操作可出現在參考圖7描述的操作之後。更明確言之，參考圖12-14描述的操作可出現在裝置300的記憶體陣列310上的覆蓋層502暴露出，及從裝置300的晶粒312之周邊區322移除已暴露的填充層340(CSOD)之後。
用以填充周邊區322的氧化物介電材料可 包括低溫氧化物，例如烷氧化物化合物材料，諸如四乙氧基矽烷(TEOS)。用於參考圖12-14描述之方法，不要求固化或密化操作，及因而不會經歷透過固化或密化而損害胞元堆疊的潛在風險。
於圖12中，描繪於後CSOD周邊乾蝕刻及清理，及以標準CVD氧化物介電材料1202(例如，TEOS)填充記憶體區320及周邊區322。可能無需陣列保護層，原因在於CVD氧化物介電材料1202填充可不需要膜固化或密化。
於圖13中，描繪類似參考圖10描述之操作，於通孔互連結構1302界定及以金屬材料1304填充之後的記憶體裝置300。
於圖14中，類似參考圖11中描述的操作，描繪平面化低抵記憶體陣列310的碳層328後之記憶體裝置300。由於參考圖1-7及圖12-14描述的處理程序結果，記憶體裝置300之晶粒的周邊區322可以氧化物介電材料1202(例如，TEOS)填充，及晶粒312的記憶體區320可以填充層340(CSOD)填充。
於若干實施例中，包含CSOD的填充層340可設置於記憶體裝置300上以延伸到位在記憶體陣列310外側及緊鄰晶粒的記憶體區320之周邊區322。CSOD存在於周邊區的至少一部分可藉參考圖6描述的光圖案化操作達成，其中抗蝕劑層602可延伸入晶粒312的周邊區322之一部分。
CSOD層設置於記憶體裝置300之晶粒的 周邊區322的一部分，比較參考圖6描述者，可能導致針對抗蝕劑層602的對齊要求減少，可能使得光操作選項更價廉。又，藉由於CSOD移除期間允許更多抗蝕劑修整而不影響記憶體陣列310及不暴露胞元堆疊326，乾蝕刻邊際可獲得改良。又，與前文描述之實施例相反地，其中CSOD可設置於記憶體陣列310側上及標準氧化物料可設置於記憶體裝置300之晶粒312的周邊區322側上，藉由具有相同的填充層340(CSOD)於記憶體陣列310的外字線(例如，於圖3中面向周邊區322的字線308)的兩側上，對記憶體陣列可具有結構效益。
提供CSOD填充層340沈積於晶粒的周邊區之至少一部分的具體實施例係參考圖15-18描述。圖15-18之操作可遵照參考圖5描述的操作，其中覆蓋層502可提供於記憶體裝置300的晶粒312之周邊區322及記憶體區320頂上。
於圖15中，描繪於記憶體陣列310的光圖案化之後的記憶體裝置300，其可能導致抗蝕劑層602沈積於記憶體陣列310頂上，例如，於實質上覆蓋晶粒312的記憶體區320的覆蓋層502該部分頂上。如圖顯示，抗蝕劑層602的沈積可延伸周邊區322的一部分1502，該部分可位在記憶體陣列310外側且相鄰，及介於記憶體區320與周邊區322的其餘部分1504間。
於圖16中，類似參考圖7描述的操作，描繪從晶粒312的周邊區322之部分1504去除填充層340之後的記憶體裝置300。如圖顯示，填充層340(CSOD)可留 在周邊區322的部分1502。於實施例中，類似參考圖8描述的操作，陣列保護層802可設置於記憶體及周邊區320及322頂上(如於圖17中顯示)。
於圖17中，類似參考圖9描述的操作，描繪沈積無機介電材料層902諸如無機SOD膜於陣列保護層802頂上之後的記憶體裝置300。但取而代之，可沈積其它填充層，諸如參考圖12-14描述的TEOS。
於圖18中，類似參考圖10-11描述的操作，描繪設置通孔互連結構1802及CMP去除互連結構金屬1004、覆蓋層502(若存在)、及硬罩層330低抵胞元堆疊326的頂碳層328之後的記憶體裝置300。由於參考圖15-18描述的操作結果，填充層340(CSOD)可設置於記憶體區320及周邊區322相鄰記憶體區320的一部分1502中。另一填充層(例如，無機介電材料層902)可設置於周邊區322的其餘部分1504中。
如圖顯示，填充周邊區322的部分1502之CSOD可設置遠離設置於周邊區322的部分1504之互連結構1802。換言之，若CSOD將延伸到周邊區322的部分1504，則無機介電材料層902可設在形成互連結構1802之該部分1504，以避免CSOD材料不良黏合至互連結構的風險。
圖19為依據若干實施例，使用本文揭示之技術用於提供設置於晶粒的記憶體陣列帶有無機旋塗介電材料設置於記憶體區的方法流程圖。於若干實施例中，方法1900可與連結圖3-18描述的動作一致。如前記，依據本 文描述的實施例，方法1900可應用至記憶體陣列中字線或位元線的形成。為了例示性目的及為求容易瞭解，提供方法1900應用至字線的形成。
於方塊1902，方法1900可包括提供記憶體陣列於晶粒的記憶體區，包括形成記憶體陣列的多條字線。形成多條字線可包括各種方法，諸如乾蝕刻、清理、襯層的沈積、及為了結構完整性目的而提供的填充層。結果，字線可包括胞元堆疊、碳層、硬罩層(例如，氮化矽)、及密封層。
於方塊1904，方法1900可進一步包括沈積填充層於記憶體區中多條字線的相鄰字線間，用以給記憶體陣列提供結構完整性，及維持晶粒的周邊區相鄰記憶體區的至少一部分實質上不含填充層。於若干實施例中，填充層可包含有機旋塗介電材料(CSOD)。
沈積填充層可進一步包括提供密封層於記憶體及周邊區上，及沈積填充層於密封層頂上。該方法可進一步包括研磨填充層而實質上暴露字線，沈積覆蓋層於記憶體區已暴露的字線頂上及周邊區上，及沈積抗蝕劑層於覆蓋層實質上覆蓋記憶體區的一部分頂上用以保護記憶體陣列。該方法可進一步包括蝕刻記憶體陣列以自記憶體區去除抗蝕劑層，及自周邊區的至少一部分實質上去除填充層。
於方塊1906，方法1900可進一步包括沈積另一填充層以實質上填充周邊區的至少一部分。另一填充層可與於方塊1904沈積的填充層不同。另一填充層可以是 無機介電材料或烷氧化物化合物材料。
方法1900的各種操作係以有最助於瞭解本案所請主旨之方式描述為多個分開操作。然而，描述順序不應解譯為暗示此等操作必然為順序相依性。須瞭解方法1900相關聯的操作順序可改變及/或包括依據本文揭示的其它動作。
本文描述的記憶體陣列及方法可實施為視需要使用任何合宜硬體及/或軟體組配的系統。
圖20示意地例示依據若干實施例使用本文揭示之技術的一計算裝置實例，該計算裝置包括設置於晶粒中之記憶體陣列帶有設置於晶粒的記憶體區之有機旋塗介電材料。計算裝置2000可包括耦接至一或多個處理器2004的系統控制邏輯2008；具有參考圖3-18描述的記憶體陣列310之記憶體裝置2012；一或多個通訊介面2016；及輸入/輸出(I/O)裝置2020。
記憶體裝置2012可以是可包括圖3-18的記憶體裝置300之非依電性電腦儲存晶片(例如，提供於圖1-2的晶粒102上)。於實施例中，記憶體裝置2012可包含具有記憶體裝置300設置於其中的封裝體，諸如圖2的IC總成200、驅動電路(例如，驅動裝置)、電氣耦接記憶體裝置2012與計算裝置2000的其它組件的輸入/輸出連接等。記憶體裝置2012可經組配以活動式或持久式耦接計算裝置2000。記憶體裝置2012可包括參考圖3-18描述的記憶體陣列310。記憶體陣列310可包括使用參考圖19描述之技術設置於晶粒的記憶體區中之有機旋塗介電材料。
通訊介面2016可對計算裝置2000提供透過一或多個網路通訊及/或與任何其它合宜裝置通訊的介面。通訊介面2016可包括任何合宜硬體及/或韌體。一個實施例的通訊介面2016可包括，例如，網路配接器、無線網路配接器、電話數據機、及/或無線數據機。用於無線通訊，一個實施例的通訊介面2016可使用一或多個天線以通訊式耦接計算裝置2000與無線網路。
針對一個實施例，處理器2004中之至少一者可與用於系統控制邏輯2008的一或多個控制器的邏輯一起封裝。針對一個實施例，處理器2004中之至少一者可與用於系統控制邏輯2008的一或多個控制器的邏輯一起封裝來形成系統級封裝(SiP)。針對一個實施例，處理器2004中之至少一者可與用於系統控制邏輯2008的一或多個控制器的邏輯整合在相同晶粒上。針對一個實施例，處理器2004中之至少一者可與用於系統控制邏輯2008的一或多個控制器的邏輯整合在相同晶粒上來形成單晶片系統(SoC)。
一個實施例的系統控制邏輯2008可包括任何合宜介面控制器以提供對處理器2004中之至少一者及/或對與系統控制邏輯2008通訊的任何合宜裝置或組件的任何合宜介面。系統控制邏輯2008可將資料移進及/或移出計算裝置2000的各種組件。
一個實施例的系統控制邏輯2008可包括記憶體控制器2024以提供對記憶體裝置2012的介面來控制各種記憶體存取操作。記憶體控制器2024可包括控制邏 輯2028，其可經特別組配來控制記憶體裝置2012的存取。
於各種實施例中，I/O裝置2020可包括設計來使得使用者能與計算裝置2000互動的使用者介面，設計來使得周邊組件能與計算裝置2000互動的周邊組件介面，及/或設計來判定計算裝置2000相關的環境條件及/或所在位置資訊的感測器。於各種實施例中，使用者介面可包括，但非限制性，顯示器例如液晶顯示器、觸控螢幕顯示器等、揚聲器、麥克風、用以擷取圖像及/或視訊的一或多個數位相機、閃光燈(例如，發光二極體閃光燈)、及鍵盤。於各種實施例中，周邊組件介面可包括，但非限制性，非依電性記憶體埠、耳機插孔、及電源供應介面。於各種實施例中，感測器可包括，但非限制性，迴轉感測器、加速度計、鄰近度感測器、周圍光感測器、及定位單元。定位單元可此外/另外成為通訊介面2016的一部分或與其互動來與定位網路的組件例如全球定位系統(GPS)衛星通訊。
於各種實施例中，計算裝置2000可以是行動計算裝置諸如，但非限制性，膝上型計算裝置、平板計算裝置、小筆電、智慧型電話等；桌上型計算裝置；工作站；伺服器；等。計算裝置2000可具有更多或更少個組件，及/或不同架構。於進一步實施中，計算裝置2000可具有處理資料的任何其它電子裝置。
依據各種實施例，本文揭示描述多個實例。實例1為一種設備，其包含：具有複數個字線設置於一晶粒的一記憶體區中之一記憶體陣列；及實質上於該等 複數個字線的相鄰字線間沈積的一填充層，用以對該記憶體陣列提供結構完整性，其中該晶粒相鄰該記憶體區的一周邊區之至少一部分係實質上不含該填充層。
實例2可包括實例1之主旨，其中該填充層包含有機旋塗介電材料(CSOD)。
實例3可包括實例1之主旨，其中實質上不含該填充層的該周邊區之該至少一部分包含一第一部分，其中該周邊區包括位在該記憶體陣列外側且在該記憶體區與該第一部分間之一第二部分，其中該第二部分為實質上以該填充層填充。
實例4可包括實例3之主旨，其中該填充層包含一第一填充層，其中該周邊區之該第一部分係實質上以與該第一填充層不同的一第二填充層填充。
實例5可包括實例1之主旨，其中該填充層包含一第一填充層，其中該周邊區係實質上以與該第一填充層不同的一第二填充層填充。
實例6可包括實例5之主旨，其中該周邊區包括位在該第二填充層中之一或多個通孔以對該記憶體陣列與該記憶體陣列相關聯的電路提供電氣連接性。
實例7可包括實例5之主旨，其中該第二填充層包含下列中之至少一者：無機介電材料或烷氧化物化合物材料。
實例8可包括實例7之主旨，其中該烷氧化物化合物材料包括四乙氧基矽烷(TEOS)。
實例9可包括實例1之主旨，其中該設備進 一步包含：設置於該等記憶體及周邊區上的一密封層；及設置於該記憶體區的該等字線頂上及該周邊區上的一覆蓋層。
實例10可包括實例1之主旨，其進一步包含設置於該晶粒中的複數個位元線具有該填充層用以填充該等相鄰位元線間之間隙，用以進一步對該記憶體陣列提供結構完整性。
實例11可包括實例1至10中任一者之主旨，其中該記憶體陣列包含一三維(3D)記憶體陣列。
實例12可包括實例11之主旨，其中該設備包含一積體電路。
實例13為一種設備，其包含：一處理器；及耦接該處理器的一記憶體，其中該記憶體包括具有位在一晶粒的一記憶體區中之複數個字線的一記憶體陣列，及位在該記憶體區中之該等複數個字線的相鄰字線間的一第一填充層，用以對該記憶體陣列提供結構完整性，其中該晶粒之一周邊區相鄰該記憶體區的至少一部分係實質上以與該第一填充層不同的一第二填充層填充。
實例14可包括實例13之主旨，其中該第一填充層包含有機旋塗介電材料(CSOD)。
實例15可包括實例13之主旨，其中該第二填充層包含下列中之至少一者：無機介電材料或烷氧化物化合物材料。
實例16可包括實例13之主旨，其中該晶粒之一周邊區相鄰該記憶體區的該至少一部分係於該部分直 接地鄰接該記憶體區之一區域中進一步以該第一填充層填充。
實例17可包括實例13之主旨，其中該記憶體陣列為一交叉點記憶體陣列。
實例18可包括實例13至17中任一者之主旨，其中該設備為一行動計算裝置。
實例19為一種用於提供結構完整性給一記憶體陣列之方法，其包含：於一晶粒的一記憶體區中提供一記憶體陣列，包括形成該記憶體陣列的複數個字線；及於該記憶體區中之該等複數個字線的相鄰字線間沈積一填充層，用以對該記憶體陣列提供結構完整性，其中沈積包括保持該晶粒之一周邊區相鄰該記憶體區的至少一部分實質上不含該填充層。
實例20可包括實例19之主旨，其中在相鄰字線間沈積一填充層及保持該晶粒之一周邊區相鄰該記憶體區的至少一部分實質上不含該填充層包括：於該等記憶體及周邊區上提供一密封層；於該密封層之頂上沈積該填充層；研磨該填充層以實質上暴露出該等字線；於該記憶體區之該等已暴露的字線之頂上及於該周邊區上沈積一覆蓋層；於該覆蓋層實質上覆蓋該記憶體區的一部分之頂上沈積一抗蝕劑層，用以保護該記憶體陣列；及蝕刻該記憶體陣列以從該記憶體區移除該抗蝕劑層及從周邊區的該至少一部分實質上移除該填充層。
實例21可包括實例20之主旨，其中該填充層為一第一填充層，其中該方法進一步包含：沈積一第二 填充層以實質上填充該周邊區之該至少一部分，其中該第二填充層係與該第一填充層不同。
實例22可包括實例21之主旨，其中該第一填充層包含有機旋塗介電材料(CSOD)。
實例23可包括實例22之主旨，其中沈積一第二填充層以實質上填充該周邊區之該至少一部分包括沈積下列中之至少一者：無機介電材料或烷氧化物化合物材料。
實例24為一種設備，其包含：用於一晶粒的一記憶體區中提供一記憶體陣列之構件，包括形成該記憶體陣列的複數個字線；及用於該記憶體區中之該等複數個字線的相鄰字線間沈積一填充層之構件，用以對該記憶體陣列提供結構完整性，其中沈積包括保持該晶粒之一周邊區相鄰該記憶體區的至少一部分實質上不含該填充層。
實例25可包括實例24之主旨，其中用於該等相鄰字線間沈積一填充層及保持該晶粒之一周邊區相鄰該記憶體區的至少一部分實質上不含該填充層之構件包括：用於該等記憶體及周邊區上提供一密封層之構件；用於該密封層之頂上沈積該填充層之構件；用於研磨該填充層以實質上暴露出該等字線之構件；用於該記憶體區之該等已暴露的字線之頂上及於該周邊區上沈積一覆蓋層之構件；用於該覆蓋層實質上覆蓋該記憶體區的一部分之頂上沈積一抗蝕劑層之構件，用以保護該記憶體陣列；及用於蝕刻該記憶體陣列以從該記憶體區移除該抗蝕劑層及從周邊區的該至少一部分實質上移除該填充層之構件。
實例26可包括實例25之主旨，其中該填充層為一第一填充層，其中該設備進一步包含：用於沈積一第二填充層以實質上填充該周邊區之該至少一部分之構件，其中該第二填充層係與該第一填充層不同。
各種實施例可包括前述實施例的任何合宜組合，包括以前述結合形式(及)描述的實施例之替代(或)實施例(例如，「及」可以是「及/或」)。又復，若干實施例可包括具有指令儲存其上的一或多個製造物件(例如，非暫態電腦可讀取媒體)，其當被執行時導致前文描述的實施例中之任一者的動作。再者，若干實施例可包括具有用來進行前文描述的實施例之各種操作的構件之設備或系統。
具體實施例之前文描述包括於發明摘要中描述者並非意圖為詳盡的或限制本文揭示之實施例於所揭示的精準形式。雖然本文描述特定實施例及實例用於例示性目的，但如熟諳技藝人士將瞭解，於本文揭示之範圍內可能有各種相當修改。
鑑於前文詳細說明部分，可對本文揭示之實施例做出此等修改。如下申請專利範圍中使用的術語不應解譯為限制本文揭示之各種實施例於說明書及申請專利範圍中揭示的特定實施。反而，該範圍係全然由如下申請專利範圍決定，申請專利範圍各項係根據已確立的申請專利範圍解譯原則理解體會。
1900:方法
1902-1906:方塊

Claims (20)

  1. 一種電子設備，其包含：一記憶體陣列，其具有設置於一晶粒的一記憶體區中之複數個字線；該晶粒之一周邊區，其經配置相鄰於該記憶體區且藉由一陣列保護層與該記憶體區分開，其中該陣列保護層延伸到該周邊區中；一第一填充層，其實質上沈積於該等複數個字線的相鄰字線間，用以針對該記憶體陣列提供結構完整性；以及一第二填充層，其沈積在該陣列保護層上以實質上填充該周邊區之至少一部分，其中該第二填充層之材料不同於該第一填充層之材料。
  2. 如請求項1之電子設備，其中該第一填充層包含有機旋塗介電材料(CSOD)。
  3. 如請求項1之電子設備，其中該周邊區之該至少一部分包含一第一部分，其中該周邊區包括位在該記憶體陣列外側且在該記憶體區與該第一部分間之一第二部分，其中該第二部分係實質上由該第一填充層所填充。
  4. 如請求項1之電子設備，其中該周邊區包括設置在該第二填充層中之一或多個通孔用以針對該記憶體陣列及與該記憶體陣列相關聯的電路提供電氣連接。
  5. 如請求項1之電子設備，其中該第二填充層包含下列中之一者：無機介電材料或烷氧化物化合物材 料。
  6. 如請求項5之電子設備，其中該烷氧化物化合物材料包括四乙氧基矽烷(TEOS)。
  7. 如請求項1之電子設備，其中該設備進一步包含：設置於該記憶體區及該周邊區上的一密封層；以及設置於該記憶體區的該等字線之頂上及該周邊區上的一覆蓋層。
  8. 如請求項1之電子設備，其進一步包含設置於該晶粒中的複數個位元線，其具有該第一填充層以填充相鄰位元線間之間隙，用以進一步針對該記憶體陣列提供結構完整性。
  9. 如請求項1之電子設備，其中該記憶體陣列包含一三維(3D)記憶體陣列。
  10. 如請求項9之電子設備，其中該設備包含一積體電路。
  11. 一種運算設備，其包含：一處理器；以及與該處理器耦接的一記憶體，其中該記憶體包括：一記憶體陣列，其具有設置在一晶粒的一記憶體區中之複數個字線；該晶粒之一周邊區，其經配置相鄰於該記憶體區且藉由一陣列保護層與該記憶體區分開，其中該陣列保護層延伸到該周邊區中； 一第一填充層，其沈積在該記憶體區中之該等複數個字線的相鄰字線間，用以針對該記憶體陣列提供結構完整性；以及一第二填充層，其沈積在該陣列保護層上以實質上填充該周邊區之至少一部分，其中該第二填充層之材料不同於該第一填充層之材料。
  12. 如請求項11之運算設備，其中該第一填充層包含有機旋塗介電材料(CSOD)。
  13. 如請求項11之運算設備，其中該第二填充層包含下列中之至少一者：無機介電材料或烷氧化物化合物材料。
  14. 如請求項11之運算設備，其中該晶粒之一周邊區相鄰於該記憶體區的該至少一部分係於直接地與該記憶體區鄰接的該部分之一區域中進一步由該第一填充層所填充。
  15. 如請求項11之運算設備，其中該記憶體陣列包含一交叉點記憶體陣列。
  16. 如請求項11之運算設備，其中該設備為一行動計算裝置且進一步包含下列中之至少一者：通訊式耦接至該處理器的一顯示器，或耦接至該處理器的一電池。
  17. 一種用於製造電子設備之方法，其包含：於一晶粒的一記憶體區中提供一記憶體陣列，包括形成該記憶體陣列的複數個字線，其中該晶粒包括經配置 相鄰於該記憶體區的該晶粒之一周邊區，其中形成複數個字線進一步包括設置一陣列保護層用以分開該記憶體區與該周邊區，並且用以將該陣列保護層延伸到該周邊區中；於該記憶體區中之該等複數個字線的相鄰字線間沈積一第一填充層，用以針對該記憶體陣列提供結構完整性；以及在該陣列保護層上沈積一第二填充層以實質上填充該周邊區之至少一部分，其中該第二填充層之材料不同於該第一填充層之材料。
  18. 如請求項17之方法，其中在相鄰字線間沈積一第一填充層包括：於該記憶體區及該周邊區上提供一密封層；於該密封層之頂上沈積該第一填充層；研磨該第一填充層以實質上暴露出該等字線；於該記憶體區之經暴露的該等字線之頂上及於該周邊區上沈積一覆蓋層；於實質上覆蓋該記憶體區之該覆蓋層的一部分之頂上沈積一抗蝕劑層，用以保護該記憶體陣列；以及蝕刻該記憶體陣列以從該記憶體區移除該抗蝕劑層且從該周邊區的該至少一部分實質上移除該第一填充層。
  19. 如請求項17之方法，其中該第一填充層包含有機旋塗介電材料(CSOD)。
  20. 如請求項17之方法，其中沈積一第二填充層包括沈積下列中之至少一者：無機介電材料或烷氧化 物化合物材料。
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