JP2014056989A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】ビット線とワード線が交差する位置に配置されたメモリセルが半導体基板上に複数配列されたメモリセルアレイ11Aと、読み出し動作時にビット線を介してメモリセルに記憶されたデータを読み出すセンスアンプと、メモリセルアレイとセンスアンプとの間に配置され、ビット線より半導体基板側の配線層に形成された第1の配線に電流経路の一端が接続され、その他端がセンスアンプに接続された転送トランジスタを有するフックアップ領域13と、メモリセルアレイ11Aを囲むようにメモリセルアレイとフックアップ領域との間に配置され、半導体基板に電位を供給するセルガードリング31,32,33を含むガードリング領域11Bと、ガードリング領域と重なるように配置され、ビット線を第1の配線に電気的に接続するコンタクトプラグV1とを備える。
【選択図】図1
Description
第1実施形態のNAND型フラッシュメモリについて説明する。
図1は、第1実施形態のNAND型フラッシュメモリの全体構成を示すブロック図である。
半導体記憶装置の製造においては、配線層および層間絶縁膜の形成後には、均一な平坦表面を生成するためにCMP(Chemical Mechanical Polishing)プロセスが適用される。このCMPにおいては、太いライン&スペースパターンではディッシング(dishing)と呼ばれる、配線材料が周囲の絶縁膜に比べて過剰に削られる現象が起こりやすい。一方、細いライン&スペースパターンではエロージョン(erosion)と呼ばれる、細い配線材料とそれに挟まれた絶縁膜が周囲の絶縁膜に比べて過剰に削られる現象が起こりやすくなる。
Claims (5)
- ビット線とワード線が交差する位置に配置されたメモリセルが半導体基板上に複数配列されたメモリセルアレイと、
読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記メモリセルアレイと前記センスアンプとの間に配置され、前記ビット線より前記半導体基板側の配線層に形成された第1の配線に電流経路の一端が接続され、前記電流経路の他端が前記センスアンプに接続された転送トランジスタを有するフックアップ領域と、
前記メモリセルアレイを囲むように前記メモリセルアレイと前記フックアップ領域との間に配置され、前記半導体基板に電位を供給するセルガードリングを含むガードリング領域と、
前記ガードリング領域と重なるように配置され、前記ビット線を前記第1の配線に電気的に接続するコンタクトプラグと、
を具備することを特徴とする半導体記憶装置。 - 前記ガードリング領域において前記第1の配線より前記半導体基板側の配線層に形成され、前記セルガードリングに前記電位を供給する第2の配線と、
前記第1の配線と同一の配線層に配置され、前記セルガードリングに供給される前記電位を有する第3の配線と、
前記第2の配線と前記第3の配線との間に配置され、前記第2の配線と前記第3の配線とを電気的に接続するコンタクトプラグと、
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。 - 前記セルガードリングと前記第3の配線との間に配置され、前記セルガードリングと前記第3の配線とを電気的に接続するコンタクトプラグをさらに具備することを特徴とする請求項2に記載の半導体記憶装置。
- 前記第2の配線の電気抵抗は、前記第1の配線の電気抵抗以下であることを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
- ビット線及びワード線に接続されたメモリセルが半導体基板上に複数配列されたメモリセルアレイと、
読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記メモリセルアレイと前記センスアンプとの間に配置され、前記ビット線より前記半導体基板側の配線層に形成された第1の配線に電流経路の一端が接続され、前記電流経路の他端が前記センスアンプに接続された転送トランジスタを有するフックアップ領域と、
前記メモリセルアレイを囲むように前記メモリセルアレイと前記フックアップ領域との間に配置され、前記半導体基板に電位を供給するセルガードリングを含むガードリング領域と、
前記メモリセルアレイ上の前記配線層に形成された第2の配線と、
前記ガードリング領域上の前記配線層に形成され、前記セルガードリングに前記電位を供給する第3の配線と、
を具備し、
前記第3の配線の配線幅は、前記第2の配線より細く、前記第1の配線より太いことを特徴とする半導体記憶装置。
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