KR20130019243A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20130019243A
KR20130019243A KR1020110081288A KR20110081288A KR20130019243A KR 20130019243 A KR20130019243 A KR 20130019243A KR 1020110081288 A KR1020110081288 A KR 1020110081288A KR 20110081288 A KR20110081288 A KR 20110081288A KR 20130019243 A KR20130019243 A KR 20130019243A
Authority
KR
South Korea
Prior art keywords
film
layer
memory device
dimensional structure
forming
Prior art date
Application number
KR1020110081288A
Other languages
English (en)
Inventor
정영균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110081288A priority Critical patent/KR20130019243A/ko
Priority to US13/585,336 priority patent/US20130043521A1/en
Publication of KR20130019243A publication Critical patent/KR20130019243A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 의해 노출된 복수의 제2 물질막들을 일부 두께 리세스하여 복수의 플로팅 게이트 영역들을 형성하는 단계; 상기 복수의 플로팅 게이트 영역들이 형성된 상기 제1 트렌치의 내면을 따라 제1 전하차단막을 형성하는 단계; 상기 제1 전하차단막 상에 제1 도전막을 형성하는 단계; 상기 제1 트렌치의 상부 영역에 형성된 상기 제1 도전막을 식각하는 단계; 상기 제1 도전막 식각에 의해 노출된 상기 제1 전하차단막 상에 제2 전하차단막을 형성하는 단계; 및 상기 제1 도전막을 식각하여 상기 복수의 플로팅 게이트 영역들 각각에 매립된 복수의 플로팅 게이트들을 형성하는 단계를 포함

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자는 기판(10)으로부터 돌출된 채널(CH) 및 채널(CH)을 따라 적층된 복수의 메모리 셀들을 포함한다.
구체적으로, 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자는 소스 영역(미도시됨)이 형성된 기판(10) 상에 하부 선택 게이트(LSG), 복수의 메모리 셀들(MC) 및 상부 선택 게이트(USG)가 차례로 구비된다. 또한, 상부 선택 게이트(USG)의 상부에는 채널(CH)과 연결된 비트라인(BL)이 구비된다.
여기서, 하부 선택 게이트(LSG)와 상부 선택 게이트(USG) 사이에 직렬로 연결된 복수의 메모리 셀들(MC)은 하나의 스트링(STRING)을 구성하며, 스트링(STRING)은 기판(10)으로부터 수직으로 배열된다.
본 도면에서 도면 부호 "11, 14, 17"은 층간절연막을 나타내고, 도면 부호 "12"는 하부 선택 라인을 나타내고, 도면 부호 "15"는 워드라인을 나타내고, 도면 부호 "18"은 상부 선택 라인을 나타낸다. 또한, 도면 부호 "13, 19"는 게이트 절연막을 나타내고, 도면 부호 "16"은 전하차단막, 전하트랩막 및 터널절연막을 나타낸다.
이와 같은 구조에 따르면, 전하트랩막에 전하를 주입/방출하여 데이터를 저장하게 된다. 그러나, 전하트랩형 비휘발성 메모리 소자는 플로팅 게이트에 전하를 주입/방출하여 데이터를 저장하는 플로팅 게이트형 비휘발성 메모리 소자에 비해 퍼포먼스가 나쁘다는 문제점이 있다.
특히, 전하트랩형 비휘발성 메모리 소자는 플로팅 게이트형 비휘발성 메모리 소자에 비해 프로그램/소거 동작의 속도가 느리고, 데이터 보유 특성이 나쁘다. 더욱이, 3차원 구조의 비휘발성 메모리 소자의 구조적 특성상, 채널을 따라 적층된 복수의 메모리 셀들의 전하트랩막이 상호 연결되어 있기 때문에, 데이터 보유 특성이 더욱 저하되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 3차원 구조를 가지며, 플로팅 게이트에 전하를 주입 또는 방출하여 데이터를 저장하는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 의해 노출된 복수의 제2 물질막들을 일부 두께 리세스하여 복수의 플로팅 게이트 영역들을 형성하는 단계; 상기 복수의 플로팅 게이트 영역들이 형성된 상기 제1 트렌치의 내면을 따라 제1 전하차단막을 형성하는 단계; 상기 제1 전하차단막 상에 제1 도전막을 형성하는 단계; 상기 제1 트렌치의 상부 영역에 형성된 상기 제1 도전막을 식각하는 단계; 상기 제1 도전막 식각에 의해 노출된 상기 제1 전하차단막 상에 제2 전하차단막을 형성하는 단계; 및 상기 제1 도전막을 식각하여 상기 복수의 플로팅 게이트 영역들 각각에 매립된 복수의 플로팅 게이트들을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 워드라인들 및 복수의 층간절연막들; 상기 기판으로부터 돌출되어 상기 복수의 워드라인들과 상기 복수의 층간절연막을 관통하는 제1 채널; 상기 제1 채널과 상기 복수의 층간절연막들 사이에 개재되며, 상기 제1 채널을 둘러싸는 복수의 플로팅 게이트들; 상기 복수의 워드라인들과 상기 복수의 플로팅 게이트들 사이에 개재된 제1 전하차단막; 및 상기 복수의 워드라인들 중 최상부에 위치된 워드라인을 둘러싸는 제1 전하차단막 상에 형성된 제2 전하차단막을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자를 제공함으로써, 종래의 3차원 구조의 전하트랩형 비휘발성 메모리 소자에 비해 메모리 소자의 퍼포먼스를 향상시키고 신뢰성을 높일 수 있다. 특히, 하나의 메모리 셀에 하나의 플로팅 게이트 및 두 개의 콘트롤 게이트 전극을 포함시킴으로써, 저전압의 프로그램 전압 및 소거 전압을 이용하여 메모리 셀을 보다 용이하게 구동시킬 수 있다. 또한, 전하차단막이 플로팅 게이트의 전면을 둘러싸도록 형성함으로써, 종래에 비해 간섭 효과를 감소시킬 수 있다.
또한, 본 발명에 따르면, 플로팅 게이트를 형성하기 위한 도전막 식각 공정을 두번으로 나누어 수행하고, 트렌치 상부에 제2 전하차단막을 한번 더 형성한다. 따라서, 도전막 식각 과정에서 최상부의 워드라인 및 전하차단막이 손상되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 교대로 형성한다.
여기서, 제1 물질막(21) 및 제2 물질막(20)은 기판 상에 적층된 복수의 워드라인들을 형성하기 위한 것으로, 제1 물질막(21)은 후속 공정에 의해 워드라인을 형성하기 위한 것이고, 제2 물질막(20)은 적층된 워드라인들을 상호 분리시키는 층간절연막을 형성하기 위한 것이다. 따라서, 적층되는 제1 물질막(21) 및 제2 물질막(20)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
제1 물질막(21)과 제2 물질막(20)의 두께는 각 막들의 역할을 고려하여 결정된다. 일 예로, 후속 공정에서 제2 물질막(20)을 일부 두께 리세스하여 플로팅 게이트 영역을 형성한 후, 플로팅 게이트 영역 내에 제2전하차단막과 플로팅 게이트를 형성한다. 따라서, 제2전하차단막과 플로팅 게이트의 두께를 고려하여 제2 물질막(20)을 제1 물질막(21)보다 두껍게 형성될 수 있다. 다른 예로, 최상부의 제2 물질막(20)은 후속 평탄화 공정시 식각 정지막으로서의 역할을 하게 된다. 따라서, 최상부의 제2 물질막(20)은 하부의 제2 물질막들(20)에 비해 더 두껍게 형성될 수 있다. 예를 들어, 제1 물질막(21) 및 제2 물질막(20) 각 층의 두께는 50 내지 500Å인 것이 바람직하다.
제1 물질막(21)과 제2 물질막(20)의 물질은 각 막들의 역할 및 제조 공정을 고려하여 결정된다. 제1 물질막(21)과 제2 물질막(20)은 식각 선택비가 큰 물질로 형성될 수 있다. 또한, 제1 물질막(21)은 워드라인용 도전막 또는 희생막으로 형성되고 제2 물질막(20)은 층간절연막 또는 희생막으로 형성될 수 있다.
일 예로, 제1 물질막(21)은 폴리실리콘막 등의 워드라인용 도전막으로 형성되고 제2 물질막(20)은 산화막 등의 층간절연막으로 형성될 수 있다.
다른 예로, 제1 물질막(21)은 워드라인용 도프드 폴리실리콘막으로 형성되고, 제2 물질막(20)은 희생막인 언도프드 폴리실리콘막 또는 비정질 실리콘막으로 형성될 수 있다. 여기서, 도프드 폴리실리콘막은 보론(Br) 등의 도펀트가 도핑된 폴리실리콘막일 수 있다. 이러한 경우, 제2 물질막(20)은 슬릿 형성 후에 리세스되고 리세스된 영역에 산화막 등의 층간절연막이 매립되어 적층된 워드라인들을 분리시키게 된다.
또 다른 예로, 제1 물질막(21)은 질화막 등의 희생막으로 형성되고, 제2 물질막(20)은 산화막 등의 층간절연막으로 형성될 수 있다. 이러한 경우, 제1 물질막(21)은 슬릿 형성 후에 리세스되고 리세스된 영역에 폴리실리콘막, 텅스텐막 등의 도전막이 매립되어 워드라인을 형성하게 된다.
제1 실시예에서는 제1 물질막(21)은 도전막으로 형성되고, 제2 물질막(20)은 층간절연막으로 형성되는 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 식각하여 제1 트렌치를 형성한 후, 제1 트렌치의 내벽에 의해 노출된 복수의 제2 물질막들(20)을 일부 두께 리세스한다. 제2 물질막(20)의 리세스에 의해 제1 물질막(21)이 제1 트렌치의 내부로 돌출되며, 그에 따라, 제1 트렌치의 내벽이 요철을 갖게 된다.
여기서, 제2 물질막들(20)이 리세스되어 오픈된 영역은 후속 공정에 의해 플로팅 게이트가 형성될 영역으로, 이하, '플로팅 게이트 영역'이라 한다.
이어서, 복수의 플로팅 게이트 영역들이 형성된 제1 트렌치의 내면을 따라 제1 전하차단막(22)을 형성한다. 제1 전하차단막(22)은 플로팅 게이트에 저장된 전하가 워드라인으로 이동되는 것을 방지하기 위한 것으로, 산화막/질화막/산화막의 적층 구조로 형성되거나, 고유전상수 물질로 형성될 수 있다.
이어서, 제1 전하차단막(22) 상에 제1 도전막(23)을 형성한다. 여기서, 제1 도전막(23)은 제1 전하차단막(22)이 형성된 제1 트렌치의 내면을 따라 형성되며, 제1 트렌치의 중심 영역이 오픈되도록 형성된다.
도 2b에 도시된 바와 같이, 제1 트렌치의 오픈된 중심 영역이 매립되도록 제1 트렌치 내에 희생막(24)을 형성한다. 예를 들어, 제1 트렌치가 형성된 결과물의 전체 구조 상에 희생막(24)을 형성한 후, 희생막(24)을 에치 백(24)하여 제1 트렌치 내에 희생막(24)을 형성한다.
여기서, 희생막(24)은 제1 도전막(23)이 1차 식각되는 범위를 정하기 위한 것이다. 희생막(24)의 상부면이 최상부에 위치된 제1 물질막(21)의 상부면과 동일하거나 그보다 높게 위치하도록 희생막(24)을 형성하는 것이 바람직하다.
또한, 희생막(24)은 제1 도전막(23)과의 식각 선택비가 큰 물질로 형성되는 것이 바람직하다. 또한, 희생막(24)은 종횡비가 큰 오픈된 중심 영역에 매립되어야 하므로, 갭필 특성이 좋은 물질로 형성되는 것이 바람직하다. 예를 들어, 희생막(24)은 SOD(Spin On Dielectric)막, PSZ(polysilazane) 계열의 산화막 등과 같은 유동성 산화막으로 형성되는 것이 바람직하다. 희생막(24)의 두께는 100 내지 2000Å인 것이 바람직하다.
도 2c에 도시된 바와 같이, 제1 트렌치의 상부 영역에 형성된 제1 도전막(23)을 1차 식각한다. 여기서, 상부 영역은 제1 트렌치의 개구부로부터 최상부에 형성된 제1 물질막(21)의 상부면까지의 영역일 수 있다.
본 발명은 적어도 두번으로 나누어 제1 도전막(23)을 식각하는데, 이는 제1 도전막(23)의 식각 과정에서 제1 트렌치의 상부에 형성된 제1 전하차단막(22)이 손상되는 것을 최소화하기 위한 것이다. 앞서, 제2 물질막(20)을 리세스하여 플로팅 게이트 영역을 형성했기 때문에, 제1 트렌치는 제1 물질막(21)이 제1 트렌치의 내부로 돌출된 형상을 갖는다. 따라서, 플로팅 게이트 형성을 위한 제1 도전막(23) 식각시 최상부에 형성된 제1 물질막(21)을 둘러싼 제1 전하차단막(22)에 식각이 집중되어 손상되고, 나아가 하부의 제1 물질막(21)이 노출 및 손상될 수 있다.
따라서, 본 발명은 제1 트렌치의 오픈된 중심 영역에 희생막(24)을 매립한 상태에서 제1 도전막(23)을 1차 식각함으로써, 제1 트렌치의 하부 영역 및 저면에 형성된 제1 도전막(23)은 그대로 유지하면서 제1 트렌치의 상부에 형성된 제1 도전막(23)을 선택적으로 식각할 수 있다. 즉, 제1 트렌치의 상부 영역에 형성된 제1 도전막(23)만이 식각되도록 1차 식각 공정을 진행하므로, 제1 전하차단막(22)이 손상되는 것을 최소화할 수 있다.
제1 도전막(23)의 식각은 에치 백(etch back) 공정 또는 습식 식각(wet etch) 공정으로 수행될 수 있다. 본 도면에서는 식각된 제1 물질막을 도면 부호 "23A"로 나타내었다.
도 2d에 도시된 바와 같이, 제1 도전막(23A) 식각에 의해 노출된 제1 전하차단막(22)상에 제2 전하차단막(25)을 형성한다. 이때, 제1 트렌치의 개구부부터 최상부에 형성된 제1 물질막(21)의 상부면까지 제2 전하차단막(25)이 형성된다.
여기서, 제2 전하차단막(25)은 제1 도전막(23A)을 식각하는 과정에서 전하차단막이 손상되는 것을 보완하기 위한 것으로, 손상될 확률이 높은 제1 트렌치의 상부 영역에 형성된다. 즉, 1차 식각 과정에서 손상된 제1 전하차단막(22)을 보완하고, 2차 식각 과정에서 일부 식각되더라도 전하차단막으로서의 기능을 충분히 할 수 있도록, 1차 식각과 2차 식각 사이에 제2 전하차단막(25)을 형성한다.
제2 전하차단막(25)은 제1 도전막(23)이 식각되는 과정에서 전하차단막이 식각되는 양을 고려하여 형성되는데, 최종적으로 잔류하는 제1 전하차단막(22) 및 제2 전하차단막(25)의 총 두께가 전하차단막으로서의 기능을 충분히 할 수 있을 정도가 되도록 형성된다. 예를 들어, 제1 전하차단막(22)과 제2 전하차단막(25)의 두께의 합은 20 내지 500Å 인 것이 바람직하다.
또한, 후속 제1 희생막(24) 제거를 용이하게 수행하기 위해서는 제1 희생막(24)의 상부면이 노출되는 것이 바람직하다. 따라서, 결과물의 전면을 따라 제2 전하차단막(25)을 형성한 후, 제1 희생막(24)의 상부면이 노출될 때까지 전면 식각 공정을 수행할 수 있다. 이러한 경우, 전면 식각 공정에 의해 식각되는 제2 전하차단막(25)의 두께를 고려하여 제2 전하차단막(25)을 형성하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 제1 희생막(24)을 제거한다. 제1 희생막(24)의 제거는 스트립 공정에 의해 수행될 수 있다.
이어서, 제2 전하차단막(25), 제1 전하차단막(22) 및 제1 도전막(23A)을 식각하여 복수의 플로팅 게이트 영역들에 각각 매립된 복수의 플로팅 게이트들(23B)을 형성한다. 이때, 플로팅 게이트 영역들을 제외한 제1 트렌치의 내벽 및 저면에 형성된 제1 도전막(23A)을 제거함으로써, 적층된 플로팅 게이트들(23B)을 상호 분리시키게 된다.
본 도면에서는 플로팅 게이트(23B) 형성 과정에서 식각된 제2 전하차단막을 도면 부호 "25A"로 나타내고, 식각된 제1 전하차단막을 도면 부호 "22A"로 나타내었다.
도 2f에 도시된 바와 같이, 복수의 플로팅 게이트들이 형성된 제1 트렌치의 내벽에 터널절연막(26)을 형성한다. 여기서, 터널절연막(26)은 전하의 F-N 터널링(Fowler-Nordheim tunneling)을 위한 에너지 장벽막으로 제공되며, 산화막으로 형성될 수 있다.
이어서, 터널절연막(26)이 형성된 결과물의 전체 구조 상에 채널막(27)을 형성한 후, 평탄화 공정을 수행한다. 본 도면에서는 평탄화 과정에서 연마된 제1 전하차단막을 도면 부호 "22B"로 나타내고, 연마된 제2 전하차단막을 도면 부호 "25B"로 나타내었다.
이로써, 터널절연막(26) 상에 채널막(27)이 형성된다. 본 도면에서는 제1 트렌치가 완전히 매립되도록 채널막(27)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(27)을 형성하는 것 또한 가능하다. 이러한 경우, 오픈된 중심 영역에는 절연막이 매립된다.
이로써, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들이 형성된다. 여기서, 복수의 메모리 셀들 중 최상부에 형성된 적어도 하나의 메모리 셀은 제1 전하차단막(22B) 및 제2 전하차단막(25B)을 포함한다. 따라서, 제1 전하차단막(22B)만을 포함하는 하부의 메모리 셀들에 비해 두꺼운 두께의 전하차단막을 갖게 된다.
전술한 바와 같은 본 발명에 따르면, 하나의 메모리 셀이 하나의 플로팅 게이트 및 두 개의 콘트롤 게이트 전극을 포함하는 3차원 구조의 비휘발성 메모리 소자가 제조된다. 이와 같이, 두 개의 콘트롤 게이트 전극을 이용하여 하나의 메모리 셀을 구동시키는 경우, 저전압의 프로그램 전압 및 소거 전압을 이용하여 메모리 셀을 보다 용이하게 구동시킬 수 있다. 또한, 전하차단막이 플로팅 게이트의 전면을 둘러싸도록 형성함으로써, 종래에 비해 간섭 효과를 감소시킬 수 있다.
또한, 본 발명에 따르면, 플로팅 게이트 형성을 위해 제1 도전막(23)을 식각하는 과정에서 제1 트렌치의 상부에 형성된 제1 전하차단막(22)이 손상되어 전하차단막으로서의 기능을 수행하지 못하게 되는 것을 방지하기 위해, 제1 도전막(23)을 두번으로 나누어 식각하고, 그 사이에 제2 전하차단막(25)을 형성한다. 따라서, 플로팅 게이트 분리를 위해 제1 도전막(23)을 식각하는 과정에서 전하차단막 및 최상부 워드라인이 손상되는 것을 보완할 수 있다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제2 실시예는 제1 물질막(21)은 질화막 등의 희생막으로 형성되고, 제2 물질막(20)은 산화막 등의 층간절연막으로 형성된 경우에 관한 것이다. 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 교대로 형성한 후, 소정의 공정을 거쳐 플로팅 게이트(23B), 터널절연막(26), 채널막(27) 등을 형성하는 과정은 앞서 제1 실시예에서 설명한 바와 동일하므로, 제2 실시예에서는 그 이후의 공정에 대해 설명하도록 한다.
도 3a에 도시된 바와 같이, 제1 트렌치들 사이의 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 식각하여 슬릿(slit)을 형성한다. 본 도면에서는 슬릿 형성 과정에서 식각된 제2 물질막을 도면 부호 "20A"로 나타내었다.
이어서, 슬릿에 의해 노출된 복수의 제1 물질막들(21)을 리세스한다. 여기서, 복수의 제1 물질막들(21)이 리세스되어 오픈된 영역은 후속 공정에 의해 워드라인이 형성될 영역으로, 이하, '워드라인 영역'이라 한다.
도 3b에 도시된 바와 같이, 복수의 워드라인 영역들이 형성된 슬릿의 내면을 따라 제2 도전막을 형성한다. 이어서, 복수의 워드라인 영역들을 제외한 슬릿의 내벽 및 저면에 형성된 제2 도전막을 제거하여, 복수의 워드라인 영역들에 각각 매립된 복수의 워드라인들(28)을 형성한다.
이어서, 슬릿 내에 절연막(29)을 매립한다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제3 실시예는 제1 물질막(21)은 워드라인용 도프드 폴리실리콘막으로 형성되고, 제2 물질막(20)이 희생막인 언도프드 폴리실리콘막으로 형성된 경우에 관한 것이다. 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 교대로 형성한 후, 소정의 공정을 거쳐 플로팅 게이트(23B), 터널절연막(26), 채널막(27) 등을 형성하는 과정은 앞서 제1 실시예에서 설명한 바와 동일하므로, 제3 실시예에서는 그 이후의 공정에 대해 설명하도록 한다.
도 4a에 도시된 바와 같이, 제1 트렌치들 사이의 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 식각하여 슬릿(slit)을 형성한다. 본 도면에서는 슬릿 형성 과정에서 식각된 제1 물질막들을 도면 부호 "21A"로 나타내었다.
이어서, 슬릿에 의해 노출된 복수의 제2 물질막들(20)을 리세스한다. 여기서, 복수의 제2 물질막들(20)이 리세스되어 오픈된 영역은 후속 공정에 의해 층간절연막이 형성될 영역으로, 이하, '절연 영역'이라 한다.
도 4b에 도시된 바와 같이, 복수의 절연 영역들이 형성된 슬릿이 매립되도록 절연막(30)을 형성한다. 이로써, 절연막(30)에 의해 적층된 워드라인들이 전기적으로 분리된다.
도 5는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(50) 상에 차례로 적층된 하부 선택 게이트, 복수의 메모리 셀들 및 상부 선택 게이트를 포함한다. 따라서, 기판으로부터 수직으로 스트링이 배열된다.
본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 간단히 살펴보면 다음과 같다.
먼저, 소스 영역(S)이 구비된 기판(50) 상에 층간절연막(51) 및 도전막(52)을 형성한 후, 이들을 식각하여 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(53)을 형성한 후, 게이트 절연막(53) 상에 채널막(54)을 형성한다. 본 도면에서는 트렌치의 중심 영역이 완전히 매립되도록 채널막(54)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(54)을 형성하는 것 또한 가능하다. 이러한 경우, 오픈된 중심 영역에는 절연막을 매립한다.
이어서, 복수의 메모리 셀들을 형성한다. 복수의 메모리 셀들의 형성 과정은 앞서 제1 내지 제3 실시예 중 어느 하나를 적용하여 수행할 수 있다.
이어서, 복수의 메모리 셀들 상에 도전막(55) 및 층간절연막(56)을 형성한 후, 이들을 식각하여 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(57)을 형성한 후, 게이트 절연막(57) 상에 채널막(58)을 형성한다. 본 도면에서는 트렌치의 중심 영역이 완전히 매립되도록 채널막(58)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(58)을 형성하는 것 또한 가능하다. 이러한 경우, 오픈된 중심 영역에는 절연막을 매립한다.
이어서, 채널막(58)과 연결되는 비트라인(BL)을 형성한다.
도 6은 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판 상에 적층된 복수의 메모리 셀들 및 메모리 셀들 상에 형성된 선택 게이트를 포함한다. 따라서, U자형으로 스트링이 배열된다.
본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 간단히 살펴보면 다음과 같다.
먼저, 파이프 게이트(60)를 식각하여 제1 트렌치를 형성한 후, 제1 트렌치 내에 제1 희생막을 매립한다. 제1 희생막은 질화막으로 형성될 수 있다.
이어서, 제1 희생막이 매립된 파이프 게이트(60) 상에 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 교대로 형성한 후, 이들을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치들을 형성한다.
이어서, 제2 트렌치의 내벽에 노출된 복수의 제2 물질막들을 일부 두께 리세스하여 플로팅 게이트 영역을 형성한 후, 플로팅 게이트 영역이 형성된 제2 트렌치의 내면을 따라 제1 전하차단막(22B)을 형성한다. 이어서, 제1 도전막, 제2 희생막, 제2 전하차단막(25B)을 형성하는 등의 공정을 진행하여 플로팅 게이트(23B)를 형성한다. 이때, 플로팅 게이트(23B) 형성 등의 공정은 앞서 제1 내지 제3 실시예 중 어느 하나를 적용하여 수행될 수 있다.
이어서, 한 쌍의 제2 트렌치들의 저면에 노출된 제1 희생막을 제거한 후, 제1 트렌치 및 한 쌍의 제2 트렌치들의 내면을 따라 터널절연막(26)을 형성한 후, 터널절연막(26) 상에 채널막(27)을 형성한다. 본 도면에서는 제1 트렌치 및 제2 트렌치의 중심 영역이 완전히 매립되도록 채널막(27)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(27)을 형성하는 것 또한 가능하다. 이러한 경우, 오픈된 중심 영역에는 절연막이 매립된다.
이어서, 채널막(27)이 형성된 결과물 상에 도전막(61) 및 층간절연막(62)을 형성한 후, 이들을 식각하여 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(63)을 형성한 후, 게이트 절연막(63) 상에 채널막(64)을 형성한다. 본 도면에서는 제1 트렌치 및 제2 트렌치의 중심 영역이 완전히 매립되도록 채널막(64)을 형성하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막(64)을 형성하는 것 또한 가능하다. 이러한 경우, 오픈된 중심 영역에는 절연막이 매립된다. 이로써, 제1, 제2 선택 게이트가 형성된다.
이어서, 층간절연막(62), 도전막(61) 및 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(20)을 식각하여 한 쌍의 제2 채널들 사이에 위치되는 슬릿을 형성한다. 이어서, 슬릿 내에 절연막을 매립한다. 이로써, 하나의 스트링의 소스 사이드 워드라인과 드레인 사이드 워드라인을 상호 분리시키게 된다.
이때, 이웃한 스트링들의 제2 채널들 사이에 슬릿을 함께 형성하는 것도 가능하다. 이러한 경우, 이웃한 스트링들의 소스 사이드 워드라인 또는 드레인 사이드 워드라인을 상호 분리시킬 수 있다.
이어서, 제1 선택 게이트의 채널(64)과 연결된 소스 라인(SL) 및 제2 선택 게이트의 채널(64)과 연결된 비트라인(BL)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11, 14, 17: 층간절연막
12: 하부 선택 라인 15: 워드라인
18: 상부 선택 라인 13, 19: 게이트 절연막
16: 전하차단막, 전하트랩막 및 터널절연막
20: 제2 물질막 21: 제1 물질막
22: 제1 전하차단막 23: 제1 도전막
23A: 플로팅 게이트 24: 희생막
25: 제2 전하차단막 26: 터널절연막
27, 29, 30: 절연막 28: 워드라인
50: 기판 51, 56: 층간절연막
52, 55: 도전막 53, 57: 게이트 절연막
54, 58: 채널막 60: 파이프 게이트
61: 도전막 62: 층간절연막
63: 게이트 절연막 64: 채널막
65: 절연막 S: 소스 영역
SL: 소스라인 BL: 비트라인

Claims (15)

  1. 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치에 의해 노출된 복수의 제2 물질막들을 일부 두께 리세스하여 복수의 플로팅 게이트 영역들을 형성하는 단계;
    상기 복수의 플로팅 게이트 영역들이 형성된 상기 제1 트렌치의 내면을 따라 제1 전하차단막을 형성하는 단계;
    상기 제1 전하차단막 상에 제1 도전막을 형성하는 단계;
    상기 제1 트렌치의 상부 영역에 형성된 상기 제1 도전막을 식각하는 단계;
    상기 제1 도전막 식각에 의해 노출된 상기 제1 전하차단막 상에 제2 전하차단막을 형성하는 단계; 및
    상기 제1 도전막을 식각하여 상기 복수의 플로팅 게이트 영역들 각각에 매립된 복수의 플로팅 게이트들을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전막을 형성한 후에, 상기 제1 트렌치 내에 제1 희생막을 형성하는 단계; 및
    상기 제2 전하차단막을 형성한 후에, 상기 제1 희생막을 제거하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1 희생막은,
    상기 제1 희생막의 상부면이 최상부에 위치된 제1 물질막의 상부면보다 높게 위치하도록 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  4. 제2항에 있어서,
    상기 제1 희생막은 유동성 산화막으로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1 물질막과 상기 제2 물질막은 식각 선택비가 큰 물질로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전막은 상기 제1 트렌치의 중심 영역이 오픈되도록 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    상기 제1 트렌치의 상부 영역에 형성된 상기 제1 도전막을 식각하는 단계는,
    에치 백 공정 또는 습식 식각 공정으로 수행되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.

  8. 제1항에 있어서,
    복수의 플로팅 게이트들이 형성된 상기 제1 트렌치의 내벽에 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. 제8항에 있어서,
    상기 채널막을 형성하는 단계 후에,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 상기 제1 트렌치들 사이에 위치된 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 복수의 제1 물질막들을 리세스하는 단계; 및
    상기 제1 물질막들이 리세스된 영역에 제2 도전막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. 제8항에 있어서,
    상기 채널막을 형성하는 단계 후에,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 상기 제1 트렌치들 사이에 위치된 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 복수의 제2 물질막들을 리세스하는 단계; 및
    상기 제2 물질막들이 리세스된 영역에 층간절연막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제1항에 있어서,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 형성하는 단계 전에,
    파이프 게이트를 식각하여 한 쌍의 상기 제1 트렌치들과 연결되는 위치에 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 제2 희생막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제11항에 있어서,
    상기 복수의 플로팅 게이트들을 형성한 후에, 상기 제2 희생막을 제거하는 단계;
    상기 제2 희생막이 제거된 상기 제2 트렌치 및 상기 한 쌍의 제1 트렌치들의 내면을 따라 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 기판 상에 교대로 적층된 복수의 워드라인들 및 복수의 층간절연막들;
    상기 기판으로부터 돌출되어 상기 복수의 워드라인들과 상기 복수의 층간절연막을 관통하는 제1 채널;
    상기 제1 채널과 상기 복수의 층간절연막들 사이에 개재되며, 상기 제1 채널을 둘러싸는 복수의 플로팅 게이트들;
    상기 복수의 워드라인들과 상기 복수의 플로팅 게이트들 사이에 개재된 제1 전하차단막; 및
    상기 복수의 워드라인들 중 최상부에 위치된 워드라인을 둘러싸는 제1 전하차단막 상에 형성된 제2 전하차단막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  14. 제13항에 있어서,
    상기 복수의 워드라인들 하부에 형성된 하부 선택 게이트; 및
    상기 복수의 워드라인들 상부에 형성된 상부 선택 게이트
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  15. 제13항에 있어서,
    상기 복수의 워드라인들 하부에 형성된 파이프 게이트;
    상기 파이프 게이트 내에 매립되며 한 쌍의 상기 제1 채널들과 연결된 제2 채널; 및
    상기 복수의 워드라인들 상부에 형성된 제1 선택 게이트 및 제2 선택 게이트
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
KR1020110081288A 2011-08-16 2011-08-16 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 KR20130019243A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110081288A KR20130019243A (ko) 2011-08-16 2011-08-16 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US13/585,336 US20130043521A1 (en) 2011-08-16 2012-08-14 3-dimensional non-volatile memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110081288A KR20130019243A (ko) 2011-08-16 2011-08-16 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130019243A true KR20130019243A (ko) 2013-02-26

Family

ID=47712028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110081288A KR20130019243A (ko) 2011-08-16 2011-08-16 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20130043521A1 (ko)
KR (1) KR20130019243A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123165A (ko) * 2012-05-02 2013-11-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
KR102066000B1 (ko) 2013-12-11 2020-01-14 삼성전자주식회사 반도체 소자의 제조하는 방법
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
CN106409837B (zh) * 2015-07-27 2020-03-17 旺宏电子股份有限公司 存储器及其制作方法
US10607695B2 (en) 2015-11-24 2020-03-31 Intel Corporation Provision of structural integrity in memory device
US9608202B1 (en) * 2015-11-24 2017-03-28 Intel Corporation Provision of structural integrity in memory device
US10055288B2 (en) * 2016-01-21 2018-08-21 Via Technologies, Inc. Controller device and operation method for non-volatile memory with 3-dimensional architecture
CN112542465B (zh) * 2020-11-17 2024-04-23 长江存储科技有限责任公司 一种三维存储器及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20130043521A1 (en) 2013-02-21

Similar Documents

Publication Publication Date Title
US10367000B2 (en) Semiconductor device and method for manufacturing same
KR101028994B1 (ko) 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
KR101206508B1 (ko) 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US10256251B2 (en) Nonvolatile memory device and method for fabricating the same
KR101075494B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20130019243A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101206157B1 (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8786004B2 (en) 3D stacked array having cut-off gate line and fabrication method thereof
KR101949375B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR20120131688A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20120066331A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102619875B1 (ko) 유전체 층을 포함하는 반도체 소자
JP2014011389A (ja) 半導体装置の製造方法及び半導体装置
KR20130045041A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120131653A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140078233A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130072076A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US11404429B2 (en) Three-dimensional semiconductor memory devices
KR101942421B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR101105432B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20110107985A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20140030483A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130015694A (ko) 3차원 구조의 비휘발성 메모리 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid