TWI743566B - 半導體裝置 - Google Patents

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Abstract

本發明欲達到節省具有FINFET的半導體裝置的面積之目的。為了達到上述目的，分別將n通道型的FINFET（NFT）與p通道型的FINFET（PFT）的汲極區域Dp、Dn，藉由2條局部內接線LIC2，從閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2，拉出到其旁邊的Y柵極YG3。然後，該等局部內接線LIC2之間，以在Y柵極YG3中朝X方向延伸的局部內接線LIC1連接。若根據該等單元布局，因為局部內接線LIC1的配置，柵極的數目會增加1個，惟可使X方向的長度縮短。結果，便可確保局部內接線LIC1、LIC2之間的空間，並達到使單位單元的單元面積縮小化之目的。

Description

半導體裝置
本發明係關於一種半導體裝置，特別是關於一種適用於具有FINFET的半導體裝置的有效技術。
近年來，在使用矽的LSI（Large Scale Integration，大型積體電路）中，作為其構成要件的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）的尺寸，特別是閘極電極的閘極長度一昧地縮小。該MISFET的縮小化，雖以依照尺度規則的形式發展，惟隨著裝置的每一世代的發展會遇到各種的問題，欲抑制MISFET的短通道效應並同時確保高電流驅動力變得困難。因此，針對取代以往的平面型（planer type）MISFET的新穎構造裝置的研究開發正熱烈地進行。
FINFET，係上述的新穎構造裝置的其中1種，其係具有與平面型MISFET不同的3維構造的MISFET。
例如，下述專利文獻1揭示了用FINFET構成的電路元件的平面布局。 [先前技術文獻] [專利文獻]
[專利文獻1] 美國專利申請公開第2014／0054722號
[發明所欲解決的問題]
本發明人，從事具有FINFET的半導體裝置的研究開發，針對如何提高其特性，致力研究檢討。在其過程中，發現具有FINFET的半導體裝置的構造仍有更進一步改善的餘地。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單說明在本案所揭示的實施態樣之中的代表性態樣的概要內容，則如以下所述。
本案所揭示之其中一個實施態樣的半導體裝置包含：長方體狀的第1凸片部，其沿第1方向延伸；長方體狀的第2凸片部，其與第1凸片部隔著間隔配置，並沿第1方向延伸；以及閘極電極，其隔著閘極絶緣膜配置在第1凸片部與第2凸片部上，並在與第1方向交叉的第2方向上延伸。然後，更包含第1局部配線，其連接形成於第1凸片部中的第1汲極區域與形成於第2凸片部中的第2汲極區域。該第1局部配線，係由埋入覆蓋閘極電極的層間絶緣膜之中的導電性膜所構成。 [發明的功效]
若根據以下本案所揭示之代表性實施態樣的半導體裝置，便可使其特性提高。另外，可達到節省半導體裝置的面積之目的。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行說明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、應用實施例、詳細說明、補充說明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値等（包含個數、數値、數量、範圍等）也是同樣。
以下，根據圖式詳細說明實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同功能的構件會附上相同或相關的符號，其重複說明省略。另外，當存在複數個類似的構件（部位）時，有時會對總稱的符號追加記號以表示個別或特定的部位。另外，在以下的實施態樣中，除了特別有其必要的情況以外，同一或相同部分的說明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
另外，在剖面圖以及俯視圖中，各部位的大小並未與實際裝置對應，為了使圖式更容易理解，有時會將特定的部位顯示成相對較大。另外，即使是在俯視圖與剖面圖互相對應的情況下，有時仍會在圖式中改變各部位的大小。
（實施態樣1） 以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行說明。本實施態樣的半導體裝置，具有FINFET作為半導體元件。圖1，係以示意方式表示本實施態樣的半導體裝置的構造的立體圖。圖2，係表示本實施態樣的半導體裝置的構造的俯視圖。圖3，係表示本實施態樣的半導體裝置的構造的剖面圖。圖3的剖面圖，例如，與圖2的俯視圖的A－A剖面部位對應。圖4，係表示本實施態樣的半導體裝置的構造的電路圖。
針對本實施態樣的半導體裝置的特徴性構造，一邊參照圖1一邊進行說明。
本實施態樣的半導體裝置，如圖1所示的，具有FINFET，其形成於凸片部F的主表面，該凸片部F形成於半導體基板（S）的上部。在此，形成了n通道型的FINFET（NFT）與p通道型的FINFET（PFT），該等FINFET（NFT、PFT）構成反相器（INV1）。
n通道型的FINFET（NFT），具有在長方體狀的凸片部F上隔著閘極絶緣膜（在圖1中省略圖式）配置的閘極電極Gn，以及形成於該閘極電極Gn的兩側的凸片部F中的源極區域（源極擴散層）Sn以及汲極區域（汲極擴散層）Dn。另外，p通道型的FINFET（PFT），具有在長方體狀的凸片部F上隔著閘極絶緣膜（在圖1中省略圖式）配置的閘極電極Gp，以及形成於該閘極電極Gp的兩側的凸片部F中的源極區域（源極擴散層）Sp以及汲極區域（汲極擴散層）Dp。閘極電極Gp以及閘極電極Gn構成閘極電極（GE）。換言之，線狀的閘極電極GE的一半為閘極電極Gp，剩下的另一半為閘極電極Gn。該閘極電極GE的中央部位，亦即，閘極電極Gp與閘極電極Gn的連接部位與反相器INV1的輸入部（IN）連接。
在此，在本實施態樣中，p通道型的FINFET（PFT）的汲極區域Dp，與n通道型的FINFET（NFT）的汲極區域Dn，利用局部內接線LIC連接（參照圖1）。在本說明書中，局部內接線（局部配線、LIC1、LIC2），係指形成於後述的層間絶緣膜IL1中的配線。更具體而言，係由埋入後述的層間絶緣膜IL1中的溝槽（C1、C2）內的導電性膜所構成的配線。在此所謂的層間絶緣膜IL1，係覆蓋閘極電極GE的多層絶緣膜。另外，局部內接線（局部配線、LIC1、LIC2），位於比第1層的配線M1更下層。
連接上述汲極區域Dp與汲極區域Dn之間的局部內接線LIC，成為後述的反相器（INV1）的輸出部（OUT）。換言之，該局部內接線LIC，與後述的反相器（INV1）的輸出部（OUT）連接。另外，該局部內接線LIC，如後所述的以橫跨PN界線（參照圖7）的方式配置。另外，在該局部內接線LIC的下部，配置了虛擬閘極DG。換言之，在虛擬閘極DG上配置了局部內接線LIC。
另外，p通道型的FINFET（PFT）的源極區域Sp，透過局部內接線LIC與電源電位VDD連接。另外，n通道型的FINFET（NFT）的源極區域Sn，透過局部內接線LIC與接地電位（基準電位）VSS連接。另外，在與電源電位VDD或接地電位VSS連接的局部內接線LIC的外側（圖1中的左側）配置了虛擬閘極DG。
像這樣，若根據本實施態樣的半導體裝置，由於汲極區域Dp、Dn之間利用大略コ字狀（大略U字狀）的局部內接線LIC連接，故可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。詳細容後敘述。
接著，一邊參照圖2～圖4，一邊更進一步詳細說明本實施態樣的半導體裝置的構造。
在圖2的俯視圖中，除了構成反相器INV1的p通道型的FINFET（PFT）與n通道型的FINFET（NFT）之外，更顯示出構成反相器INV2的FINFET（PFT、NFT）。亦即，如圖4所示的，在反相器INV1的後段，連接了反相器INV2。反相器INV1，具有在電源電位VDD與接地電位VSS之間串聯連接的p通道型的FINFET（PFT）與n通道型的FINFET（NFT），該等構件的連接部位成為輸出部（OUT），該等構件的閘極電極與輸入部（IN）連接。後段的反相器INV2也具有同樣的構造，反相器INV1的輸出部（OUT），與反相器INV2的輸入部連接。
在本實施態樣中，係將反相器INV1與反相器INV2的形成區域視為單位單元。圖3的剖面圖，係顯示出構成反相器INV1的p通道型的FINFET（PFT）與n通道型的FINFET（NFT）的剖面，惟構成反相器INV2的FINFET（PFT、NFT）也具有同樣的構造。
首先，一邊參照圖2，一邊針對本實施態樣的半導體裝置的各構成部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖2所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖2中，2行×2列的4條凸片部F，在X方向、Y方向上隔著一定的間隔（間距）配置。圖2所示之左側的2條凸片部F，係構成反相器INV1的凸片部F。另外，右側的2條凸片部F，係構成反相器INV2的凸片部F（參照圖5、圖7）。
如圖2所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦為具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖2中，共7條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置（參照圖9）。像這樣，藉由在閘極電極GE之間配置虛擬閘極DG，便可確保圖案的規則性，並減少製造上的差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖2中，Y柵極YG1～YG6，從左邊開始依序配置。
在與凸片部F交叉的方向上延伸的閘極電極GE（Gn、Gp）之中，左側的閘極電極GE（Gn、Gp），係構成反相器INV1的閘極電極GE，右側的閘極電極GE（Gn、Gp），係構成反相器INV2的閘極電極GE。另外，如後所述的，閘極電極GE，係由整體在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入p型雜質，故在該區域中，顯示成閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入n型雜質，故在該區域中，顯示成閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，便為0.09×6＝0.54μm。在此，當X方向的長度為0.77μm時，圖2所示之單位單元的單元面積便為0.4158μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖3）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖2所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或是在Y方向上具有長邊的矩形形狀。在此，在X方向上具有長邊的矩形形狀者（部位、處所）以“LIC1”表示，在Y方向上具有長邊的矩形形狀者（部位、處所）以“LIC2”表示。如後所述的，局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽（C1、C2）埋入導電性膜所形成。在形成該溝槽時，係將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成反相器INV1的p通道型的FINFET（PFT）與n通道型的FINFET（NFT）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接。
p通道型的FINFET（PFT）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT）所連接之局部內接線LIC1連接。像這樣，在圖2中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，亦可用3條局部內接線（LIC1、LIC2）連接汲極區域（Dp、Dn）之間。亦即，亦可利用各自在Y方向上延伸的局部內接線LIC2直接連接各汲極區域（Dp、Dn），其間利用輸出部（OUT）所連接之局部內接線LIC1連接。
另外，如圖2所示的，構成反相器INV1的p通道型的FINFET（PFT）的源極區域Sp，與局部內接線LIC1連接。該局部內接線LIC1，透過後述的介層V0與施加電源電位（VDD）的配線M1（VDD）連接。另外，n通道型的FINFET（NFT）的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過後述的介層V0與接地電位（VSS）所連接之配線M1（VSS）連接（亦參照圖3）。
另外，如圖2所示的，在閘極電極Gp與Gn的界線上，配置了局部內接線LIC2。該局部內接線LIC2，透過後述的介層V0與成為輸入部（IN）的配線M1（IN）連接（亦參照圖3）。
另外，在圖2所示之單位單元的右側的區域中，配置了構成反相器INV2的FINFET（PFT、NFT）。該反相器INV2，由於具有與反相器INV1同樣的構造，故使用了具有與上述反相器INV1所連接之局部內接線（LIC1、LIC2）同樣形狀的局部內接線（LIC1、LIC2）。如前所述的，反相器INV1的輸出部，與反相器INV2的輸入部連接，其間透過介層V0利用配線M1連接。
另外，在配線M1之中，上述配線M1（VDD），在p通道型的FINFET（PFT）的形成區域側的端部（圖2中上側），朝Y方向延伸，上述配線M1（VSS），在n通道型的FINFET（PFT）的形成區域側的端部（圖2中下側），朝Y方向延伸。另外，在本實施態樣中，係以反相器INV2作為後段的電路為例進行說明，惟亦可連接其他的邏輯電路。
[製作方法說明] 接著，一邊參照圖5～圖20，一邊說明本實施態樣的半導體裝置的製造方法，使該半導體裝置的構造更明確。圖5～圖20，係表示本實施態樣的半導體裝置的製造步驟的剖面圖或俯視圖。另外，在俯視圖中，虛線所包圍的矩形區域，表示單位單元的形成區域。另外，以下所示之步驟，為本實施態樣的半導體裝置的製造步驟的一例，亦可利用其他的製造步驟形成本實施態樣的半導體裝置。
如圖5以及圖6所示的，準備半導體基板S，形成凸片部（凸部）F。半導體基板S，例如，為矽基板。例如，在半導體基板S上，形成光阻膜（圖中未顯示），並進行曝光，藉此形成由複數條線狀（在Y方向上具有長邊的矩形形狀）的光阻膜所構成的圖案。接著，以該光阻膜為遮罩，對半導體基板S進行蝕刻，藉此形成複數個凸片部（凸部）。複數個凸片部F，為具有一定寬度的線狀，且隔著一定的間隔（間距）配置成2行×2列。該凸片部F之間，形成溝槽（凹部）。像這樣，以利用曝光、顯影加工成所期望之形狀的光阻膜或是硬遮罩膜等作為遮罩，進行蝕刻，藉此將下層的材料加工成所期望的形狀，此稱為形成圖案（patterning）。
接著，如圖7以及圖8所示的，利用絶緣膜填埋位於該凸片部F之間的溝槽（凹部）的下方，藉此形成元件分離膜ISO。例如，在半導體基板S上利用CVD（Chemical Vapor Deposition，化學氣相沉積）法等堆積氧化矽膜作為絶緣膜，並進行深蝕刻，藉此形成元件分離膜ISO。
接著，在半導體基板S的p通道型的FINFET（PFT）的形成區域，形成n型井NW，並在半導體基板S的n通道型的FINFET（NFT）的形成區域，形成p型井PW。
以光阻膜覆蓋半導體基板S的n通道型的FINFET（NFT）的形成區域，並對p通道型的FINFET（PFT）的形成區域（例如圖7中的上半部的區域），注入n型雜質離子，藉此形成n型井NW。接著，將上述光阻膜除去，以光阻膜覆蓋半導體基板S的p通道型的FINFET（PFT）的形成區域，並對n通道型的FINFET（NFT）的形成區域（例如圖2中的下半部的區域），注入p型雜質離子，藉此形成p型井PW。
接著，如圖9以及圖10所示的，形成閘極電極GE以及虛擬閘極DG。首先，在凸片部F的表面上，形成閘極絶緣膜GI。例如，利用氧化法在凸片部F的表面上形成氧化矽膜。然後，在該氧化矽膜上，利用CVD法堆積高介電常數膜。像這樣，便可形成由氧化矽膜與高介電常數膜的堆疊膜所構成的閘極絶緣膜GI。接著，在凸片部F上，隔著閘極絶緣膜GI形成閘極電極GE。若用另外一種說法，則係以跨越複數個凸片部F的方式形成閘極電極GE。另外，在元件分離膜ISO上，形成虛擬閘極DG。
例如，在閘極絶緣膜GI以及元件分離膜ISO上，用CVD法等形成聚矽膜作為閘極電極材料。接著，用CMP（Chemical Mechanical Polishing，化學機械研磨）法等使聚矽膜的表面平坦化。接著，使聚矽膜形成圖案，藉此形成閘極電極GE以及虛擬閘極DG。在此，在單位單元的形成區域中，共7條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、柵極）配置。在形成該圖案時，亦可將閘極電極GE的兩側所露出的閘極絶緣膜GI除去。
接著，對位於p通道型的FINFET（PFT）的形成區域（例如圖2中的上半部的區域）的閘極電極GE以及虛擬閘極DG，注入p型雜質離子。藉此，形成p型的閘極電極Gp。接著，對位於n通道型的FINFET（NFT）的形成區域（例如圖2中的下半部的區域）的閘極電極GE以及虛擬閘極DG，注入n型雜質離子。藉此，形成n型的閘極電極Gn。另外，由於雜質離子也會注入到虛擬閘極DG中，故會形成p型的虛擬閘極DGp以及n型的虛擬閘極DGn。另外，閘極電極的構造，亦可採用所謂的“多金屬構造”。此時，亦可使在p通道型的FINFET（PFT）的形成區域以及n通道型的FINFET（NFT）的形成區域的各區域中所使用的金屬材料為不同的材料。
接著，如圖11以及圖12所示的，形成層間絶緣膜IL1，並形成溝槽C1。例如，在半導體基板S上，利用CVD法等堆積氧化矽膜，並用CMP法等使其表面平坦化，藉此形成覆蓋閘極電極GE以及虛擬閘極DG的層間絶緣膜IL1。接著，在層間絶緣膜IL1上，形成於局部內接線LIC1的形成區域具有開口部的光阻膜，以該光阻膜為遮罩，蝕刻層間絶緣膜IL1，形成溝槽（局部內接線溝槽）C1。
接著，如圖13以及圖14所示的，在層間絶緣膜IL1中，形成溝槽C2。例如，在層間絶緣膜IL1上，形成於局部內接線LIC2的形成區域具有開口部的光阻膜，以該光阻膜為遮罩，蝕刻層間絶緣膜IL1，形成溝槽（局部內接線溝槽）C2。
另外，亦可對光阻膜，對局部內接線LIC1的形成區域進行曝光，然後，在對局部內接線LIC2的形成區域進行過曝光之後，進行顯影，形成於局部內接線LIC1的形成區域以及局部內接線LIC2的形成區域具有開口部的光阻膜。此時，便能夠以該光阻膜為遮罩，利用一次的蝕刻，形成溝槽C1以及溝槽C2。
像這樣，在對該光阻膜進行加工（曝光）時，使對應溝槽C1的在X方向上具有長邊的矩形形狀的圖案與對應溝槽C2的在Y方向上具有長邊的矩形形狀的圖案個別地曝光（轉印），藉此即使是細微的圖案也能夠以良好的精度進行曝光。
接著，如圖15以及圖16所示的，用導電性膜填埋形成於層間絶緣膜IL1中的溝槽C1以及溝槽C2，藉此形成局部內接線LIC1、LIC2。例如，在包含溝槽C1、C2在內的層間絶緣膜IL1上，利用濺鍍法等堆積導電性膜。接著，利用深蝕刻法或CMP法等除去溝槽C1、C2的外部的導電性膜。
藉由該局部內接線LIC1、LIC2，汲極區域（Dp、Dn）之間電連接。另外，連接汲極區域（Dp、Dn）之間的局部內接線LIC1以及LIC2，係由一體形成的導電性膜所構成。連接該汲極區域（Dp、Dn）之間的局部內接線LIC1、LIC2，形成於虛擬閘極DG上。換言之，在連接汲極區域（Dp、Dn）之間的局部內接線LIC1、LIC2之中，在Y方向上延伸的2條局部內接線LIC2，各自橫跨虛擬閘極DG，而分別與局部內接線LIC1連接（參照圖15、圖16）。另外，該局部內接線LIC1，配置成在X方向上延伸，並橫跨p型井PW與n型井NW的界線（參照圖7）的上方。
像這樣，將汲極區域（Dp、Dn），分別藉由2條局部內接線LIC2，從閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2，拉出到其旁邊的Y柵極YG3，並將該等局部內接線LIC2之間，以在Y柵極YG3中朝X方向延伸的局部內接線LIC1連接。像這樣，藉由將汲極區域（Dp、Dn）之間，以局部內接線連接，並拉出到閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2的旁邊的Y柵極YG3，可使單位單元面積縮小。
另外，在此，係將各汲極區域（Dp、Dn）以各自在X方向上延伸的局部內接線LIC1連接，惟亦可省略該局部內接線LIC1，而將各汲極區域（Dp、Dn）利用各自在Y方向上延伸的局部內接線LIC2直接連接。
另外，局部內接線LIC1，形成於源極區域Sp以及Sn上，另外，局部內接線LIC2，亦形成於閘極電極GE（閘極電極Gp與Gn的界線）上。
接著，如圖17以及圖18所示的，形成層間絶緣膜IL2，並在層間絶緣膜IL2中形成介層（連接部）V0。例如，在半導體基板S上，利用CVD法等堆積氧化矽膜，並用CMP法等使其表面平坦化，藉此在局部內接線LIC1、LIC2上形成層間絶緣膜IL2。接著，蝕刻局部內接線LIC1、LIC2上的層間絶緣膜IL2，藉此形成介層用的孔部。接著，用導電性膜填埋形成於層間絶緣膜IL2中的介層用孔部以形成介層V0。例如，在包含介層用孔部在內的層間絶緣膜IL2上，利用濺鍍法等堆積導電性膜。接著，利用深蝕刻法或CMP法等除去介層用孔部的外部的導電性膜。
接著，如圖19以及圖20所示的，在層間絶緣膜IL2上，形成配線M1。例如，在層間絶緣膜IL2上，利用濺鍍法等堆積導電性膜，以形成圖案，藉此形成配線M1。之後，亦可重複層間絶緣膜、連接部（栓塞）以及配線的形成步驟，藉此形成多層配線。配線，可藉由使導電性膜形成圖案而形成，另外，亦可用所謂的金屬鑲嵌法形成。金屬鑲嵌法，係在絶緣膜中形成配線溝槽，並在該配線溝槽中填埋導電性膜，藉此形成配線。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。
像這樣，若根據本實施態樣的半導體裝置的單元布局，便可達到使形成面積（單元面積）縮小化之目的。尤其，具有FINFET的半導體裝置的設計規則的布局限制很嚴格，為了實現小面積的標準單元，像本實施態樣這樣的布局拓撲的設置是必須的。以下，一邊參照比較例1～3，一邊針對本實施態樣的半導體裝置的單元布局的有效性進行說明。圖21～圖23，係分別表示比較例1～3的半導體裝置的構造的俯視圖。在圖21～圖23中，與圖2等對應的部位會附上相同的符號，並省略其詳細的說明。
在圖21所示之比較例1的單元布局中，汲極區域（Dp、Dn）之間以配線M1連接。另外，在源極區域Sp以及Sn上亦形成配線M1，在閘極電極GE上亦形成配線M1（IN）。然後，前段的反相器（圖21的左側的反相器）的輸出部與後段的反相器（圖21的右側的反相器）的輸入部，透過配線M2（OUT）以及介層V1連接。在該等布局的情況下，Y方向間隔，根據配線的最小間距決定，而為0.064。另外，單位單元的Y方向的長度，為0.064×10＝0.64μm，X方向的長度，為1μm，圖21所示之單位單元的單元面積，為0.64μm2 。
因此，像圖22所示之比較例2那樣，藉由在Y柵極YG1、YG2、YG4以及YG5設置局部內接線LIC1、LIC2，使Y方向的長度縮短的布局，為吾人所考慮。在該等布局的情況下，Y方向間隔為0.09，單位單元的Y方向的長度，為0.09×5＝0.45μm，X方向的長度，為1μm，圖22所示之單位單元的單元面積，為0.45μm2 。
然後，再者，當考慮像圖23所示之比較例3那樣，使X方向的長度縮短為0.77μm的布局時，雖可達到使單位單元的單元面積縮小化之目的，然而局部內接線LIC1、LIC2之間的距離會變小，甚至該等部位之間會連接（參照圖23中的箭號部位）。
相對於此，在本實施態樣中，如參照圖2所說明的，將汲極區域（Dp、Dn），分別利用2條局部內接線LIC2，從閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2，拉出到其旁邊的Y柵極YG3。然後，將該等局部內接線LIC2之間，以在Y柵極YG3中朝X方向延伸的局部內接線LIC1連接，故雖然柵極的數目會增加1個，然而卻可使X方向的長度縮短，例如為0.77μm。
結果，便可確保局部內接線LIC1、LIC2之間的空間，並達到使單位單元的單元面積縮小化之目的。具體而言，比起比較例1的單元面積（0.64μm2 ）或比較例2的單元面積（0.45μm2 ）而言，可使單元面積（0.4158μm2 ）縮小。換言之，可達到比較例1的單元面積（0.64μm2 ）的35％左右或是比較例2的單元面積（0.45μm2 ）的7.5％左右的單元面積縮小化之目的。
像這樣，若根據本實施態樣的半導體裝置的單元布局，便可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件高積體化之目的。
（實施態樣2） 在實施態樣1中，係將凸片部F配置成僅與閘極電極GE交叉，惟亦可使凸片部F延伸到位於閘極電極GE的兩側的虛擬閘極DG的各自的下部。
圖24，係表示本實施態樣的半導體裝置的構造的俯視圖。圖25，係表示本實施態樣的半導體裝置的構造的剖面圖。圖25的剖面圖，例如，與圖24的俯視圖的A－A剖面部位對應。另外，表示本實施態樣的半導體裝置的構造的電路圖，與實施態樣1（圖4）的情況相同。
由於本實施態樣的半導體裝置，除了凸片部F的構造以外，其他部分與實施態樣1的半導體裝置均相同，故針對凸片部F的構造以外的部分其詳細說明省略。圖26，係表示凸片部F、閘極電極GE以及虛擬閘極DG的位置關係的俯視圖。
本實施態樣的半導體裝置，與實施態樣1同樣，具有形成於凸片部F的主表面上的FINFET。在此，形成了n通道型的FINFET（NFT）與p通道型的FINFET（PFT），該等FINFET（NFT、PFT），構成反相器INV1（參照圖24、圖4）。
如圖24以及圖26所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖24以及圖26中，2行×2列的4條凸片部F，隔著一定的間隔（間距）配置。圖2所示之左側的2條凸片部F，係構成反相器INV1的凸片部F。另外，右側的2條凸片部F，係構成反相器INV2的凸片部F。然後，在本實施態樣中，凸片部F延伸到虛擬閘極DG的下方。另外，雖係在凸片部F上，隔著閘極絶緣膜GI配置虛擬閘極DG，惟由於在虛擬閘極DG的一側（圖26中的右側）不存在凸片部F，故不會形成導通狀態，在電路運作上不會有問題。
如圖24以及圖26所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外亦設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦為具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖24以及圖26中，共7條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔）配置。在與凸片部F交叉的方向上延伸的閘極電極GE之中，左側的閘極電極GE，係構成反相器INV1的閘極電極GE，右側的閘極電極GE，係構成反相器INV2的閘極電極GE。另外，與實施態樣1的情況相同，閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔，成為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×6＝0.54μm。在此，當X方向的長度為0.77μm時，圖24所示之單位單元的單元面積，與實施態樣1的情況相同，為0.4158μm2 。
然後，與實施態樣1同樣，在上述閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp，在閘極電極GE（Gp）、源極區域Sp以及汲極區域Dp上，配置了局部內接線（LIC1、LIC2）。局部內接線（LIC1、LIC2）的形狀（布局），與實施態樣1（圖2）的情況相同。
像這樣，在本實施態樣中，亦與實施態樣1（圖2）的情況相同，將汲極區域（Dp、Dn），分別藉由2條局部內接線LIC2，從閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2，拉出到其旁邊的Y柵極YG3。然後，將該等局部內接線LIC2之間，以在Y柵極YG3中朝X方向延伸的局部內接線LIC1連接（參照圖24、圖25）。藉此，若根據本實施態樣的單元布局，雖然比起比較例2（圖22）的情況而言，柵極的數目增加1個，惟可使X方向的長度縮短，例如為0.77μm。結果，便可確保局部內接線LIC1、LIC2之間的空間，並達到使單位單元的單元面積縮小化之目的。
像這樣，若根據本實施態樣的半導體裝置的單元布局，便可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件高積體化之目的。
再者，使凸片部F在Y方向上延伸得較長，以利用應變效應使載子的移動度提高。而且，藉此，可使導通電流變大。像這樣，使凸片部F在Y方向上延伸得較長，便可使FINFET的特性提高。為了得到該等應變效應，亦可在源極區域或汲極區域上，形成與Si的晶格常數不同的膜層（例如SiGe層）等。在該等情況下也是同樣，藉由使凸片部F在Y方向上延伸得較長，應變不會緩和，而可使載子的移動度提高。
另外，本實施態樣的半導體裝置，可用與實施態樣1同樣的步驟形成。
（實施態樣3） 在實施態樣1中，係將凸片部F配置成僅與閘極電極GE交叉，惟亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續（參照圖28）。此時，凸片部F，通過位在閘極電極GE的兩側的虛擬閘極DG的各自的下部而延伸到相鄰的Y柵極。
圖27，係表示本實施態樣的半導體裝置的構造的俯視圖。圖28，係表示凸片部F、閘極電極GE以及虛擬閘極DG的位置關係的俯視圖。圖29～圖31，係表示本實施態樣的半導體裝置的構造的剖面圖。圖29的剖面圖，例如，與圖27的俯視圖的A－A剖面部位對應。另外，圖30的剖面圖，例如，與圖27的俯視圖的A－B剖面部位對應，圖31的剖面圖，例如，與圖27的俯視圖的A－C剖面部位對應。圖32，係表示本實施態樣的半導體裝置的構造的電路圖。另外，由於本實施態樣的半導體裝置，除了凸片部F的構造以外，其他部分與實施態樣1的半導體裝置均相同，故針對凸片部F的構造以外的部分其詳細說明省略。
本實施態樣的半導體裝置，與實施態樣1同樣，具有形成於凸片部F的主表面上的FINFET。在此，在單位單元的形成區域的左半部的區域形成n通道型的FINFET（NFT）與p通道型的FINFET（PFT），該等FINFET（NFT、PFT），構成反相器INV1（參照圖27、圖32）。另外，單位單元的形成區域的右半部的區域的FINFET（NFT、PFT），構成反相器INV2。
如圖27以及圖28所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖27以及圖28中，2條凸片部F，隔著一定的間隔（間距）平行配置。在圖27所示之2條凸片部F之中，位於左半部的區域的凸片部F，構成反相器INV1。另外，在圖27所示之2條凸片部F之中，位於右半部的區域的凸片部F，構成反相器INV2。然後，在本實施態樣中，凸片部F在單位單元的形成區域中，在Y方向上，從一端延伸到另一端（參照圖28）。換言之，凸片部F以通過形成於單位單元區域的共7條的閘極電極GE以及虛擬閘極DG的下方的方式形成。
如圖27以及圖28所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。另外，在閘極電極GE的兩側，配置了虛擬閘極DG。然而，在圖27中，虛擬閘極DG在p通道型的FINFET（PFT）的形成區域與n通道型的FINFET（NFT）的形成區域之間被分割。換言之，在圖27的單位單元的上半部的區域與下半部的區域中個別地形成了虛擬閘極DG。另外，亦可將同列的虛擬閘極DG連接。
在圖27以及圖28中，共7列的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔）配置（參照圖28）。在與凸片部F交叉的方向上延伸的閘極電極GE之中，左側的閘極電極GE，係構成反相器INV1的閘極電極GE，右側的閘極電極GE，係構成反相器INV2的閘極電極GE。
另外，雖與實施態樣1的情況相同，閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔，成為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×6＝0.54μm。在此，當X方向的長度為0.77μm時，圖24所示之單位單元的單元面積，與實施態樣1的情況同樣，為0.4158μm2 。
然後，與實施態樣1同樣，在上述閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp，在閘極電極GE（Gp）、源極區域Sp以及汲極區域Dp上，配置了局部內接線（LIC1、LIC2）。局部內接線（LIC1、LIC2）的形狀（布局），與實施態樣1（圖2）的情況相同。
在此，在構成反相器INV1的閘極電極GE與構成反相器INV2的閘極電極GE之間，配置了2條虛擬閘極DG。其中，就反相器INV1側的虛擬閘極DG而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。
另外，在2條虛擬閘極DG之中，就反相器INV2側的虛擬閘極DG而言，由於局部內接線LIC22使電位固定，故不會形成導通狀態（亦參照圖32）。
亦即，藉由反相器INV2側的虛擬閘極DG與其兩側的凸片部F中的雜質區域構成擬似電晶體（虛擬電晶體）。在該擬似電晶體之中，形成於圖27的單位單元的上半部的區域的擬似電晶體，為p通道型（DPT）。因此，電源電位（VDD）所連接之局部內接線LIC1與虛擬閘極DG之間被局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在電源電位（VDD）（亦參照圖30）。另外，形成於圖27的單位單元的下半部的區域的擬似電晶體，為n通道型（DNT）。因此，接地電位（VSS）所連接之局部內接線LIC1與虛擬閘極DG之間被局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在接地電位（VSS）（亦參照圖31）。藉此，該等擬似電晶體，不會形成導通狀態，可避免對電路運作造成影響。
換言之，構成反相器INV2的p通道型的FINFET（PFT）的源極區域（Sp），以及與該源極區域（Sp）接觸的虛擬閘極DG之間，被局部內接線LIC22連接。另外，構成反相器INV2的n通道型的FINFET（NFT）的源極區域（Sp），以及與該源極區域（Sp）接觸的虛擬閘極DG之間，被局部內接線LIC22連接。藉此，在虛擬閘極DG的下方不會形成通道，可避免對電路運作造成影響。
如圖32所示的，在本實施態樣的半導體裝置中，亦在反相器INV1的後段，連接了反相器INV2。反相器INV1，具有在電源電位VDD與接地電位VSS之間串聯連接的p通道型的FINFET（PFT）與n通道型的FINFET（NFT），該等構件的連接部為輸出部（OUT），該等構件的閘極電極與輸入部（IN）連接。後段的反相器INV2也具有同樣的構造，反相器INV1的輸出部（OUT），與反相器INV2的輸入部連接。然後，本實施態樣，在電源電位VDD與接地電位VSS之間，前述的p通道型的擬似電晶體DPT以及n通道型的擬似電晶體DNT串聯連接，該等構件的連接部，與反相器INV1的輸出部（OUT）以及反相器INV2的輸入部連接。然而，由於如前所述的，p通道型的擬似電晶體DPT的閘極電極與電源電位VDD連接，n通道型的擬似電晶體DNT的閘極電極與接地電位VSS連接，故該等擬似電晶體不會形成導通狀態。因此，擬似電晶體不會對電路運作造成阻礙。
像這樣，在本實施態樣中，亦與實施態樣1（圖2）的情況相同，將汲極區域（Dp、Dn），分別藉由2條局部內接線LIC2，從閘極電極GE與其旁邊的虛擬閘極DG之間的Y柵極YG2，拉出到其旁邊的Y柵極YG3。然後，該等局部內接線LIC2之間，以在Y柵極YG3中朝X方向延伸的局部內接線LIC1連接（參照圖27、圖29）。藉此，若根據本實施態樣的單元布局，雖然比起比較例2（圖22）的情況而言，柵極的數目增加1個，然而可使X方向的長度縮短，例如為0.77μm。結果，便可確保局部內接線LIC1、LIC2之間的空間，並達到使單位單元的單元面積縮小化之目的。
像這樣，若根據本實施態樣的半導體裝置的單元布局，便可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件高積體化之目的。
再者，使凸片部F在Y方向上延伸得較長，以利用應變效應使載子的移動度提高。而且，藉此，可使導通電流變大。像這樣，使凸片部F在Y方向上延伸得較長，便可使FINFET的特性提高。為了得到該等應變效應，亦可在源極區域或汲極區域上，形成與Si的晶格常數不同的膜層（例如SiGe層）等。在該等情況下也是同樣，藉由使凸片部F在Y方向上延伸得較長，應變不會緩和，而可使載子的移動度提高。
另外，本實施態樣的半導體裝置，可用與實施態樣1同樣的步驟形成。
（實施態樣4） 以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行說明。本實施態樣的半導體裝置，具有FINFET作為半導體元件。圖33，係表示本實施態樣的半導體裝置的構造的俯視圖。圖34，係表示本實施態樣的半導體裝置的構造的剖面圖。圖34的剖面圖，例如，與圖33的俯視圖的A－A剖面部位對應。圖35，係表示本實施態樣的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。圖36，係表示本實施態樣的半導體裝置的構造的電路圖。
在圖33的俯視圖中，顯示出構成2個反相器的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）。亦即，顯示出構成圖36所示之前段的反相器INV1與後段的反相器INV2的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）。在此，將反相器INV1與反相器INV2的形成區域視為單位單元。
在本實施態樣的單位單元的左側的區域中，配置了構成反相器INV1的FINFET（PFT1、NFT1），在單位單元的中央的區域中，配置了構成反相器INV2的FINFET（PFT2、NFT2）。然後，構成反相器INV2的FINFET（PFT2、NFT2）的構造，與實施態樣1相同，惟構成反相器INV1的FINFET（PFT1、NFT1）的構造，與實施態樣1不同。具體而言，構成反相器INV2的2個FINFET（PFT2、NFT2），係利用在實施態樣1所說明之大略コ字狀（大略U字狀）的局部內接線（LIC1、LIC2）連接，惟構成反相器INV1的2個FINFET（PFT1、NFT1），則係利用配線M1連接。
像這樣，若根據本實施態樣的半導體裝置，由於構成反相器INV2的2個FINFET（PFT2、NFT2）被大略コ字狀（大略U字狀）的局部內接線LIC所連接，故如在實施態樣1所詳細說明的，可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，若根據本實施態樣的半導體裝置，由於利用與局部內接線LIC不同的配線層（在此為配線M1該層）連接構成反相器INV1的2個FINFET（PFT1、NFT1），故可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
圖36所示之前段的反相器INV1，具有在電源電位VDD與接地電位VSS之間串聯連接的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）。該p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1），在圖33中，配置在圖中左側（單位單元的左側的區域）。然後，該等構件（PFT1、NFT1）的閘極電極（GE）與輸入部（IN1）連接，該等構件（PFT1、NFT1）的連接部成為輸出部（OUT1）。
圖36所示之後段的反相器INV2，具有在電源電位VDD與接地電位VSS之間串聯連接的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）。該p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2），在圖33中，配置在圖中的中央（單位單元的中央區域）。然後，該等構件（PFT2、NFT2）的閘極電極與輸入部（IN2）連接，該等構件（PFT2、NFT2）的連接部成為輸出部（OUT2）。上述輸入部（IN2），與前段的反相器INV1的輸出部（OUT1）連接。
一邊參照圖33，一邊針對本實施態樣的半導體裝置的各構成部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖33所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖33中，2條凸片部F，在X方向上隔著一定的間隔（間距）配置（參照圖35）。
如圖33所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦為具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖33中，共5條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置（參照圖35）。像這樣，藉由配置虛擬閘極DG，便可確保圖案的規則性，並減少製造差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖33中，Y柵極YG1～YG4，從左邊開始依序配置。
在與凸片部F交叉的方向上延伸的閘極電極GE（Gn、Gp）之中，左側的閘極電極GE（Gn、Gp），係構成反相器INV1的閘極電極GE，右側的閘極電極GE（Gn、Gp），係構成反相器INV2的閘極電極GE。另外，閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×4＝0.36μm。在此，當X方向的長度為0.77μm時，圖33所示之單位單元的單元面積，為0.2772μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖34）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖33所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或是在Y方向上具有長邊的矩形形狀。在此，在X方向上具有長邊的矩形形狀者（部位、處所）以“LIC1”表示，在Y方向上具有長邊的矩形形狀者（部位、處所）以“LIC2”表示。局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽埋入導電性膜所形成。在形成該溝槽時，將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成反相器INV2的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接（圖33、圖34）。
p通道型的FINFET（PFT2）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT2）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT2）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT2）所連接之局部內接線LIC1連接。像這樣，在圖33中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，亦可用3條局部內接線（LIC1、LIC2）連接汲極區域（Dp、Dn）之間。亦即，亦可利用各自在Y方向上延伸的局部內接線LIC2直接連接各汲極區域（Dp、Dn），其間利用輸出部（OUT2）所連接之局部內接線LIC1連接。
另外，如圖33所示的，構成反相器INV2的p通道型的FINFET（PFT2）與構成反相器INV1的p通道型的FINFET（PFT1）的共用的源極區域（Sp、節點n1），與局部內接線LIC1連接。換言之，構成反相器INV2的p通道型的FINFET（PFT2）的源極區域Sp，兼作構成反相器INV1的p通道型的FINFET（PFT1）的源極區域Sp，該共用的源極區域Sp，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與施加電源電位（VDD）的配線M1（VDD）連接。
另外，構成反相器INV2的n通道型的FINFET（NFT2）與構成反相器INV1的n通道型的FINFET（NFT1）的共用的源極區域（Sn、節點n2），與局部內接線LIC1連接。換言之，構成反相器INV2的n通道型的FINFET（NFT2）的源極區域Sn，兼作構成反相器INV1的n通道型的FINFET（NFT1）的源極區域Sn，該共用的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與接地電位（VSS）所連接之配線M1（VSS）連接（亦參照圖34）。
像這樣，電源電位（VDD）供給用的局部內接線LIC1，被2個p通道型的FINFET（PFT1、PFT2）所共用。另外，接地電位（VSS）供給用的局部內接線LIC1，被2個n通道型的FINFET（NFT1、NFT2）所共用。若根據該等布局，便可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，如圖33所示的，在構成反相器INV1的閘極電極Gp與Gn的界線上，配置了局部內接線LIC2。該局部內接線LIC2，透過介層V0與配線M1（IN1）連接（亦參照圖34）。
另外，如圖33所示的，在構成反相器INV2的閘極電極Gp與Gn的界線上，配置了局部內接線LIC2。該局部內接線LIC2，透過介層V0與配線M1（OUT1、IN2）連接（亦參照圖34）。
然後，在圖33所示之單位單元的左側的區域中，配置了構成反相器INV1的FINFET（PFT1、NFT1）。構成反相器INV1的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）的汲極區域（Dp、Dn）之間，利用上述配線M1（OUT1、IN2）連接。該配線M1（OUT1、IN2），形成大略コ字狀（大略U字狀）。
具體而言，p通道型的FINFET（PFT1）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，與配線M1（OUT1、IN2）連接。另外，n通道型的FINFET（NFT1）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，與上述配線M1（OUT1、IN2）連接。然後，在構成反相器INV2的2個FINFET（PFT2、NFT2）的閘極電極Gp與Gn的界線上，配置了局部內接線LIC2。該局部內接線LIC2，透過介層V0與上述配線M1（OUT1、IN2）連接。
該配線M1（OUT1、IN2），為反相器INV1的輸出部，且為反相器INV2的輸入部。另外，配線M1（IN1），為反相器INV1的輸入部。
像這樣，若根據本實施態樣的半導體裝置，由於利用與局部內接線LIC不同的配線層（在此為配線M1該層）連接構成反相器INV1的2個FINFET（PFT、NFT），故可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，雖然本實施態樣的半導體裝置，與實施態樣1相比，各部位（F、GE、DG、LIC1、LIC2、M1）的平面形狀並不相同，惟仍可用與實施態樣1幾乎相同的步驟形成。
（應用例1） 在上述態樣（圖33、圖35）的半導體裝置中，係使凸片部F延伸到虛擬閘極DG（在圖33、圖35中，係從左邊算起第1條的DG以及第4條的DG）的下部，惟亦可如圖37所示的配置成僅與閘極電極GE交叉。圖37，係表示本應用例的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。由於本應用例的半導體裝置，除了凸片部F的構造以外，其他部分與上述態樣（圖33）的半導體裝置均相同，故其構造以及製造方法的詳細說明省略。
本應用例之態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
（應用例2） 在上述應用例1（圖37）的半導體裝置中，係將凸片部F配置成僅與閘極電極GE交叉，惟亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續（參照圖38）。此時，凸片部F，通過位在2條閘極電極GE的兩側的虛擬閘極DG的各自的下部而延伸到相鄰的Y柵極（例如，在圖38中，係從左邊算起第1條的DG、第4條的的DG以及第5條的DG）。圖38，係表示本應用例的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。圖39，係表示本應用例的半導體裝置的布局的俯視圖。
在本應用例的態樣中，形成了實施態樣3所說明的擬似電晶體（虛擬電晶體）。例如，在圖39中，在單位單元的上半部的區域，形成了p通道型的擬似電晶體（DPT）。另外，在單位單元的下半部的區域，形成了n通道型的擬似電晶體（DNT）。
在此，在p通道型的擬似電晶體（DPT）中，電源電位（VDD）所連接之局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在電源電位（VDD）。另外，在n通道型的擬似電晶體（DNT）中，接地電位（VSS）所連接之局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在接地電位（VSS）。藉此，該等擬似電晶體（DPT、DNT），不會形成導通狀態，可避免對電路運作造成影響（參照圖39的左端）。
另外，圖式雖省略，惟在圖39中，針對單位單元的右端的上半部的區域的p通道型的擬似電晶體（DPT）、單位單元的右端的下半部的區域的n通道型的擬似電晶體（DNT），亦可與上述的態樣同樣地，將虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）。
另外，在圖39中，就從單位單元的右端算起第2個p通道型的擬似電晶體（DPT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。同樣地，在圖39中，就從單位單元的右端算起第2個n通道型的擬似電晶體（DNT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。
本應用例的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，使凸片部F在Y方向上延伸得較長，以利用應變效應使載子的移動度提高。而且，藉此，可使導通電流變大。
另外，雖然本實施態樣的半導體裝置，與實施態樣1相比，其各部位（F、GE、DG、LIC1、LIC2、M1）的平面形狀並不相同，惟仍可用與實施態樣1幾乎相同的步驟形成。
（實施態樣5） 在實施態樣1中，係於反相器的輸出部，使用了大略コ字狀（大略U字狀）的局部內接線LIC，惟亦可於2輸入NAND的輸出部，適用上述局部內接線LIC。
圖40，係表示本實施態樣的半導體裝置的構造的俯視圖。圖41，係表示本實施態樣的半導體裝置的構造的剖面圖。圖41的剖面圖，例如，與圖40的俯視圖的A－A剖面部位對應。圖42，係表示本實施態樣的半導體裝置的構造的電路圖。
在圖40的俯視圖中，顯示出構成2輸入NAND的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）的各構成部位的平面布局。在本實施態樣中，將2輸入NAND的形成區域視為單位單元。圖41的剖面圖，係表示構成2輸入NAND的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）的剖面。在2輸入NAND中，如圖42所示的，在電源電位VDD與輸出部OUT之間，2個p通道型的FINFET（PFT1、PFT2）並聯連接，在輸出部OUT與接地電位VSS之間，2個n通道型的FINFET（NFT1、NFT2）串聯連接。然後一對的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）的閘極電極構成第1輸入部IN1，另一對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的閘極電極構成第2輸入部IN2。
首先，一邊參照圖40，一邊針對本實施態樣的半導體裝置的各構造部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖40所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖40中，2條凸片部F，在X方向上隔著一定的間隔（間距）配置。
如圖40所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖40中，共5條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置。像這樣藉由配置虛擬閘極DG，便可確保圖案的規則性，並減少製造差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖40中，Y柵極YG1～YG4，從左邊開始依序配置。
2條閘極電極GE（Gn、Gp）在與凸片部F交叉的方向上延伸。閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×4＝0.36μm。在此，當X方向的長度為0.77μm時，圖40所示之單位單元的單元面積，為0.2772μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖41）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖40所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或在Y方向上具有長邊的矩形形狀。局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽埋入導電性膜所形成。在形成該溝槽時，將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成2輸入NAND的一對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接。該對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2），具有從單位單元的左端算起第3條的閘極電極GE。
p通道型的FINFET（PFT2）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT2）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT）所連接之局部內接線LIC1連接。像這樣，在圖40中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，圖40所示的2個p通道型的FINFET（PFT1、PFT2）的共用的源極區域（Sp、節點n1），與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與施加電源電位（VDD）的配線M1（VDD）連接。2個p通道型的FINFET（PFT1、PFT2）的各自的汲極區域Dp，分別利用局部內接線LIC1拉出。然後，該2條局部內接線LIC1，透過介層V0利用配線M1連接。
另外，在圖40所示的2個n通道型的FINFET（NFT1、NFT2）之中，左側的n通道型的FINFET（NFT1）的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與接地電位（VSS）所連接之配線M1（VSS）連接（亦參照圖41）。另外，將圖40以及圖41所示的2個n通道型的FINFET（NFT1、NFT2）所共有的雜質區域（源極、汲極區域）顯示為“SDn”。
像這樣，於2輸入NAND的輸出部，適用上述局部內接線LIC的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
（應用例1） 在上述態樣（圖40）的半導體裝置中，係使凸片部F延伸到虛擬閘極DG（在圖40中，係從左邊算起第1條的DG以及第4條的DG）的下部，惟亦可如圖43所示的配置成僅與閘極電極GE交叉。圖43，係表示本應用例的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。由於本應用例的半導體裝置，除了凸片部F的構造以外，其他部分與上述態樣（圖40）的半導體裝置均相同，故其構造以及製造方法的詳細說明省略。
本應用例的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
（應用例2） 在上述應用例1（圖43）的半導體裝置中，係將凸片部F配置成僅與閘極電極GE交叉，惟亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續（參照圖44）。此時，凸片部F，通過位在2條閘極電極GE的兩側的虛擬閘極DG的各自的下部並延伸到相鄰的Y柵極（例如，在圖44中，係從左邊算起第1條的DG、第4條的DG以及第5條的DG）。圖44，係表示本應用例的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。圖45，係表示本應用例的半導體裝置的布局的俯視圖。
本應用例的態樣，形成了實施態樣3所說明的擬似電晶體（虛擬電晶體）。例如，在圖45中，在單位單元的上半部的區域，形成了p通道型的擬似電晶體（DPT）。另外，在單位單元的下半部的區域，形成了n通道型的擬似電晶體（DNT）（亦參照圖44）。
在此，在p通道型的擬似電晶體（DPT）中，電源電位（VDD）所連接的局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在電源電位（VDD）。另外，在n通道型的擬似電晶體（DNT）中，接地電位（VSS）所連接的局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在接地電位（VSS）。藉此，該等擬似電晶體（DPT、DNT），不會形成導通狀態，可避免對電路運作造成影響（參照圖45的左端）。
另外，圖式雖省略，惟在圖45中，針對單位單元的右端的上半部的區域的p通道型的擬似電晶體（DPT）、單位單元的右端的下半部的區域的n通道型的擬似電晶體（DNT），亦可與上述的態樣同樣地，將虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）。
另外，就圖45以及圖44所示的從單位單元的右端算起第2個p通道型的擬似電晶體（DPT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。同樣地，就圖45以及圖44所示的從單位單元的右端算起第2個n通道型的擬似電晶體（DNT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。
本應用例的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，使凸片部F在Y方向上延伸得較長，以利用應變效應使載子的移動度提高。而且，藉此，可使導通電流變大。
另外，雖然本實施態樣的半導體裝置，與實施態樣1相比，其各部位（F、GE、DG、LIC1、LIC2、M1）的平面形狀並不相同，惟仍可用與實施態樣1幾乎相同的步驟形成。
（實施態樣6） 在實施態樣5中，係於2輸入NAND的輸出部，使用了大略コ字狀（大略U字狀）的局部內接線LIC，惟亦可於2輸入NOR的輸出部，適用上述局部內接線LIC。
圖46，係表示本實施態樣的半導體裝置的構造的俯視圖。圖47，係表示本實施態樣的半導體裝置的構造的剖面圖。圖47的剖面圖，例如，與圖46的俯視圖的A－A剖面部位對應。圖48，係表示本實施態樣的半導體裝置的構造的電路圖。
在圖46的俯視圖中，顯示出構成2輸入NOR的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）的各構造部位的平面布局。在本實施態樣中，將2輸入NOR的形成區域視為單位單元。圖47的剖面圖，顯示出構成2輸入NOR的2個p通道型的FINFET（PFT1、PFT2）與2個n通道型的FINFET（NFT1、NFT2）的剖面。在2輸入NOR中，如圖48所示的，在電源電位VDD與輸出部OUT之間，2個p通道型的FINFET（PFT2、PFT1）串聯連接，在接地電位VSS與輸出部OUT之間，2個n通道型的FINFET（NFT1、NFT2）並聯連接。然後一對的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）的閘極電極構成第1輸入部IN1，另一對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的閘極電極構成第2輸入部IN2。
首先，一邊參照圖46，一邊針對本實施態樣的半導體裝置的各構造部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖46所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖46中，2條凸片部F，在X方向上隔著一定的間隔（間距）配置。
如圖46所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖46中，共5條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置。像這樣藉由配置虛擬閘極DG，便可確保圖案的規則性，並減少製造差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖46中，Y柵極YG1～YG4，從左邊開始依序配置。
2條閘極電極GE（Gn、Gp）在與凸片部F交叉的方向上延伸。閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×4＝0.36μm。在此，當X方向的長度為0.77μm時，圖46所示的單位單元的單元面積，為0.2772μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖47）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖46所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或在Y方向上具有長邊的矩形形狀。局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽埋入導電性膜所形成。在形成該溝槽時，將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成2輸入NOR的一對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接。該對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2），具有從單位單元的左端算起第3條的閘極電極GE。
p通道型的FINFET（PFT2）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT2）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT）所連接之局部內接線LIC1連接。像這樣，在圖46中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，圖46所示之2個n通道型的FINFET（NFT1、NFT2）的共用的源極區域Sn（節點n2），與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與施加接地電位（VSS）的配線M1（VSS）連接。2個n通道型的FINFET（NFT1、NFT2）的各自的汲極區域Dp，分別利用局部內接線LIC1拉出。然後，2條局部內接線LIC1，透過介層V0利用配線M1連接。
另外，在圖46所示的2個p通道型的FINFET（PFT1、PFT2）之中，左側的p通道型的FINFET（PFT）的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與電源電位（VDD）所連接之配線M1（VDD）連接（亦參照圖47）。另外，圖46以及圖47所示的2個p通道型的FINFET（PFT1、PFT2）所共有的雜質區域（源極、汲極區域）以“SDp”表示。
像這樣，於2輸入NOR的輸出部，適用上述局部內接線LIC的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
（應用例1） 在上述態樣（圖46）的半導體裝置中，係使凸片部F延伸到虛擬閘極DG（在圖46中，係從左邊算起第1條的DG以及第4條的DG）的下部，惟亦可與實施態樣5的應用例1（圖43）同樣，配置成僅與閘極電極GE交叉。由於本應用例的半導體裝置，除了凸片部F的構造以外，其他部分與上述態樣（圖46）的半導體裝置均相同，故其構造以及製造方法的詳細說明省略。
本應用例的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
（應用例2） 在上述應用例1的半導體裝置中，係將凸片部F配置成僅與閘極電極GE交叉（參照圖43），惟亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續（參照圖49）。此時，凸片部F，通過位在2條閘極電極GE的兩側的虛擬閘極DG的各自的下部並延伸到相鄰的Y柵極（例如，在圖49中，係從左邊算起第1條的DG、第4條的DG以及第5條的DG）。圖49，係表示本應用例的半導體裝置的布局的俯視圖。
本應用例的態樣，形成了在實施態樣3所說明的擬似電晶體（虛擬電晶體）。例如，在圖49中，在單位單元的左端的上半部的區域，形成了p通道型的擬似電晶體（DPT）。另外，在單位單元的左端的下半部的區域，形成了n通道型的擬似電晶體（DNT）。
本應用例的態樣，亦與實施態樣5的應用例2的態樣相同，將擬似電晶體的虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）（參照圖44）。
亦即，在p通道型的擬似電晶體（DPT）中，電源電位（VDD）所連接的局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在電源電位（VDD）。另外，在n通道型的擬似電晶體（DNT）中，接地電位（VSS）所連接的局部內接線LIC1與虛擬閘極DG之間透過局部內接線LIC22連接，藉此便可將虛擬閘極DG的電位固定在接地電位（VSS）。藉此，該等擬似電晶體（DPT、DNT），不會形成導通狀態，可避免對電路運作造成影響（參照圖49的左端）。
另外，圖式雖省略，惟在圖49中，針對單位單元的右端的上半部的區域的p通道型的擬似電晶體（DPT）、單位單元的右端的下半部的區域的n通道型的擬似電晶體（DNT），亦可與上述的態樣同樣地，將虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）。
另外，就圖49所示的從單位單元的右端算起第2個的p通道型的擬似電晶體（DPT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。同樣地，就圖49所示的從單位單元的右端算起第2個的n通道型的擬似電晶體（DNT）而言，由於在其兩側的凸片部F中的雜質區域不會產生電位差（源極、汲極之間的電位差），故不會形成導通狀態，在電路運作上不會有問題。
本應用例的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
另外，使凸片部F在Y方向上延伸得較長，以利用應變效應使載子的移動度提高。而且，藉此，可使導通電流變大。
另外，雖然本實施態樣的半導體裝置，與實施態樣1相比，其各部位（F、GE、DG、LIC1、LIC2、M1）的平面形狀並不相同，惟仍可用與實施態樣1幾乎相同的步驟形成。
（實施態樣7） 在實施態樣5中，係於2輸入NAND的輸出部，使用了大略コ字狀（大略U字狀）的局部內接線LIC，惟亦可於4輸入NAND的輸出部，適用上述局部內接線LIC。
圖50，係表示本實施態樣的半導體裝置的構造的俯視圖。圖51，係表示本實施態樣的半導體裝置的構造的剖面圖。圖51的剖面圖，例如，與圖50的俯視圖的A－A剖面部位對應。圖52，係表示本實施態樣的半導體裝置的構造的電路圖。
在圖50的俯視圖中，顯示出構成4輸入NAND的4個p通道型的FINFET（PFT1～PFT4）與4個n通道型的FINFET（NFT1～NFT4）的各構成部位的平面布局。在本實施態樣中，將4輸入NAND的形成區域視為單位單元。圖51的剖面圖，顯示出構成4輸入NAND的4個p通道型的FINFET（PFT1～PFT4）與4個n通道型的FINFET（NFT1～NFT4）的剖面。在4輸入NAND中，如圖52所示的，在電源電位VDD與輸出部OUT之間，4個p通道型的FINFET（PFT1～PFT4）並聯連接，在接地電位VSS與輸出部OUT之間，4個n通道型的FINFET（NFT1～NFT4）串聯連接。然後，成對的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）的閘極電極構成輸入部（IN1），成對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的閘極電極構成輸入部（IN2）。同樣地，成對的p通道型的FINFET（PFT3）與n通道型的FINFET（NFT3）的閘極電極構成輸入部（IN3），成對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4）的閘極電極構成輸入部（IN4）。
一邊參照圖50，一邊針對本實施態樣的半導體裝置的各構造部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖50所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖50中，2條的凸片部F，在X方向上隔著一定的間隔（間距）配置。
如圖50所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖50中，共7條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置。像這樣藉由配置虛擬閘極DG，便可確保圖案的規則性，並減少製造差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖50中，Y柵極YG1～YG6，從左邊開始依序配置。
4條閘極電極GE（Gn、Gp）在與凸片部F交叉的方向上延伸。閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×6＝0.54μm。在此，當X方向的長度為0.77μm時，圖50所示的單位單元的單元面積，為0.4158μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖51）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖50所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或在Y方向上具有長邊的矩形形狀。局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽埋入導電性膜所形成。在形成該溝槽時，將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成4輸入NAND的一對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接。該對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4），具有從單位單元的左端算起第5條的閘極電極GE。
p通道型的FINFET（PFT4）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT4）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT）所連接之局部內接線LIC1連接。像這樣，在圖50中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，圖50所示的4個p通道型的FINFET（PFT1～PFT4）的共用的源極區域Sp，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與施加電源電位（VDD）的配線M1（VDD）連接。4個p通道型的FINFET（PFT1～PFT4）的各自的汲極區域Dp，分別利用局部內接線LIC1拉出。然後，3條局部內接線LIC1，透過介層V0利用配線M1連接。
另外，在圖50所示的4個n通道型的FINFET（NFT1～NFT4）之中，左端的n通道型的FINFET（NFT1）的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與接地電位（VSS）所連接之配線M1（VSS）連接（亦參照圖51）。另外，將圖50以及圖51所示之n通道型的FINFET（NFT）的共用的源極、汲極區域顯示為“SDn”。
像這樣，於4輸入NAND的輸出部，適用上述局部內接線LIC的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
在上述態樣（圖50）的半導體裝置中，亦可與實施態樣5的應用例1同樣地，將凸片部F配置成僅與閘極電極GE交叉。另外，在上述態樣（圖50）的半導體裝置中，亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續。此時，只要與實施態樣5的應用例2同樣地，將p通道型的擬似電晶體（DPT）以及n通道型的擬似電晶體（DNT）的虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）即可。藉此，便可避免該等擬似電晶體（DPT、DNT）對電路運作造成影響。
（實施態樣8） 在實施態樣6中，係於2輸入NOR的輸出部，使用了大略コ字狀（大略U字狀）的局部內接線LIC，惟亦可於4輸入NOR的輸出部，適用上述局部內接線LIC。
圖53，係表示本實施態樣的半導體裝置的構造的俯視圖。圖54，係表示本實施態樣的半導體裝置的構造的剖面圖。圖54的剖面圖，例如，與圖53的俯視圖的A－A剖面部位對應。圖55，係表示本實施態樣的半導體裝置的構造的電路圖。
在圖53的俯視圖中，顯示出構成4輸入NOR的4個p通道型的FINFET（PFT1～PFT4）與4個n通道型的FINFET（NFT1～NFT4）的各構造部位的平面布局。在本實施態樣中，將4輸入NOR的形成區域視為單位單元。圖54的剖面圖，顯示出構成4輸入NOR的4個p通道型的FINFET（PFT1～PFT4）與4個n通道型的FINFET（NFT1～NFT4）的剖面。在4輸入NOR中，如圖55所示的，在電源電位VDD與輸出部OUT之間，4個p通道型的FINFET（PFT1～4）串聯連接，在接地電位VSS與輸出部OUT之間，4個n通道型的FINFET（NFT1～NFT4）並聯連接。然後，成對的p通道型的FINFET（PFT1）與n通道型的FINFET（NFT1）的閘極電極構成輸入部（IN1），成對的p通道型的FINFET（PFT2）與n通道型的FINFET（NFT2）的閘極電極構成輸入部（IN2）。同樣地，成對的p通道型的FINFET（PFT3）與n通道型的FINFET（NFT3）的閘極電極構成輸入部（IN3），成對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4）的閘極電極構成輸入部（IN4）。
一邊參照圖53，一邊針對本實施態樣的半導體裝置的各構造部位的平面形狀（從頂面觀察的俯視下的形狀、單元布局）進行說明。
如圖53所示的，凸片部F的平面形狀，係具有一定寬度（X方向的長度）的線狀（在Y方向上具有長邊的矩形形狀）。在圖53中，2條凸片部F，在X方向上隔著一定的間隔（間距）配置。
如圖53所示的，閘極電極GE的平面形狀，係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。像這樣，閘極電極GE，在與凸片部F交叉的方向上延伸。在此，除了在與凸片部F交叉的方向上延伸的閘極電極GE之外更設置了虛擬閘極DG。虛擬閘極DG，具有與閘極電極GE同樣的構造。亦即，虛擬閘極DG，亦係具有一定寬度（Y方向的長度）的線狀（在X方向上具有長邊的矩形形狀）。在圖53中，共7條的閘極電極GE以及虛擬閘極DG，隔著一定的間隔（Y方向間隔、Y方向的最小間距、柵極）配置。像這樣藉由配置虛擬閘極DG，便可確保圖案的規則性，並減少製造差異等瑕疵。
在此，閘極電極GE與虛擬閘極DG之間的區域（Y柵極）以“YG”表示。例如，在圖53中，Y柵極YG1～YG6，從左邊開始依序配置。
2條閘極電極GE（Gn、Gp）在與凸片部F交叉的方向上延伸。閘極電極GE，係由一體地在X方向上延伸的導電性膜所構成，惟由於在p通道型的FINFET（PFT）的形成區域中，導入了p型雜質，故在該區域中，係顯示為閘極電極Gp。另外，由於在n通道型的FINFET（NFT）的形成區域中，導入了n型雜質，故在該區域中，係顯示為閘極電極Gn。藉由該閘極電極Gp與Gn，構成閘極電極GE。
在此，上述Y方向間隔（Y柵極的Y方向的寬度），為決定單位單元的Y方向的長度的基準。例如，當上述Y方向間隔為0.09μm時，單位單元的Y方向的長度，為0.09×6＝0.54μm。在此，當X方向的長度為0.77μm時，圖46所示之單位單元的單元面積，為0.4158μm2 。
在閘極電極GE（Gp）的兩側的凸片部F中配置了源極區域Sp以及汲極區域Dp。另外，在閘極電極GE（Gn）的兩側的凸片部F中配置了源極區域Sn以及汲極區域Dn。另外，凸片部F與閘極電極GE，隔著閘極絶緣膜（GI）重疊（亦參照圖54）。更具體而言，閘極絶緣膜（GI），在凸片部F與閘極電極GE的重疊區域中，配置在凸片部F的側面以及表面。
如圖53所示的，局部內接線（LIC1、LIC2）的平面形狀，係在X方向上具有長邊的矩形形狀或在Y方向上具有長邊的矩形形狀。局部內接線（LIC1、LIC2），係藉由對形成於層間絶緣膜（IL1）中的溝槽埋入導電性膜所形成。在形成該溝槽時，將經過加工的光阻膜當作遮罩使用。在對該光阻膜進行加工（曝光）時，將在X方向上具有長邊的矩形形狀的圖案與在Y方向上具有長邊的矩形形狀的圖案個別地轉印。若根據該等加工，即使是細微的圖案也能夠以良好的精度進行加工。
構成4輸入NOR的一對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4）的汲極區域（Dp、Dn）之間，利用局部內接線（LIC1、LIC2）連接。該對的p通道型的FINFET（PFT4）與n通道型的FINFET（NFT4），具有從單位單元的左端算起第5條的閘極電極GE。
p通道型的FINFET（PFT4）的汲極區域（Dp），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨虛擬閘極DG的局部內接線LIC2，與輸出部（OUT）所連接之局部內接線LIC1連接。另外，n通道型的FINFET（NFT4）的汲極區域（Dn），利用局部內接線LIC1拉出。然後，該局部內接線LIC1，透過橫跨上述虛擬閘極DG的局部內接線LIC2，與上述輸出部（OUT）所連接之局部內接線LIC1連接。像這樣，在圖54中，利用5條局部內接線（LIC1、LIC2），將汲極區域（Dp、Dn）之間連接。然後，該5條局部內接線（LIC1、LIC2），形成大略コ字狀（大略U字狀）。
另外，圖53所示之4個n通道型的FINFET（NFT1～NFT4）的共用的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與施加接地電位（VSS）的配線M1（VSS）連接。4個n通道型的FINFET（NFT1～NFT4）的各自的汲極區域Dp，分別利用局部內接線LIC1拉出。然後，3條局部內接線LIC1，透過介層V0利用配線M1連接。
另外，在圖53所示的4個p通道型的FINFET（PFT1～PFT4）之中，左端的p通道型的FINFET（PFT1）的源極區域Sn，與局部內接線LIC1連接。該局部內接線LIC1，透過介層V0與電源電位（VDD）所連接之配線M1（VDD）連接（亦參照圖54）。另外，將圖53以及圖54所示之4個p通道型的FINFET（PFT1～PFT4）的共用的源極、汲極區域顯示為“SDp”。
像這樣，於4輸入NOR的輸出部，適用上述局部內接線LIC的態樣，亦可達到使半導體裝置的形成面積（單元面積）縮小化之目的。另外，可達到使半導體元件（FINFET）高積體化之目的。
在上述態樣（圖53）的半導體裝置中，亦可與實施態樣6的應用例1同樣地，將凸片部F配置成僅與閘極電極GE交叉。另外，在上述態樣（圖53）的半導體裝置中，亦可將凸片部F配置成在單位單元的形成區域中不斷開，而在Y方向上連續。此時，只要與實施態樣6的應用例2同樣地，將p通道型的擬似電晶體（DPT）以及n通道型的擬似電晶體（DNT）的虛擬閘極DG的電位固定在電源電位（VDD）或接地電位（VSS）即可。藉此，便可避免該等擬似電晶體（DPT、DNT）對電路運作造成影響。
在上述實施態樣中，說明了凸片部F中的雜質區域係作為汲極區域、源極區域等，惟亦可將該等區域當作電晶體的一端（第1電極、電極）、另一端（第2電極、電極）處理。
另外，在上述實施態樣中所說明的虛擬閘極，如前所述的，係不會形成導通狀態的電極。另外，換言之，係不能導通、切斷的電極。另外，若用另一種說法，則係在其下部並未形成通道的電極。
以上，係根據實施態樣具體說明本發明人的發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
例如，在實施態樣4中，係以具有2個反相器的電路（例如正反器）為例進行說明，惟亦可於具有3個以上的反相器的電路，適用大略コ字狀（大略U字狀）的局部內接線，或大略コ字狀（大略U字狀）的配線。另外，在實施態樣5～8中，係以2輸入或4輸入的電路（NAND、NOR）為例進行說明，惟輸入數並無限制，亦可於其他輸入數的電路的輸出部適用大略コ字狀（大略U字狀）的局部內接線。另外，在不超出本發明的發明精神的範圍內，可於其他邏輯電路適用上述局部內接線等，自不待言。
[附註1] 一種半導體裝置，包含：長方體狀的第1凸片部，其沿第1方向延伸；長方體狀的第2凸片部，其與該第1凸片部隔著間隔配置，並沿該第1方向延伸；閘極電極，其隔著閘極絶緣膜配置在該第1凸片部與該第2凸片部上，並在與該第1方向交叉的第2方向上延伸；第1電晶體的第1電極，其形成於位在該閘極電極的一側的第1凸片部中；該第1電晶體的第2電極，其形成於位在該閘極電極的另一側的第1凸片部中；第2電晶體的第1電極，其形成於位在該閘極電極的一側的第2凸片部中；該第2電晶體的第2電極，其形成於位在該閘極電極的另一側的第2凸片部中；以及第1局部配線，其連接該第1電晶體的該第1電極與該第2電晶體的該第1電極；該第1局部配線，係由埋入覆蓋該閘極電極的層間絶緣膜中的導電性膜所構成。
[附註2] 如附註1所記載的半導體裝置，其中，更包含第3電晶體與第4電晶體；該第3電晶體的第1電極與該第4電晶體的第1電極，以形成於與該局部配線不同之配線層的配線連接；該第1電晶體的該第2電極，兼作該第3電晶體的第2電極，該第1電晶體的該第2電極，與施加電源電位的配線連接。
[附註3] 如附註2所記載的半導體裝置，其中，該第2電晶體的該第2電極，兼作該第4電晶體的第2電極，該第2電晶體的該第2電極，與施加接地電位的配線連接。
[附註4] 如附註1所記載的半導體裝置，其中，更包含第3電晶體與第4電晶體；該第1電晶體的該第2電極，與該第3電晶體的一方的電極連接；該第2電晶體的該第2電極，與該第4電晶體的一方的電極連接。
[附註5] 如附註1所記載的半導體裝置，其中，更包含第3電晶體與第4電晶體；該第3電晶體的第1電極，與該局部配線連接；該第1電晶體的該第2電極，與施加電源電位的配線連接。
[附註6] 如附註5所記載的半導體裝置，其中，該第4電晶體的第2電極，與施加接地電位的配線連接。
[附註7] 如附註6所記載的半導體裝置，其中，該第1電晶體的該第2電極，兼作該第3電晶體的第2電極；該第2電晶體的該第2電極，兼作該第4電晶體的第1電極。
[附註8] 如附註1所記載的半導體裝置，其中，更包含第3電晶體與第4電晶體；該第4電晶體的該第1電極，與該局部配線連接；該第2電晶體的該第2電極，與施加電源電位的配線連接。
[附註9] 如附註8所記載的半導體裝置，其中，該第3電晶體的第2電極，與施加電源電位的配線連接。
[附註10] 如附註9所記載的半導體裝置，其中，該第2電晶體的該第2電極，兼作該第4電晶體的第2電極；該第1電晶體的該第2電極，兼作該第3電晶體的第1電極。
C1‧‧‧溝槽 C2‧‧‧溝槽 DG‧‧‧虛擬閘極 DGn‧‧‧n型的虛擬閘極 DGp‧‧‧p型的虛擬閘極 Dn‧‧‧汲極區域 DNT‧‧‧n通道型的擬似電晶體 Dp‧‧‧汲極區域 DPT‧‧‧p通道型的擬似電晶體 F‧‧‧凸片部 GE‧‧‧閘極電極 GI‧‧‧閘極絶緣膜 Gn‧‧‧n型的閘極電極 Gp‧‧‧p型的閘極電極 IL1‧‧‧層間絶緣膜 IL2‧‧‧層間絶緣膜 IN‧‧‧輸入部 IN1‧‧‧輸入部 IN2‧‧‧輸入部 IN3‧‧‧輸入部 IN4‧‧‧輸入部 INV1‧‧‧反相器 INV2‧‧‧反相器 ISO‧‧‧元件分離膜 LIC‧‧‧局部內接線 LIC1‧‧‧局部內接線 LIC2‧‧‧局部內接線 LIC22‧‧‧局部內接線 M1‧‧‧配線 M1（IN）‧‧‧配線 M1（IN1）‧‧‧配線 M1（IN2）‧‧‧配線 M1（IN3）‧‧‧配線 M1（IN4）‧‧‧配線 M1（VDD）‧‧‧配線 M1（VSS）‧‧‧配線 M1（OUT）‧‧‧配線 M1（OUT1）‧‧‧配線 M1（OUT2）‧‧‧配線 M2（OUT）‧‧‧配線 n1‧‧‧節點 n2‧‧‧節點 NFT‧‧‧n通道型的FINFET NFT1‧‧‧n通道型的FINFET NFT2‧‧‧n通道型的FINFET NFT3‧‧‧n通道型的FINFET NFT4‧‧‧n通道型的FINFET NW‧‧‧n型井 OUT‧‧‧輸出部 OUT1‧‧‧輸出部 OUT2‧‧‧輸出部 PFT‧‧‧p通道型的FINFET PFT1‧‧‧p通道型的FINFET PFT2‧‧‧p通道型的FINFET PFT3‧‧‧p通道型的FINFET PFT4‧‧‧p通道型的FINFET PW‧‧‧p型井 S‧‧‧半導體基板 Sn‧‧‧源極區域 Sp‧‧‧源極區域 SDn‧‧‧源極、汲極區域 SDp‧‧‧源極、汲極區域 V0‧‧‧介層 V1‧‧‧介層 VDD‧‧‧電源電位 VSS‧‧‧接地電位 YG0～YG6‧‧‧Y柵極 A-A‧‧‧剖面線 A-B‧‧‧剖面線 A-C‧‧‧剖面線 X‧‧‧方向 Y‧‧‧方向
[圖1] 係以示意方式表示實施態樣1的半導體裝置的構造的立體圖。 [圖2] 係表示實施態樣1的半導體裝置的構造的俯視圖。 [圖3] 係表示實施態樣1的半導體裝置的構造的剖面圖。 [圖4] 係表示實施態樣1的半導體裝置的構造的電路圖。 [圖5] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖。 [圖6] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 [圖7] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖5的俯視圖的圖式。 [圖8] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖6的剖面圖的圖式。 [圖9] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖7的俯視圖的圖式。 [圖10] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖8的剖面圖的圖式。 [圖11] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖9的俯視圖的圖式。 [圖12] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖10的剖面圖的圖式。 [圖13] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖11的俯視圖的圖式。 [圖14] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖12的剖面圖的圖式。 [圖15] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖13的俯視圖的圖式。 [圖16] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖14的剖面圖的圖式。 [圖17] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖15的俯視圖的圖式。 [圖18] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖16的剖面圖的圖式。 [圖19] 係表示實施態樣1的半導體裝置的製造步驟的俯視圖，且係表示接續圖17的俯視圖的圖式。 [圖20] 係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示接續圖18的剖面圖的圖式。 [圖21] 係表示比較例1的半導體裝置的構造的俯視圖。 [圖22] 係表示比較例2的半導體裝置的構造的俯視圖。 [圖23] 係表示比較例3的半導體裝置的構造的俯視圖。 [圖24] 係表示實施態樣2的半導體裝置的構造的俯視圖。 [圖25] 係表示實施態樣2的半導體裝置的構造的剖面圖。 [圖26] 係表示實施態樣2的凸片部、閘極電極以及虛擬閘極的位置關係的俯視圖。 [圖27] 係表示實施態樣3的半導體裝置的構造的俯視圖。 [圖28] 係表示實施態樣3的凸片部、閘極電極以及虛擬閘極的位置關係的俯視圖。 [圖29] 係表示實施態樣3的半導體裝置的構造的剖面圖。 [圖30] 係表示實施態樣3的半導體裝置的構造的剖面圖。 [圖31] 係表示實施態樣3的半導體裝置的構造的剖面圖。 [圖32] 係表示實施態樣3的半導體裝置的構造的電路圖。 [圖33] 係表示實施態樣4的半導體裝置的構造的俯視圖。 [圖34] 係表示實施態樣4的半導體裝置的構造的剖面圖。 [圖35] 係表示實施態樣4的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。 [圖36] 係表示實施態樣4的半導體裝置的構造的電路圖。 [圖37] 係表示實施態樣4的應用例1的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。 [圖38] 係表示實施態樣4的應用例2的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。 [圖39] 係表示實施態樣4的應用例2的半導體裝置的布局的俯視圖。 [圖40] 係表示實施態樣5的半導體裝置的構造的俯視圖。 [圖41] 係表示實施態樣5的半導體裝置的構造的剖面圖。 [圖42] 係表示實施態樣5的半導體裝置的構造的電路圖。 [圖43] 係表示實施態樣5的應用例1的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。 [圖44] 係表示實施態樣5的應用例2的半導體裝置的閘極電極、虛擬閘極以及凸片部的布局的俯視圖。 [圖45] 係表示實施態樣5的應用例2的半導體裝置的布局的俯視圖。 [圖46] 係表示實施態樣6的半導體裝置的構造的俯視圖。 [圖47] 係表示實施態樣6的半導體裝置的構造的剖面圖。 [圖48] 係表示實施態樣6的半導體裝置的構造的電路圖。 [圖49] 係表示實施態樣6的應用例2的半導體裝置的布局的俯視圖。 [圖50] 係表示實施態樣7的半導體裝置的構造的俯視圖。 [圖51] 係表示實施態樣7的半導體裝置的構造的剖面圖。 [圖52] 係表示實施態樣7的半導體裝置的構造的電路圖。 [圖53] 係表示實施態樣8的半導體裝置的構造的俯視圖。 [圖54] 係表示實施態樣8的半導體裝置的構造的剖面圖。 [圖55] 係表示實施態樣8的半導體裝置的構造的電路圖。
DG‧‧‧虛擬閘極
Dn‧‧‧汲極區域
Dp‧‧‧汲極區域
F‧‧‧凸片部
GE‧‧‧閘極電極
Gn‧‧‧n型的閘極電極
Gp‧‧‧p型的閘極電極
LIC1‧‧‧局部內接線
LIC2‧‧‧局部內接線
M1(IN)‧‧‧配線
M1(VDD)‧‧‧配線
M1(VSS)‧‧‧配線
M1(OUT)‧‧‧配線
NFT‧‧‧n通道型的FINFET
PFT‧‧‧p通道型的FINFET
Sn‧‧‧源極區域
Sp‧‧‧源極區域
V0‧‧‧介層
YG1~YG6‧‧‧Y柵極
A-A‧‧‧剖面線
X‧‧‧方向
Y‧‧‧方向

Claims (7)

  1. 一種半導體裝置，包含： 半導體基板； 第1凸片部，形成於該半導體基板上，且沿著第1方向延伸； 第2凸片部，形成於該半導體基板上，且沿著該第1方向延伸； 第1閘極配線，沿著與該第1凸片部和該第2凸片部交叉的第2方向延伸，且隔著第1閘極絕緣膜形成於該第1凸片部的第1部上，並隔著第2閘極絕緣膜形成於該第2凸片部的第2部上； 第2閘極配線，沿著與該第1凸片部和該第2凸片部交叉的該第2方向延伸，且隔著第3閘極絕緣膜形成於該第1凸片部的第3部上，並隔著第4閘極絕緣膜形成於該第2凸片部的第4部上； 第1電晶體，其包含：該第1閘極配線的第1部；第1擴散層，形成於位在該第1閘極配線的該第1部的一側之該第1凸片部的第5部；及第2擴散層，形成於位在該第1閘極配線的該第1部的另一側之該第1凸片部的第6部； 第2電晶體，其包含：該第1閘極配線的第2部；第3擴散層，形成於位在該第1閘極配線的該第2部的一側之該第2凸片部的第7部；及第4擴散層，形成於位在該第1閘極配線的該第2部的另一側之該第2凸片部的第8部； 第3電晶體，其包含：該第2閘極配線的第3部；該第1擴散層；及第5擴散層，形成於位在該第2閘極配線的該第3部的一側之該第1凸片部的第9部，其隔著該第2閘極配線的該第3部而為該第1凸片部的該第5部之相反側； 第4電晶體，其包含：該第2閘極配線的第4部；該第3擴散層；及第6擴散層，形成於位於該第2閘極配線的該第4部的一側之該第2凸片部的第10部，其隔著該第2閘極配線的該第4部而為該第2凸片部的該第7部之相反側； 第1局部內接線，形成於該第1擴散層上； 第2局部內接線，形成於該第2擴散層上； 第3局部內接線，形成於該第3擴散層上； 第4局部內接線，形成於該第4擴散層上； 第5局部內接線，形成於該第5擴散層上； 第6局部內接線，形成於該第6擴散層上； 層間絕緣層，形成於該半導體基板上，且覆蓋該第1至4電晶體和該第1至6局部內接線；及 第1配線，形成於該層間絕緣層上，且將該第2擴散層和該第4擴散層之各者與該第2閘極配線電連接； 其中透過該第1局部內接線，將第1電位施加於該第1擴散層； 透過該第3局部內接線，將與第1電位不同的第2電位施加於該第3擴散層； 該第1配線形成於該層間絕緣層上，以使該第1配線於俯視觀察下與該第1閘極配線重疊。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1配線形成於該層間絕緣層上，以使該第1閘極配線、該第2閘極配線的該第3部及該第2閘極配線的該第4部於俯視觀察下與該第1配線重疊。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1配線包含： 第1配線部和第2配線部，沿著該第1方向延伸；及 第3配線部，沿著該第2方向延伸； 其中該第1配線部於俯視觀察下與該第1局部內接線、該第2局部內接線及該第1閘極配線重疊； 該第2配線部於俯視觀察下與該第3局部內接線、該第4局部內接線及該第1閘極配線重疊； 該第3配線部於俯視觀察下與該第2閘極配線重疊，以使該第3配線部於俯視觀察下與該第2閘極配線的該第3部和第4部重疊。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第2擴散層與該第4擴散層透過該第2局部內接線、該第4局部內接線及該第1配線而彼此電連接， 該第5擴散層與該第6擴散層透過該第5局部內接線與該第6局部內接線而彼電連接。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第5擴散層與該第6擴散層未使用形成於該層間絕緣層上的配線而彼此電連接。
  6. 如申請專利範圍第4項之半導體裝置，其更包含形成於該層間絕緣層上之第2配線和第3配線，其中， 該第2配線透過第1介層與該第1閘極配線電連接， 該第3配線透過第2介層和該第5局部內接線而與該第5擴散層電連接，且透過該第2介層和該第6局部內接線而與該第6擴散層電連接。
  7. 如申請專利範圍第6項之半導體裝置，其更包含： 虛擬閘極配線，沿著該第2方向延伸； 第7局部內接線，與該第5局部內接線電連接； 第8局部內接線，與該第6局部內接線電連接；及 第9局部內接線，與該第7局部內接線、該第8局部內接線及該第3配線電連接； 其中該第7局部內接線和該第8局部內接線形成於該虛擬閘極配線上並沿著該第1方向延伸，以使該第7局部內接線和該第8局部內接線於俯視觀察下與該虛擬閘極配線重疊。
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