TWI741935B - 半導體元件與其製作方法 - Google Patents

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黃文社
陳郁翔
陳啟平
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台灣積體電路製造股份有限公司
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Abstract

揭示一種半導體元件，包含元件層，元件層包括元件層的正面上之第一互連接結構；及元件層的背面上之第二互連接結構。第二互連接結構包含元件層的背面上之第一介電層；延伸通過第一介電層至第一電晶體的源極/汲極區之觸點；通過觸點電連接至第一電晶體的源極/汲極區之導電線路；及熱連接至元件層之熱散逸路徑，熱散逸路徑延伸至第二互連結構與元件層相對之表面。熱散逸路徑包括虛設通孔。

Description

半導體元件與其製作方法
本揭示案是關於一種半導體元件與其製作方法。
半導體元件被用於各種電子應用中，諸如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體元件通常藉由以下方式所產製：依次在半導體基板之上沉積絕緣或介電層、導電層、及半導體層、及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元素。半導體產業藉由不斷減小最小特徵尺寸以不斷改良各種電子組件(例如，電晶體、二極管、電阻、電容等)的積體密度，此舉允許將更多的組件整合至給定的區域之中。然而，隨著最小特徵尺寸減小，出現了應解決之其他問題。
在一些實施例中，半導體元件包含元件層，此元件層包括元件層的正面上之第一互連接結構；及元件層的背面上之第二互連接結構。第二互連接結構包含元件層的背面上之第一介電層；延伸通過第一介電層至第一電晶體的源極/汲極區之觸點；通過觸點電連接至第一電晶體的源極/汲極區之導電線路；及熱連接至元件層之熱散逸路徑，熱散逸路徑延伸至第二互連結構與元件層相對之表面。熱散逸路徑包括虛設通孔。
在一些實施例中，半導體元件包含：基板；基板之上之第一互連接結構；第一互連接結構之上之元件層，其中元件層包括第一電晶體及第二電晶體，第一電晶體電連接至第一互連結構中之導電特徵；元件層之上之第二互連結構，第二互連結構包括：通過背側源極/汲極觸點電連接至第二電晶體的源極/汲極區之電源線；及第一介電層中之虛設通孔，虛設通孔被熱連接至電源線；與第二互連結構的第一介電層接觸的鈍化層；及在鈍化層中之凸塊下金屬中，凸塊下金屬通過虛設通孔被熱連接至電源線。
在一些實施例中，一種半導體元件的製作方法包含在半導體基板上形成電晶體；薄化半導體基板以暴露電晶體的源極/汲極區；在薄化半導體基板之後，在電晶體的背面上形成第一互連接結構，其中形成第一互連接結構之步驟包括以下步驟：在電晶體的背面上沉積第一介電層；形成通過第一介電層之觸點，觸點電連接至電晶體的源極/汲 極區；形成電連接至觸點的導電線路；及形成從導電線路至第一互連接結構與電晶體相對之表面的熱散逸路徑，其中熱散逸路徑包括虛設通孔；及在第一互連接結構之上形成外部連接器，將外部連接器通過虛設通孔熱連接至導電線路。
A-A',B-B',C-C':截面
50:基板
50N:n型區
50P:p型區
51,51A~51C:第一半導體層
52,52A~52C:第一奈米結構
53,53A~53C:第二半導體層
54,54A~54C:第二奈米結構
55:奈米結構
60:虛設閘極介電體
64:多層堆疊
66:鰭狀結構
68:隔離區/STI區
70:虛設介電層
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80,81:第一間隔層
82,83:第二間隔層
86:第一凹陷
88:側壁凹陷
90:內部間隔件
92,92':磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻終止層
95:閘極電極
96:第一層間介電層
98:第二凹陷
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二層間介電層
108:第三凹陷
110,129:矽化物區
112:源極/汲極觸點
114:閘極觸點
115:元件層
118:導電材料
120:互連接結構
122:導電特徵
124:介電層
124A:最底部介電層
126,132:介電層
128:第四凹陷
130:觸點
134:導電線路
136:背面互連接結構
138:介電層
140:導電特徵
140':電感器
142:虛設特徵
144:鈍化層
145,147:箭頭
146:凸塊下金屬
148:外部連接器
150:載體基板
152,152A~152B:結合層
當與附圖一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為了論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1圖為根據一些實施例，以三維視圖例示之奈米結構場效電晶體(奈米FET)的範例。
第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、18C、19A、19B、19C、20A、20B、20C、21、22、23、24、25、26、27、28、29A、29B、及29C圖為根據一些實施例，在奈米場效應晶體管的製造中之中間階段的截面視圖。
第30A、30B、及30C圖為根據一些實施例之半導體元件的截面視圖。
第31圖為根據一些實施例之半導體元件的截面視圖。
以下揭露內容提供了用於實行本揭露內容的不同特徵的許多不同實施例或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。例如，在後文的描述中，在第二特徵之上或上之第一特徵的形成操作可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵，使得第一特徵及第二特徵可不直接接觸的實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且其本身並不規範所論述的各種實施例及/或配置之間的關係。
再者，為了便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖式中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除了圖式中所描繪的方位之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同方位。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用的空間相對描述語可同樣以相應的方式解釋。
隨著半導體元件的高級節點中之技術節點收縮，歸因於減小的用於熱散逸之晶片面積及增加的電晶體密度，因此在操作期間元件的溫度亦可能增加。各種實施例提供從產生熱量的元件(例如，電晶體、電阻器等)至晶片的外 部之熱傳導路徑，從而允許改善的散熱並補償工作溫度增加。在一些實施例中，熱傳導路徑包含被形成在半導體晶片的背面及/或正面上之互連接結構中之虛設特徵。在後文中基於特定背景(包括奈米FET的裸片)描述具體實施例。然而，可將各種實施例應用於包括其他類型的電晶體(例如，鰭型結構場效電晶體(FinFET)、平面電晶體、薄膜電晶體(TFT)等)之裸片，以取代奈米FET或結合奈米FET。
第1圖為根據一些實施例，以三維視圖例示之奈米FET(例如，奈米線型結構FET、奈米片型結構FET等)的範例。奈米FET包括在基板50(例如，半導體基板)上之鰭狀結構66之上之奈米結構55(例如，奈米片型結構、奈米線型結構等)，其中奈米結構55充當奈米FET之通道區。奈米結構55可包含p型奈米結構、n型奈米結構、或其等的組合。將隔離區68設置於毗鄰鰭狀結構66之間，此等鰭形結構可突起至相鄰的隔離區68上方並從相鄰的隔離區68之間突起。雖然將隔離區68描述/例示為與基板50分離，但如本文所使用，術語「基板」可指代單獨的半導體基板或半導體基板及隔離區的組合。額外地，雖然將鰭狀結構66的底部部分例示為具有基板50之單一、連續材料，鰭狀結構66及/或基板50的底部部分可包括單一材料或複數種材料。在此背景中，鰭狀結構66指代在相鄰隔離區68之間延伸之部分。
閘極介電層96在鰭狀結構66的頂部表面之上，並沿著奈米結構55的頂部表面、側壁、及底部表面。閘極 電極95在閘極介電層96之上。將磊晶源極/汲極區90設置於閘極介電層96及閘極電極95的對立側上之鰭狀結構66上。
第1圖進一步例示在後文圖式中所使用之參考截面視面。截面A-A'沿著閘極電極95的縱軸並在，舉例而言，垂直於奈米FET的磊晶源極/汲極區90之間之電流方向之方向上。截面B-B'垂直於截面A-A'，且平行於奈米FET的鰭狀結構66的縱軸並在，舉例而言，奈米FET的磊晶源極/汲極區90之間流動之電流方向上。截面C-C'與截面A-A'平行，並延伸通過奈米FET的磊晶源極/汲極區。為清楚起見，隨後圖式參閱此等參考截面視面。
在使用閘極最終製程所形成之奈米FET的背景中，論述本中之一些實施例。在其他實施例中，可使用閘極優先製程。而且，一些實施例考量在平面元件，諸如平面FET或鰭狀結構場效電晶體(FinFET)中，所使用之態樣。
第2至20C圖為根據一些實施例，奈米FET的製造中之中間階段的截面視圖。第2至5、6A、13A、14A、15A、16A、17A、18A、19A、20A、29A、及30A圖例示如第1圖所示之參考截面A-A'。第6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21、22、23、24、25、26、27、28、29B、30B、及31圖例示如第1圖所示之參考截面B-B'。第7A、8A、9A、10A、11A、12A、12C、13C、18C、19C、20C、29C、及30C圖例示如 第1圖所示之參考截面C-C'。
在第2圖中，提供基板50。基板50可為半導體基板，諸如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)、或類似者，此半導體基板可被(例如，採用p型或n型摻雜劑)摻雜或無摻雜。基板50可為晶圓，諸如矽晶圓。通常而言，SOI基板為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入氧化物(buried oxide，BOX)層、氧化矽層、或類似者。將絕緣層提供至通常為矽或玻璃基板之基板上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之複合半導體；包含矽鍺、磷化砷化鎵、鋁砷化銦、鋁砷化鎵、鎵砷化銦、鎵磷化銦、及/或鎵磷化砷化銦之合金半導體；或其等的組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，諸如NMOS電晶體，例如，N型奈米FET，而p型區50P可用於形成p型元件，諸如PMOS電晶體，例如，p型奈米FET。n型區50N可與p型區50P實體地分離(如藉由所例示之分隔件20)，且可將任意數量的元件特徵(例如，其他主動元件、摻雜區、隔離結構，等)設置於n型區50N與p型區50P之間。雖然例示一個n型區50N及一個p型區50P，可提供任意數量的n型區50N及p型區50P。
進一步在第2圖中，將多層堆疊64形成在基板50之上。多層堆疊64包含第一半導體層51A至51C(統稱為第一半導體層51)及第二半導體層53A至53C(統稱為第二半導體層53)的交替層。為了說明的目的並如後文更詳細地論述，將會將第二半導體層53去除並將第一半導體層51圖案化，以在p型區50P中形成奈米FET的通道區。而且，將會將第一半導體層51去除並將第二半導體層53圖案化，以在n型區50N中形成奈米FET的通道區。然而，在一些實施例中，可將第一半導體層51去除並可將第二半導體層53圖案化，以在n型區50N中形成奈米FET的通道區，且可將第二半導體層53去除並可將第一半導體層51圖案化，以在p型區50P中形成奈米FET的通道區。在仍又其他實施例中，可將第一半導體層51去除並可將第二半導體層53圖案化，以在n型區50N及p型區50P二者中形成奈米FETS的通道區。在其他實施例中，可將第二半導體層53去除並可將第一半導體層51圖案化，以在n型區50N及p型區50P二者中形成非FET的通道區。
用於例示性目的，將多層堆疊64例示為各包含三層第一半導體層51及第二半導體層53。在一些實施例中，多層堆疊64可包含任何數量的第一半導體層51及第二半導體層53。多層堆疊體64的每個層皆可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶 (vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、或類似者之製程，所磊晶地成長。在各種實施例中，可由適用的p型奈米FET之第一半導體材料，諸如矽鍺或類似物，形成第一半導體層51，且可由適用的n型奈米的第二半導體材料，諸如FET、矽、矽碳等，形成第二半導體層53。用於例示性目的，將多層堆疊64例示為具有適用的p型奈米FET之最底部半導體層。在一些實施例中，可採最底部層為適用的n型奈米FET之半導體層之方式，形成多層堆疊64。
第一半導體材料及第二半導體材料可為對彼此具有高蝕刻選擇性之材料。因而，可在不顯著去除n型區50N中之第二半導體材料的第二半導體層53的情況下，將第一半導體材料的第一半導體層51去除，從而允許將第二半導體層53圖案化以形成n型奈米層場效電晶體(nanosheet field effect transistors，NSFETS)的通道區。類似地，可在而不顯著去除p型區50P中之第一半導體材料的第一半導體層51的情況下，將第二半導體材料的第二半導體層53去除，從而允許將第一半導體層51圖案化以形成p型NSFETS的通道區。
現在參考第3圖，根據一些實施例，將鰭狀結構66形成在基板50中並將奈米結構55形成在多層堆疊64中。在一些實施例中，可分別藉由在多層堆疊64及基板50中蝕刻溝槽，以將奈米結構55及鰭狀結構66形成在多層堆疊64及基板50中。蝕刻製程可為任何可接受的蝕 刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似製程、或其等的組合。蝕刻製程可為各向異性製程。藉由蝕刻多層堆疊64形成奈米結構55之製程，可進一步由第一半導體層51界定第一奈米結構52A至52C(統稱為第一奈米結構52)，並由第二半導體層53界定第二奈米結構54A至54C(統稱為第二奈米結構54)。可將第一奈米結構52及第二奈米結構54進一步統稱為奈米結構55。
可藉由任何合適的方法將鰭狀結構66及奈米結構55圖案化。舉例而言，可使用一個或更多個光微影製程製程，包含雙圖案化或多圖案化製程，將鰭狀結構66及奈米結構55圖案化。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案具有比其他使用單一、直接光微影製程所能獲得之間距小之間距。舉例而言，在一個實施例中，使用光微影製程將犠牲層形成在基板之上並將犠牲層圖案化。使用自對準製程將間隔件形成在圖案化犠牲層旁邊。接著將犠牲層去除，接著將其餘的間隔件用於圖案化鰭狀結構66。
用於例示性目的，第3圖例示n型區50N及p型區50P中之鰭狀結構66為具有大致相等的寬度。在一些實施例中，n型區50N中之鰭狀結構66的寬度可比p型區50P中之鰭狀結構66的寬度更大或更薄。再者，縱使每個鰭狀結構66及奈米結構55皆例示為全體具有一致的寬度，而在其他實施例中，鰭狀結構66及/或奈米結構55 可具有錐形的側壁，使得每個鰭狀結構66及/或奈米結構55的寬度在朝向基板50之方向連續增加。在此等實施例中，每個奈米結構55可具具有不同寬度，且形狀為梯形。
在第4圖中，在鰭狀結構66附近形成淺溝槽隔離(STI)區68。可藉由在基板50、鰭狀結構66、及奈米結構55之上、及毗鄰鰭狀結構66之間沉積絕緣材料，形成STI區68。絕緣材料可為氧化物，諸如氧化矽、氮化物、類似者、或其等的組合，且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FVCD)、類似製程、或其等的組合，形成絕緣材料。可使用藉由任何可接受的製程所形成之其他絕緣材料。在所例示實施例中，絕緣材料是藉由FCVD製程所形成之氧化矽。一旦形成絕緣材料，即可進行退火製程。在一實施例中，可採多餘絕緣材料覆蓋奈米結構55之方式形成絕緣材料。雖然將絕緣材料例示為單一層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿著基板50、鰭狀結構66、及奈米結構55的表面形成襯裡(未分別例示).此後，可將諸如前文所論述之填充材料，形成在襯裡之上。
接著將去除製程應用至絕緣材料，以去除奈米結構55之上之多餘絕緣材料。在一些實施例中，可利用諸如化學機械拋光(chemical mechanical polish，CMP)、回蝕刻製程、其等的組合、或類似製程之平坦化製程。平坦化製程暴露奈米結構55，其使得奈米結構55及絕緣材 料的頂部表面在完成平坦化製程之後為齊平。
接著使絕緣材料凹陷以形成STI區68。可採n型區50N及p型區50P中之鰭狀結構66的上部分從相鄰STI區68之間突出之方式使絕緣材料凹陷。再者，STI區68的頂部表面可具有如所例示之平坦表面、凸表面、凹表面(諸如凹碟狀)、或其等的組合。可藉由適當的蝕刻將STI區68的頂部表面形成平坦、凸起、及/或凹入狀。可使用可接受的蝕刻製程，諸如對絕緣材料(例如，以比鰭狀結構66及奈米結構55的材料更快的速率，蝕刻絕緣材料的材料)的材料具有選擇性之製程，使STI區68凹陷。舉例而言，可使用，舉例而言，使用稀氫氟酸(dilute hydrofluoric，dHF)，的氧化物去除製程。
前文參照第2圖至第4圖所述之製程僅為如何形成鰭狀結構66及奈米結構55的一個範例。在一些實施例中，可使用遮罩及磊晶成長製程形成鰭狀結構66及/或奈米結構55。舉例而言，可將介電層形成在基板50的頂部表面之上，且可將溝槽蝕刻通過介電層以暴露下層的基板50。可在溝槽中磊晶地成長磊晶結構，且可採磊晶結構從介電層突出之方式使介電層凹陷，以形成鰭狀結構66及/或奈米結構55。磊晶結構可包括前文所論述之交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構為磊晶地成長之一些實施例中，磊晶成長材料可在成長期間被原位摻雜，雖然可一起使用原位摻雜與植入製程，在成長期間被原位摻雜可免除之前及/或之後的植入製 程。
額外地，僅用於例示性目的，在本文中將第一半導體層51(及所得奈米結構52)及第二半導體層53(及所得奈米結構54)例示及討論為在p型區50P及n型區50N中包括相同材料。因而，在一些實施例中，第一半導體層51及第二半導體層53中的一者或兩者可為不同材料，或以不同順序將第一半導體層51及第二半導體層53中的一者或兩者形成在p型區50P及n型區50N中。
進一步在第4圖中，可將適當的阱(未分別例示)形成在鰭狀結構66、奈米結構55、及/或STI區68中。在具有不同阱類型之實施例中，可使用光阻劑或其他遮罩(未分別例示)，以實現n型區50N及p型區50P之不同植入步驟。舉例而言，可將光阻劑形成在n型區50N和p型區50P中之鰭狀結構66及STI區68之上。將光阻劑圖案化以暴露p型區50P。可藉由使用旋塗技術形成光阻劑，並可使用可接受的光微影製程技術將光阻劑圖案化。一旦將光阻劑圖案化，在p型區50P中進行n型雜質植入，且光阻劑可充當屏蔽罩以大致地防止n型雜質被植入n型區50N之中。n型雜質可為以約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區域中之磷、砷、銻、或類似物。在植入後，將光阻劑去除，諸如藉由可接受的灰化製程。
在p型區50P植入之後或之前，將光阻劑或其他遮罩(未分別例示)形成在p型區50P及n型區50N中之 鰭狀結構66、奈米結構55、及STI區68之上。將光阻劑圖案化以暴露n型區50N。可藉由使用旋塗技術形成光阻劑，並可使用可接受的光微影製程技術將光阻劑圖案化。一旦將光阻劑圖案化，在n型區50N中進行n型雜質植入，且光阻劑可充當屏蔽罩以大致地防止p型雜質被植入p型區50P之中。p型雜質可為以約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區域中之硼、氟化硼、銦、或類似者。在植入後，可將光阻劑去除，諸如藉由可接受的灰化製程。
在n型區50N及p型區50P的植入製程之後，可進行退火以修復植入損壞並活化已植入之p型及/或n型雜質。在一些實施例中，磊晶鰭狀結構的成長材料可在成長期間被原位摻雜植入，雖然可一起使用原位摻雜與植入製程，在成長期間被原位摻雜可免除之前及/或之後的植入製程。
在第5圖中，將虛設介電層70形成在鰭狀結構66及/或奈米結構55上。虛設介電層70可為，例如，氧化矽、氮化矽、其等的組合、或類似物，且可根據可接受的技術沉積或熱成長。將虛設閘極層72形成在虛設介電層70之上，並將遮罩層74形成在虛設閘極層72之上。可在虛設介電層70之上沉積虛設閘極層72，且接著平坦化，諸如藉由CMP。可在虛設閘極層72上沉積遮罩層74。虛設閘極層72可為導電或非導電材料，且可選自包含以下各者之群組：非晶矽、多晶體矽(多晶釸)、多晶體矽鍺 (poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積、或其他用於沉積所選材料之技術，沉積虛設閘極層72。虛設閘極層72可由相對於隔離區的蝕刻製程具有高蝕刻選擇性之其他材料所製成。遮罩層74可包含，舉例而言，氮化矽、氮氧化矽、或類似者。在此範例中，跨n型區50N及p型區50P整體形成單一虛設閘極層72及單一遮罩層74。僅用於例示性目的，應當注意，圖式虛設介電層70僅覆蓋鰭狀結構66及奈米結構55。在一些實施例中，可採虛設介電層70覆蓋STI區68之方式，以沉積虛設介電層70，使得虛設介電層70在虛設閘極層72與STI區68之間延伸。
第6A至18C圖例示實施例元件的製造中之各種額外步驟。第6A、7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、15A、及18C圖例示區50N或區50P中之特徵。在第6A及6B圖中，可使用可接收的光微影製程及蝕刻技術將遮罩層74(參見第5圖)圖案化以形成遮罩78。接著可將遮罩78的圖案轉移至虛設閘極層72及至虛設介電層70，以分別形成虛設閘極76及虛設閘極介電71。虛設閘極76覆蓋鰭狀結構66的對應通道區。可將遮罩78的圖案用於使每個虛設閘極76與毗鄰的虛設閘極76實體地分離。虛設閘極76亦可具有大致垂直於對應鰭狀結構66的長度方向之長度方向。
在第7A及7B圖中，將第一間隔層80及第二間 隔層82分別形成在第6A及6B圖中所例示之結構之上。隨後將第一間隔層80及第二間隔層82圖案化，以充當形成自對準源極/汲極區之間隔件。在第7A及7B圖中，將第一間隔層80形成在STI區68的頂部表面上；鰭狀結構66、奈米結構55、及遮罩78的頂部表面及側壁上；及虛設閘極76及虛設閘極介電71的側壁上。在第一間隔層80之上沉積第二間隔層82。可使用諸如熱氧化之技術，由氧化矽、氮化矽、氮氧化矽、或類似者，形成第一間隔層80，或藉由CVD、ALD、或類似製程，沉積第一間隔層80。可由具有與第一間隔層80的材料不同蝕刻速率之材料，形成第二間隔層82，例如氧化矽、氮化矽、氮氧化矽、或類似者，並可藉由CVD、ALD、或類似製程，沉積第二間隔層82。
在形成第一間隔層80之後並在形成第二間隔層82之前，可進行用於輕度摻雜源極/汲極(lightly doped source/drain，LDD)區(未分別例示)之植入製程。在具有不同元件類型的實施例中，與前文第4圖中所論述之植入製程相似，在暴露p型區50P時，可將遮罩(諸如光阻劑)形成在n型區50N之上，並可將適當類型的(例如，p型)雜質植入p型區50P中之暴露鰭狀結構66及奈米結構55之中。接著可將遮罩去除。隨後，在暴露n型區50N時，可將遮罩(諸如，光阻劑)形成在p型區50P之上，並可將適當類型的(例如，n型)雜質植入n型區50N中之暴露鰭狀結構66及奈米結構55之中。接著可將遮罩去除。 n型雜質可為前文所論述之n型雜質中的任何雜質，且p型雜質可為前文所論述之p型雜質中的任何雜質。輕度摻雜源極/汲極區可具有在約1x1015原子/cm3至約1x1019原子/cm3範圍內之濃度的雜質。可將退火用於修復植入損壞並活化植入的雜質。
在第8A及8B圖中，蝕刻第一間隔層80及第二間隔層82以形成第一間隔件81及第二間隔件83。如後文將更詳細討論，第一間隔件81及第二間隔件83用於自對準隨後形成的源極漏極區，暨在隨後處理期間保護鰭狀結構66及/或奈米結構55的側壁。可使用合適的蝕刻製程(諸如，各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、或類似製程)，以蝕刻第一間隔層80及第二間隔層82。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同蝕刻速率，使得當圖案化第二間隔層82時，第一間隔層80可充當蝕刻終止層，且使得當圖案化第一間隔層80時，第二間隔層82可充當遮罩。舉例而言，如第8A圖中所例示，可使用各向異性蝕刻製程蝕刻第二間隔層82，其中第一間隔層80充當蝕刻終止層，其中第二間隔層82的其餘部分形成第二間隔件83。此後，如第8A圖中所例示，在蝕刻第一間隔層80的暴露部分時，第二間隔件83充當遮罩，從而形成第一間隔件81。
如第8A圖中所例示，將第一間隔件81及第二間隔件83設置於鰭狀結構66及/或奈米結構55的側壁上。 如第8B圖中所例示，在一些實施例中，可從毗鄰遮罩78、虛設閘極76、及虛設閘極介電71之第一間隔層80之上去除第二間隔層82，且將第一間隔件81設置於遮罩78、虛設閘極76、及虛設閘極介電71的側壁上。在其他實施例中，一部分第二間隔層82可保留在毗鄰遮罩78、虛設閘極76、及虛設閘極介電71之第一間隔層80之上。
應當注意，前文揭露內容總體上描述形成間隔件及LDD區的製程。可使用其他製程及序列。舉例而言，可利用更少或額外的間隔件，可利用不同順序的步驟(例如，可在沉積第二間隔層82之前將第一間隔件81圖案化)，可形成並去除間隔件、及/或執行類似動作。再者，可使用不同結構及步驟形成n型及p型元件。
在第9A及9B圖中，根據一些實施例，將第一凹陷86形成在鰭狀結構66、奈米結構55、及基板50中。隨後將磊晶源極/汲極區形成在第一凹陷86中。第一凹陷86可延伸通過第一奈米結構52及第二奈米結構54，並進入基板50。如第9A圖中所例示，STI區68的頂部表面可與第一凹陷86的底部表面齊平。在各種實施例中，可採使得第一凹陷86的底部表面被設置於STI區68的頂部表面下方之方式(或類似者)，蝕刻鰭狀結構66。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻鰭狀結構66、奈米結構55、及基板50，形成第一凹陷86。在用於形成第一凹陷86之蝕刻製程期間，第一間隔件81、第二間隔件83、及遮罩78遮蔽鰭狀結構66的部 分、奈米結構55、及基板50。可將單一蝕刻製程或多蝕刻製程用於蝕刻奈米結構55及/或鰭狀結構66的每個層。在第一凹陷86達到符合需求的深度之後，可將定時的蝕刻製程用於停止第一凹陷86的蝕刻製程。
在第10A及10B圖中，藉由蝕刻第一凹陷86所暴露之(由第一半導體材料(例如，第一奈米結構52)所形成的)多層堆疊64的層的側壁的部分，形成n型區50N中之側壁凹陷88，藉由蝕刻第一凹陷86所暴露之(由第二半導體材料(例如，第二奈米結構54)所形成的)多層堆疊56的層的側壁的部分，形成p型區50P中之側壁凹陷88。儘管在第10B圖中，將凹陷88中之第一奈米結構52及第二奈米結構54的側壁例示為直的形狀，但此等側壁可為凹陷或凸起的形狀。可使用各向同性蝕刻製程，諸如濕式蝕刻製程、或類似製程，以蝕刻此等側壁。可使用遮罩(未圖示)保護p型區50P，同時將對第一半導體材料具有選擇性之蝕刻劑使用蝕刻第一奈米結構52，從而與n型區50N中之第一奈米結構52相比，第二奈米結構54及基板50保持相對未蝕刻。類似地，可使用遮罩(未圖示)保護n型區50N，同時將對第二半導體材料具有選擇性之蝕刻劑使用蝕刻第二奈米結構54，從而與p型區50P中之第二奈米結構54相比，第一奈米結構52及基板50保持相對未蝕刻。在第一奈米結構52包含例如SiGe，而第二奈米結構54包含例如Si或SiC之實施例中，可將具有氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或類似者之乾式 蝕刻製程用於蝕刻n型區50N中之第一奈米結構52的側壁，並可將具有氟化氫、另一種基於氟的蝕刻劑、或類似者之乾式蝕刻製程用於蝕刻p型區50P中之第二奈米結構54的側壁。
在第11A至11C圖中，將第一內部間隔件90形成在側壁凹陷88中。可藉由將內部間隔層(未分別例示)沉積在第10A及10B圖中所例示之結構之上，形成第一內部間隔件90。第一內部間隔件90充當隨後形成的源極/汲極區及閘極結構之間之隔離特徵。將於後文中所更詳細論述，將會將源極/汲極區形成在凹陷86中，而n型區50N中之第一奈米結構52及p型區50P中之第二奈米結構54將被相應的閘極結構所取代。
可藉由共形沉積製程、CVD、ALD、或類似製程沉積內部間隔層。雖然可利用任何合適的材料，諸如，可具有小於約3.5之k值的低介電常數(low-k)材料，內部間隔層可包括諸如氮化矽或氮氧化矽之材料。接著可蝕刻內部間隔層，以形成第一內部間隔件90。雖然將第一內部間隔件90的外部側壁例示為與n型區50N中之第二奈米結構54的側壁齊平，並與p型區50P中之第一奈米結構52的側壁齊平，第一內部間隔件90的外部側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從第二奈米結構54及/或第一奈米結構52的側壁凹陷。
此外，儘管在第11B圖中，將第一內部間隔件90的外部側壁例示為直的形狀，但第一內部間隔件90的外部 側壁可為凹陷或凸起的形狀。作為範例，第11C圖例示之實施例，其中第一奈米結構52的側壁為凹陷、第一內部間隔件90的外部側壁為凹陷、且第一內部間隔件從p型區50P中之第二奈米結構54的側壁凹陷。亦例示之實施例，其中第二奈米結構54的側壁為凹陷、第二內部間隔件90的外部側壁為凹陷、且第二內部間隔件從n型區50N中之第一奈米結構52的側壁凹陷。可藉由RIE、NBE、或類似製程蝕刻內部間隔層。可將第一內部間隔件90用於防止被隨後蝕刻製程(諸如用於形成閘極結構之蝕刻製程)，對隨後形成的源極/汲極區(諸如後文參照第12A至12C圖所論述之磊晶源極/汲極區92)的損壞。
在第12A至12C圖中，將磊晶源極/汲極區92形成在第一凹陷86中。在一些實施例中，源極/汲極區92可在n型區50N中之第二奈米結構54及p型區50P中之第一奈米結構52上施加應力，從而提高效能。如第12B圖中所例示，將磊晶源極/汲極區92形成在第一凹陷86中，使得每個虛設閘極76被設置於磊晶源極/汲極區92的對應相鄰對之間。在一些實施例中，將第一間隔件81用於使磊晶源極/汲極區92以適當的橫向距離與虛設閘極72分離，且將第一內部間隔件90用於使磊晶源極/汲極區92與奈米結構55以適當的橫向距離分離，使得磊晶源極/汲極區92不會與隨後形成的所得奈米FET的閘極短路。
可藉由遮蔽p型區50P(例如，PMOS區域)，形成n型區50N(例如，NMOS區域)中之磊晶源極/汲極區 92。接著，在n型區50N中之第一凹陷86中，磊晶地生長磊晶源極/汲極區92。磊晶源極/汲極區92可包含任何適用於n型奈米FET之可接受的材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區92可包含在第二奈米結構54上施加拉伸應變之材料，例如矽、碳化矽、氟化磷碳化物矽、磷化矽、或類似者。磊晶源極/汲極區92可具有從奈米結構55的對應上表面凸起之表面且可具有刻面。
可藉由遮蔽n型區50N(例如，NMOS區域)，形成p型區50P(例如，PMOS區域)中之磊晶源極/汲極區92。接著，在p型區50P中之第一凹陷86中，磊晶地生長磊晶源極/汲極區92。磊晶源極/汲極區92可包含任何適用於p型奈米FET之可接受的材料。舉例而言，若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包括在第一奈米結構52上施加壓縮應變之材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺鍚、或類似者。磊晶源極/汲極區92亦可具有從奈米結構55的對應表面凸起之表面且可具有刻面。
與前文所論述之用於形成輕度摻雜源極/汲極區之製程相似，可將摻雜劑植入磊晶源極/汲極區92，第一奈米結構52、第二奈米結構54、及/或基板50，以形成源極/汲極區，隨後進行退火。源極/汲極區可具有在約1x1019原子/cm3及約1x1021原子/cm3範圍之間的雜質濃度。用於源極/汲極區之n型及/或p型雜質可為前文所 論述之任何雜質。在一些實施例中，可在生長過程中原位摻雜磊晶源極/汲極區92。
由於用於在n型區50N和p型區50P中形成磊晶源極/汲極區92之磊晶製程，磊晶源極/汲極區92的上表面具有刻面，此等刻面橫向向外擴展超過奈米結構55的側壁。在一些實施例中，如第12A圖所例示，此等刻面致使同一NSFET的毗鄰磊晶源極/汲極區92合併。在其他實施例中，如第12C圖所例示，在完成磊晶製程之後，毗鄰磊晶源極/汲極區92保持分離。如第12A及12C圖所例示之實施例中，可將第一間隔件81形成至STI區68的頂部表面，從而阻止磊晶生長。在一些其他實施例中，第一間隔件81可覆蓋奈米結構55的側壁的部分，而進一步阻止磊晶生長。在一些其他實施例中，可調整用於形成第一間隔件81之間隔件蝕刻，以去除間隔件材料，以允許磊晶生長區延伸至STI區68的表面。
磊晶源極/汲極區92可包括一層或更多層半導體材料層。舉例而言，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。可將任何數量的半導體材料層用於磊晶源極/汲極區92。可由不同半導體材料形成第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中的每個材料層，且以不同分散劑濃度，摻雜此等材料層。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B及大於第三半導體材料層92C之摻雜 劑濃度。在磊晶源極/汲極區92包括三個半導體材料層之實施例中，可沉積第一半導體材料層92A、可將第二半導體材料層92B沉積在第一半導體材料層92A之上、且可將第三半導體材料層92C沉積在第二半導體材料層92B之上。
第12D圖例示之實施例，其中n型區50N之第一奈米結構52的側壁為凹陷且p型區50P中之第二奈米結構54的側壁為凹陷、第一內部間隔件90的外部側壁為凹陷、且第一內部間隔件90分別從第一奈米結構52及第二奈米結構54的側壁凹陷。如第12D圖中所例示，可將磊晶源極/汲極區92形成為與第一內部間隔件90接觸並可延伸超過n型區50N中之第二奈米結構54的側壁及p型區50P中之第一奈米結構52的側壁。
在第13A至13C圖中，將第一層間介電層96分別沉積在如第6A、12B、及12A圖所例示之結構之上(第7A至12D圖的製程不改變第6A圖中所例示之截面)上。可由第一層間介電層96形成介電材料，並可藉由任何合適的方法，諸如CVD、電漿增強CVD(plasma-enhanced，PECVD)、或FCVD，沉積第一層間介電層96。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽酸鹽玻璃(undoped silicate glass，USG)、或類似者。可使用 藉由任何可接受的製程所形成之其他絕緣材料。在一些實施例中，將接觸蝕刻阻擋層(contact etch stop layer，CESL)94設置於第一層間介電層96與磊晶源極/汲極區92、遮罩74、及第一間隔件81之間。接觸蝕刻終止層94可包括諸如，氮化矽、氧化矽、氮氧化矽、或類似者之介電材料，此介電材料具有與上層的第一層間介電層96的材料不同蝕刻速率。
在第14A至14B圖中，可進行平坦化製程，諸如CMP，以使第一層間介電層96的頂部表面與虛設閘極76或遮罩78的頂部表面齊平。平坦化製程亦可去除虛設閘極76上之遮罩78，以及第一間隔件81沿著遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔件81、及第一層間介電層96的頂部表面在製程容許的變量之內齊平。據此，通過第一層間介電層96暴露虛設閘極72的頂部表面。在一些實施例中，可保留遮罩78，在此種情況下，平坦化製程使第一層間介電層96的頂部表面與遮罩78及第一間隔件81的頂部表面齊平。
在第15A及15B圖中，在一個或更多個蝕刻步驟中將虛設閘極72及遮罩78(若存在時)去除，從而形成第二凹陷98。亦將虛設閘極介電71在第二凹陷98中之部分去除。在一些實施例中，藉由乾式蝕刻製程將虛設閘極72及虛設閘極介電71去除。舉例而言，蝕刻製程可包含使用反應氣體(等)之乾式蝕刻製程，此反應氣體以比第一層間介電層96或第一間隔件81更快的速率選擇性地蝕刻 虛設閘極72。每個第二凹陷98暴露及/或疊置奈米結構55的一部分，在隨後完成的奈米FET中，此奈米結構55充當通道區。將充當通道區之部分奈米結構55被設置於磊晶源極/汲極區92的相鄰對之間。在去除製程期間，當蝕刻虛設閘極72時，可將虛設閘極介電71用作蝕刻阻擋層。在虛設閘極72的去除製程之後，可接著將虛設閘極介電71去除。
在第16A及16B圖中，將n型區50N中之第一奈米結構52及p型區50P中之第二奈米結構54去除，而延伸第二凹陷98。可藉由在p型區50P之上形成遮罩(未圖示)並使用對第一半導體的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將第一奈米結構52去除，而與第一奈米結構52相比，第二奈米結構54、基板50、及STI區68保持相對未蝕刻。在第一奈米結構52包含，例如SiGe，且第二奈米結構54A至54C包含，例如Si或SiC之實施例中，可將氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或類似者用於去除n型區50N中之第一奈米結構52。
可藉由在n型區50N之上形成遮罩(未圖示)並使用對第二半導體的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將p型區50P中之第二奈米結構54去除，而與第二奈米結構54相比，第一奈米結構52、基板50、及STI區68保持相對未蝕刻。在第二奈米結構的54包含，例如SiGe，且第一奈米結構 52包含，例如Si或SiC之實施例中，可將氟化氫、另一種氟基蝕刻劑、或類似者用於去除p型區50P中之第二奈米結構54。
在第17A及17B圖中，針對替換閘極形成閘極介電層100及閘極電極102。將閘極介電層100共形地沉積在第二凹陷98中。在n型區50N中，可將閘極介電層100形成在基板50的頂部表面及側壁以及第二奈米結構54的頂部表面、側壁、及底部表面上，且在p型區50P中，可將閘極介電層100形成在基板50的頂部表面、側壁、及第一奈米結構52的底部表面上。亦可將閘極介電層100沉積在第一層間介電層96、接觸蝕刻終止層94、第一間隔件81、及STI區68的頂部表面上。
根據一些實施例，閘極介電層100包括一層或更多層介電層，諸如氧化物、金屬氧化物等、或其等的組合。舉例而言，在一些實施例中，閘極介電可包括在氧化矽層之上之氧化矽層及金屬氧化物層。在一些實施例中，閘極介電層100包含高k值介電材料，且在此等實施例中，閘極介電層100可具有大於約7.0之的k值，且可包含金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛的矽酸鹽、及其等的組合。在n型區50N及p型區50P中之閘極介電層100的結構可為相同或不同結構。閘極介電層100的形成方法可包含分子束沉積(MBD)、ALD、PECVD、及類似方法。
將閘極電極102分別沉積在閘極介電層100之上， 且閘極電極102填充第二凹陷98的其餘部分。閘極電極102可包含諸如氮化鈦、氧化鈦、氮化鈦、碳化鎢、鈷、鈷、鋁、鎢、其等的組合、或其等的多層之含金屬材料。舉例而言，雖然在第17A及17B圖中例示單一層閘極電極102，但閘極電極102可包括任意數量的襯裡層、任意數量的功能微調層、及填充材料。可將組成閘極電極102之層的任何組合，沉積在n型區50N中相鄰的第二奈米結構54之間、及第二奈米結構54A與基板50之間，且可沉積在p型區50P中第一奈米結構52之毗鄰第一奈米結構52之間。
在n型區50N及p型區50P中之閘極介電層100的形成操作可同時發生，使得每區中之閘極介電層100由相同材料所形成，且閘極電極102的形成可同時發生，使得每個區中之閘極電極102由相同材料所形成。在一些實施例中，每個區中之閘極介電層100可由相異製程所形成，使得閘極介電層100可為不同材料及/或具有不同數量的層，及/或每個區中之閘極電極102可由相異製程所形成，使得閘極電極102可為不同材料及/或具有不同數量的層。當使用相異製程時，可將各種遮罩程序用於遮蔽及暴露適當的區域。
在填充第二凹陷98之後，可進行平坦化製程，諸如CMP，以去除閘極電介質層100及閘極電極102的材料的多餘部分，此等多餘部分在第一層間介電層96的頂部表面之上。因此，閘極電極102的材料及閘極介電層100 的其餘部分形成所得奈米FET的置換閘極結構。可將閘極電極102及閘極介電層100統稱為「閘極結構」。
在第18A至18C圖中，閘極結構(包含閘極介電層100及相應的上層的閘極電極102)為凹陷的，從而在閘極結構的正上方與第一間隔件81的相對部分之間形成凹陷。將包括一層或更多層介電材料，諸如氮化矽、氮氧化矽、或類似者之閘極遮罩104填充至凹陷中，隨後藉由平坦化製程去除延伸在第一層間介電層96之上之介電材料的多餘部分。隨後形成的閘極觸點(諸如後文參照第23A及23B圖所論述之閘極觸點114)貫穿閘極遮罩104以接觸凹陷的閘極電極102的頂部表面。
如第18A至18C圖進一步所例示，將第二層間介電層106沉積在第一層間介電層96之上及閘極遮罩104之上。在一些實施例中，第二層間介電層106係藉由FCVD所形成之可流動膜。在一些實施例中，由諸如PSG、BSG、BPSG、USG、或類似者之介電材料，形成第二層間介電層106，且可藉由任何合適的方法，諸如CVD、PECVD、或類似方法，沉積第二層間介電層106。
在第19A至19C圖中，刻蝕第二層間介電層106、第一層間介電層96、接觸蝕刻終止層94、及閘極遮罩104以形成第三凹陷108，第三凹陷108暴露外延源極/漏極區92及/或閘極結構的表面。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻製程，形成第三凹陷108。在一些實施例中，可使用第一蝕刻製程，通過 第二層間介電層106及第一層間介電層96以蝕刻第三凹陷108；可使用第二蝕刻製程，通過閘極遮罩104，以蝕刻第三凹陷108；並且隨後可使用第三蝕刻製程，通過接觸蝕刻終止層94，以蝕刻第三凹陷108。可在第二層間介電層106之上形成遮罩，諸如光阻劑，第二層間介電層106並將第二層間介電層106之上圖案化，以遮蔽第二層間介電層106的部分不致經受第一蝕刻製程及第二蝕刻製程。在一些實施例中，蝕刻製程可能過度蝕刻，且因此，第三凹陷108延伸至磊晶源極/汲極區92及/或閘極結構之中，且第三凹陷108的底部可與磊晶源極/汲極區92及/或閘極結構齊平(例如，在與基板材相同高度處，或具有與距基板相同的距離)，或低於(例如，距基板更近)磊晶源極/汲極區92及/或閘極結構。雖然第19B圖例示第三凹陷108在同一截面中暴露磊晶源極/汲極區92及閘極結構，在各種實施例中，可將磊晶源極/汲極區92及閘極結構暴露在不同截面中，從而減少隨後形成的觸點短路的風險。在形成第三凹陷108之後，將矽化物區110形成在磊晶源極/汲極區92之上。在一些實施例中，藉由首先沉積能與下層磊晶源極/汲極區92(例如，矽、矽鍺、鍺)之半導體材料反應之金屬(未圖示)形成矽化物區110，以在磊晶源極/汲極區92的暴露部分之上形成矽化物或鍺化物區，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金，接著，進行熱退火製程以形成矽化物區110。接著，例如，藉由蝕刻製程將沉積金屬的未反應部 分去除。雖然將矽化物區110稱為矽化物區，矽化物區110亦可為鍺化物區或矽鍺化物區(例如，包括矽化物及鍺化物之區)。在一實施例中，矽化物區110包括TiSi，且具有在約2nm至約10nm之間之範圍內之厚度。
接著，在第20A至C圖中，將觸點112及114(亦可稱為觸塞)形成在第三凹陷108中。觸點112及114可各包括一層或更多層，諸如阻障層、擴散層、及填充材料。舉例而言，在一些實施例中，觸點112及114各自包含阻障層及導電材料，並被電耦合至下層導電特徵(例如，所例示實施例中之閘極結構102及/或矽化物區110)。觸點114被電耦合至閘極結構102，並可稱為閘極觸點，且觸點112被電耦合至矽化物區110，並可稱為源極/汲極觸點。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可進行平坦化製程，諸如CMP，以從第二層間介電層106的表面去除多餘材料。
然雖第20A至C圖例示延伸至每個磊晶源極/汲極區92的之觸點112，某些磊晶源極/汲極區92可省略觸點112。舉例而言，如後文更詳細地說明，導電特徵(例如，電源通道)可隨後通過一個或更多個磊晶源極/汲極區92的背面所附接(例如，見第29A至C圖的磊晶源極/汲極區92')。對於此等特定的磊晶源極/汲極區92，可省略源極/汲極觸點112，或並未將此等源極/汲極觸點112電連接至任何上層的導電線路(例如，導電線路特徵，見第 21圖)。因此，在第2圖至第20A至C圖中，形成主動元件的元件層115。雖然將元件層115描述成具有nanoFET，其他實施例可包含具有不同類型電晶體之元件層115(例如，平面FETs、FinFETs、TFTs、或類似者)。
第21圖至第29A-C圖例示在基板50上形成正面及背面互連接結構的中間步驟。正面及背面互連接結構可各自包括導電特徵，將此等導電特徵電連接形成在基板50上之nanoFET。在第21圖至第28及29B圖中，沿著第1圖的線B-B'取得所例示之截面。第21至29C圖所描述之製程步驟可同時被應用於n型區50N及p型區50P二者。為了便於說明，例示n型區50。再者，如前文所述，可將背面導電特徵(例如，電源通道)連接至一個或更多個磊晶源極/汲極區92(例如，第21至29C圖中之磊晶源極/汲極區92')。因而，正面，磊晶源極/汲極區92'可可選地省略觸點112。
在第21圖中，將互連接結構120形成在第二層間介電層106上。因為將互連接結構120形成在基板50/元件層115的正面(例如，基板50上形成有元件層115的一側)上，亦可將互連接結構120稱為正面互連接結構。
互連接結構120可包括被形成在一層或更多層堆疊介電層124中之一層或更多層導電特徵122。堆疊介電層124的每個層可包括介電材料，諸如低k值介電材料、額外的低k值(extra low-k，ELK)介電材料、或類似者。可使用適當的製程，諸如，CVD、ALD、PVD、PECVD、 或類似者，沉積介電層124。
導電特徵122可包括導電線路及與導電線路層相互連接之導電通孔。導電通孔可延伸通過對應的介電層124，以在導電線路層之間提供垂直連接。可通過任何合適的製程，諸如，鑲嵌製程、雙重鑲嵌製程、或類似製程形成導電特徵122。
舉例而言，可使用鑲嵌製程形成導電特徵122，其中利用光微影製程及蝕刻技術的組合將對應介電層122圖案化，以形成相應於導電特徵122的符合需求圖案之溝槽。可沉積備選的擴散阻障及/或備選的黏附層，接著可採用導電材料填充溝槽。適用於絕緣層之材料包含鈦、氮化鈦、氧化鈦、甲苯、氮化鈦、氧化鈦、或其他替代材料，及用於導電材料的合適材料包含銅、銀、金、鎢、鋁、其等的組合、或類似者。在一實施例中，可藉由沉積銅或銅合金的種子層形成導電特徵122，並藉由電鍍填充溝槽。可將化學機械平坦化(CMP)製程或類似製程用於從對應介電層122的表面去除多餘導電材料，並用於平坦化供後續處理之表面。
在第21圖中，例示五層的導電特徵122及介電層124。然而，應當理解，互連接結構120可包括設置於任意數量的介電層中之任意數量的導電特徵。可將互連接結構120電連接至閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，藉由互連接結構120所形成之功能電路可包括邏輯電路、記憶體電路、圖像感應 器電路、或類似者。
接著在第22圖中，藉由結合層152A至B(統稱為結合層152)將載體基板150結合至互連接結構120的頂部表面。載體基板150可為玻璃載體基板、陶瓷載體基板、半導體基板(例如，矽基板)、晶圓(例如，矽晶圓)、或類似者。載體基板150可在後續處理期間及完成的元件中提供結構支撐。載體基板150大致上沒有任何主動或被動元件。
在各種實施例中，可使用諸如介電-介電鍵合或類似者之合適的技術，將載體基板150結合至互連接結構120。介電-介電結合可包括在互連接結構120上沉積結合層152A。在一些實施例中，結合層152A包括藉由CVD、ALD、PVD、或類似者所沉積之氧化矽(例如，高密度電漿(HDP)氧化物、或類似者)。結合層152B同樣可為在使用舉例而言，CVD、ALD、PVD、熱氧化、或類似者之前，在載體基板150的表面上所形成之氧化物層。亦可將其他合適的材料用於結合層152A及152B。
介電-介電結合製程可進一步包含對一層或更多層結合層152應用表面處理。表面處理可包含電漿處理。可在真空環境中進行電漿處理。在電漿處理之後，表面處理可進一步包含可被應用於一層或更多層結合層152之清潔製程(例如，採用去離子水或類似劑洗滌)。接著，將載體基板150與互連接結構120對準，並將兩者相互壓緊以啟動載體基板150至互連接結構120的預結合。可在室溫下 進行(在攝氏約21度與約25度之間)預結合。在預結合之後，可藉由舉例而言，將互連接結構120及載體基板150加熱至約170度的溫度，以應用退火製程。
如第22圖進一步所例示，在將載體基板150結合至互連接結構120之後，可翻轉元件使得基板50的背面朝上。基板50的背面可指代與基板上形成有元件層115的正面相對之一側。
接著，在第23圖中，可將薄化製程應用於基板50的背面。薄化製程可包括平坦化製程(例如，機械磨光、化學機械拋光(CMP)、或類似製程)、回蝕刻製程、其等的組合、或類似製程。薄化製程可暴露與互連接結構120相對之磊晶源極/汲極區92的表面。再者，在薄化製程之後，一部分基板50可保留在閘極結構(例如，閘極電極102及閘極介電層100)及奈米結構55之上。
在第24圖中，將介電層126沉積在元件層115的背面上。可將介電層126沉積在基板50的磊晶源極/汲極區92及其餘部分上。介電層126可實體地接觸磊晶源極/汲極區92的表面及基板50的其餘部分。介電層126可與前文所述之第二層間介電層106大致相似。舉例而言，可由類似材料形成介電層126並使用與第二層間介電層106類似之製程。
在第25圖中，在介電層126中將第四凹陷128圖案化。可使用前文參照第19A至C圖中之第三凹陷108所述之類似製程，將第四凹陷128圖案化。第四凹陷128 可暴露磊晶源極/汲極區92'的表面。亦如第25圖中所例示，將矽化物區129形成在磊晶源極/汲極區92'的背面上。矽化物區129可與前文所述之矽化物區110相似。舉例而言，可由類似材料形成矽化物區129並使用與矽化物區110類似之製程。
在第26圖中，將觸點130形成在第四凹陷128中。觸點130可延伸通過介電層126以延伸至磊晶源極/汲極區92'並通過矽化物區129與磊晶源極/汲極區92'電接觸。觸點130可與前文所述之觸點112相似。舉例而言，可由類似的材料形成觸點130並使用與觸點112類似之製程。
在第27圖中，將導電線路134及介電層132形成在介電層126及觸點130之上。介電層132可與介電層126相似。舉例而言，可由類似材料形成介電層132並使用與介電層126類似之製程。
將導電線路134形成在介電層132中。舉例而言，形成導電線路134之製程可包含，使用光微影製程及蝕刻製程的組合，在介電層132中圖案化凹陷。介電層132中之凹陷的圖案可相應於導電線路134的圖案。然後藉由在凹陷中沉積導電材料，形成導電線路134。在一些實施例中，導電線路134包括金屬層，此金屬層可為單一層或包括複數個由不同材料形成的子層之複合層。在一些實施例中，導電線路134包括銅、鋁、鈷、鎢、鈦、鉭、釕、或類似者。在採用導電材料填充溝槽之前，可沉積備選的擴 散阻障及/或備選的黏附層。適合用於阻障層/黏附層之材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、或類似者。可使用，舉例而言，CVD、ALD、PVD、電鍍或類似製程，形成導電線路134。導電線路134通過觸點130及矽化物區129實體地並電耦合至磊晶源極/汲極區92'。可進行平坦化製程(例如，CMP、磨光、回蝕、或類似者)以去除被在介電層132之上之導電線路134的多餘部分。
在一些實施例中，導電線路134為電源通道，此等電源通道為將磊晶源極/汲極區92'電連接至參考電壓或類似者之導電線路。藉由將電源通道放置在所得半導體裸片的背面上而非在半導體裸片的正面中，可實現優點。舉例而言，可增加互連接結構120的奈米FET及/或閘極的密度。再者，半導體裸片的背面可容納更寬的電源通道，而減小電阻並增加對奈米FET供電的效率。舉例而言，導電線路134的寬度可為正面互連接結構120的第一階導電線路(例如，第27圖中之導電線路122)的寬度的至少兩倍。
在第28圖中，將背面互連接結構136的其餘部分形成在介電層132及導電線路134之上。背面互連接結構136包括介電層126、132、138；觸點130；導電特徵140；及導電線路134。背面互連接結構136的其餘部分可與正面互連接結構120相似。舉例而言，背面互連接結構136可包括相似的材料，並使用與互連接結構120類 似的製程形成背面互連接結構136。特定而言，互連接結構136可包括被形成在堆疊介電層138中之導電特徵140的堆疊層。導電特徵140可包含佈線線路(例如，用於與後續形成的觸點墊及外部連接器往來之佈線)。導電特徵140可進一步包含在介電層138中延伸之導電通孔，以在導電線路的堆疊層之間提供垂直互連接。
可進一步將導電特徵140圖案化以包含一個或更多個埋置的諸如，電阻、電容、電感器、或類似者之被動元件。舉例而言，在第28圖中，導電特徵140包括金屬-絕緣體-金屬(MIM)電感器'。埋置的被動元件可與導電線路134(例如，電源通道)整合在一起，以在奈米FET的背面上提供電路(例如，電源電路)。
背面互連接結構136可進一步包含熱傳導虛設特徵142，此等虛設特徵是從元件層115及/或導電線路134(例如，電源通道)的主動元件通過背面互連接結構136之散熱路徑的一部分。在第28圖中，箭頭145表示從導電線路134通過背面互連接結構136之熱散逸路徑。熱散逸路徑至少從導電線路134延伸至與元件層115相對之互連接結構136的表面。結果，可改善半導體元件中之熱傳導，並可減少從主動元件及/或導電線路134獲得之焦耳熱。舉例而言，已發現，藉由將虛設特徵142整合至背面互連接結構136之中，可將所得半導體元件中之焦耳熱減少300%或更多。
在一些實施例中，虛設特徵142是延伸通過不同 介電層138(諸如，介於功能、導電特徵140之間)之虛設通孔。在一些實施例中，可將虛設特徵142設置於背面互連接結構136的的一層或更多層最高介電層138(例如，距離元件層115最遠之介電層)中。舉例而言，虛設特徵142可在導電特徵140的埋置的被動元件(例如，MIM電感器140')的堆疊部分之間延伸，及/或虛設特徵142可在導電特徵140的堆疊、及互連接導電線路(例如，訊號線路)之間延伸(見第29A至C圖)。將虛設特徵142熱連接至元件層115及/或導電線路134(例如，電源通道)的主動元件。然而，虛設特徵142可能與半導體裸片中之元件層115及/或導電線路134中之所有主動元件電隔離。或者，在其他實施例中將虛設特徵142電連接至元件層115及/或導電線路134中之一個或更多個主動元件。在此等實施例中，可將虛設特徵142稱為虛設通孔，因為此虛設通孔與埋設的被動元件(電感器140')/導電線路140的圖案分離，在被動元件(電感器140')/導電線路140之間設置並電連接虛設特徵。舉例而言，導電特徵140可界定與虛設特徵142相異之一個或更多個完全功能電路(等)、被動元件(等)、或類似者。在此方式中，可將虛設特徵142包含在背面互連接136中，而不會影響現存功能特徵的佈局(例如，訊號線路、電源線路、被動元件、或類似者)。
虛設特徵142可包括具有低耐熱之熱傳導材料，諸如金屬(例如，銅、鋁、鈷、鎢、鈦、鉭、釕、或類似者)、聚合物、氮化鋁、Al2O3、或類似者。在一些實施例 中，虛設特徵142具有至少約每米凱爾文398瓦(W/(m．K))的熱傳導率，以便在半導體晶片中提供足夠的散熱。可將虛設特徵142與導電特徵140同時並由相同的材料形成，從而提高製造積體的便利性並減少成本。在其他實施例中，由與導電特徵140不同的材料形成虛設特徵142，且可為在對應介電層138中之對應導電特徵140之前或之後沉積每個介電層138中之虛設特徵142。
在第29A至C圖中，將鈍化層144、焊墊下金屬146、及外部連接器148形成在互連接結構136之上。鈍化層144可包括諸如PBO、聚醯亞胺、BCB、或類似者之聚合物。替代地，鈍化層144可包含諸如氧化矽、氮化矽、碳化矽、氮氧化矽、或類似者之無機介電材料。可藉由，可藉由舉例而言，CVD、PVD、或類似製程，沉積鈍化層144。
將焊墊下金屬146通過鈍化層144形成至互連接結構136中之導電特徵140，且將外部連接器148形成在焊墊下金屬146上。焊墊下金屬146可包括藉由電鍍製程或類似製程所形成之一層或更多層銅、鎳、金、或類似者。將外部連接器148(例如，焊球)形成在焊墊下金屬146上。外部連接器148的形成操作可包含將焊球放置在焊墊下金屬146的裸露部分上，且接著回焊焊球。在替代實施例中，外部連接器148的形成操作包含進行電鍍步驟，在最頂部的導電特徵140之上形成焊接區，且接著回焊焊接區。可將焊墊下金屬146及外部連接器148用於將輸入/ 輸出連接提供至其他電氣組件，諸如，其他元件裸片、再分佈結構、印刷電路板、主機板、或類似者。亦可將焊墊下金屬148及外部連接器148稱為背面輸入/輸出墊片，此等墊片可將訊號、電源電壓、及/或接地連接提供至前文所述之奈米FET。
可藉由虛設特徵142，將焊墊下金屬146及外部連接器148熱連接至元件層115及/或導電線路134(例如，電源通道)。因此，虛設特徵142有助於將熱量從主動元件及/或導電線路134通過背面互連接136傳導出去至半導體裸片的外部。
在第29A至C圖中，將虛設特徵142例示為包含在背面互連接結構136中之虛設通孔。第30A至C圖例示之替代配置，其中虛設特徵142包含同時設置於背面互連接結構136及正面互連接結構120中之虛設導電線路及虛設導電通孔。在第30A至C圖中，類似元件符號表示使用與第29A至C圖類似的製程所形成之類似元素。可將虛設特徵142***至背面互連接結構136及/或正面互連接結構140的先前未被佔用的區域之中。據此，半導體裸片的功能元素的佈局(例如，信號線路、電源線路、被動元件、及類似者)不致受到包含了虛設特徵142之影響。
在一些實施例中，互連接結構120中之虛設特徵142可藉由，舉例而言，接觸蝕刻終止層94，與元件層115的主動元件電隔離。互連接結構120中之虛設特徵142可提供從元件層115通過互連接結構120之熱散逸路 徑，如箭頭147所表示。在一些實施例中，元件層115中之虛設特徵142可提供從元件層115至載體基板150之熱散逸路徑，以進行額外的散熱。
第31圖可例示與第29A至C圖相似的結構，其中類似元件符號表示使用類似製程所形成之類似元素。然而，在第31圖中，省略背面互連接結構136，且將虛設特徵142形成在正面互連接結構120中。可將鈍化層144、焊墊下金屬146、及外部連接器148形成在正面互連接結構120上，並可將鈍化層144、焊墊下金屬146、及外部連接器148電連接至正面互連接結構120的導電特徵122。
在第31圖的實施例中，舉例而言，可將電源通道設置於互連接結構120的最底部介電層124A中。虛設特徵142可提供從介電層124A中之基板50及/或電源通道上之元件層115的主動元件通過正面互連接結構120至UMB 146/外部連接器148之熱散逸路徑。可將虛設特徵142***至正面互連接結構140未被功能電路元件佔用之區域之中。據此，半導體裸片的功能元素的佈局(例如，信號線路、電源線路、被動元件、及類似者)不致受到包含了虛設特徵142之影響。在一些實施例中，虛設特徵142可藉由，舉例而言，接觸蝕刻終止層94，與基板50上之主動元件電隔離。
各種實施例提供從產生熱量的元件(例如，電晶體、電阻器等)至晶片的外部之熱傳導路徑，從而允許改善的散 熱並補償工作溫度增加。在一些實施例中，熱傳導路徑包含被形成在半導體晶片的背面及/或正面上之互連接結構中之虛設特徵。
在一些實施例中，半導體元件包含元件層，此元件層包括元件層的正面上之第一互連接結構；及元件層的背面上之第二互連接結構。第二互連接結構包含元件層的背面上之第一介電層；延伸通過第一介電層至第一電晶體的源極/汲極區之觸點；通過觸點電連接至第一電晶體的源極/汲極區之導電線路；及熱連接至元件層之熱散逸路徑，熱散逸路徑延伸至第二互連結構與元件層相對之表面。熱散逸路徑包括虛設通孔。可選地，在一些實施例中，第二互連結構包括被動元件，且其中虛設通孔從被動元件的第一部分延伸至被動元件的第二部分，被動元件的第一部分及被動元件的第二部分被設置於第二互連結構的不同介電層中。可選地，在一些實施例中，第二互連結構包括被動元件，且虛設通孔從被動元件的第一部分延伸至被動元件的第二部分，被動元件的第一部分及被動元件的第二部分被設置於第二互連結構的不同介電層中。可選地，在一些實施例中，被動元件為電感器。可選地，在一些實施例中，將熱散逸路徑熱連接至導電線路。可選地，在一些實施例中，導電線路為電源通道。可選地，在一些實施例中，元件進一步包含第二互連接結構與元件層相對之表面上之鈍化層；鈍化層中之凸塊下金屬；及凸塊下金屬上之外部連接器，其中將凸塊下金屬及外部連接器熱連接至熱散逸路 徑。可選地，在一些實施例中，虛設通孔被設置於第二互連結構的第二介電層中，且鈍化層接觸第二介電層。可選地，在一些實施例中，元件進一步包含第一互連結構與元件層相對之表面上之半導體基板。可選地，在一些實施例中，第一互連接結構包括電連接至元件層的第二電晶體之導電線路；及熱連接至第一電晶體及第二電晶體之第二熱散逸路徑，第二熱散逸路徑包括第二虛設通孔。
在一些實施例中，半導體元件包含：基板；基板之上之第一互連接結構；第一互連接結構之上之元件層，其中元件層包括第一電晶體及第二電晶體，第一電晶體電連接至第一互連結構中之導電特徵；元件層之上之第二互連結構，第二互連結構包括：通過背側源極/汲極觸點電連接至第二電晶體的源極/汲極區之電源線；及第一介電層中之虛設通孔，虛設通孔被熱連接至電源線；與第二互連結構的第一介電層接觸的鈍化層；及在鈍化層中之凸塊下金屬中，凸塊下金屬通過虛設通孔被熱連接至電源線。可選地，在一些實施例，虛設通孔進一步被熱連接至元件層。可選地，在一些實施例中，虛設通孔從電感器的第一部分延伸至電感器的第二部分，電感器的第一部分被設置於第介電層中，且電感器的第二部分被設置於第介電層下方之第二介電層中。可選地，在一些實施例中，元件進一步包括第二虛設通孔，第二虛設通孔被熱連接至電源通道。可選地，在一些實施例中，虛設通孔從第一導電線路延伸至第二導電線路，第一導電線路被設置於第一介電層中，且第二導 電線路被設置於第一介電層下方之第二介電層中。
在一些實施例中，一種半導體元件的製作方法包含在半導體基板上形成電晶體；薄化半導體基板以暴露電晶體的源極/汲極區；在薄化半導體基板之後，在電晶體的背面上形成第一互連接結構，其中形成第一互連接結構之步驟包括以下步驟：在電晶體的背面上沉積第一介電層；形成通過第一介電層之觸點，觸點電連接至電晶體的源極/汲極區；形成電連接至觸點的導電線路；及形成從導電線路至第一互連接結構與電晶體相對之表面的熱散逸路徑，其中熱散逸路徑包括虛設通孔；及在第一互連接結構之上形成外部連接器，將外部連接器通過虛設通孔熱連接至導電線路。可選地，在一些實施例中，導電線路為電源通道。可選地，在一些實施例中，此方法進一步包含在第一互連接結構中形成被動元件，其中虛設通孔在被動元件的堆疊部分之間延伸。可選地，在一些實施例中，虛設通孔具有與被動元件相同材料成分。可選地，在一些實施例中，此方法進一步包含在薄化半導體基板之前，在半導體基板的正面上形成第二互連接結構；及將載體基板結合至第二互連結構與半導體基板相對之表面。可選地，在一些實施例中，熱散逸路徑熱連接至電晶體。
前文概述數種實施例的特徵，以便本領域熟習技藝者可更理解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構的基礎，以實現本文介紹的實施例的相同 目的及/或達成相同優點。熟習此項技藝者亦應當認識到，此等效構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容的精神及範圍的情況下，熟習此項技藝者可在此文中進行各種改變、替換、及變更。
50:基板
55:奈米結構
92,92':磊晶源極/汲極區
94:接觸蝕刻終止層
102:閘極電極
112:源極/汲極觸點
114:閘極觸點
115:元件層
120:互連接結構
122:導電特徵
124:堆疊介電層
126,132:介電層
129:矽化物區
130:觸點
134:導電線路
136:背面互連接結構
138:堆疊介電層
140:導電特徵
142:虛設特徵
144:鈍化層
145:箭頭
146:凸塊下金屬
148:外部連接器
150:載體基板
152:結合層

Claims (10)

  1. 一種半導體元件，包括：一元件層，包括一第一電晶體；該元件層的一正面上之一第一互連接結構；及該元件層的一背面上之一第二互連接結構，該第二互連接結構包括：該元件層的該背面上之一第一介電層；延伸通過該第一介電層至該第一電晶體的一源極/汲極區之一觸點；通過該觸點電連接至該第一電晶體的該源極/汲極區之一導電線路；及熱連接至該元件層之一熱散逸路徑，該熱散逸路徑延伸至該第二互連結構與該元件層相對之一表面，其中該熱散逸路徑包括一虛設通孔。
  2. 如請求項1所述之半導體元件，其中該第二互連結構包括一被動元件，且其中該虛設通孔從該被動元件的一第一部分延伸至該被動元件的一第二部分，該被動元件的該第一部分及該被動元件的該第二部分被設置於該第二互連結構的不同介電層中。
  3. 如請求項2所述之半導體元件，其中該被動元件為一電感器。
  4. 如請求項1所述之半導體元件，其中該熱散逸路徑熱連接至該導電線路。
  5. 如請求項1所述之半導體元件，其中該導電線路為一電源通道。
  6. 如請求項1所述之半導體元件，進一步包括：該第二互連接結構與該元件層相對之該表面上之一鈍化層；該鈍化層中之一凸塊下金屬；及該凸塊下金屬上之一外部連接器，其中該凸塊下金屬及該外部連接器熱連接至該熱散逸路徑。
  7. 如請求項6所述之半導體元件，其中該虛設通孔被設置於該第二互連結構的一第二介電層中，且其中該鈍化層接觸該第二介電層。
  8. 一種半導體元件，包括：一基板；該基板之上之一第一互連接結構；該第一互連接結構之上之一元件層，其中該元件層包括一第一電晶體及一第二電晶體，該第一電晶體電連接至該第一互連結構中之一導電特徵；該元件層之上之一第二互連結構，該第二互連結構包 括：通過一背側源極/汲極觸點電連接至該第二電晶體的一源極/汲極區之一電源通道；及一第一介電層中之一虛設通孔，該虛設通孔被熱連接至該電源通道；與該第二互連結構的該第一介電層接觸之一鈍化層；及該鈍化層中之一凸塊下金屬，該凸塊下金屬通過該虛設通孔被熱連接至該電源通道。
  9. 一種半導體元件的製作方法，包括以下步驟：在一半導體基板上形成一電晶體；薄化該半導體基板以暴露該電晶體的一源極/汲極區；在薄化該半導體基板之後，在該電晶體的一背面上形成一第一互連接結構，其中形成該第一互連接結構之步驟包括以下步驟：在該電晶體的一背面上沉積一第一介電層；形成通過該第一介電層之一觸點，該觸點電連接至該電晶體的一源極/汲極區；形成電連接至該觸點的一導電線路；及形成從該導電線路至該第一互連接結構與該電晶體相對之一表面的一熱散逸路徑，其中該熱散逸路徑包括一虛設通孔；及在該第一互連接結構之上形成一外部連接器，該外部連接器通過該虛設通孔熱連接至該導電線路。
  10. 如請求項9所述之方法，其中該虛設通孔具有與該被動元件相同的一材料成分。
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