CN115084019A - 背面源极/漏极接触件及其形成方法 - Google Patents

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吕惟皓
舒丽丽
郭建亿
杨育佳
李威养
黄禹轩
蔡庆威
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及背面源极/漏极接触件及其形成方法。一种半导体器件包括：器件层，该器件层包括：沟道区域；栅极堆叠，位于沟道区域和第一绝缘鳍的侧壁之上并且沿着沟道区域和第一绝缘鳍的侧壁；以及外延源极/漏极区域，与沟道区域相邻，其中，外延源极/漏极区域延伸穿过第一绝缘鳍。该半导体器件还包括：正面互连结构，位于器件层的第一侧上；以及背面互连结构，位于器件层的第二侧上，该器件层的第二侧与器件层的第一侧相对。背面互连结构包括与外延源极/漏极区域电连接的背面源极/漏极接触件。

Description

背面源极/漏极接触件及其形成方法
技术领域
本公开总体涉及背面源极/漏极接触件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一方面，提供了一种半导体器件，包括：器件层，所述器件层包括：沟道区域；栅极堆叠，位于所述沟道区域和第一绝缘鳍的侧壁之上并且沿着所述沟道区域和所述第一绝缘鳍的侧壁；以及外延源极/漏极区域，与所述沟道区域相邻，其中，所述外延源极/漏极区域延伸穿过所述第一绝缘鳍；正面互连结构，位于所述器件层的第一侧上；以及背面互连结构，位于所述器件层的第二侧上，所述器件层的第二侧与所述器件层的第一侧相对，其中，所述背面互连结构包括与所述外延源极/漏极区域电连接的背面源极/漏极接触件。
根据本公开的一方面，提供了一种半导体器件，包括：第一绝缘鳍和第二绝缘鳍；栅极电极，位于所述第一绝缘鳍和所述第二绝缘鳍的侧壁之上并沿着所述第一绝缘鳍和所述第二绝缘鳍的侧壁；源极/漏极区域，位于所述第一绝缘鳍和所述第二绝缘鳍之间，其中，所述源极/漏极区域包括：第一外延区域，包括第一小平面；以及第二外延区域，包括与所述第一小平面合并的第二小平面；正面源极/漏极接触件，与所述源极/漏极区域电连接；以及背面源极/漏极接触件，与所述源极/漏极区域电连接，其中，所述源极/漏极区域设置在所述背面源极/漏极接触件与所述正面源极/漏极接触件之间。
根据本公开的一方面，提供了一种形成半导体器件的方法，所述方法包括：在第一半导体鳍和第二半导体鳍之间形成浅沟槽隔离(STI)区域；在所述STI区域之上形成第一绝缘鳍；在所述第一绝缘鳍的第一部分和所述第一半导体鳍之上形成虚设栅极；在所述第一绝缘鳍的第二部分中蚀刻第一凹部；在所述第一半导体鳍中蚀刻第二凹部并在所述第二半导体鳍中蚀刻第三凹部，其中，所述第一凹部将所述第二凹部连接至所述第三凹部；以及在所述第一凹部、所述第二凹部和所述第三凹部中外延生长源极/漏极区域。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的示例。
图2、图3、图4、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图18D、图18E、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B以及图25C是根据一些实施例的制造纳米FET的中间阶段的横截面图。
图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B以及图35C是根据一些实施例的在纳米FET上制造互连结构的中间阶段的横截面图。
图36A、图36B、图36C以及图36D是根据一些实施例的纳米FET器件和互连结构的横截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了易于描述，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或操作中除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
在各种实施例中，将背面源极/漏极接触件制造为使得源极/漏极区域与在半导体芯片的背面上的互连结构电连接。可以为具有改进的电性能的电源线和电接地线来布线背面互连结构。绝缘鳍可以设置在源极/漏极区域之间，用于源极/漏极分布控制并保持相邻的源极/漏极区域分开。此外，可以在形成源极/漏极区域之前至少部分地去除选择的绝缘鳍，从而也可以形成合并的源极/漏极区域。结果，即使当背面接触件具有相对有限的接触件面积时，也可以降低器件电阻。例如，晶体管器件处于“导通”状态时的总电阻可以表示为Ron，其包括沟道电阻(Rch)和外部电阻(Rp)。Rp包括金属电阻(Rim1)、接触电阻(Rcnt)、源极/漏极电阻(Repi)、铺展电阻(Rsp)和拉伸电阻(Rext)。通过提供具有增加的外延体积的合并的源极/漏极区域，不仅Repi可以减少，但也可以提供更有效的电流通路，从而也降低了Rcnt。结果，在无需增加背面源极/漏极接触件面积的情况下就可以降低器件电阻。
在特定的上下文中描述了实施例，即包括纳米FET的管芯。然而，各种实施例可以被应用于替代纳米FET或与纳米FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的示例。图1是三维视图，其中为了清晰起见，省略了纳米FET的一些特征。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米FET包括纳米结构66(例如，纳米片、纳米线等)，这些纳米结构66位于衬底50(例如，半导体衬底)上的半导体鳍62之上，其中纳米结构66充当纳米FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构、或它们的组合。诸如浅沟槽隔离(STI)区域之类的隔离区域72设置在相邻的半导体鳍62之间，这些鳍62可以从相邻的隔离区域72之间突出得高于这些相邻的隔离区域72。尽管隔离区域72被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，虽然半导体鳍62的底部部分被示为与衬底50分开，但是半导体鳍62的底部部分可以是与衬底50相同的、连续的材料。在此上下文中，半导体鳍62指的是在相邻隔离区域72之上和之间延伸的部分。
栅极结构130位于半导体鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。外延源极/漏极区域108设置在栅极结构130的相对侧的半导体鳍62上。外延源极/漏极区域108可以在各种半导体鳍62之间共享。例如，相邻的外延源极/漏极区域108可以电连接，例如通过将外延源极/漏极区域108与相同的源极/漏极接触件耦合。
绝缘鳍82，也称为混合鳍或电介质鳍，设置在隔离区域72之上，并且在相邻的外延源极/漏极区域108之间。绝缘鳍82阻止外延生长以防止外延生长期间外延源极/漏极区域108中的一些的聚结。例如，绝缘鳍82可以形成在单元边界处，以使相邻单元的外延源极/漏极区域108分开。选择的绝缘鳍82(标记为82’)可以被图案化以允许形成合并的外延源极/漏极区域108，从而如下文更详细地解释的降低器件电阻。
图1还示出了在后面的附图中使用的参考横截面。横截面A-A’沿着半导体鳍62的纵轴，并且沿着例如纳米FET的外延源极/漏极区域108之间的电流流动的方向。横截面B-B’沿着栅极结构130的纵轴，并且沿着例如垂直于纳米FET的外延源极/漏极区域108之间的电流流动方向的方向。横截面C-C’平行于横截面B-B’，并且延伸穿过纳米FET的外延源极/漏极区域108。为了清楚起见，后续附图参考了这些参考横截面。横截面D-D’平行于横截面A-A’并且沿着经图案化绝缘鳍82’的纵轴。
图2至图25C是根据一些实施例的制造纳米FET的中间阶段的视图。图2、图3和图4是三维视图。图5A、图6A、图7A、图8A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A是沿着与图1中的参考横截面A-A’相似的横截面示出的横截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B是沿着与图1中的参考横截面B-B’相似的横截面示出的横截面图。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图18E、图19C、图20C、图21C、图22C、图23C、图24C和图25C是沿着与图1中的参考横截面C-C’相似的横截面示出的横截面图。图13D和图18D是沿着与图1中的参考横截面D-D’相似的横截面示出的横截面图。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型杂质或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型纳米FET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型纳米FET。n型区域50N可以与p型区域50P实体地分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N与一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以轻掺杂有p型或n型杂质。可以对衬底50的上部部分执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入杂质。杂质的导电类型可以与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反。APT区域可以延伸到纳米FET中的源极/漏极区域之下。可以使用APT区域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度在1018cm-3至1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。这些半导体材料可以各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层54和第二半导体层56各三层。应当理解的是，多层堆叠52可以包括任何数量的第一半导体层54和第二半导体层56。例如，多层堆叠52可以包括第一半导体层54和第二半导体层56各一层至十层。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54将被去除并且第二半导体层56将被图案化，以在n型区域50N和p型区域50P两者中形成用于纳米FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其在后续处理中将被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于对第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如，硅锗。第二半导体层56的第二半导体材料是适用于n型器件和p型器件两者的材料，例如硅。
在另一实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，例如，硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料相对于对彼此的蚀刻可以具有高蚀刻选择性，从而在n型区域50N中可以在不去除第二半导体层56的情况下去除第一半导体层54，并且在p型区域50P中可以在不去除第一半导体层54的情况下去除第二半导体层56。每一层可以具有小的厚度，例如在5nm至30nm的范围内的厚度。
在图3中，在衬底50和多层堆叠52中图案化沟槽以形成半导体鳍62、纳米结构64和纳米结构66。半导体鳍62是在衬底50中图案化的半导体条带。纳米结构64和纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。
半导体鳍62和纳米结构64、66可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来对半导体鳍62和纳米结构64、66进行图案化。通常，双图案化工艺或多图案化工艺将光刻和自对准工艺结合起来，从而允许创建的图案所具有的间距例如比使用单一直接光刻工艺能够获得的间距更小。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着经图案化牺牲层来形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用作掩模58以对半导体鳍62和纳米结构64、66进行图案化。
在一些实施例中，半导体鳍62和纳米结构64、66各自具有在8nm至40nm的范围内的宽度。在所示实施例中，半导体鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本上相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的半导体鳍62和纳米结构64、66可以比另一区域(例如，p型区域50P)中的半导体鳍62和纳米结构64、66更宽或更窄。此外，虽然半导体鳍62和纳米结构64、66中的每一个被示为始终具有一致的宽度，但在其他实施例中，半导体鳍62和/或纳米结构64、66可以具有锥形侧壁，使得半导体鳍62和/或纳米结构64、66中的每一个的宽度沿朝向衬底50的方向连续增加。在这样的实施例中，纳米结构64、66中的每一个可以具有不同的宽度并且在形状上是梯形的。
在图4中，STI区域72形成在衬底50之上和相邻的半导体鳍62之间。STI区域72围绕半导体鳍62的至少一部分设置，使得纳米结构64、66中的至少一部分从相邻的STI区域72之间突出。在所示实施例中，STI区域72的顶表面低于半导体鳍62的顶表面。在一些实施例中，STI区域72的顶表面高于半导体鳍62的顶表面或与其共面(在工艺变化范围内)。
可以通过任何合适的方法来形成STI区域72。例如，绝缘材料可以形成在衬底50和纳米结构64、66之上以及相邻的半导体鳍62之间。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或它们的组合，并且可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等、或它们的组合)来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成了绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构64、66。尽管STI区域72各自被示为单个层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、半导体鳍62和纳米结构64、66的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的绝缘材料。
然后对绝缘材料施加去除工艺以去除纳米结构64、66之上的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。在一些实施例中，平坦化工艺可以暴露掩模58或去除掩模58。在平坦化工艺之后，绝缘材料和掩模58或纳米结构64、66的顶表面是共面的(在工艺变化范围内)。因此，掩模58(如果存在的话)的顶表面或纳米结构64、66的顶表面通过绝缘材料而被暴露。在所示的实施例中，掩模58保留在纳米结构64、66上。然后使绝缘材料凹陷以形成STI区域72。绝缘材料被凹陷为使得纳米结构64、66中的至少一部分从绝缘材料的相邻部分之间突出。此外，通过应用适当的蚀刻，STI区域72的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如，凹陷)或它们的组合。绝缘材料可以使用任何可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，该蚀刻工艺以比蚀刻半导体鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域72的绝缘材料)。例如，可以使用稀氢氟酸(dHF)作为蚀刻剂来执行氧化物去除。
先前描述的过程只是可以如何形成半导体鳍62和纳米结构64、66的一个示例。在一些实施例中，半导体鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构相对于电介质层突出以形成半导体鳍62和/或纳米结构64、66。外延结构可以包括交替的先前描述的半导体材料，例如，第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂也可以一起使用。
此外，可以在纳米结构64、66、半导体鳍62和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的半导体鳍62、纳米结构64、66和STI区域72之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P中的半导体鳍62、纳米结构64、66和STI区域72之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在针对半导体鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以被一起使用。
图5A至图25C示出了制造实施例器件的各种附加步骤。图5A至图25C示出了n型区域50N和p型区域50P中的任一者中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每幅图所对应的文字中进行描述。如随后将更详细地描述的，绝缘鳍82将形成在半导体鳍62之间。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A示出了半导体鳍62和形成在其上的结构。图5B、图5C、图6B、图6C、图7B、图7C、图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16B、图16C、图17B、图17C、图18B、图18C、图18E、图19B、图19C、图20B、图20C、图21B、图21C、图22B、图22C、图23B、图23C、图24B、图24C、图25B和图25C分别示出了两个半导体鳍62以及在相应横截面中设置在两个半导体鳍62之间的绝缘鳍82和STI区域72的一些部分。图13D和图18D示出了经图案化绝缘鳍82’和形成在其上的结构。
在图5A-图5C中，将牺牲层74共形地形成在掩模58、半导体鳍62、纳米结构64、66和STI区域72之上。牺牲层74可以由半导体材料(例如，从衬底50的候选半导体材料中选择的一种)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺沉积。例如，牺牲层74可以由硅或硅锗形成。
在图6A-图6C中，使用蚀刻工艺，例如干法蚀刻、湿法蚀刻或它们的组合，将牺牲层74图案化以形成牺牲间隔件76。蚀刻工艺可以是各向异性的。作为蚀刻工艺的结果，牺牲层74的位于掩模58和纳米结构64、66之上的一些部分被去除，并且纳米结构64、66之间的STI区域72被部分地暴露。牺牲间隔件76被设置在STI区域72之上并且进一步设置在掩模58、半导体鳍62和纳米结构64、66的侧壁上。
在随后的工艺步骤中，虚设栅极层84可以沉积在牺牲间隔件76的部分之上(参见下文，图11A-图11C)，并且虚设栅极层84可以被图案化以提供虚设栅极94，该虚设栅极94包括牺牲间隔件76的下面的部分(参见下文，图12A-图12C)。这些虚设栅极94(例如，虚设栅极层84的经图案化部分和牺牲间隔件76的一些部分)然后可以被用功能性栅极堆叠代替。具体地，牺牲间隔件76在处理期间用作临时间隔件以描绘绝缘鳍的边界，并且牺牲间隔件76和纳米结构64随后将被去除并用包裹在纳米结构66周围的栅极结构代替。牺牲间隔件76由对纳米结构66的材料的蚀刻具有高蚀刻选择性的材料形成。例如，牺牲间隔件76可以由与纳米结构64相同的半导体材料形成，从而可以在单个工艺步骤中去除牺牲间隔件76和纳米结构64。或者，牺牲间隔件76可以由与纳米结构64不同的材料形成。
图7A至图9C示出了在邻近半导体鳍62和纳米结构64、66的牺牲间隔件76之间形成绝缘鳍82(也称为混合鳍或电介质鳍)。绝缘鳍82可以使随后形成的源极/漏极区域(参见下文，图18A-图18E)彼此绝缘和实体分离。
在图7A-图7C中，在结构之上形成衬里78A和填充材料78B。衬里78A通过可接受的沉积工艺，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等，共形地沉积在STI区域72、掩模58、半导体鳍62、纳米结构64、66和牺牲间隔件76的暴露表面之上。衬里78A可以由一种或多种电介质材料(例如，氮化物，如氮化硅、碳氮化硅、碳氮氧化硅等)形成，该一种或多种电介质材料相对于对半导体鳍62、纳米结构64、66和牺牲间隔件76的蚀刻具有高蚀刻选择性。衬里78A可以在后续形成填充材料78B期间减少牺牲间隔件76的氧化，这对于后续去除牺牲间隔件76可以是有用的。
接下来，填充材料78B形成在衬里78A之上，填充半导体鳍62与纳米结构64、66之间的未被牺牲间隔件76或衬里78A填充的剩余区域。填充材料78B可以形成绝缘鳍82的下部部分的大部分(参见图9A-图9C)以将随后形成的源极/漏极区域(参见图18C和图18D)彼此绝缘。填充材料78B可以通过诸如ALD、CVD、PVD等之类的可接受的沉积工艺形成。填充材料78B可以由一种或多种电介质材料(例如，氧化物，如氧化硅、氮氧化硅、碳氮氧化硅、碳氧化硅等，或它们的组合)形成，该一种或多种电介质材料相对于对半导体鳍62、纳米结构64、66、牺牲间隔件76和衬里78A的蚀刻具有高蚀刻选择性。
在图8A-图8C中，可以使用诸如对填充材料78B具有选择性的工艺之类的一种或多种可接受的平坦化和/或蚀刻工艺(例如，以比衬里78A、牺牲间隔件76和/或掩模58更快的速率来选择性地蚀刻填充材料78B的工艺)，去除衬里78A和填充材料78B的位于掩模58的顶表面上方的上部部分。在蚀刻之后，填充材料78B的顶表面可以低于掩模58的顶表面。在一些实施例中，衬里78A也可以被蚀刻到与填充材料78B相同的水平。
图9A-图9C示出了在填充材料78B上形成电介质帽盖层80，从而形成绝缘鳍82。电介质帽盖层80可以填充位于填充材料78B之上和衬里78A的侧壁之间的剩余区域。电介质帽盖层80可以通过可接受的沉积工艺(例如，ALD、CVD、PVD等)形成。电介质帽盖层80可以由一种或多种电介质材料形成，该一种或多种电介质材料相对于对半导体鳍62、纳米结构64、66、牺牲间隔件76、衬里78A和填充材料78B的蚀刻具有高蚀刻选择性。例如，电介质帽盖层80可以包括高k材料，例如氧化铪、氧化锆、锆铝氧化物、铪铝氧化物、铪硅氧化物、铝氧化物等或它们的组合。
电介质帽盖层80可以被形成为最初覆盖掩模58和纳米结构64、66。随后，应用去除工艺以去除电介质帽盖层80的(一种或多种)多余材料。在一些实施例中，可以利用诸如CMP、回蚀工艺、它们的组合等之类的平坦化工艺。平坦化工艺暴露掩模58，使得掩模58、牺牲间隔件76和电介质帽盖层80的顶表面是共面的(在工艺变化范围内)。在所示实施例中，在平坦化工艺之后保留掩模58。在另一实施例中，也可以通过平坦化工艺来去除部分或全部的掩模58。
结果，绝缘鳍82形成在牺牲间隔件76之间并与其接触。绝缘鳍82包括衬里78A、填充材料72B和电介质帽盖层80。牺牲间隔件76将绝缘鳍82与纳米结构64、66隔开，并且可以通过调整牺牲间隔件76的厚度来调整绝缘鳍82的尺寸。
图10A至图18C示出了制造实施例器件和特征的各种附加步骤。具体地，图10A至图18C示出了某些绝缘鳍82的部分的选择性去除，使得可以生长更大的、合并的外延源极/漏极区域，从而降低器件电阻。为了便于说明，绝缘鳍82在随后的图中被示出而没有衬里78A、填充材料78B或电介质帽盖层80的细节。
在图10A-图10C中，例如使用蚀刻工艺来去除掩模58。蚀刻工艺可以是选择性去除掩模58而不显著蚀刻绝缘鳍82的湿法蚀刻。蚀刻工艺可以是各向异性的。此外，还可以应用蚀刻工艺(或单独的选择性蚀刻工艺)以将牺牲间隔件76的高度降低至与堆叠纳米结构64、66相似的水平(例如，在工艺变化范围之内是相同的)。在掩模58包括有机材料的实施例中，硫酸过氧化物混合物(例如，H2O2和H2SO4的组合)可以用作蚀刻剂以去除掩模58。在(一种或多种)蚀刻工艺之后，堆叠纳米结构64、66和牺牲间隔件76的最上表面可以暴露并且可以低于绝缘鳍82的最上表面。
在图11A-图11C中，在绝缘鳍82、牺牲间隔件76和纳米结构64、66上形成虚设栅极层84。因为纳米结构64、66和牺牲间隔件76延伸得低于绝缘鳍82，所以可以沿着绝缘鳍82的暴露侧壁来设置虚设栅极层84。虚设栅极层84可以被沉积并且然后被平坦化，例如通过CMP。虚设栅极层84可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层84也可以由半导体材料(例如，选自衬底50的候选半导体材料中的一种)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。虚设栅极层84可以由相对于对绝缘材料(例如，绝缘鳍82)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层86可以沉积在虚设栅极层84之上。掩模层86可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层84和单个掩模层86。
在图12A-图12C中，使用可接受的光刻和蚀刻技术来图案化掩模层86以形成掩模96。掩模96的图案然后通过任何可接受的蚀刻技术而被转移到虚设栅极层84，以形成虚设栅极94。虚设栅极94覆盖纳米结构64、66的顶表面，纳米结构64、66将在后续处理中被暴露以形成沟道区域。掩模96的图案可以用于实体分离相邻的虚设栅极94。虚设栅极94的纵向还可以与半导体鳍62的纵向基本上垂直(在工艺变化范围内)。掩模96可选地可以在图案化之后被去除，例如，通过任何可接受的蚀刻技术。
牺牲间隔件76和虚设栅极94共同沿着纳米结构66的将被图案化以形成沟道区域68的部分延伸。随后形成的栅极结构将代替牺牲间隔件76和虚设栅极94。在牺牲间隔件76之上形成虚设栅极94允许随后形成的栅极结构具有更大的高度。
如上所述，虚设栅极94可以由半导体材料形成。在此类实施例中，纳米结构64、牺牲间隔件76和虚设栅极94各自由半导体材料形成。在一些实施例中，纳米结构64和牺牲间隔件76由第一半导体材料(例如，硅锗)形成，并且虚设栅极94由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，虚设栅极94可以在第一蚀刻步骤中被去除，并且纳米结构64和牺牲间隔件76可以在第二蚀刻步骤中一起被去除。当纳米结构64和牺牲间隔件76由硅锗形成时：纳米结构64和牺牲间隔件76可以具有相似的锗浓度，纳米结构64可以具有比牺牲间隔件76更大的锗浓度，或者牺牲间隔件76可以具有比纳米结构64更大的锗浓度。在一些实施例中，纳米结构64由第一半导体材料(例如，硅锗)形成，并且牺牲间隔件76和虚设栅极94由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，牺牲间隔件76和虚设栅极94可以在第一蚀刻步骤中一起被去除，并且纳米结构64可以在第二蚀刻步骤中被去除。
如图12C所示，在B-B横截面中(例如，在随后将形成栅极结构的区域中)掩模96可以覆盖绝缘鳍82，并且在C-C横截面中(例如，在随后将形成源极/漏极区域的区域中)使得绝缘鳍暴露。通过选择性地暴露绝缘鳍82，掩模96可以进一步允许对选择的绝缘鳍82的图案化，从而可以生长合并的源极/漏极区域。
例如，图13A-图13C示出了使用光刻和蚀刻的组合对某些绝缘鳍82(标记为82’)的图案化。在各种实施例中，在C-C横截面中，图案化可以蚀刻相邻的纳米结构64、66的堆叠之间的绝缘鳍82’，以去除绝缘鳍82’(如图13C所示)和/或降低绝缘鳍82’的高度(例如，在图36A-图36C的实施例中)。蚀刻工艺可以包括使用诸如CF4、NF3、Cl2、HBr、C4F6,、BCl3等或它们的组合之类的蚀刻剂的各向异性干法蚀刻工艺。绝缘鳍82中的其他绝缘鳍可以保持未被蚀刻。此外，在B-B横截面中，掩模96可以掩蔽所有绝缘鳍82并且防止绝缘鳍82’的位于虚设栅极94正下方的部分的图案化。经图案化绝缘鳍82’上的牺牲间隔件76也可以使用与用于对绝缘鳍82’进行图案化的蚀刻工艺相同或不同的蚀刻工艺来图案化。结果，开口88可以形成在相邻的纳米结构64、66的堆叠之间，并且延伸穿过绝缘鳍82’(参见图13D)。开口88可以暴露STI 72的位于相邻的纳米结构64、66的堆叠之间的区域。在随后的工艺中，开口88允许在鳍62之上形成合并的源极/漏极区域，这有利地降低了器件电阻。在一些实施例中，限定开口88的鳍62之间的间距S1可以相对较小以用于后续的源极/漏极外延合并。例如，间距S1可以在约20nm至约40nm的范围内，并且鳍62的宽度W1与间距S1的比值可以在约2至4的范围内。已经观察到，通过使得半导体鳍62间隔开的距离在上述范围内，可以实现优势，例如改进形成合并的外延源极/漏极区域108时的容易性。
在图14A至图15C中，栅极间隔件98被形成在纳米结构64、66之上以及掩模96(如果存在的话)和虚设栅极94的暴露侧壁上。栅极间隔件98可以通过在虚设栅极94上共形地沉积一种或多种电介质材料90(参见图14A-图14C)并随后蚀刻该(一种或多种)电介质材料(参见图15A-图15C)来形成。可接受的电介质材料可以包括：氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，并且可以通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或它们的组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻后，其一些部分留在虚设栅极94的侧壁上(从而形成栅极间隔件98)。在蚀刻之后，栅极间隔件98可以具有弯曲的侧壁或可以具有笔直的侧壁。
此外，可以执行注入以形成轻掺杂的源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可以被注入到在p型区域50P中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可以被注入到在n型区域50N中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域68保持被虚设栅极94覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域可以具有在1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
注意，先前的公开内容总体上描述了一种形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
进一步如图15A-图15C所示，在纳米结构64、66和牺牲间隔件76中形成源极/漏极凹部104(标记为104A和104B)。在图示的实施例中，源极/漏极凹部104延伸穿过纳米结构64、66和牺牲间隔件76进入到半导体鳍62中。源极/漏极凹部104还可以延伸到衬底50中。在C-C横截面中，由于先前描述的绝缘鳍82’的一些部分的去除，源极/漏极凹部104A和104B可以通过凹部88连接。在各种实施例中，源极/漏极凹部104可以延伸到衬底50的顶表面而未蚀刻衬底50；半导体鳍62可以被蚀刻为使得源极/漏极凹部104的底表面被设置为低于STI区域72的顶表面；等等。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻纳米结构64、66和牺牲间隔件76来形成源极/漏极凹部104。在用于形成源极/漏极凹部104的蚀刻工艺期间，栅极间隔件98和虚设栅极94共同掩蔽半导体鳍62和/或纳米结构64、66的一些部分。可以使用单个蚀刻工艺来蚀刻纳米结构64、66和牺牲间隔件76中的每一个，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66和牺牲间隔件76。可以使用定时蚀刻工艺来在源极/漏极凹部104达到期望深度之后停止对源极/漏极凹部104的蚀刻。
可选地，在纳米结构64的侧壁上形成内部间隔件106，例如，由源极/漏极凹部104暴露的那些侧壁。如随后将更详细地描述的，源极/漏极区域随后会形成在源极/漏极凹部104中，并且纳米结构64随后会被相应的栅极结构代替。内部间隔件106充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件106可以用于基本上防止后续蚀刻工艺(例如，用于随后去除纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件106的示例，源极/漏极凹部104可以被横向地扩展。具体地，纳米结构64的侧壁的被源极/漏极凹部104暴露的一些部分可以被凹陷。尽管纳米结构64的侧壁被图示为凹的，但是侧壁可以是笔直的或凸的。侧壁可以通过任何可接受的蚀刻工艺来凹陷，例如对纳米结构64具有选择性的工艺(例如，以比纳米结构66的材料更快的速率来选择性地蚀刻纳米结构64的材料)。蚀刻可以是各向同性的。例如，当纳米结构66由硅形成并且纳米结构64由硅锗形成时，该蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)或氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以持续地执行同一蚀刻工艺以既形成源极/漏极凹部104，又凹陷纳米结构64的侧壁。然后在纳米结构64的凹陷侧壁上形成内部间隔件106。内部间隔件106可以通过共形地形成绝缘材料，并随后蚀刻该绝缘材料来形成。绝缘材料可以是氮化硅或氮氧化硅，但可以使用任何合适的材料，例如低k电介质材料。可以通过共形沉积工艺(例如，ALD、CVD等)来沉积绝缘材料。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE、NBE等。尽管内部间隔件106的外侧壁被示出为相对于栅极间隔件98的侧壁是凹陷的，但内部间隔件106的外侧壁可以延伸超过栅极间隔件98的侧壁、或与栅极间隔件98的侧壁齐平。换句话说，内部间隔件106可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件106的侧壁被示出为凹的，但内部间隔件106的侧壁可以是笔直的或凸的。
在图16A-图16C中，凹部104A更深地延伸到半导体鳍62中。如下文更详细地解释的，随后会在凹部104A中形成虚设外延材料和外延源极/漏极区域，并随后会在凹部104B中形成外延源极/漏极区域。在各种实施例中，可以蚀刻半导体鳍62，使得凹部104A比凹部104B延伸得更深，以便在外延源极/漏极区域下方容纳随后生长的虚设外延材料。例如，凹部104A的底表面可以设置为低于凹部104B的底表面。可以使用光刻和各向异性蚀刻工艺(例如，RIE、NBE等)的组合来扩展凹部104A。例如，可以沉积掩模层99以内衬于凹部88、104A和104B的侧壁和底表面。可以使用光刻和各向异性蚀刻工艺(例如，RIE、NBE等)的组合来去除掩模层99的在凹部104A中的横向部分，同时留下掩模层99以内衬于凹部88和104B的底表面。然后掩模层99可以用作图案化掩模，同时鳍62被蚀刻以延伸凹部104A，并且掩模层99可以在图案化工艺期间保护纳米结构66的侧壁。
在图17A-图17C中，虚设外延材料100形成在凹部104A中。例如，掩模层99(参见图16A-图16C)可以在虚设外延材料100的生长期间存在，以允许虚设外延材料100在凹部中的选择性生长同时阻止虚设外延材料在凹部104B中的不期望的生长。随后，可以使用一种或多种清洁工艺(例如，湿法清洁工艺等)来去除掩模层99。
在一些实施例中，虚设外延材料100可以是牺牲材料，其随后被去除以形成背面过孔(例如，背面源极/漏极接触件174，在下面参考图34A-图34C讨论)。如图17A-图17C所示，虚设外延材料100的顶表面可以是凹的。然而，在一些实施例中，虚设外延材料100的顶表面可以具有不同的轮廓。可以使用诸如CVD、ALD、VPE、MBE等之类的工艺在凹部104A中生长虚设外延材料100。虚设外延材料100可以包括任何可接受的材料，例如硅锗等。虚设外延材料100可以由对后续形成的外延源极/漏极区域、半导体鳍62、衬底50和电介质层(例如，STI区域72和随后形成的电介质层)的材料具有高蚀刻选择性的材料形成。因此，虚设外延材料100可以被去除并被用背面过孔代替，而无需显著去除外延源极/漏极区域或任何电介质层。
在图18A-图18E中，虚设外延材料102和外延源极/漏极区域108形成在源极/漏极凹部104(标记为104A和104B)中。虚设外延材料102可以是牺牲材料，其在背面过孔(例如，背面源极/漏极接触件174，下面参考图34A-图34C讨论)的后续形成期间保护上覆的外延源极/漏极区域108。可以使用诸如CVD、ALD、VPE、MBE等之类的工艺在凹部104A中生长虚设外延材料102。虚设外延材料102可以包括任何可接受的材料，例如硅锗等。虚设外延材料102可以由对半导体鳍62、衬底50和电介质层(例如，STI区域72和随后形成的电介质层)的材料具有高蚀刻选择性的材料形成。因此，半导体鳍62和衬底50可以随后被去除，而不会消耗虚设外延材料102并且不会损坏外延源极/漏极区域108。在虚设外延材料100、102各自包括硅锗的一些实施例中，虚设外延材料102可以具有与虚设外延材料100不同的锗浓度，从而可以对其进行选择性蚀刻。此外，与重掺杂的外延源极/漏极区域108相比，虚设外延材料102可以是未掺杂层或轻掺杂层。
外延源极/漏极区域108形成在凹部104A、104B和88中，使得每个虚设栅极94(和相应的沟道区域68)被设置在外延源极/漏极区域108的相应相邻对之间。在一些实施例中，栅极间隔件98和内部间隔件106用于将外延源极/漏极区域108分别与虚设栅极94和纳米结构64分开适当的横向距离，使得外延源极/漏极区域108不与所得纳米FET的随后形成的栅极短路。可以选择外延源极/漏极区域108的材料以在相应的沟道区域68中施加应力，从而改进性能。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域108。然后，在n型区域50N中的源极/漏极凹部104中外延生长n型区域50N中的外延源极/漏极区域108。外延源极/漏极区域108可以包括任何适用于n型器件的可接受材料。例如，如果纳米结构66是硅，则n型区域50N中的外延源极/漏极区域108可以包括在沟道区域68上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、砷化硅、磷化硅等。n型区域50N中的外延源极/漏极区域108可以被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域108可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域108。然后，在p型区域50P中的源极/漏极凹部104中外延生长p型区域50P中的外延源极/漏极区域108。外延源极/漏极区域108可以包括任何适用于p型器件的可接受材料。例如，如果纳米结构66是硅，则p型区域50P中的外延源极/漏极区域108可以包括在沟道区域68上施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、磷化硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域108可以被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域108可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域108、纳米结构64、66、和/或半导体鳍62可以注入有杂质以形成源极/漏极区域(类似于先前描述的用于形成LDD区域的工艺)，然后进行退火。外延源极/漏极区域108的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域108可以在生长期间被原位掺杂。
外延源极/漏极区域108可以包括一个或多个半导体材料层。例如，外延源极/漏极区域108可以各自包括衬里层108A和主层108B(或更一般地，第一半导体材料层和第二半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域108。衬里层108A和主层108B中的每一个可以由不同的半导体材料形成和/或可以被掺杂至不同的杂质浓度。例如，在n型源极/漏极区域中，衬里层108A/主层108B的可能组合可以包括SiP/SiP；SiAs/SiP；SiC/SiP；SiCP/SiP等，并且在p型源极/漏极区域中，衬里层108A/主层108B的可能组合可以包括SiB/SiGeP；SiGeP/SiGeP等。在一些实施例中，衬里层108A可以具有比主层108B更低的杂质浓度。在外延源极/漏极区域包括两个半导体材料层的实施例中，可以在源极/漏极凹部104中生长衬里层108A，并且可以在衬里层108A上生长主层108B。在其他实施例中，外延源极/漏极区域108可以包括额外的层或更少的层。
作为用于形成外延源极/漏极区域108的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外延伸超过半导体鳍62和纳米结构64、66的侧壁。由于绝缘鳍82’的选择性图案化，如图18C所示，凹部104A和104B可以通过器件的某些区域中的凹部88连接。结果，小平面导致相邻的外延源极/漏极区域108合并，导致更大的外延体积，这有利地降低了所得晶体管的外延电阻和整体器件电阻。例如，外延源极/漏极区域108的相邻外延区域的小平面107A和107B可以合并并形成连续的外延区域。外延源极/漏极区域108可以从第一绝缘鳍82的侧壁，穿过经图案化绝缘鳍82’(参见图18D)延伸到第二绝缘鳍82的侧壁，并且气隙109可以被设置在外延源极/漏极区域108和STI区域72之间。此外，限定凹部88的半导体鳍62之间的间距S1可以被选择为相对较小，以促进外延合并。
然而，在C-C横截面中绝缘鳍82未被至少部分地去除的器件的其他区域中，绝缘鳍82可能阻挡相邻外延源极/漏极区域108的横向外延生长。因此，如图18E所示，在外延工艺完成之后，相邻外延源极/漏极区域108保持分离。在这些区域中，相邻半导体鳍62之间的间距S2可以相对较大(例如，大于间距S1)。例如，间距S2可以在约30nm至约50nm的范围内，并且半导体鳍62的宽度W1与间距S2的比值可以在约1至约2的范围内。外延源极/漏极区域108接触绝缘鳍82的侧壁。在图示的实施例中，外延源极/漏极区域108被生长为使得外延源极/漏极区域108的上表面被设置得低于绝缘鳍82的顶表面。在其他实施例中，外延源极/漏极区域108的上表面被设置得高于绝缘鳍82的顶表面；外延源极/漏极区域108的上表面的一些部分被设置得高于绝缘鳍82的顶表面且一些部分被设置得低于绝缘鳍82的顶表面等。
在图19A-图19C中，第一层间电介质(ILD)114被沉积在外延源极/漏极区域108、栅极间隔件98、掩模96(如果存在的话)、或虚设栅极94之上。第一ILD 114可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 114与外延源极/漏极区域108、栅极间隔件98、以及掩模96(如果存在的话)或虚设栅极94之间形成接触蚀刻停止层(CESL)112。CESL 112可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，该电介质材料相对于对第一ILD 114的蚀刻具有高蚀刻选择性。CESL 112可以通过任何合适的方法来形成，例如CVD、ALD等。
在图20A-图20C中，执行去除工艺以使第一ILD 114的顶表面与掩模96(如果存在的话)或虚设栅极94的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极94上的掩模96，以及栅极间隔件98的沿着掩模96的侧壁的一些部分。在该平坦化工艺之后，栅极间隔件98、第一ILD 114、CESL 112和掩模96(如果存在的话)或虚设栅极94的顶表面是共面的(在工艺变化范围内)。因此，掩模96(如果存在的话)或虚设栅极94的顶表面通过第一ILD 114而被暴露。在所示的实施例中，掩模96保留，并且该平坦化工艺使第一ILD 114的顶表面与掩模96的顶表面齐平。
在图21A-图21C中，在蚀刻工艺中去除掩模96(如果存在的话)和虚设栅极94，从而形成凹部116。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极94。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 114或栅极间隔件98更快的速率来选择性地蚀刻虚设栅极94。每个凹部116暴露和/或上覆于沟道区域68的一些部分。纳米结构66的用作沟道区域68的一些部分被设置在外延源极/漏极区域108的相邻对之间。
然后去除纳米结构64的剩余部分以扩大凹部116，从而在纳米结构66之间的区域中形成开口118。牺牲间隔件76的剩余部分也被去除以扩大凹部116，从而在半导体鳍62和绝缘鳍82之间的区域中形成开口120。纳米结构64和牺牲间隔件76的剩余部分可以通过以比纳米结构66的材料更快的速率选择性地蚀刻纳米结构64和牺牲间隔件76的(一种或多种)材料的任何可接受的蚀刻工艺来去除。该蚀刻可以是各向同性的。例如，当纳米结构64和牺牲间隔件76由硅锗形成并且纳米结构66由硅形成时，该蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小纳米结构66的暴露部分的厚度。
在图22A-图22C中，在凹部116中形成栅极电介质层124。在栅极电介质层124上形成栅极电极层126。栅极电介质层124和栅极电极层126是用于替换栅极的层，并且各自围绕纳米结构66的所有(例如，四个)侧面。因此，栅极电介质层124和栅极电极层126形成在开口118和开口120(参见图21A和图21B)中。
栅极电介质层124被设置在半导体鳍62的侧壁和/或顶表面上；在纳米结构66的顶表面、侧壁和底表面上；在栅极间隔件98和与外延源极/漏极区域108相邻的内部间隔件106的侧壁上；在内部间隔件106的顶表面上；并且在绝缘鳍82的顶表面和侧壁上。栅极电介质层124也可以形成在第一ILD 114的顶表面和栅极间隔件98的顶表面上。栅极电介质层124可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、它们的组合、它们的多层等。栅极电介质层124可以包括高k电介质材料(例如，k值大于约7.0的电介质材料)，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。尽管图22A-图22C中示出了单层栅极电介质层124，但栅极电介质层124可以包括任意数量的界面层和任意数量的主层。
栅极电极层126可以包括含金属材料，例如氮化钛、氧化钛、钨、钴、钌、铝、它们的组合、它们的多层等。尽管图22A-图22C中示出了单层栅极电极层126，但是栅极电极层126可以包括任意数量的功函数调整层、任意数量的阻挡层、任意数量的胶层和填充材料。
在n型区域50N和p型区域50P中形成栅极电介质层124可以同时发生，使得每个区域中的栅极电介质层124由相同的材料形成，并且形成栅极电极层126可以同时发生，使得每个区域中的栅极电极层126由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层124可以通过不同的工艺形成，使得栅极电介质层124可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层126可以通过不同的工艺形成，使得栅极电极层126可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图23A-图23C中，执行去除工艺以去除栅极电介质层124和栅极电极层126的材料的多余部分，这些多余部分位于第一ILD 114和栅极间隔件98的顶表面之上，从而形成栅极结构130。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。栅极电介质层124在平坦化时具有留在凹部116中的一些部分(从而形成用于栅极结构130的栅极电介质)。栅极电极层126在平坦化时具有留在凹部116中的一些部分(从而形成用于栅极结构130的栅极电极)。栅极间隔件98的顶表面；CESL 112的顶表面；第一ILD 114的顶表面；以及栅极结构130的顶表面是共面的(在工艺变化范围内)。栅极结构130是所得纳米FET的替换栅极，并且可以被称为“金属栅极”。栅极结构130各自沿着纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。栅极结构130填充先前由纳米结构64、牺牲间隔件76和虚设栅极94占据的区域。
在图24A-图24C中，第二ILD 136沉积在栅极间隔件98、CESL112、第一ILD 114和栅极结构130之上。在一些实施例中，第二ILD 136是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 136由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在一些实施例中，蚀刻停止层(ESL)134形成在第二ILD 136与栅极间隔件98、CESL112、第一ILD 114和栅极结构130之间。ESL 134可以包括相对于对第二ILD 136的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图25A-图25C中，栅极接触件142和源极/漏极接触件144被形成为分别接触栅极结构130和外延源极/漏极区域108。栅极接触件142实体地耦合并电气地耦合到栅极结构130。源极/漏极接触件144实体地耦合并电气地耦合到外延源极/漏极区域108。
作为形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 136和ESL134形成用于栅极接触件142的开口，并且穿过第二ILD136、ESL 134、第一ILD 114和CESL112形成用于源极/漏极接触件144的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)，以及导电材料。该衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 136的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为被形成在相同的横截面中，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一个可以被形成在不同的横截面中，这可以避免接触件的短路。
由于合并的外延源极/漏极区域108的表面积增加，因此源极/漏极接触件144的着陆面积可以增加，从而降低了接触电阻并增加了源极/漏极接触件处理窗口。这种降低的接触电阻与降低的外延电阻(上文讨论)相结合，以降低整体器件电阻，促进电流流过合并的源极/漏极区域108，并提高了所得晶体管器件的整体电气性能。
可选地，在外延源极/漏极区域108和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在源极/漏极接触件144的开口中沉积金属并然后执行热退火工艺，来在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。该金属可以是任何能够与外延源极/漏极区域108的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金。该金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从源极/漏极接触件144的开口(例如，从金属-半导体合金区域146的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一种或多种)材料。
外延源极/漏极区域108、纳米结构66和栅极结构130可以统称为晶体管结构140。晶体管结构140可以形成在器件层中，其中第一互连结构(例如，正面互连结构150，下面参考图26A-图26C讨论)被形成在其正面之上，并且第二互连结构(例如，背面互连结构186，下面参考图34A-图34C讨论)被形成在其背面之上。尽管器件层被描述为具有纳米FET，但其他实施例可以包括具有不同类型晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。
图26A至图35C示出了在晶体管结构140上形成正面互连结构和背面互连结构的中间步骤。正面互连结构和背面互连结构可以各自包括电连接到形成在衬底50上的纳米FET的导电特征。图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A和图35A示出了图1中所示的参考横截面A-A’。图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B和图35B示出了图1中所示的参考横截面B-B’。图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C和图35C示出了图1中所示的参考横截面C-C’。图26A至图35C中描述的工艺步骤可以应用于n型区域50N和p型区域50P两者。背面导电特征(例如，背面过孔或电源轨)可以连接到外延源极/漏极区域108中的一者或多者。因此，正面源极/漏极接触件144可以可选地省略连接到外延源极/漏极区域108中的一者或多者。
在图26A-图26C中，正面互连结构150形成在第二ILD 136上。正面互连结构150可以被称为正面互连结构，因为它形成在晶体管结构140的正面上。
正面互连结构150可以包括形成在一个或多个堆叠的第一电介质层154中的一层或多层的第一导电特征152。每个堆叠的第一电介质层154可以包括电介质材料，例如低k电介质材料、超低k(ELK)电介质材料等。可以使用诸如CVD、ALD、PVD、PECVD等之类的适当工艺来沉积第一电介质层154。
第一导电特征152可以包括导电线和对导电线层进行互连的导电过孔。导电过孔可以延伸穿过相应的第一电介质层154以提供导电线层之间的垂直连接。第一导电特征152可以通过任何可接受的工艺来形成，例如镶嵌工艺、双镶嵌工艺等。
在一些实施例中，第一导电特征152可以使用镶嵌工艺来形成，其中利用光刻和蚀刻技术的组合来图案化相应的第一电介质层154以形成与第一导电特征152的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料来填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、它们的组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝、它们的组合等。在一个实施例中，可以通过沉积铜或铜合金的种子层并通过电镀填充沟槽来形成第一导电特征152。可以使用化学机械平坦化(CMP)工艺等来从相应的第一电介质层154的表面去除多余的导电材料并且使得第一电介质层154和第一导电特征152的表面平坦化以用于后续处理。
图26A-图26C示出了正面互连结构150中的第一导电特征152和第一电介质层154各五层。然而，应当理解，正面互连结构150可以包括设置在任意数量的第一电介质层154中的任意数量的第一导电特征152。正面互连结构150可以电连接到栅极接触件142和源极/漏极接触件144以形成功能电路。在一些实施例中，由正面互连结构150形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
在图27A-图27C中，载体衬底156通过第一接合层158A和第二接合层158B(统称为接合层158)接合到正面互连结构150的顶表面。载体衬底156可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底156可以在随后的处理步骤期间并在完成的器件中提供结构支撑。
在各种实施例中，载体衬底156可以使用合适的技术(例如，电介质对电介质接合等)接合到正面互连结构150。电介质对电介质接合可以包括在正面互连结构150上沉积第一接合层158A。在一些实施例中，第一接合层158A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。第二接合层158B同样可以是在使用例如CVD、ALD、PVD、热氧化等进行接合之前形成在载体衬底156的表面上的氧化物层。其他合适的材料可以用于第一接合层158A和第二接合层158B。
电介质对电介质接合工艺还可以包括对第一接合层158A和第二接合层158B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中执行。在等离子体处理之后，表面处理还可以包括可以应用于一个或多个接合层158的清洁工艺(例如，用去离子水等冲洗)。载体衬底156然后与正面互连结构150对齐，并且两者相互压靠以启动载体衬底156到正面互连结构150的预接合。预接合可以在室温下(例如，在约21℃至约25℃之间)执行。在预接合之后，可以通过例如将正面互连结构150和载体衬底156加热到约150℃至400℃的温度来应用退火工艺。
进一步在图27A-图27C中，在载体衬底156接合到正面互连结构150之后，可以翻转器件使得晶体管结构140的背面朝上。晶体管结构140的背面可以指与晶体管结构140的正面相对的一侧，在晶体管结构140的正面上形成有正面互连结构150。
在图28A-图28C中，减薄工艺可以应用于衬底50和/或半导体鳍62的背面。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀工艺、它们的组合等。减薄工艺可以暴露虚设外延材料100的与正面互连结构150相对的表面。在一些实施例中，减薄工艺去除衬底50并且在栅极结构130和纳米结构66之上留下半导体鳍62的部分。如图28A-图28C所示，在减薄工艺之后，半导体鳍62、虚设外延材料100和STI区域72的背面表面可以彼此齐平。
在图29A-图30C中，半导体鳍62的剩余部分被去除并替换为第二电介质层162。在图29A-图29C中，可以使用合适的蚀刻工艺来蚀刻半导体鳍62，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。蚀刻工艺可以是对半导体鳍62的材料具有选择性的工艺(例如，以比STI区域72、栅极结构130、外延源极/漏极区域108、以及虚设外延材料100、102的材料更快的速率来蚀刻半导体鳍62的材料)。在蚀刻半导体鳍62之后，可以暴露STI区域72、栅极结构和虚设外延材料100、102的表面。在去除衬底50和半导体鳍62期间，虚设外延材料100、102可以掩蔽和保护外延源极/漏极区域108。
在图30A-图30C中，电介质衬里160和第二电介质层162然后沉积在晶体管结构140的背面上、通过去除半导体鳍62和衬底50形成的凹部中。电介质衬里和第二电介质层162可以顺序地沉积在STI区域72、栅极结构130和外延源极/漏极区域108之上。电介质衬里160可以包括与CESL 134类似的材料，并且第二电介质层162可以基本上类似于上面参考图18A至图18C所描述的第二ILD 136。例如，电介质衬里160可以由与CESL 134相似的材料并使用相似的工艺形成，并且第二电介质层162可以由与第二ILD 136相似的材料并使用相似的工艺形成。在沉积之后，可以使用CMP工艺等来去除衬里160和第二电介质层162的材料，使得第二电介质层162的顶表面与STI区域72和虚设外延材料100的顶表面齐平，如图31A-图31C所示。
在图32A-图32C中，去除虚设外延材料100、102以形成凹部164。可以通过合适的蚀刻工艺来去除虚设外延材料100、102，该蚀刻工艺可以是各向同性蚀刻工艺，例如湿法蚀刻工艺。蚀刻工艺可以对虚设外延材料100、102的材料具有高蚀刻选择性。因此，可以去除虚设外延材料100、102，而无需显著去除衬里160、第二电介质层162、STI区域72或外延源极/漏极区域108的材料。凹部164可以暴露STI区域72的侧壁、外延源极/漏极区域108的背面表面和衬里160的侧壁。
在图33A-图33C中，侧壁间隔件170可以形成在凹部164的侧壁上。侧壁间隔件170可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅等。侧壁间隔件170可以提供进一步的绝缘并且降低随后形成的背面源极/漏极接触件的寄生电容。作为形成侧壁间隔件170的示例，可以使用诸如CVD、ALD、PVD等之类的合适的沉积工艺沿着凹部164的侧壁和底表面来沉积间隔件层。随后，可以使用各向异性蚀刻工艺来去除间隔件层的横向部分，从而形成侧壁间隔件170。作为示例，各向异性蚀刻工艺可以包括干法蚀刻工艺等。
在图34A-图34C中，然后可以在外延源极/漏极区域108的背面上的凹部164中形成硅化物区域172。硅化物区域172可以类似于上面参考图25A-图25C描述的硅化物区域146。例如，第二硅化物区域172可以由与第一硅化物区域146类似的材料并使用类似的工艺来形成。
此外，背面源极/漏极接触件174形成在凹部164中。背面源极/漏极接触件174可以延伸穿过电介质层162和STI区域72并且可以通过第二硅化物区域172电耦合到外延源极/漏极区域108。背面源极/漏极接触件174可以类似于上面参考图25A-图25C描述的源极/漏极接触件144。例如，背面源极/漏极接触件174可以由与源极/漏极接触件144相似的材料并使用相似的工艺形成。在各种实施例中，通过提供合并的外延源极/漏极配置，可以在不增加背面源极/漏极接触件174的尺寸的情况下降低接触电阻，这降低了晶体管器件中的外延电阻和正面接触电阻两者。
在图35A-图35C中，导电线184和第三电介质层182形成在第二电介质层162、STI区域72和背面源极/漏极接触件174之上。第三电介质层182可以类似于第二电介质层162。例如，第三电介质层182可以由与第二电介质层162相似的材料并使用相似的工艺形成。
导电线184形成在第三电介质层182中。例如，形成导电线184可以包括使用光刻和蚀刻工艺的组合在第三电介质层182中图案化凹部。第三电介质层182中的凹部的图案可以对应于导电线184的图案。然后通过在凹部中沉积导电材料来形成导电线184。在一些实施例中，导电线184包括金属层，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导电线184包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹部之前，可以沉积可选的扩散阻挡层和/或可选的粘附层。用于阻挡层/粘附层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽等。可以使用例如CVD、ALD、PVD、电镀等来形成导电线184。导电线184通过背面源极/漏极接触件174和第二硅化物区域172实体地耦合并电气地耦合到外延源极/漏极区域108。可以执行平坦化工艺(例如，CMP、研磨、回蚀等)以去除导电线184的形成在第三电介质层182之上的多余部分。
在一些实施例中，导电线184是电源轨，其是将外延源极/漏极区域108电连接到参考电压、电源电压等的导电线。通过将电源轨放置在所得半导体管芯的背面上而不是半导体管芯的正面上，可以实现优势。例如，可以增加纳米FET的栅极密度和/或正面互连结构150的互连密度。此外，半导体管芯的背面可以容纳更宽的电源轨，从而降低电阻并提高向纳米FET供电的效率。例如，导电线184的宽度可以是正面互连结构150的第一层级导电线(例如，第一导电特征122)的宽度的至少两倍。
还如图35A-图35C所示，背面互连结构186的剩余部分形成在第三电介质层182和导电线184之上。背面互连结构186可以被称为背面互连结构，因为它形成在晶体管结构140的背面(例如，晶体管结构140的与正面互连结构150相对的一侧)上。背面互连结构186可以包括电介质层162、电介质层182、背面源极/漏极接触件174和导电线184。背面互连结构186还可以包括形成在第四电介质层188中的堆叠导电特征190。在各种实施例中，导电特征190和电介质层188可以分别由与导电特征152和电介质层154相似的材料并使用相似的工艺形成。导电特征190可以包括布线(例如，用于布线到随后形成的接触焊盘和外部连接器和从随后形成的接触焊盘和外部连接器布线)。导电特征190还可以被图案化以包括一个或多个嵌入式无源器件，例如电阻器、电容器、电感器等。导电线190可以与导电线184(例如，电源轨)集成以在晶体管器件140的背面上提供电路(例如，电源电路)。
钝化层194、UBM 196和外部连接器198形成在背面互连结构186之上。钝化层194可以包括诸如PBO、聚酰亚胺、BCB等之类的聚合物。或者，钝化层194可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅等之类的非有机电介质材料。钝化层194可以通过例如CVD、PVD、ALD等沉积。
UBM 196被形成为穿过钝化层194到背面互连结构186中的导电线190，并且外部连接器198形成在UBM 196上。UBM 196可以包括通过电镀工艺等形成的一层或多层铜、镍、金等。外部连接器198(例如，焊球)形成在UBM 196上。外部连接器198的形成可以包括将焊球放置在UBM 196的暴露部分上并且回流焊球。在一些实施例中，外部连接器198的形成包括执行电镀步骤以在导电特征190的最顶部导电线之上形成焊料区域，然后回流焊料区域。UBM 196和外部连接器198可以用于提供到其他电子组件(例如，其他器件管芯、再分布结构、印刷电路板(PCB)、母板等)的输入/输出连接。UBM 196和外部连接器198也可以被称为背面输入/输出焊盘，其可以向上述纳米FET提供信号、电源电压和/或接地连接。因此，形成了包括晶体管器件140、正面互连结构150和背面互连结构186的器件300。
图36A-图36D示出了根据一些替代实施例的器件350的截面图。图36A是沿着与图1中的参考横截面A-A’相似的横截面示出的横截面图。图36B是沿着与图1中的参考横截面B-B’相似的横截面示出的横截面图。图36C是沿着与图1中的参考横截面C-C’相似的横截面示出的横截面图。图36D是沿着与图1中的参考横截面D-D’相似的横截面示出的横截面图。器件350可以与器件300基本相似，其中相同的附图标记表示由相同的工艺形成的相同的元件。然而，在器件350中，绝缘鳍82’并未从横截面C-C’完全去除。相反，绝缘鳍82’可以被图案化，使得在横截面C-C’中，绝缘鳍82’的高度可以由高度H3降低至高度H2。高度H3可以是绝缘鳍82/经图案化绝缘鳍82’的全高度H1的至少50％。例如，绝缘鳍82’可以具有与栅极堆叠130重叠并且具有高度H1的第一区域，并且绝缘鳍82’可以进一步具有与外延源极/漏极区域108重叠并且具有高度H2的第二区域。高度H1与高度H2的比值可以至少为2至1。通过减小形成外延源极/漏极区域108的位置处的绝缘鳍82’的高度，仍然可以跨绝缘鳍82’来形成合并的外延源极/漏极区域108。在一些实施例中，可以在外延源极/漏极区域108的侧表面和绝缘鳍82’之间设置气隙109。结果，可以有利地降低外延电阻和接触电阻。
在各种实施例中，制造背面源极/漏极接触件以将源极/漏极区域与半导体芯片的背面上的互连结构电连接。可以为具有改进的电性能的电源线和电接地线来布线背面互连结构。绝缘鳍可以设置在源极/漏极区域之间，用于源极/漏极分布控制并保持相邻的源极/漏极区域分开。此外，可以在形成源极/漏极区域之前对选择的绝缘鳍进行图案化，从而也可以形成合并的源极/漏极区域。结果，即使当背面接触件具有相对有限的接触件面积时，也可以降低器件电阻。
在各种实施例中，一种半导体器件包括：器件层，该器件层包括：沟道区域；栅极堆叠，位于沟道区域和第一绝缘鳍的侧壁之上并且沿着沟道区域和第一绝缘鳍的侧壁；以及外延源极/漏极区域，与沟道区域相邻。外延源极/漏极区域延伸穿过第一绝缘鳍。该半导体器件还包括：正面互连结构，位于器件层的第一侧上；以及背面互连结构，位于器件层的第二侧上，该器件层的第二侧与器件层的第一侧相对，其中背面互连结构包括与外延源极/漏极区域电连接的背面源极/漏极接触件。可选地，在一些实施例中，第一绝缘鳍包括与栅极堆叠重叠的第一区域；以及与外延源极/漏极区域重叠的第二区域，其中第一区域的高度大于第二区域的高度。可选地，在一些实施例中，第一区域的高度与第二区域的高度的比值至少为2至1。可选地，在一些实施例中，该半导体器件还包括：第二绝缘鳍，其中栅极堆叠被设置为沿着第二绝缘鳍的顶表面和第一侧壁；以及第三绝缘鳍，其中栅极堆叠被设置为沿着第三绝缘鳍的顶表面和第一侧壁，并且其中，外延源极/漏极区域从第二绝缘鳍的第二侧壁延伸穿过第一绝缘鳍，并且延伸至第三绝缘鳍的第二侧壁。可选地，在一些实施例中，外延源极/漏极区域包括：第一外延区域，包括第一小平面；以及第二外延区域，包括第二小平面，其中第二小平面与第一小平面合并。可选地，在一些实施例中，正面互连结构包括与外延源极/漏极区域电连接的源极/漏极接触件，其中源极/漏极接触件与第一外延区域和第二外延区域重叠。可选地，在一些实施例中，其中，第一绝缘鳍包括：第一电介质材料；电介质衬里，位于第一电介质材料的侧壁和底表面上；以及帽盖层，位于第一电介质材料之上。
在各种实施例中，一种半导体器件包括：第一绝缘鳍和第二绝缘鳍；栅极电极，位于第一绝缘鳍和第二绝缘鳍的侧壁之上并沿着第一绝缘鳍和第二绝缘鳍的侧壁；源极/漏极区域，位于第一绝缘鳍和第二绝缘鳍之间，其中源极/漏极区域包括：第一外延区域，包括第一小平面；以及第二外延区域，包括与第一小平面合并的第二小平面；正面源极/漏极接触件，与源极/漏极区域电连接；以及背面源极/漏极接触件，与源极/漏极区域电连接，其中源极/漏极区域设置在背面源极/漏极接触件与正面源极/漏极接触件之间。可选地，在一些实施例中，该半导体器件还包括：位于第一绝缘鳍和第二绝缘鳍之间的第三绝缘鳍，其中，源极/漏极区域在第三绝缘鳍的第一部分和第三绝缘鳍的第二部分之间延伸。可选地，在一些实施例中，第三绝缘鳍的第一部分通过第三绝缘鳍的第三部分连接到第三绝缘鳍的第二部分，其中，第三绝缘鳍的第三部分的高度小于第三绝缘鳍的第一部分的高度。可选地，在一些实施例中，第三绝缘鳍的第一部分的高度与第三绝缘鳍的第三部分的高度的比值在2至1的范围内。可选地，在一些实施例中，该半导体器件还包括与源极/漏极区域相邻的多个纳米结构，其中栅极电极围绕多个纳米结构中的每一个。
在一些实施例中，一种方法包括：在第一半导体鳍和第二半导体鳍之间形成浅沟槽隔离(STI)区域；在STI区域之上形成第一绝缘鳍；在第一绝缘鳍的第一部分和第一半导体鳍之上形成虚设栅极；在第一绝缘鳍的第二部分中蚀刻第一凹部；在第一半导体鳍中蚀刻第二凹部并在第二半导体鳍中蚀刻第三凹部，其中第一凹部将第二凹部连接至第三凹部；以及在第一凹部、第二凹部和第三凹部中外延生长源极/漏极区域。可选地，在一些实施例中，该方法还包括：形成与源极/漏极区域电连接的正面源极/漏极接触件；以及形成与源极/漏极区域电连接的背面源极/漏极接触件，其中源极/漏极区域设置在正面源极/漏极接触件和背面源极/漏极接触件之间。可选地，在一些实施例中，第一凹部完全地延伸穿过第一绝缘鳍。可选地，在一些实施例中，第一凹部仅部分地延伸穿过第一绝缘鳍。可选地，在一些实施例中，其中，第一凹部的高度为第一绝缘鳍的第一部分的高度的至少一半。可选地，在一些实施例中，该方法还包括：形成第二绝缘鳍，其中第一半导体鳍设置在第一绝缘鳍和第二绝缘鳍之间；以及形成第三绝缘鳍，其中第二半导体鳍设置在第一绝缘鳍和第三绝缘鳍之间，并且其中，外延生长源极/漏极区域包括外延生长源极/漏极区域，使得源极/漏极区域从第二绝缘鳍的第一侧壁延伸到第三绝缘鳍的第二侧壁。可选地，在一些实施例中，外延生长源极/漏极区域包括：在第二凹部中外延生长第一外延区域；在第三凹部中外延生长第二外延区域；以及在第一凹部中合并第一外延区域与第二外延区域。可选地，在一些实施例中，第一半导体鳍与第二半导体鳍间隔开第一距离，并且其中，第一半导体鳍的宽度与第一距离的比值在2至4的范围内。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：
器件层，所述器件层包括：
沟道区域；
栅极堆叠，位于所述沟道区域和第一绝缘鳍的侧壁之上并且沿着所述沟道区域和所述第一绝缘鳍的侧壁；以及
外延源极/漏极区域，与所述沟道区域相邻，其中，所述外延源极/漏极区域延伸穿过所述第一绝缘鳍；
正面互连结构，位于所述器件层的第一侧上；以及
背面互连结构，位于所述器件层的第二侧上，所述器件层的第二侧与所述器件层的第一侧相对，其中，所述背面互连结构包括与所述外延源极/漏极区域电连接的背面源极/漏极接触件。
示例2.根据示例1所述的半导体器件，其中，所述第一绝缘鳍包括：
第一区域，与所述栅极堆叠重叠；以及
第二区域，与所述外延源极/漏极区域重叠，其中，所述第一区域的高度大于所述第二区域的高度。
示例3.根据示例2所述的半导体器件，其中，所述第一区域的高度与所述第二区域的高度的比值至少为2至1。
示例4.根据示例1所述的半导体器件，还包括：
第二绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第二绝缘鳍的顶表面和第一侧壁；以及
第三绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第三绝缘鳍的顶表面和第一侧壁，并且其中，所述外延源极/漏极区域从所述第二绝缘鳍的第二侧壁延伸穿过所述第一绝缘鳍，并且延伸至所述第三绝缘鳍的第二侧壁。
示例5.根据示例1的半导体器件，其中，所述外延源极/漏极区域包括：
第一外延区域，包括第一小平面；以及
第二外延区域，包括第二小平面，其中，所述第二小平面与所述第一小平面合并。
示例6.根据示例5所述的半导体器件，其中，所述正面互连结构包括与所述外延源极/漏极区域电连接的源极/漏极接触件，其中，所述源极/漏极接触件与所述第一外延区域和所述第二外延区域重叠。
示例7.根据示例1所述的半导体器件，其中，所述第一绝缘鳍包括：
第一电介质材料；
电介质衬里，位于所述第一电介质材料的侧壁和底表面上；以及帽盖层，位于所述第一电介质材料之上。
示例8.一种半导体器件，包括：
第一绝缘鳍和第二绝缘鳍；
栅极电极，位于所述第一绝缘鳍和所述第二绝缘鳍的侧壁之上并沿着所述第一绝缘鳍和所述第二绝缘鳍的侧壁；
源极/漏极区域，位于所述第一绝缘鳍和所述第二绝缘鳍之间，其中，所述源极/漏极区域包括：
第一外延区域，包括第一小平面；以及
第二外延区域，包括与所述第一小平面合并的第二小平面；
正面源极/漏极接触件，与所述源极/漏极区域电连接；以及
背面源极/漏极接触件，与所述源极/漏极区域电连接，其中，所述源极/漏极区域设置在所述背面源极/漏极接触件与所述正面源极/漏极接触件之间。
示例9.根据示例8所述的半导体器件，还包括：位于所述第一绝缘鳍和所述第二绝缘鳍之间的第三绝缘鳍，其中，所述源极/漏极区域在所述第三绝缘鳍的第一部分和所述第三绝缘鳍的第二部分之间延伸。
示例10.根据示例9所述的半导体器件，其中，所述第三绝缘鳍的第一部分通过所述第三绝缘鳍的第三部分连接到所述第三绝缘鳍的第二部分，其中，所述第三绝缘鳍的第三部分的高度小于所述第三绝缘鳍的第一部分的高度。
示例11.根据示例10所述的半导体器件，其中，所述第三绝缘鳍的第一部分的高度与所述第三绝缘鳍的第三部分的高度的比值在2至1的范围内。
示例12.根据示例10所述的半导体器件，还包括：与所述源极/漏极区域相邻的多个纳米结构，其中，所述栅极电极围绕所述多个纳米结构中的每一个。
示例13.一种形成半导体器件的方法，所述方法包括：
在第一半导体鳍和第二半导体鳍之间形成浅沟槽隔离(STI)区域；
在所述STI区域之上形成第一绝缘鳍；
在所述第一绝缘鳍的第一部分和所述第一半导体鳍之上形成虚设栅极；
在所述第一绝缘鳍的第二部分中蚀刻第一凹部；
在所述第一半导体鳍中蚀刻第二凹部并在所述第二半导体鳍中蚀刻第三凹部，其中，所述第一凹部将所述第二凹部连接至所述第三凹部；以及
在所述第一凹部、所述第二凹部和所述第三凹部中外延生长源极/漏极区域。
示例14.根据示例13所述的方法，还包括：
形成与所述源极/漏极区域电连接的正面源极/漏极接触件；以及
形成与所述源极/漏极区域电连接的背面源极/漏极接触件，其中，所述源极/漏极区域设置在所述正面源极/漏极接触件和所述背面源极/漏极接触件之间。
示例15.根据示例13所述的方法，其中，所述第一凹部完全地延伸穿过所述第一绝缘鳍。
示例16.根据示例13所述的方法，其中，所述第一凹部仅部分地延伸穿过所述第一绝缘鳍。
示例17.根据示例16所述的方法，其中，所述第一凹部的高度为所述第一绝缘鳍的第一部分的高度的至少一半。
示例18.根据示例13所述的方法，还包括：
形成第二绝缘鳍，其中，所述第一半导体鳍设置在所述第一绝缘鳍和所述第二绝缘鳍之间；以及
形成第三绝缘鳍，其中，所述第二半导体鳍设置在所述第一绝缘鳍和所述第三绝缘鳍之间，并且其中，外延生长所述源极/漏极区域包括外延生长所述源极/漏极区域，使得所述源极/漏极区域从所述第二绝缘鳍的第一侧壁延伸到所述第三绝缘鳍的第二侧壁。
示例19.根据示例13所述的方法，其中，外延生长所述源极/漏极区域包括：
在所述第二凹部中外延生长第一外延区域；
在所述第三凹部中外延生长第二外延区域；以及
在所述第一凹部中合并所述第一外延区域与所述第二外延区域。
示例20.根据示例13所述的方法，其中，所述第一半导体鳍与所述第二半导体鳍间隔开第一距离，并且其中，所述第一半导体鳍的宽度与所述第一距离的比值在2至4的范围内。

Claims (10)

1.一种半导体器件，包括：
器件层，所述器件层包括：
沟道区域；
栅极堆叠，位于所述沟道区域和第一绝缘鳍的侧壁之上并且沿着所述沟道区域和所述第一绝缘鳍的侧壁；以及
外延源极/漏极区域，与所述沟道区域相邻，其中，所述外延源极/漏极区域延伸穿过所述第一绝缘鳍；
正面互连结构，位于所述器件层的第一侧上；以及
背面互连结构，位于所述器件层的第二侧上，所述器件层的第二侧与所述器件层的第一侧相对，其中，所述背面互连结构包括与所述外延源极/漏极区域电连接的背面源极/漏极接触件。
2.根据权利要求1所述的半导体器件，其中，所述第一绝缘鳍包括：
第一区域，与所述栅极堆叠重叠；以及
第二区域，与所述外延源极/漏极区域重叠，其中，所述第一区域的高度大于所述第二区域的高度。
3.根据权利要求2所述的半导体器件，其中，所述第一区域的高度与所述第二区域的高度的比值至少为2至1。
4.根据权利要求1所述的半导体器件，还包括：
第二绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第二绝缘鳍的顶表面和第一侧壁；以及
第三绝缘鳍，其中，所述栅极堆叠被设置为沿着所述第三绝缘鳍的顶表面和第一侧壁，并且其中，所述外延源极/漏极区域从所述第二绝缘鳍的第二侧壁延伸穿过所述第一绝缘鳍，并且延伸至所述第三绝缘鳍的第二侧壁。
5.根据权利要求1的半导体器件，其中，所述外延源极/漏极区域包括：
第一外延区域，包括第一小平面；以及
第二外延区域，包括第二小平面，其中，所述第二小平面与所述第一小平面合并。
6.根据权利要求5所述的半导体器件，其中，所述正面互连结构包括与所述外延源极/漏极区域电连接的源极/漏极接触件，其中，所述源极/漏极接触件与所述第一外延区域和所述第二外延区域重叠。
7.根据权利要求1所述的半导体器件，其中，所述第一绝缘鳍包括：
第一电介质材料；
电介质衬里，位于所述第一电介质材料的侧壁和底表面上；以及
帽盖层，位于所述第一电介质材料之上。
8.一种半导体器件，包括：
第一绝缘鳍和第二绝缘鳍；
栅极电极，位于所述第一绝缘鳍和所述第二绝缘鳍的侧壁之上并沿着所述第一绝缘鳍和所述第二绝缘鳍的侧壁；
源极/漏极区域，位于所述第一绝缘鳍和所述第二绝缘鳍之间，其中，所述源极/漏极区域包括：
第一外延区域，包括第一小平面；以及
第二外延区域，包括与所述第一小平面合并的第二小平面；
正面源极/漏极接触件，与所述源极/漏极区域电连接；以及
背面源极/漏极接触件，与所述源极/漏极区域电连接，其中，所述源极/漏极区域设置在所述背面源极/漏极接触件与所述正面源极/漏极接触件之间。
9.根据权利要求8所述的半导体器件，还包括：位于所述第一绝缘鳍和所述第二绝缘鳍之间的第三绝缘鳍，其中，所述源极/漏极区域在所述第三绝缘鳍的第一部分和所述第三绝缘鳍的第二部分之间延伸。
10.一种形成半导体器件的方法，所述方法包括：
在第一半导体鳍和第二半导体鳍之间形成浅沟槽隔离(STI)区域；
在所述STI区域之上形成第一绝缘鳍；
在所述第一绝缘鳍的第一部分和所述第一半导体鳍之上形成虚设栅极；
在所述第一绝缘鳍的第二部分中蚀刻第一凹部；
在所述第一半导体鳍中蚀刻第二凹部并在所述第二半导体鳍中蚀刻第三凹部，其中，所述第一凹部将所述第二凹部连接至所述第三凹部；以及
在所述第一凹部、所述第二凹部和所述第三凹部中外延生长源极/漏极区域。
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