KR102515296B1 - 디커플링 커패시터를 포함한 반도체 디바이스 - Google Patents

디커플링 커패시터를 포함한 반도체 디바이스 Download PDF

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호우-유 첸
칭-웨이 차이
쿠안-룬 쳉
충-후이 첸
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Abstract

반도체 디바이스의 후면 상에 형성된 상호접속 구조물에 디커플링 커패시터를 형성하는 방법 및 이를 포함하는 반도체 디바이스가 개시된다. 실시예에서, 디바이스는, 제1 트랜지스터를 포함하는 디바이스 층; 디바이스 층의 전면 상의 제1 상호접속 구조물; 및 디바이스 층의 후면 상의 제2 상호접속 구조물을 포함하고, 제2 상호접속 구조물은, 디바이스 층의 후면 상의 제1 유전체층; 제1 유전체층을 관통해 제1 트랜지스터의 소스/드레인 영역으로 연장되는 콘택; 콘택을 통해 제1 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 제1 전도성 라인을 포함하는 제1 전도성 층; 및 제1 전도성 라인에 인접한 제2 유전체층을 포함하고, 제2 유전체층은 7.0보다 큰 k 값을 갖는 물질을 포함하며, 제1 디커플링 커패시터가 제1 전도성 라인 및 제2 유전체층을 포함한다.

Description

디커플링 커패시터를 포함한 반도체 디바이스{SEMICONDUCTOR DEVICES INCLUDING DECOUPLING CAPACITORS}
우선권 주장 및 교차 참조
본 출원은 2020년 5월 12일에 출원된 미국 특허 가출원 제63/023,477호의 이익을 주장하며, 이 가출원은 참조로서 본 명세서에 병합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성 층, 및 반도체층을 순차적으로 퇴적하고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질 층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트를 주어진 영역에 집적할 수 있다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 나노 구조물 전계 효과 트랜지스터(nanostructure field-effect transistor; nano-FET)의 예를 도시한다.
도 2, 3, 4, 5, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 12e, 13a, 13b, 13c, 14a, 14b, 14c, 15a, 15b, 15c, 16a, 16b, 16c, 17a, 17b, 17c, 18a, 18b, 18c, 19a, 19b, 19c, 20a, 20b, 20c, 21a, 21b, 21c, 22a, 22b, 22c, 23a, 23b, 23c, 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b, 26c, 27a, 27b, 27c, 27d, 28a, 28b, 28c, 28d, 28e, 28f, 28g, 28i, 29a, 29b, 및 29c는 일부 실시예에 따라 나노-FET의 제조에서 중간 단계의 단면도이다.
도 28h는 일부 실시예에 따른 나노-FET의 회로 레이아웃이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예는 반도체 디바이스 및 이를 포함하는 반도체 디바이스에서 디커플링 커패시터를 형성하기 위한 방법을 제공한다. 일부 실시예에서, 디커플링 커패시터는 반도체 디바이스를 포함하는 반도체 칩의 후면 상에서 상호접속 구조물에 형성될 수 있다. 후면 상호접속 구조물은 전원 라인 및 전기 접지 라인에 대해 라우팅될 수 있고, 디커플링 커패시터는 하이-k 유전체 물질 등으로 전원 라인과 전기 접지 라인 사이의 공간을 채움으로써 형성될 수 있다. 일부 실시예에서, 디커플링 커패시터는 또한 반도체 칩의 전면 상의 상호접속 구조물에 형성될 수 있다. 디커플링 커패시터는 전원 라인과 전기 접지 라인을 안정화하여 디바이스 성능을 향상시킬 수 있다. 더욱이, 후면 상호접속 구조물을 통해 전원 라인과 전기 접지 라인을 라우팅하고 후면 상호접속 구조물에 디커플링 커패시터를 형성하면 디커플링 커패시터를 형성하는 데 사용되는 면적을 줄일 수 있으며, 이는 디바이스 밀도를 증가시킨다. 하이-k 유전체 물질(예를 들면, 약 7.0보다 큰 k 값을 갖는 유전체 물질)를 포함한 디커플링 커패시터를 형성하는 것은, 디커플링 커패시터의 크기를 최소화하면서 디커플링 커패시터가 더 많은 전하를 유지할 수 있도록 한다.
본 명세서에서 논의된 일부 실시예는 나노-FET를 포함하는 다이의 맥락에서 설명된다. 그러나, 나노-FET 대신에 또는 그와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 평면형 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따라 3차원 뷰로 나노-FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 예를 도시한다. 나노-FET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(66) 위에 나노 구조물(55)(예를 들어, 나노시트, 나노와이어 등)을 포함하며, 여기서 나노 구조물(55)은 나노-FET에 대한 채널 영역으로서 작용한다. 나노 구조물(55)은 p형 나노 구조물, n형 나노 구조물, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리부(Shallow trench isolation; STI)(68)가 인접한 핀들(66) 사이에 배치되며, 이는 이웃하는 STI 영역들(68) 위로 그리고 이들 사이로부터 돌출할 수 있다. STI 영역(68)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역의 조합을 지칭할 수 있다. 또한, 핀(66)의 하단 부분은 기판(50)과의 단일한 연속 물질인 것으로 도시되어 있지만, 핀(66) 및/또는 기판(50)의 하단 부분은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이런 상황에서, 핀(66)은 이웃하는 STI 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(100)이 핀(66)의 상단 표면 위에 있고 나노 구조물(55)의 상단 표면, 측벽 및 하단 표면을 따라 있다. 게이트 전극(102)은 게이트 유전체층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 게이트 유전체층(100) 및 게이트 전극(102)의 양 측부 상의 핀(66) 상에 배치된다.
또한, 도 1은 이후의 도면에 사용되는 참조 단면을 나타낸다. 단면 A-A'는 게이트 전극(102)의 종축을 따라 그리고 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 수직인 방향이다. 단면 B-B'는 단면 A-A'와 평행하며 다중 나노-FET의 에피택셜 소스/드레인 영역을 관통해 연장된다. 단면 C-C'은 단면 A-A'에 수직이고 나노-FET의 핀(66)의 종축에 평행하고 예컨대 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향으로 존재한다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예는 평면형 FET과 같은 평면형 디바이스 또는 핀 전계 효과 트랜지스터(FinFET)에서 사용되는 측면을 고려한다.
도 2 내지 29c는 일부 실시예에 따라 나노-FET의 제조시 중간 단계의 단면도이다. 도 2 내지 5, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a, 29a는 도 1에 도시된 참조 단면 AA'를 도시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 12d, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b, 25b, 26b, 27b, 28b, 및 29b는 도 1에 도시된 참조 단면 B-B'를 도시한다. 도 7c, 8c, 9c, 10c, 11c, 11d, 12c, 12e, 13c, 14c, 15c, 16c, 17c, 18c, 19c, 20c, 21c, 22c, 23c, 24c, 25c, 26c, 27c, 27d, 28c, 28e, 28f, 28g, 28i, 및 29c는 도 1에 도시된 참조 단면 C-C'를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들면, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들어, NMOS 트랜지스터(예를 들어, n형 나노-FET)와 같은 n형 디바이스를 형성하기 위한 것일 수 있고, p형 영역(50P)은 예를 들어, PMOS 트랜지스터(예를 들어, p형 나노-FET)와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. N형 영역(50N)은 p형 영역(50P)으로부터 물리적으로 분리될 수 있고(분할기(20))에 의해 도시된 바와 같음), 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스, 도핑된 영역, 격리 구조물 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N)과 하나의 p형 영역(50P)이 도시되어 있지만, 임의의 개수의 n형 영역(50N) 및 p형 영역(50P)이 제공될 수 있다.
추가로 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체층(51A-51C)(통칭하여 제1 반도체층(51)이라고 함)과 제2 반도체층(53A-53C)(통칭하여 제2 반도체층(53)이라고 함)의 교번 층을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제1 반도체층(51)이 제거될 것이고 제2 반도체층(53)이 패터닝되어 n형 영역(50N) 및 p형 영역(50P)에 나노-FET의 채널 영역을 형성할 것이다. 하지만, 일부 실시예에서, 제1 반도체층(51)은 제거되고, 제2 반도체층(53)은 n형 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있으며, 제2 반도체층(53)은 제거될 수 있고, 제1 반도체층(51)은 p형 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 일부 실시예에서, 제2 반도체층(53)은 제거될 수 있고, 제1 반도체층(51)은 n형 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있으며, 제1 반도체층(51)은 제거될 수 있고, 제2 반도체층(53)은 p형 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 일부 실시예에서, 제2 반도체층(53)은 제거될 수 있고, 제1 반도체층(51)은 n형 영역(50N) 및 p형 영역(50P) 모두에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다.
다층 스택(64)은 예시를 위해 제1 반도체층(51) 및 제2 반도체층(53) 각각의 3개의 층을 포함하는 것으로 예시된다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체층(51) 및 제2 반도체층(53)을 포함할 수 있다. 다층 스택(64)의 각 층은 화학 증기 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜 성장될 수 있다. 다양한 실시예에서, 제1 반도체층(51)은 실리콘 게르마늄 등과 같은 p형 나노-FET에 적합한 제1 반도체 물질로 형성될 수 있고, 제2 반도체층(53)은 실리콘, 실리콘 탄소 등과 같은 n형 나노-FET에 적합한 제2 반도체 물질로 형성될 수 있다. 다층 스택(64)은 예시적인 목적을 위해 p형 나노-FET에 적합한 최하단 반도체층을 갖는 것으로 예시된다. 일부 실시예에서, 다층 스택(64)은 최하단 층이 n형 나노-FET에 적합한 반도체층이 되도록 형성될 수 있다.
제1 반도체 물질과 제2 반도체 물질은 서로 높은 에칭 선택성을 갖는 물질일 수 있다. 이와 같이, 제2 반도체 물질의 제2 반도체층(53)을 크게 제거하지 않고도 제1 반도체 물질의 제1 반도체층(51)이 제거될 수 있음으로써, 제2 반도체층(53)이 패터닝되게 하여 나노-FET의 채널 영역을 형성할 수 있다. 마찬가지로, 제2 반도체층(53)이 제거되고 제1 반도체층(51)이 패터닝되어 채널 영역을 형성하는 실시예에서, 제1 반도체 물질의 제1 반도체층(51)을 크게 제거하지 않고도 제2 반도체 물질의 제2 반도체층(53)이 제거될 수 있어서, 제1 반도체층(51)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있게 된다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고 나노 구조물(55)이 다층 스택(64)에 형성된다. 일부 실시예에서, 나노 구조물(55) 및 핀(66)은 다층 스택(64) 및 기판(50)에서 트렌치를 에칭함으로써 각각 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭하여 나노 구조물(55)을 형성하는 것은 제1 반도체층(51)으로부터 제1 나노 구조물(52A-52C)(통칭하여 제1 나노 구조물(52)이라고 함)을 또한 규정하고, 제2 반도체층(53)으로부터 제2 나노 구조물(54A-54C)(통칭하여 제2 나노 구조물(54)이라고 함)을 규정할 수 있다. 제1 나노 구조물(52) 및 제2 나노 구조물(54)은 통칭하여 나노 구조물(55)로 지칭될 수 있다.
핀(66) 및 나노 구조물(55)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(66) 및 나노 구조물(55)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로(otherwise) 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들면, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그런 다음, 희생 층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서가 사용될 수 있다.
도 3은 설명을 위해 실질적으로 동일한 폭을 갖는 것으로 n형 영역(50N) 및 p형 영역(50P)의 핀(66)을 도시한다. 일부 실시예에서, n형 영역(50N)의 핀(66)의 폭은 p형 영역(50P)의 핀(66)보다 크거나 더 얇을 수 있다. 또한, 핀(66) 및 나노 구조물(55) 각각은 전체에 걸쳐 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예에서 핀(66) 및/또는 나노 구조물(55)은 각각의 핀(66) 및/또는 나노 구조물(55)의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼된 측벽을 가질 수 있다. 이러한 실시예에서, 각각의 나노 구조물(55)은 상이한 폭을 가질 수 있고 모양이 사다리꼴일 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역(68)은 핀(66)에 인접하여 형성된다. STI 영역(68)은 기판(50), 핀(66) 및 나노 구조물(55) 위에 그리고 인접한 핀들(66) 사이에 절연 물질을 퇴적함으로써 형성될 수 있다. 절연 물질은 실리콘 산화물, 질화물 등과 같은 산화물 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 물질은 과잉 절연 물질이 나노 구조물(55)을 덮도록 형성된다. 절연 물질이 단일 층으로 예시되었지만, 일부 실시예는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별로로 도시되지 않음)가 먼저 기판(50)의 표면, 핀(66), 및 나노 구조물(55)을 따라 형성될 수 있다. 그 후에, 예를 들면, 위에서 논의된 것과 같은, 충전 물질이 라이너 위에 형성될 수 있다.
그런 다음, 나노 구조물(55) 위의 과잉 절연 물질을 제거하기 위해 절연 물질에 대해 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 나노 구조물(55) 및 절연 물질의 상단 표면들이 수평이 되도록 나노 구조물(55)을 노출시킨다.
그런 다음, 절연 물질은 STI 영역(68)을 형성하기 위해 리세싱될 수 있다. n형 영역(50N) 및 p형 영역(50P)에서 핀(66)의 상부 부분이 이웃하는 STI 영역들(68) 사이로부터 돌출되도록 절연 물질이 리세싱된다. 또한, STI 영역(68)의 상단 표면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상단 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은, 절연 물질의 물질에 대해 선택적인(예를 들어, 핀(66) 및 나노 구조물(55)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 4와 관련하여 위에서 설명된 프로세스는 핀(66) 및 나노 구조물(55)이 어떻게 형성될 수 있는지에 대한 하나의 예일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노 구조물(55)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 에피택셜 구조물은 트렌치에서 에피택셜하게 성장될 수 있고, 에피택셜 구조물이 유전체층으로부터 돌출되어 핀(66) 및/또는 나노 구조물(55)을 형성하도록 유전체층이 리세싱될 수 있다. 에피택셜 구조물은 제1 반도체 물질 및 제2 반도체 물질과 같은 전술한 교번 반도체 물질들을 포함할 수 있다. 에피택셜 구조물이 에피택셜하게 성장되는 일부 실시예에서, 에피택셜하게 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 인시츄 및 주입 도핑이 함께 사용될 수도 있지만 사전 및/또는 후속 주입을 배제할 수 있다.
추가로, 제1 반도체층(51)(및 생성된 제1 나노 구조물(52)) 및 제2 반도체층(53)(및 생성된 제2 나노 구조물(54))은 본 명세서에서는 단지 예시를 위해 p형 영역(50P) 및 n형 영역(50N)에 동일한 물질을 포함하는 것으로 예시되고 논의된다. 이와 같이, 일부 실시예에서, 제1 반도체층(51) 및 제2 반도체층(53) 중 하나 또는 둘 모두는 p형 영역(50P) 및 n형 영역(50N)에서 상이한 물질이거나 상이한 순서로 형성될 수 있다.
추가로 도 4에서, 적절한 웰(별도로 도시되지 않음)이 핀(66), 나노 구조물(55) 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 유형들을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n형 영역(50N) 및 p형 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 n형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 약 1013 원자/cm3 내지 1014 원자/cm3의 범위의 농도로 이 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱 프로세스에 의해 제거된다.
p형 영역(50P)의 주입 후 또는 이전에, 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)가 p형 영역(50P) 및 n형 영역(50N)의 핀(66), 나노 구조물(55) 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3의 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱 프로세스에 의해 제거된다.
n형 영역(50N)과 p형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p형 불순물 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 인시츄 및 주입 도핑이 함께 사용될 수도 있지만, 에피택셜 핀의 성장된 물질은 성장 동안에 인시츄 도핑되어, 주입을 배제할 수 있다.
도 5에서, 더미 유전체층(70)이 핀(66) 및/또는 나노 구조물(55) 상에 형성된다. 더미 유전체층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 더미 게이트 층(72)이 더미 유전체층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체층(70) 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 퇴적될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 증기 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서는, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체층(70)은 단지 예시의 목적으로 핀(66)과 나노 구조물(55)만을 덮는 것으로 도시되어 있다는 점에 유의한다. 일부 실시예에서, 더미 유전체층(70)은, 더미 유전체층(70)이 STI 영역(68)을 덮도록 퇴적될 수 있어서, 더미 게이트 층(72)과 STI 영역(68) 사이에서 더미 유전체층(70)이 연장된다.
도 6a 내지 18c는 실시예 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 6a 내지 18c는 n형 영역(50N) 또는 p형 영역(50P) 내의 피처를 도시한다. 도 6a 및 6c에서, 마스크 층(74)(도 5 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그런 다음, 마스크(78)의 패턴은 각각 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성하기 위해 더미 게이트 층(72)으로 그리고 더미 유전체층(70)으로 전사될 수 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 더미 게이트(76) 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 7c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 도 6a 내지 6c에 예시된 구조물 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 후속적으로 자기 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 패터닝될 것이다. 도 7a 내지 7c에서, 제1 스페이서 층(80)은 STI 영역(68)의 상단 표면; 핀(66), 나노 구조물(55) 및 마스크(78)의 상단 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은 제1 스페이서 층(80)의 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과는 다른 에칭 속도를 갖는 물질로 형성될 수 있으며, CVD, ALD 등에 의해 퇴적될 수 있다.
제1 스페이서 층(80)이 형성된 후 그리고 제2 스페이서 층(82)을 형성하기 전에, 경도핑된 소스/드레인(LDD) 영역(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 도 4에서 위에서 논의된 주입과 유사하게, p형 영역(50P)을 노출시키면서 예를 들면, 포토레지스트와 같은 마스크가 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 p형 영역(50P)에서 노출된 핀(66) 및 나노 구조물(55) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 예를 들면, 포토레지스트와 같은 마스크가 형성될 수 있고, n형 영역(50N)의 노출된 핀(66) 및 나노 구조물(55)에 적절한 유형의 불순물(예를 들어, n형)이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 전술한 n형 불순물 중 임의의 것일 수 있고, p형 불순물은 전술한 p형 불순물 중 임의의 것일 수 있다. 경도핑된 소스/드레인 영역은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3의 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
도 8a 내지 8c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서 층(81) 및 제2 스페이서 층(83)을 형성하기 위해 에칭된다. 아래에서 더 상세히 논의되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 후속 프로세싱 동안 핀(66) 및/또는 나노 구조물(55)의 측벽을 보호할 뿐만 아니라 후속적으로 형성된 소스 드레인 영역을 자기 정렬시키도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)의 물질은 제1 스페이서 층(80)의 물질과는 다른 에칭 속도를 가져서, 제1 스페이서 층(88)은 제2 스페이서 층(82)을 패터닝할 때 에칭 정지 층으로 작용할 수 있고, 제2 스페이서 층(82)은 제1 스페이서 층(80)을 패터닝할 때 마스크로서 작용할 수 있다. 예를 들어, 제2 스페이서 층(82)은 제1 스페이서 층(80)이 에칭 정지 층으로 작용하는 이방성 에칭 프로세스를 사용하여 에칭될 수 있으며, 여기서 제2 스페이서 층(82)의 나머지 부분은 도 8b에 도시된 바와 같이 제2 스페이서(83)를 형성한다. 그 후, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하면서 마스크 역할을 하여 도 8b 및 8c에 도시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8b에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노 구조물(55)의 측벽 상에 배치된다. 도 8c에 도시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있으며, 제1 스페이서(81)는 마스크(78), 더미 게이트(76) 및 더미 유전체층(60)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일부는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남아있을 수 있다.
앞의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의해야 한다. 다른 프로세스 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적은 또는 추가적인 스페이서가 사용될 수 있고, 단계들의 상이한 시퀀스가 사용될 수 있고(예를 들어, 제1 스페이서(81)는 제2 스페이서 층(82)을 퇴적하기 전에 패터닝될 수 있음), 추가적인 스페이서가 형성되고 제거될 수 있으며, 기타 다른 구성이 사용될 수 있다. 더욱이, n형 및 p형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다.
도 9a 내지 9c에서, 일부 실시예에 따라, 제1 리세스(86) 및 제2 리세스(87)가 핀(66), 나노 구조물(55) 및 기판(50)에 형성된다. 에피택셜 소스/드레인 영역은 후속적으로 제1 리세스(86)에 형성될 것이고, 제1 에피택셜 물질 및 에피택셜 소스/드레인 영역은 후속적으로 제2 리세스(87)에 형성될 것이다. 제1 리세스(86) 및 제2 리세스(87)는 제1 나노 구조물(52) 및 제2 나노 구조물(54)을 관통해 기판(50)으로 연장될 수 있다. 도 9b에 도시된 바와 같이, STI 영역(58)의 상단 표면은 제1 리세스(86)의 하단 표면과 수평일 수 있다. 다양한 실시예에서, 핀(66)은 제1 리세스(86)의 하단 표면이 STI 영역(68)의 상단 표면 아래에 배치되는 등과 같이 되도록 에칭될 수 있다. 제2 리세스(87)의 하단 표면은 제1 리세스(86)의 하단 표면 및 STI 영역(68)의 상단 표면 아래에 배치될 수 있다. 제1 리세스(86) 및 제2 리세스(87)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 핀(66), 나노 구조물(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)는 제1 리세스(86) 및 제2 리세스(87)를 형성하는데 사용되는 에칭 프로세스 동안 핀(66), 나노 구조물(55) 및 기판(50)의 부분을 마스킹한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스가 나노 구조물(55) 및/또는 핀(66)의 각 층을 에칭하기 위해 사용될 수 있다. 제1 리세스(86) 및 제2 리세스(87)가 원하는 깊이에 도달한 후에 에칭을 중지하기 위해 시간 설정 에칭 프로세스(timed etch processes)가 사용될 수 있다. 제2 리세스(87)는 제1 리세스(86)를 에칭하는데 사용되는 동일한 프로세스 및 제1 리세스(86)가 에칭되기 전 또는 후에 추가 에칭 프로세스에 의해 에칭될 수 있다. 일부 실시예에서, 제1 리세스(86)에 대응하는 영역은 제2 리세스(87)에 대한 추가 에칭 프로세스가 수행되는 동안 마스킹될 수 있다.
도 10a 내지 10c에서는, 제1 리세스(86) 및 제2 리세스(87)에 의해 노출된 제1 반도체 물질(예를 들어, 제1 나노구조물(52))로 형성된 다층 스택(64)의 층의 측벽 부분들이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제1 나노 구조물(52)의 측벽은 도 10b에서 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 나노 구조물(52)이 예를 들어, SiGe를 포함하고 제2 나노 구조물(54)이 예를 들면, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용하는 건식 에칭 프로세스는 제1 나노 구조물(52)의 측벽을 에칭하기 위해 사용될 수 있다.
도 11a 내지 11d에서, 제1 내부 스페이서(90)는 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10a 내지 10c에 도시된 구조물 위에 내부 스페이서 층(별도로 도시되지 않음)을 퇴적함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 이후에 형성되는 소스/드레인 영역과 게이트 구조물 사이의 격리 피처로서 작용한다. 이하에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역 및 에피택셜 물질은 제1 리세스(86) 및 제2 리세스(87)에 형성될 것이며, 제1 나노 구조물(52)은 대응하는 게이트 구조물로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 물질과 같은 임의의 적절한 물질이 사용될 수 있다. 그 다음, 내부 스페이서 층은 제1 내부 스페이서(90)를 형성하기 위해 이방성 에칭될 수 있다. 제1 내부 스페이서(90)의 외부 측벽이 제2 나노 구조물(54)의 측벽과 같은 높이로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노 구조물(54)의 측벽을 넘어서 연장되거나 리세싱될 수 있다.
더욱이, 제1 내부 스페이서(90)의 외부 측벽은 도 11c에서 직선으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예를 들어, 도 11d는 제1 나노 구조물(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하며, 제1 내부 스페이서(90)가 제2 나노 구조물(54)의 측벽으로부터 리세싱되는 실시예를 도시한다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 퇴적될 수 있다. 제1 내부 스페이서(90)는 게이트 구조물을 형성하는데 사용되는 에칭 프로세스와 같은 후속 에칭 프로세스에 의해 후속적으로 형성된 소스/드레인 영역(예를 들어, 도 12a 내지 12e에 대해 아래에서 논의된 에피택셜 소스/드레인 영역(92))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 12a 내지 12e에서, 제1 에피택셜 물질(91)은 제2 리세스(87)에 형성되고 에피택셜 소스/드레인 영역(92)은 제1 리세스(86) 및 제2 리세스(87)에 형성된다. 일부 실시예에서, 제1 에피택셜 물질(91)은 희생 물질일 수 있으며, 이는 후속적으로 제거되어 후면 비아(예를 들어, 도 26a 내지 26d와 관련하여 후술되는 후면 비아(130))를 형성한다. 도 12b 내지 12e에 도시된 바와 같이, 에피택셜 물질(91)의 상단 표면은 제1 리세스(86)의 하단 표면과 수평일 수 있다. 그러나, 일부 실시예에서, 제1 에피택셜 물질(91)의 상단 표면은 제1 리세스(86)의 하단 표면 위 또는 아래에 배치될 수 있다. 제1 에피택셜 물질(91)은 화학 증기 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 제2 리세스(87)에서 에피택셜 성장될 수 있다. 제1 에피택셜 물질(91)은 실리콘 게르마늄 등과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 제1 에피택셜 물질(91)은 에피택셜 소스/드레인 영역(92)의 물질, 기판(50) 및 유전체층(예를 들어, 도 24a 내지 24c와 관련하여 이하에서 논의된 STI 영역(68) 및 제2 유전체층(125))에 대해 높은 에칭 선택성을 갖는 물질로 형성될 수 있다. 이와 같이, 제1 에피택셜 물질(91)은 에피택셜 소스/드레인 영역(92) 및 유전체층을 상당히 제거하지 않고, 제거되고 후면 비아로 대체될 수 있다.
에피택셜 소스/드레인 영역(92)은 제1 리세스(86) 내에 그리고 제2 리세스(87)의 제1 에피택셜 물질(91) 위에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 제2 나노 구조물(54)에 응력을 가하여 성능을 향상시킬 수 있다. 도 12c에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍들 사이에 배치되도록 제1 리세스(86) 및 제2 리세스(87) 내에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용되고, 제1 내부 스페이서(90)는 적절한 측방향 거리만큼 나노 구조물(55)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용되어, 에피택셜 소스/드레인 영역(92)이 결과적인 나노-FET의 후속적으로 형성된 게이트와 단락되지 않도록 한다.
n형 영역(50N), 예를 들어, NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p형 영역(50P), 예를 들어, PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 n형 영역(50N)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n형 FinFET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노 구조물(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 예를 들면, 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제2 나노 구조물(54)에 인장 변형을 가하는 물질을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노 구조물(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있으며, 패싯(facets)을 가질 수 있다.
p형 영역(50P), 예를 들어, PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n형 영역(50N), 예를 들어, NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 p형 영역(50P)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제1 나노 구조물(52)이 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(92)은 예를 들면, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제1 나노 구조물(52)에 압축 변형을 가하는 물질을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 다중 층 스택(56)의 각각의 표면으로부터 융기된 표면을 또한 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 제1 나노 구조물(52), 제2 나노 구조물(54) 및/또는 기판(50)은 도펀트를 주입하여 소스/드레인 영역을 형성할 수 있으며, 이는 경도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 프로세스와 유사하며, 어닐링이 뒤따른다. 소스/드레인 영역은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 중에 인시츄 도핑될 수 있다.
n형 영역(50N) 및 p형 영역(50P)에서 에피택셜 소스/드레인 영역(92)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(92)의 상부 표면은 나노 구조물(55)의 측벽을 넘어 측방향으로 외부로 확장되는 패싯을 갖는다. 일부 실시예에서, 이들 패싯은 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)이 도 12b에 의해 도시된 바와 같이 병합되게 한다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 12d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태를 유지한다. 도 12b 및 12d에 도시된 실시예에서, 제1 스페이서(81)는 STI 영역(68)의 상단 표면으로 형성되어 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 에피택셜 성장을 추가로 차단하면서 나노 구조물(55)의 측벽의 부분을 덮을 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는데 사용된 스페이서 에칭은 에피택셜하게 성장된 영역이 STI 영역(58)의 표면으로 연장될 수 있도록 스페이서 물질을 제거하도록 조정될 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 물질 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 물질 층(92A), 제2 반도체 물질 층(92B) 및 제3 반도체 물질 층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)을 위해 임의의 수의 반도체 물질 층이 사용될 수 있다. 제1 반도체 물질 층(92A), 제2 반도체 물질 층(92B) 및 제3 반도체 물질 층(92C) 각각은 서로 다른 반도체 물질로 형성될 수 있고 서로 다른 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 물질 층(92A)은 제2 반도체 물질 층(92B)보다 작고 제3 반도체 물질 층(92C)보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 물질 층을 포함하는 실시예에서, 제1 반도체 물질 층(92A)이 퇴적될 수 있고, 제2 반도체 물질 층(92B)은 제1 반도체 물질 층(92A) 위에 퇴적될 수 있으며, 제3 반도체 물질 층(92C)은 제2 반도체 물질 층(92B) 위에 퇴적될 수 있다.
예를 들어, 도 12e는 제1 나노 구조물(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하며, 제1 내부 스페이서(90)가 제2 나노 구조물(54)의 측벽으로부터 리세싱되는 실시예를 도시한다. 도 12e에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고 제2 나노 구조물(54)의 측벽을 지나 연장될 수 있다.
도 13a 내지 13c에서, 제1 층간 유전체(ILD)(96)가 도 12a 내지 12c에 예시된 구조물 위에 퇴적된다. 제1 ILD(96)는 유전체 물질로 형성될 수 있고, 예를 들면, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, 콘택 에칭 정지 층(contact etch stop; CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(78), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)은 상부 제1 ILD 층(96)의 물질과는 상이한 에칭 속도를 갖는 예를 들면, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 14a 내지 14c에서, 제1 ILD(96)의 상단 표면을 더미 게이트(76) 또는 마스크(78)의 상단 표면과 수평이 되게 하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(76) 상의 마스크(78)와, 마스크(78)의 측벽을 따라 제1 스페이서(81)의 일부를 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(102)의 상단 표면들이 프로세스 변이(process variations) 내에서 수평이다. 따라서, 더미 게이트(76)의 상단 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 유지될 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상단 표면을 마스크(78) 및 제1 스페이서(81)의 상단 표면과 수평이 되게 한다.
도 15a 내지 15c에서, 더미 게이트(76), 및 존재한다면, 마스크(78)는 하나 이상의 에칭 단계에서 제거되어 제3 리세스(98)가 형성된다. 제3 리세스(98) 내의 더미 게이트 유전체(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체(60)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD 층(96) 또는 제1 게이트 스페이서(81)보다 더 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제3 리세스(98)는 후속적으로 완성되는 나노-FET에서 채널 영역으로서 작용하는 나노 구조물(55)의 일부를 노출하고 그리고/또는 그 일부 위에 놓인다. 채널 영역으로 작용하는 나노 구조물(55)의 일부는 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체(60)는, 더미 게이트(76)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 더미 게이트 유전체(60)는 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 16a 내지 16c에서, 제1 나노 구조물(52)은 제3 리세스(98)를 연장시키도록 제거된다. 제1 나노 구조물(52)은, 제1 나노 구조물(52)의 물질에 선택적인 에천트를 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제2 나노 구조물(54), 기판(50), STI 영역(58)은 제1 나노 구조물(52)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노 구조물(52)은 예를 들어, SiGe를 포함하고 제2 나노 구조물(54A-54C)이 예를 들면, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등은 제1 나노 구조물(52)의 측벽을 에칭하기 위해 사용될 수 있다.
도 17a 내지 17c에서, 게이트 유전체층(100) 및 게이트 전극(102)은 대체 게이트를 위해 형성된다. 게이트 유전체층(100)은 제3 리세스(98)에 컨포멀하게 퇴적된다. 게이트 유전체층(100)은 또한 기판(50)의 상단 표면 및 측벽과 제2 나노 구조물(54)의 상단 표면, 측벽 및 하단 표면 상에 형성될 수 있다. 게이트 유전체층(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 STI 영역(68)의 상단 표면 상에 그리고 제1 스페이서(81) 및 제1 내부 스페이서(90)의 측벽 상에 퇴적될 수 있다.
일부 실시예에 따르면, 게이트 유전체층(100)은 산화물, 금속 산화물 등과 같은 하나 이상의 유전체층 또는 이들의 조합을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위에 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체(100)는 하이-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체(100)는 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 규산염을 포함할 수 있다. 게이트 유전체층(100)의 구조물은 n형 영역(50N)과 p형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체층(100)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함한다.
게이트 전극(102)은 각각 게이트 유전체층(100) 위에 퇴적되고, 제3 리세스(98)의 잔여 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(102)이 도 17a 및 17c에 도시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일함수 조정층 및 충전 물질을 포함할 수 있다. 게이트 전극(102)을 구성하는 층들의 임의의 조합은 제2 나노 구조물(54) 중 인접하는 구조물들 사이에 그리고 제2 나노 구조물(54A)과 기판(50) 사이의 n형 영역(50N)에 퇴적될 수 있고, 제1 나노 구조물(52) 중 인접하는 구조물들 사이의 p형 영역(50P)에 퇴적될 수 있다.
n형 영역(50N) 및 p형 영역(50P)에서 게이트 유전체층(100)의 형성은, 각각의 영역에서 게이트 유전체층(100)이 동일한 물질로부터 형성되도록 동시에 이루어질 수 있고, 게이트 전극(102)의 형성은, 각 영역 내의 게이트 전극(102)이 동일한 물질로부터 형성되도록 동시에 이루어질 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층(100)은 별개의 프로세스에 의해 형성될 수 있어, 게이트 유전체층(100)은 상이한 물질들일 수 있고 그리고/또는 상이한 수의 층을 가질 수 있고, 그리고/또는 각 영역의 게이트 전극(102)은 별개의 프로세스에 의해 형성될 수 있으므로, 게이트 전극(102)은 상이한 물질일 수 있고 그리고/또는 상이한 수의 층을 가질 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
제3 리세스(98)의 충전 후에, 게이트 유전체층(100)의 과잉 부분 및 게이트 전극(102)의 물질을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 과잉 부분은 제1 ILD 층(96)의 상단 표면 위에 있다. 따라서, 게이트 전극(102) 및 게이트 유전체층(100)의 물질의 잔여 부분은 최종 나노-FET의 대체 게이트 구조물을 형성한다. 게이트 전극(102) 및 게이트 유전체층(100)은 통칭하여 "게이트 구조물"로 지칭될 수 있다.
도 18a 내지 18c에서, 게이트 구조물(게이트 유전체층(100) 및 대응하는 상부 게이트 전극(102)을 포함함)은 리세싱되어, 리세스가 게이트 구조물 바로 위에 그리고 제1 스페이서(81)의 대향 부분들 사이에 형성된다. 예를 들면, 실리콘 질화물, 실리콘 산질화물 등과 같은, 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(104)가 리세스 내에 채워지고, 제1 ILD(96) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 프로세스가 이어진다. 후속적으로 형성된 게이트 콘택(예를 들어, 도 20a 내지 20c와 관련하여 후술되는 게이트 콘택(114))은 게이트 마스크(104)를 관통하여 리세싱된 게이트 전극(102)의 상단 표면과 접촉한다.
도 18a 내지 18c에 의해 추가로 예시된 바와 같이, 제2 ILD(106)는 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(106)는 예를 들면, PSG, BSG, BPSG, USG 등과 같은, 유전체 물질로 형성되고, 예를 들면, CVD, PECVD 등과 같은, 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 19a 내지 19c에서, 제2 ILD(106), 제1 ILD(96), CESL(94) 및 게이트 마스크(104)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조물의 표면을 노출하는 제4 리세스(108)를 형성하도록 에칭된다. 제4 리세스(108)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하는 에칭에 의해 형성될 수 있다. 일부 실시예에서, 제4 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 통해 에칭될 수 있으며; 그리고 나서 제3 에칭 프로세스를 사용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분을 마스킹하기 위해 제2 ILD(106) 위에 형성되고 패터닝될 수 있다. 일부 실시예에서, 에칭 프로세스는 오버 에칭될 수 있고, 따라서 제4 리세스(108)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조물 내로 연장되고, 제4 리세스(108)의 하단은 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조물과 수평이거나(예를 들어, 동일한 레벨에서 또는 기판(50)으로부터 동일한 거리를 가짐), 더 낮을(예를 들면, 기판(50)에 더 가까움) 수 있다. 도 19c는 에피택셜 소스/드레인 영역(92) 및 게이트 구조물을 동일한 단면에서 노출시키는 것으로 제4 리세스(108)를 나타내지만, 다양한 실시예들에서, 에피택셜 소스/드레인 영역(92) 및 게이트 구조물은 상이한 단면에서 노출될 수 있으므로, 후속적으로 형성된 콘택을 단락시키는 위험을 감소시킨다.
제4 리세스(108)가 형성된 후, 제1 실리사이드 영역(110)이 에피택셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시예에서, 하부 에피택셜 소스/드레인 영역(92)(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 물질과 반응할 수 있는 금속(별도로 도시되지 않음)을 먼저 퇴적하여, 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 실리사이드 또는 저마나이드(germanide) 영역을 형성하고, 그런 다음, 열 어닐링 프로세스를 수행하여 실리사이드 영역(110)을 형성함으로써 제1 실리사이드 영역(110)이 형성된다. 그런 다음, 퇴적된 금속의 미반응 부분은 예를 들어, 에칭 프로세스에 의해 제거된다. 제1 실리사이드 영역(110)은 실리사이드 영역으로 지칭되지만, 제1 실리사이드 영역(110)은 또한 저마나이드 영역 또는 실리콘 저마나이드 영역(예를 들어, 실리사이드 및 저마나이드를 포함하는 영역)일 수 있다. 실시예에서, 제1 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm의 범위의 두께를 갖는다.
도 20a 내지 20c에서, 소스/드레인 콘택(112) 및 게이트 콘택(114)(콘택 플러그라고도 함)은 제4 리세스(108)에 형성된다. 소스/드레인 콘택(112) 및 게이트 콘택(114)은 각각 배리어 층, 확산 층 및 충전 물질과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 콘택(112) 및 게이트 콘택(114)은 각각 배리어층 및 전도성 물질을 포함하고, 각각은 하부 전도성 피처(예를 들어, 게이트 전극(102) 및/또는 제1 실리사이드 영역(110))에 전기적으로 결합된다. 게이트 콘택(114)은 게이트 전극(102)에 전기적으로 결합되고 소스/드레인 콘택(112)은 제1 실리사이드 영역(110)에 전기적으로 결합된다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 에피택셜 소스/드레인 영역(92), 제2 나노 구조물(54) 및 게이트 구조물(게이트 유전체층(100) 및 게이트 전극(102)을 포함함)은 통칭해서 트랜지스터 구조물(109)로 지칭될 수 있다. 트랜지스터 구조물(109)은 디바이스 층에 형성될 수 있으며, 제1 상호접속 구조물(예를 들어, 도 21a 내지 21c에 대해 아래에서 논의하는 전면 상호접속 구조물(120))은 그 전면 위에 형성되고, 제2 상호접속 구조물(예를 들어, 도 28a 내지 28i에 대해 아래에서 논의하는 후면 상호접속 구조물(136))은 그 후면 위에 형성된다. 디바이스 층이 나노-FET를 갖는 것으로 설명되지만, 다른 실시예는 상이한 유형의 트랜지스터를 갖는 디바이스 층을 포함할 수 있다(예를 들면, 평면 FET, finFET, 박막 트랜지스터(TFT) 등).
도 20a 내지 20c는 각각의 에피택셜 소스/드레인 영역(92)으로 연장되는 소스/드레인 콘택(112)을 도시하고 있지만, 소스/드레인 콘택(112)은 에피택셜 소스/드레인 영역(92) 중 특정 영역으로부터 생략될 수 있다. 예를 들어, 아래에서 자세히 설명하는 것처럼, 전도성 피처(예를 들면, 후면 비아 또는 전력 레일) 에피택셜 소스/드레인 영역(92) 중 하나 이상의 후면을 통해 후속적으로 부착될 수 있다. 이러한 특정 에피택셜 소스/드레인 영역(92)의 경우, 소스/드레인 콘택(112)은 생략되거나 어떤 오버라이닝 전도성 라인에 전기적으로 접속되지 않는 더미 콘택일 수 있다(예를 들면, 도 21a 내지 21c에 대해 아래에서 논의하는 제1 전도성 피처(122)).
도 21a 내지 29c는 트랜지스터 구조물(109) 상에 전면 상호접속 구조물 및 후면 상호접속 구조물을 형성하는 중간 단계를 도시한다. 전면 상호접속 구조물 및 후면 상호접속 구조물은 각각 기판(50) 상에 형성된 나노-FET에 전기적으로 접속되는 전도성 피처를 포함할 수 있다. 도 21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a 및 29a는 도 1에 도시된 참조 단면 A-A'를 예시한다. 도 21b, 22b, 23b, 24b, 25b, 26b, 27b, 28b 및 29b는 도 1에 도시된 참조 단면 B-B'를 예시한다. 도 21c, 22c, 23c, 24c, 25c, 26c, 27c, 27d, 28c, 28e, 28f, 28g, 28i, 및 29c는 도 1에 예시된 참조 단면 C-C'를 예시한다. 도 21a 내지 29c에서 설명하는 프로세스 단계는 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. 전술한 바와 같이, 후면 전도성 피처(예를 들어, 후면 비아 또는 전력 레일)는 에피택셜 소스/드레인 영역(92) 중 하나 이상에 접속될 수 있다. 이와 같이, 소스/드레인 콘택(112)은 에피택셜 소스/드레인 영역(92)으로부터 선택적으로 생략될 수 있다.
도 21a 내지 21c에서, 전면 상호접속 구조물(120)이 제2 ILD(106) 상에 형성된다. 전면 상호접속 구조물(120)은 트랜지스터 구조물(109)의 전면(예를 들면, 능동 디바이스가 형성된 트랜지스터 구조물(109)의 측부) 상에 형성되기 때문에 전면 상호접속 구조물이라고할 수 있다.
전면 상호접속 구조물(120)은 하나 이상의 적층된 제1 유전체층(124)에 형성된 하나 이상의 제1 전도성 피처(122)의 층을 포함할 수 있다. 적층된 제1 유전체층(124) 각각은 로우-k 유전체 물질, 초저-k(extra low-k; ELK) 유전체 물질 등과 같은 유전체 물질을 포함할 수 있다. 제1 유전체층(124)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 사용하여 퇴적될 수 있다.
제1 전도성 피처(122)는 전도성 라인의 층을 상호접속시키는 전도성 라인 및 전도성 비아를 포함할 수 있다. 전도성 비아는 전도성 라인의 층들 사이에 수직 접속을 제공하기 위해 제1 유전체층(124)의 각각을 관통해 연장될 수 있다. 제1 전도성 피처(122)는 다마신 프로세스, 이중 다마신 프로세스 등과 같은 임의의 허용 가능한 프로세스를 통해 형성될 수 있다.
일부 실시예에서, 제1 전도성 피처(122)는, 제1 전도성 피처(122)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 이용하여 각각의 제1 유전체층(124)이 패터닝되는 다마신 프로세스를 사용하여 형성될 수 있다. 선택적인 확산 배리어 및/또는 선택적인 접착 층이 퇴적될 수 있고 트렌치는 전도성 물질로 채워질 수 있다. 배리어 층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물, 이들의 조합 등을 포함하고, 전도성 물질에 적합한 물질은 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 실시예에서, 제1 전도성 피처(122)는 구리 또는 구리 합금의 시드 층을 퇴적하고 전기 도금에 의해 트렌치를 채움으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스 등은 각각의 제1 유전체층(124)의 표면으로부터 과잉 전도성 물질을 제거하고 후속 프로세싱을 위해 제1 유전체층(124) 및 제1 전도성 피처(122)의 표면을 평탄화하기 위해 사용될 수 있다.
도 21a 내지 21c는 전면 상호접속 구조물(120)의 제1 전도성 피처(122) 및 제1 유전체층(124)의 5개 층을 예시한다. 그러나, 전면 상호접속 구조물(120)은 임의의 수의 제1 유전체층(124)에 배치된 임의의 수의 제1 전도성 피처(122)를 포함할 수 있다는 것을 이해해야 한다. 전면 상호접속 구조물(120)은 기능 회로를 형성하기 위해 게이트 콘택(114) 및 소스/드레인 콘택(112)에 전기적으로 접속될 수 있다. 일부 실시예에서, 전면 상호접속 구조물(120)에 의해 형성된 기능 회로는 로직 회로, 메모리 회로, 이미지 센서 회로 등을 포함할 수 있다.
도 22a 내지 22c에서, 캐리어 기판(150)은 제1 본딩 층(152A) 및 제2 본딩 층(152B)(통칭해서 본딩 층(152)으로 지칭됨)에 의해 전면 상호접속 구조물(120)의 상단 표면에 본딩된다. 제1 캐리어 기판(150)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예를 들면, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(150)은 후속 프로세싱 단계 동안 그리고 완성된 디바이스에서 구조적 지지를 제공할 수 있다.
다양한 실시예에서, 캐리어 기판(150)은 유전체 대 유전체 본딩 등과 같은 적절한 기술을 사용하여 전면 상호접속 구조물(120)에 본딩될 수 있다. 유전체 대 유전체 본딩은 전면 상호접속 구조물(120) 상에 제1 본딩 층(152A)을 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 제1 본딩 층(152A)은 CVD, ALD, PVD 등에 의해 퇴적되는 실리콘 산화물(예를 들면, 고밀도 플라즈마(high density plasma; HDP) 산화물 등)을 포함한다. 제2 본딩 층(152B)은 마찬가지로 CVD, ALD, PVD, 열 산화 등을 이용하여 본딩하기 전에 캐리어 기판(150)의 표면 상에 형성되는 산화물 층일 수 있다. 다른 적절한 물질이 제1 본딩 층(152A) 및 제2 본딩 층(152B)에 사용될 수 있다.
유전체 대 유전체 본딩 프로세스는 제1 본딩 층(152A) 및 제2 본딩 층(152B) 중 하나 이상에 표면 처리를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩 층(152)에 적용될 수 있는 세정 프로세스(예를 들면, 탈 이온수 등으로 린싱)를 더 포함할 수 있다. 그 다음, 캐리어 기판(150)은 전면 상호접속 구조물(120)과 정렬되고, 이 둘은 전면 상호접속 구조물(120)에 대한 캐리어 기판(150)의 사전 본딩을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온에서 수행될 수 있다(예를 들면, 약 21 ℃ 내지 약 25 ℃). 사전 본딩 후, 예를 들면, 전면 상호접속 구조물(120) 및 캐리어 기판(150)을 약 170 ℃의 온도로 가열함으로써 어닐링 프로세스가 적용될 수 있다.
또한, 도 22a 내지 22c에서, 캐리어 기판(150)이 전면 상호접속 구조물(120)에 본딩된 후, 트랜지스터 구조물(109)의 후면이 위쪽을 향하도록 디바이스가 뒤집힐 수 있다. 트랜지스터 구조물(109)의 후면은 능동 디바이스가 형성되는 트랜지스터 구조물(109)의 전면과 반대쪽의 면을 지칭할 수 있다.
도 23a 내지 23c에서, 박형화 프로세스가 기판(50)의 후면에 적용될 수 있다. 박형화 프로세스는 평탄화 프로세스(예를 들면, 기계적 연삭, CMP 등), 에칭백 프로세스, 이들의 조합 등을 포함할 수 있다. 박형화 프로세스는 전면 상호접속 구조물(120)의 반대쪽에 있는 제1 에피택셜 물질(91)의 표면을 노출시킬 수 있다. 또한, 기판(50)의 일부는 박형화 프로세스 후에 게이트 구조물(예를 들어, 게이트 전극(102) 및 게이트 유전체층(100)) 및 나노 구조물(55) 위에 남아 있을 수 있다. 도 23a 내지 23c에 도시된 바와 같이, 기판(50), 제1 에피택셜 물질(91), STI 영역(68) 및 핀(66)의 후면 표면들이 박형화 프로세스 후에 서로 수평일 수 있다.
도 24a 내지 24c에서, 핀(66) 및 기판(50)의 나머지 부분은 제거되고 제2 유전체층(125)으로 대체된다. 핀(66) 및 기판(50)은 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 에칭 프로세스는 핀(66) 및 기판(50)의 물질에 대해 선택적일 수 있다(예를 들면, STI 영역(68), 게이트 유전체층(100), 에피택셜 소스/드레인 영역(92) 및 제1 에피택셜 물질(91)의 물질보다 빠른 속도로 핀(66) 및 기판(50)의 물질을 에칭함). 핀(66) 및 기판(50)을 에칭한 후, STI 영역(68), 게이트 유전체층(100), 에피택셜 소스/드레인 영역(92) 및 제1 에피택셜 물질(91)의 표면이 노출될 수 있다.
그런 다음, 제2 유전체층(125)은 핀(66) 및 기판(50)을 제거함으로써 형성된 리세스에서 트랜지스터 구조물(109)의 후면 상에 퇴적된다. 제2 유전체층(125)은 STI 영역(68), 게이트 유전체층(100) 및 에피택셜 소스/드레인 영역(92) 위에 퇴적될 수 있다. 제2 유전체층(125)은 STI 영역(68), 게이트 유전체층(100), 에피택셜 소스/드레인 영역(92) 및 제1 에피택셜 물질(91)의 표면과 물리적으로 접촉할 수 있다. 제2 유전체층(125)은 도 18a 내지 18c와 관련하여 위에서 설명된 제2 ILD(106)와 실질적으로 유사할 수 있다. 예를 들어, 제2 유전체층(125)은 제2 ILD(106)와 유사한 프로세스를 사용하여 유사한 물질로 형성될 수 있다. 도 24a 내지 24c에 도시된 바와 같이, CMP 프로세스 등은 제2 유전체층(125)의 상단 표면이 STI 영역(68) 및 제1 에피택셜 물질(91)의 상단 표면과 수평이 되도록 제2 유전체층(125)의 물질을 제거하는 데 사용될 수 있다.
도 25a 내지 25c에서, 제1 에피택셜 물질(91)이 제거되어 제5 리세스(128)를 형성하고 제2 실리사이드 영역(129)이 제5 리세스(128)에 형성된다. 제1 에피택셜 물질(91)은 습식 에칭 프로세스와 같은 등방성 에칭 프로세스일 수 있는 적절한 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 제1 에피택셜 물질(91)의 물질에 대해 높은 에칭 선택성을 가질 수 있다. 이와 같이, 제1 에피택셜 물질(91)은 제2 유전체층(125), STI 영역(68) 또는 에피택셜 소스/드레인 영역(92)의 물질을 상당히 제거하지 않고 제거될 수 있다. 제5 리세스(128)는 STI 영역(68)의 측벽, 에피택셜 소스/드레인 영역(92)의 후면 표면 및 제2 유전체층(125)의 측벽을 노출시킬 수 있다.
제2 실리사이드 영역(129)은 에피택셜 소스/드레인 영역(92)의 후면 상의 제5 리세스(128)에 형성될 수 있다. 제2 실리사이드 영역(129)은 도 19a 내지 19c와 관련하여 전술한 제1 실리사이드 영역(110)과 유사할 수 있다. 예를 들어, 제2 실리사이드 영역(129)은 제1 실리사이드 영역(110)과 유사한 프로세스를 사용하여 유사한 물질로 형성될 수 있다.
도 26a 내지 26c에서, 후면 비아(130)가 제5 리세스(128)에 형성된다. 후면 비아(130)는 제2 유전체층(125) 및 STI 영역(68)을 관통해 연장될 수 있고, 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 결합될 수 있다. 후면 비아(130)는 도 20a 내지 20c와 관련하여 위에서 설명된 소스/드레인 콘택(112)과 유사할 수 있다. 예를 들어, 후면 비아(130)는 소스/드레인 콘택(112)과 유사한 물질로 유사한 프로세스를 사용하여 형성될 수 있다.
도 27a 내지 27d에서, 전도성 라인(134) 및 제3 유전체층(132)은 제2 유전체층(125), STI 영역(68) 및 후면 비아(130) 위에 형성된다. 제3 유전체층(132)은 제2 유전체층(125)과 유사할 수 있다. 예를 들어, 제3 유전체층(132)은 제2 유전체층(125)과 유사한 물질로 유사한 프로세스를 사용하여 형성될 수 있다.
전도성 라인(134)은 제3 유전체층(132)에 형성된다. 전도성 라인(134)을 형성하는 것은 예를 들면, 포토리소그래피 및 에칭 프로세스의 조합을 사용하여 제3 유전체층(132)에 리세스를 패터닝하는 것을 포함할 수 있다. 제3 유전체층(132)의 리세스의 패턴은 전도성 라인(134)의 패턴에 대응할 수 있다. 전도성 라인(134)은 그 후 리세스에 전도성 물질을 퇴적함으로써 형성된다. 일부 실시예에서, 전도성 라인(134)은 금속층을 포함하고, 이 금속층은 단일층이거나 상이한 물질들로 형성된 복수의 서브층들을 포함하는 합성층일 수 있다. 일부 실시예에서, 전도성 라인(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈룸, 루테늄 등을 포함한다. 선택적 확산 배리어 및/또는 선택적 접착 층은 리세스를 전도성 물질로 채우기 전에 퇴적될 수 있다. 배리어 층/접착 층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물 등을 포함한다. 전도성 라인(134)은 예를 들면, CVD, ALD, PVD, 도금 등을 사용하여 형성될 수 있다. 전도성 라인(134)은 후면 비아(130) 및 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 물리적 및 전기적으로 결합된다. 평탄화 프로세스(예를 들면, CMP, 연삭, 에칭백 등)는 제3 유전체층(132) 위에 형성된 전도성 라인(134)의 과잉 부분을 제거하기 위해 수행될 수 있다.
일부 실시예에서, 전도성 라인(134)은 에피택셜 소스/드레인 영역(92)을 기준 전압, 공급 전압 등에 전기적으로 접속하는 전도성 라인인 전력 레일이다. 반도체 다이의 전면 상이 아니라, 생성된 반도체 다이의 후면 상에 전력 레일을 배치함으로써 이점을 얻을 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 전면 상호접속 구조물(120)의 상호접속 밀도가 증가될 수 있다. 또한, 반도체 다이의 후면은 더 넓은 전력 레일을 수용하여 저항을 줄이고 나노-FET으로의 전력 전달 효율을 높일 수 있다. 예를 들어, 전도성 라인(134)의 폭은 전면 상호접속 구조물(120)의 제1 레벨 전도성 라인(예를 들면, 제1 전도성 피처(122))의 폭의 적어도 2배일 수 있다.
도 27d는 후면 비아(130)가 전기적으로 결합되는 에피택셜 소스/드레인 영역(92)이, 후면 비아(130)에 전기적으로 결합되지 않은 에피택셜 소스/드레인 영역(92)보다 더 큰 높이를 갖는 실시예를 도시한다. 에피택셜 소스/드레인 영역(92)의 높이는 제1 리세스(86) 및 제2 리세스(87)의 깊이를 제어하고 그리고/또는 제1 에피택셜 물질(91)의 두께를 제어함으로써 선택될 수 있다. 일부 실시예에서, 후면 비아(130)에 전기적으로 결합되지 않는 에피택셜 소스/드레인 영역(92)의 높이 대 후면 비아(130)에 전기적으로 결합되는 에피택셜 소스/드레인 영역(92)의 높이의 비는 약 10 nm 내지 약 50 nm일 수 있다. 후면 비아(130)에 전기적으로 결합되는 에피택셜 소스/드레인 영역(92)보다 작은 높이로 후면 비아에 전기적으로 결합되지 않는 에피택셜 소스/드레인 영역(92)을 형성하는 것은, 후면 비아(130)에 전기적으로 결합되지 않는 에피택셜 소스/드레인 영역(92)이 제2 유전체층(125)의 더 큰 두께만큼 전도성 라인(134)으로부터 분리되는 결과를 초래한다. 이것은 전도성 라인(134)으로부터 후면 비아(130)에 전기적으로 결합되지 않는 에피택셜 소스/드레인 영역(92)의 더 나은 격리를 제공하고 디바이스 성능을 개선한다.
도 28a 내지 28i에서, 후면 상호접속 구조물(136)의 나머지 부분은 제3 유전체층(132) 및 전도성 라인(134) 위에 형성된다. 후면 상호접속 구조물(136)은 트랜지스터 구조물(109)의 후면(예를 들면, 능동 디바이스가 그 위에 형성되는 트랜지스터 구조물(109)의 측부의 반대쪽의 트랜지스터 구조물(109)의 측부) 상에 형성되기 때문에 후면 상호접속 구조물로 지칭될 수 있다. 후면 상호접속 구조물(136)은 제2 유전체층(125), 제3 유전체층(132), 후면 비아(130) 및 전도성 라인(134)을 포함할 수 있다. 후면 상호접속 구조물(136)은 제4 유전체층(138A-138F)(통칭하여 제4 유전체층(138)이라고 함) 내에 형성된 전도성 라인(140A-140C)(통칭하여 전도성 라인(140)이라고 함) 및 전도성 비아(139A-139C)(통칭하여 전도성 비아(139)라고 함)를 더 포함할 수 있다. 전도성 비아(139)는 전도성 라인(140)의 층들 사이에 수직 접속을 제공하기 위해 제4 유전체층(138) 각각을 관통해 연장될 수 있다.
전원 전압 VDD(양의 전원 전압일 수 있음) 및 전원 전압 VSS(전기 접지 또는 음의 전원 전압일 수 있음)는 전도성 라인(140)을 통해 라우팅될 수 있고 디커플링 커패시터(142)가 후면 상호접속 구조물(136)에 형성될 수 있다. 제4 유전체층(138)은 하이-k 유전체 물질(도 28c 내지 28g에서 참조 번호(141)로 라벨링됨), 로우-k 유전체 물질, 초저-k(ELK) 유전체 물질 등과 같은 유전체 물질을 포함할 수 있다. 제4 유전체층(138)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 사용하여 퇴적될 수 있다. 하이-k 유전체 물질(141)은 약 2.6 내지 약 4.0의 범위, 또는 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 규산염을 포함할 수 있다. 일부 실시예에서, 전원 전압 VDD 및 전원 전압 VSS에 대해 라우팅되는 전도성 라인들(140)에 인접한 제4 유전체층(138)은 하이-k 유전체 물질(141)로 형성될 수 있는 반면, 제4 유전체층(138)의 나머지는 로우-k 유전체 물질, ELK 유전체 물질 등으로 형성될 수 있다. 전원 전압 VDD 및 전원 전압 VSS에 대해 라우팅되는 전도성 라인(140)에 인접한 제4 유전체층(138)에 대해 규정된 k 값을 갖는 하이-k 유전체 물질(141)을 사용하면 디커플링 커패시터(142)가 더 큰 커패시턴스와 더 적은 면적으로 형성되게 한다. 일부 실시예에서, 제3 유전체층(132), STI 영역(68) 및/또는 제2 유전체층(125)은 하이-k 유전체 물질(141)로 형성될 수 있다.
도 28c 내지 28g는 일부 실시예에 따른 후면 상호접속 구조물(136)의 다양한 구성을 도시한다. 도 28c에 예시된 실시예에서, 전도성 라인(140A)은 전원 전압 VDD 및 전원 전압 VSS에 대해 라우팅되고, 제4 유전체층(138B)은 하이-k 유전체 물질(141)로 형성되고, 제4 유전체층(138A 및 138C 내지 138F)은 로우-k 유전체 물질로 형성된다. 이와 같이, 디커플링 커패시터(142)는 하이-k 유전체 물질(141)로 형성된 전도성 라인(140A) 및 제4 유전체층(138B)을 포함하는 층에 수평으로 형성된다. 전원 전압 VDD 및 전원 전압 VSS는 전도성 라인(140A-140C) 또는 전도성 라인(134) 중 임의의 것에서 라우팅될 수 있고, 대응하는 제4 유전체층(138B, 138D, 138F) 또는 제3 유전체층(132) 각각은 하이-k 유전체 물질(141)로 형성되어 수평 디커플링 커패시터(142)를 형성할 수 있다. 수평 디커플링 커패시터(142)를 포함하는 다양한 실시예에서, 전원 전압 VDD 및 전원 전압 VSS은 전도성 라인(140A-140C) 또는 전도성 라인(134) 내에서 약 10 nm 내지 약 400 nm의 범위의 거리만큼 서로 분리될 수 있다.
도 28d는 도 28c에 예시된 참조 단면 D-D'를 따라 도 28c의 영역(143)의 상세 단면도를 도시한다. 도 28d에 도시된 바와 같이, 전원 전압 VDD 및 전원 전압 VSS가 전도성 라인(140A)에서 라우팅되는 실시예에서, 전도성 라인(140A)은 전원 전압 VDD 및 전원 전압 VSS에 대해 라우팅되는 교번 라인을 포함한다. 앞서 논의된 바와 같이, 제4 유전체층(138B)은 하이-k 유전체 물질(141)로 형성될 수 있다.
도 28e에 도시된 실시예에서, 전도성 라인(134)은 전원 전압 VDD 또는 전원 전압 VSS에 대해 라우팅되고, 전도성 라인(140A)은 전원 전압 VDD 또는 전원 전압 VSS 중 다른 하나에 대해 라우팅되며, 제4 유전체층(138A)은 하이-k 유전체 물질(141)로 형성되고, 제4 유전체층(138B-138F)은 로우-k 유전체 물질로 형성된다. 이와 같이, 디커플링 커패시터(142)는 전도성 라인(134), 전도성 라인(140A) 및 제4 유전체층(138A)에 수직으로 형성된다.
도 28f에 도시된 실시예에서, 전도성 라인(140A)은 전원 전압 VDD 또는 전원 전압 VSS에 대해 라우팅되고, 전도성 라인(140B)은 전원 전압 VDD 또는 전원 전압 VSS 중 다른 하나에 대해 라우팅되며, 제4 유전체층(138C)은 하이-k 유전체 물질(141)로 형성되고, 제4 유전체층(138A, 138B, 138D-138F)은 로우-k 유전체 물질로 형성된다. 이와 같이, 디커플링 커패시터(142)는 전도성 라인(140A), 전도성 라인(140B) 및 제4 유전체층(138C)에 수직으로 형성된다.
도 28g에 도시된 실시예에서, 전도성 라인(134)은 전원 전압 VDD 또는 전원 전압 VSS에 대해 라우팅되고, 전도성 라인(140B)은 전원 전압 VDD 또는 전원 전압 VSS 중 다른 하나에 대해 라우팅되며, 제4 유전체층(138A 내지 138C)은 하이-k 유전체 물질(141)로 형성되고, 제4 유전체층(138D-138F)은 로우-k 유전체 물질로 형성된다. 이와 같이, 디커플링 커패시터(142)는 전도성 라인(134), 전도성 라인(140B) 및 제4 유전체층(138C 내지 138F)에 수직으로 형성된다. 전원 전압 VDD 및 전원 전압 VSS는 전도성 라인(140A 내지 140C) 또는 전도성 라인(134) 중 임의의 것에서 라우팅될 수 있고, 전원 전압 VDD와 전원 전압 VSS 사이의 대응하는 제4 유전체층(138A 내지 138E)은 하이-k 유전체 물질(141)로 형성되어 수직 디커플링 커패시터(142)를 형성할 수 있다. 수직 디커플링 커패시터를 포함하는 다양한 실시예에서, 전원 전압 VDD과 전원 전압 VSS 사이의 제4 유전체층(138A 내지 138E)은 약 10 nm 내지 약 100 nm의 범위의 두께를 가질 수 있다.
전도성 비아(139)와 전도성 라인(140)은 다마신 프로세스, 이중 다마신 프로세스 등과 같은 임의의 허용 가능한 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 전도성 비아(139)와 전도성 라인(140)은, 전도성 비아(139) 및/또는 전도성 라인(140)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 이용하여 각각의 제4 유전체층(138)이 패터닝되는 다마신 프로세스를 사용하여 형성될 수 있다. 선택적인 확산 배리어 및/또는 선택적인 접착 층이 퇴적될 수 있고 트렌치는 전도성 물질로 채워질 수 있다. 배리어 층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물, 이들의 조합 등을 포함하고, 전도성 물질에 적합한 물질은 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 실시예에서, 전도성 비아(139) 및 전도성 라인(140)은 구리 또는 구리 합금의 시드 층을 퇴적하고 전기 도금에 의해 트렌치를 채움으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스 등은 각각의 제4 유전체층(138)의 표면으로부터 과잉 전도성 물질을 제거하고 후속 프로세싱을 위해 제4 유전체층(138) 및 전도성 비아(139) 및/또는 전도성 라인(140)의 표면을 평탄화하기 위해 사용될 수 있다.
도 28a 내지 28i는 후면 상호접속 구조물(136)에서 전도성 비아(139)의 3개 층, 전도성 라인(140)의 3개 층, 및 제4 유전체층(138)의 6개 층을 도시한다. 그러나, 후면 상호접속 구조물(136)은 임의의 수의 제4 유전체층(138)에 배치된 임의의 수의 전도성 비아(139)와 전도성 라인(140)을 포함할 수 있다는 것을 이해해야 한다. 후면 상호접속 구조물(136)은 나노-FET의 후면 상에 회로(예를 들어, 전력 회로)를 제공하기 위해 전도성 라인(134)(예를 들어, 전력 레일)에 전기적으로 접속될 수 있다.
도 28h 및 28i는 n형 나노-FET(109N)과 p형 나노-FET(109P) 사이의 접속을 도시한다. p형 나노-FET(109P)은 후면 상호접속 구조물(136)에서 라우팅되는 전원 전압(VDD)에 전기적으로 결합될 수 있다. p형 나노-FET은 전면 상호접속 구조물(120)을 통해 n형 나노-FET(109N)에 전기적으로 결합될 수 있다. n형 나노-FET(109N)는 후면 상호접속 구조물(136)에서 라우팅되는 전원 전압 VSS에 전기적으로 결합될 수 있다. 일부 실시예에서, p형 나노-FET(109P)은 전원 전압(VSS)에 전기적으로 접속될 수 있고 n형 나노-FET(109N)은 전원 전압(VDD)에 전기적으로 접속될 수 있다.
트랜지스터 구조물(109)과 전원 전압 VSS 및 VDD 사이의 후면 상호접속 구조물(136)에 디커플링 커패시터(142)를 포함시키면 전원 전압 VSS 및 VDD가 안정화되어 디바이스 성능이 향상된다. 후면 상호접속 구조물(136)에서 전원 전압 VSS 및 VDD를 라우팅하고 후면 상호접속 구조물(136)에 디커플링 커패시터(142)를 제공하면 트랜지스터 구조물(109)이 더 작은 면적에 형성될 수 있으며, 이는 더 많은 디바이스가 더 작은 영역에 형성되게 한다. 높은 k 값(예를 들어, 약 7.0보다 큰 k 값)을 갖는 디커플링 커패시터(142)에서 하이-k 유전체 물질(141)을 사용하면, 디커플링 커패시터(142)의 크기가 최소화되게 하면서, 디커플링 커패시터(142)가 보유할 수 있는 전하량을 증가시킨다.
일부 실시예에서, 디커플링 커패시터는 후면 상호접속 구조물(136)뿐만 아니라 전면 상호접속 구조물(120)에 포함될 수 있다. 일부 실시예에서, 하나 이상의 제1 유전체층(124)은 하이-k 유전체 물질로 형성될 수 있다. 예를 들어, 제1 전도성 피처(122)의 층에서 전도성 라인을 둘러싸는 제1 유전체층(124)은 하이-k 유전체 물질로 형성될 수 있다. 일부 실시예에서, 전도성 라인을 포함하는 제1 전도성 피처(122)의 층들 사이의 제1 유전체층(124)은 하이-k 유전체 물질로 형성될 수 있다. 하이-k 유전체 물질의 제1 유전체층(124) 중 하나 이상을 형성하는 것은 금속-산화물-금속 디커플링 커패시터가 전면 상호접속 구조물에 형성되도록 한다. 전면 상호접속 구조물과 후면 상호접속 구조물 모두에 디커플링 커패시터를 포함시키면 증가된 커패시턴스가 감소된 면적에 제공되게 하며, 이는 더 많은 디바이스가 더 작은 면적에 형성되게 한다.
도 29a 내지 29c에서, 패시베이션 층(144), UBM(146) 및 외부 커넥터(148)가 후면 상호접속 구조물(136) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, BCB 등과 같은 중합체를 포함할 수 있다. 대안적으로, 패시베이션층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비유기(non-organic) 유전체 물질을 포함할 수 있다. 패시베이션 층(144)은 CVD, PVD, ALD 등에 의해 퇴적될 수 있다.
UBM(146)은 패시베이션 층(144)을 통해 후면 상호접속 구조물(136) 내의 전도성 라인(140)까지 형성되고 외부 커넥터(148)는 UBM(146) 상에 형성된다. UBM(146)은 도금 프로세스 등에 의해 형성되는 구리, 니켈, 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터(148)(예를 들면, 솔더 볼)이 UBM(146) 상에 형성된다. 외부 커넥터(148)의 형성은 UBM의 노출된 부분 상에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있다. 일부 실시예에서, 외부 커넥터(148)의 형성은 최상단 전도성 라인(140C) 위에 솔더 영역을 형성하기 위해 도금 단계를 수행한 다음 솔더 영역을 리플로우하는 것을 포함한다. UBM(146) 및 외부 커넥터(148)는 다른 디바이스 다이, 재배선 구조물, 인쇄 회로 기판(printed circuit board; PCB), 마더 보드 등과 같은 다른 전기 컴포넌트에 대한 입출력 접속을 제공하는 데 사용될 수 있다. UBM(146) 및 외부 커넥터(148)는 또한 전술한 나노-FET에 신호, 공급 전압, 및/또는 접지 접속을 제공할 수 있는 후면 입출력 패드로 지칭될 수 있다.
실시예는 장점을 달성할 수 있다. 예를 들어, 후면 상호접속 구조물(136)에 디커플링 커패시터(142)를 포함시키면 전원 전압(VDD) 및 전원 전압(VSS)이 안정화되어 디바이스 성능이 향상된다. 또한 디커플링 커패시터(142)를 포함하여, 후면 상호접속 구조물(136)에서 전원 전압 VDD 및/또는 전원 전압 VSS는 더 많은 디바이스가 더 작은 면적에 형성되게 하여 디바이스 밀도를 증가시킬 수 있다. 하이-k 값(예를 들어, 약 7.0보다 큰 k 값)을 갖는 디커플링 커패시터(142)에서 하이-k 유전체 물질(141)을 사용하면, 디커플링 커패시터(142)가 보유할 수 있는 전하량을 증가시키면서 더 작은 커패시터(142)가 형성되게 한다.
실시예에 따라, 디바이스는, 제1 트랜지스터를 포함하는 디바이스 층; 디바이스 층의 전면 상의 제1 상호접속 구조물; 및 디바이스 층의 후면 상의 제2 상호접속 구조물을 포함하고, 제2 상호접속 구조물은, 디바이스 층의 후면 상의 제1 유전체층; 제1 유전체층을 관통해 제1 트랜지스터의 소스/드레인 영역으로 연장되는 콘택; 콘택을 통해 제1 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 제1 전도성 라인을 포함하는 제1 전도성 층; 및 제1 전도성 라인에 인접한 제2 유전체층을 포함하고, 제2 유전체층은 7.0보다 큰 k 값을 갖는 물질을 포함하고, 제1 디커플링 커패시터가 제1 전도성 라인 및 제2 유전체층을 포함한다. 실시예에서, 제1 전도성 라인은 전원 라인 또는 전기 접지 라인이다. 실시예에서, 제1 전도성 층은 제2 전도성 라인을 더 포함하고, 제1 전도성 라인은 전원 라인이고, 제2 전도성 라인은 전기 접지 라인이며, 제2 유전체층은 제1 전도성 라인과 제2 전도성 라인 사이에 있다. 실시예에서, 제2 상호접속 구조물은 제2 전도성 층을 더 포함하고, 제2 전도성 층은 제2 전도성 라인을 포함하고, 제1 전도성 라인은 전원 라인이고, 제2 전도성 라인은 전기 접지 라인이며, 제2 유전체층은 디바이스 층의 주 표면에 수직인 방향으로 제1 전도성 층과 제2 전도성 층 사이에 있다. 실시예에서, 제2 유전체층은 금속 산화물 물질을 포함한다. 실시예에서, 제1 상호접속 구조물은 제2 디커플링 커패시터를 포함한다. 실시예에서, 디바이스 층은 제2 트랜지스터를 포함하고, 제2 트랜지스터는 제1 상호접속 구조물을 통해 제1 트랜지스터에 결합된다.
또 다른 실시예에 따르면, 디바이스는 디바이스 층에 제1 트랜지스터 구조물 및 제2 트랜지스터 구조물을 포함하고; 디바이스 층의 전면 상의 전면 상호접속 구조물 - 제1 트랜지스터는 전면 상호접속 구조물을 통해 제2 트랜지스터에 전기적으로 결합됨 -; 및 디바이스 층의 후면 상의 후면 상호접속 구조물을 포함하고, 후면 상호접속 구조물은 디바이스 층의 후면 상의 제1 유전체층을 포함하고; 제1 유전체층을 관통해 제1 트랜지스터의 소스/드레인 영역으로 연장하는 제1 콘택; 디커플링 커패시터; 전원 라인; 및 전기 접지 라인을 포함한다. 실시예에서, 디커플링 커패시터는 디바이스 층의 주 표면에 평행한 방향으로 전원 라인과 전기 접지 라인 사이에서 연장되는 유전체 물질을 포함한다. 실시예에서, 유전체 물질은 7.0보다 큰 k 값을 갖는 물질을 포함한다. 실시예에서, 디커플링 커패시터는 디바이스 층의 주 표면에 수직인 방향으로 전원 라인과 전기 접지 라인 사이에서 연장되는 유전체 물질을 포함한다. 실시예에서, 제1 트랜지스터 구조물은 n형 트랜지스터 구조물이고, 제1 트랜지스터 구조물은 전기 접지 라인에 전기적으로 결합되고, 제2 트랜지스터 구조물은 p형 트랜지스터 구조물이며, 제2 트랜지스터 구조물은 전원 라인에 전기적으로 결합된다. 실시예에서, 전원 라인은 제1 콘택을 통해 제1 소스/드레인 영역에 전기적으로 결합되고, 후면 상호접속 구조물은, 제1 유전체층을 관통해 연장되고 제2 트랜지스터 구조물의 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택을 더 포함하며, 전기 접지 라인은 제2 콘택을 통해 제2 소스/드레인 영역에 전기적으로 결합된다. 실시예에서, 제1 트랜지스터 구조물은 제3 소스/드레인 영역을 통해 전면 상호접속 구조물에 전기적으로 결합되고, 제2 트랜지스터 구조물은 제4 소스/드레인 영역을 통해 전면 상호접속 구조물에 전기적으로 결합된다.
또 다른 실시예에 따라, 방법은 반도체 기판 상에 제1 트랜지스터를 형성하는 단계; 반도체 기판을 제거하는 단계; 및 제1 트랜지스터의 후면 위에 제1 상호접속 구조물을 형성하는 단계를 포함하고, 제1 상호접속 구조물을 형성하는 단계는, 제1 트랜지스터의 후면 위에 제1 유전체층을 형성하는 단계; 제1 유전체층을 관통하고 제1 트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 후면 비아를 형성하는 단계; 후면 비아 및 제1 유전체층 위에 제2 유전체층을 형성하는 단계 - 제2 유전체층은 7.0보다 큰 k 값을 갖는 유전체 물질을 포함함 -; 및 제2 유전체층에 제1 전도성 라인 및 제2 전도성 라인을 형성하는 단계를 포함하고, 제1 전도성 라인은 후면 비아에 전기적으로 결합되고, 제1 전도성 라인은 또한 전원 라인 또는 전기 접지 라인에도 전기적으로 결합되며, 디커플링 커패시터는 제1 전도성 라인, 제2 유전체층 및 제2 전도성 라인을 포함한다. 실시예에서, 방법은 제1 트랜지스터 위에 제2 상호접속 구조물을 형성하는 단계를 더 포함하고, 제1 상호접속 구조물은 제2 상호접속 구조물을 형성한 후에 제2 상호접속 구조물 반대편에 형성되고, 제2 상호접속 구조물은 제2 디커플링 커패시터를 포함한다. 실시예에서, 제2 상호접속 구조물은 제1 트랜지스터를 제2 트랜지스터에 전기적으로 결합한다. 실시예에서, 방법은, 제2 트랜지스터의 소스/드레인 영역을 전원 라인에 전기적으로 결합시키는 단계를 더 포함하고, 제1 전도성 라인은 전기 접지 라인에 전기적으로 결합된다. 실시예에서, 제2 전도성 라인은 전원 라인 또는 전기 접지 라인에 전기적으로 결합된다. 실시예에서, 방법은 후면 비아 및 제1 유전체층 위에 제3 전도성 라인을 형성하는 단계를 더 포함하고, 제3 전도성 라인은 전원 라인 또는 전기 접지 라인에 결합되고, 제2 유전체층 및 제1 전도성 라인은 제3 전도성 라인 위에 형성된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 디바이스에 있어서,
제1 트랜지스터를 포함하는 디바이스 층;
상기 디바이스 층의 전면(front-side) 상의 제1 상호접속 구조물; 및
상기 디바이스 층의 후면(backside) 상의 제2 상호접속 구조물
을 포함하고, 상기 제2 상호접속 구조물은,
상기 디바이스 층의 후면 상의 제1 유전체층;
상기 제1 유전체층을 관통해 상기 제1 트랜지스터의 소스/드레인 영역으로 연장되는 콘택(contact);
상기 콘택을 통해 상기 제1 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 제1 전도성 라인을 포함하는 제1 전도성 층; 및
상기 제1 전도성 라인에 인접한 제2 유전체층
을 포함하고, 상기 제2 유전체층은 7.0보다 큰 k 값을 갖는 물질을 포함하고, 제1 디커플링 커패시터가 상기 제1 전도성 라인 및 상기 제2 유전체층을 포함하는 것인, 디바이스.
2. 제1항에 있어서,
상기 제1 전도성 라인은 전원 라인 또는 전기 접지 라인인 것인, 디바이스.
3. 제1항에 있어서,
상기 제1 전도성 층은 제2 전도성 라인을 더 포함하고, 상기 제1 전도성 라인은 전원 라인이고, 상기 제2 전도성 라인은 전기 접지 라인이며, 상기 제2 유전체층은 상기 제1 전도성 라인과 상기 제2 전도성 라인 사이에 있는 것인, 디바이스.
4. 제1항에 있어서,
상기 제2 상호접속 구조물은 제2 전도성 층을 더 포함하고, 상기 제2 전도성 층은 제2 전도성 라인을 포함하고, 상기 제1 전도성 라인은 전원 라인이고, 상기 제2 전도성 라인은 전기 접지 라인이며, 상기 제2 유전체층은 상기 디바이스 층의 주 표면(major surface)에 수직인 방향으로 상기 제1 전도성 층과 상기 제2 전도성 층 사이에 있는 것인, 디바이스.
5. 제1항에 있어서,
상기 제2 유전체층은 금속 산화물 물질을 포함하는 것인, 디바이스.
6. 제1항에 있어서,
상기 제1 상호접속 구조물은 제2 디커플링 커패시터를 포함하는 것인, 디바이스.
7. 제1항에 있어서,
상기 디바이스 층은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 제1 상호접속 구조물을 통해 상기 제1 트랜지스터에 결합되는 것인, 디바이스.
8. 디바이스에 있어서,
디바이스 층 내의 제1 트랜지스터 구조물 및 제2 트랜지스터 구조물;
상기 디바이스 층의 전면 상의 전면 상호접속 구조물 - 상기 제1 트랜지스터는 상기 전면 상호접속 구조물을 통해 상기 제2 트랜지스터에 전기적으로 결합됨 -; 및
상기 디바이스 층의 후면 상의 후면 상호접속 구조물
을 포함하고, 상기 후면 상호접속 구조물은,
상기 디바이스 층의 후면 상의 제1 유전체층;
상기 제1 유전체층을 관통해 상기 제1 트랜지스터의 소스/드레인 영역으로 연장되는 제1 콘택;
디커플링 커패시터;
전원 라인; 및
전기 접지 라인
을 포함하는 것인, 디바이스.
9. 제8항에 있어서,
상기 디커플링 커패시터는 상기 디바이스 층의 주 표면에 평행한 방향으로 상기 전원 라인과 상기 전기 접지 라인 사이에서 연장되는 유전체 물질을 포함하는 것인, 디바이스.
10. 제9항에 있어서,
상기 유전체 물질은 7.0보다 큰 k 값을 갖는 물질을 포함하는 것인, 디바이스.
11. 제8항에 있어서,
상기 디커플링 커패시터는 상기 디바이스 층의 주 표면에 수직인 방향으로 상기 전원 라인과 상기 전기 접지 라인 사이에서 연장되는 유전체 물질을 포함하는 것인, 디바이스.
12. 제8항에 있어서,
상기 제1 트랜지스터 구조물은 n형 트랜지스터 구조물이고, 상기 제1 트랜지스터 구조물은 상기 전기 접지 라인에 전기적으로 결합되고, 상기 제2 트랜지스터 구조물은 p형 트랜지스터 구조물이며, 상기 제2 트랜지스터 구조물은 상기 전원 라인에 전기적으로 결합되는 것인, 디바이스.
13. 제8항에 있어서,
상기 전원 라인은 상기 제1 콘택을 통해 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 상기 후면 상호접속 구조물은, 상기 제1 유전체층을 관통해 연장되고 상기 제2 트랜지스터 구조물의 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택을 더 포함하며, 상기 전기 접지 라인은 상기 제2 콘택을 통해 상기 제2 소스/드레인 영역에 전기적으로 결합되는 것인, 디바이스.
14. 제13항에 있어서,
상기 제1 트랜지스터 구조물은 제3 소스/드레인 영역을 통해 상기 전면 상호접속 구조물에 전기적으로 결합되고, 상기 제2 트랜지스터 구조물은 제4 소스/드레인 영역을 통해 상기 전면 상호접속 구조물에 전기적으로 결합되는 것인, 디바이스.
15. 방법에 있어서,
반도체 기판 상에 제1 트랜지스터를 형성하는 단계;
상기 반도체 기판을 제거하는 단계; 및
상기 제1 트랜지스터의 후면 위에 제1 상호접속 구조물을 형성하는 단계
를 포함하고, 상기 제1 상호접속 구조물을 형성하는 단계는,
상기 제1 트랜지스터의 후면 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층을 관통하고 상기 제1 트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 후면 비아를 형성하는 단계;
상기 후면 비아 및 상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계 - 상기 제2 유전체층은 7.0보다 큰 k 값을 갖는 유전체 물질을 포함함 -; 및
상기 제2 유전체층에 제1 전도성 라인 및 제2 전도성 라인을 형성하는 단계
를 포함하고, 상기 제1 전도성 라인은 상기 후면 비아에 전기적으로 결합되고, 상기 제1 전도성 라인은 또한 전원 라인 또는 전기 접지 라인에도 전기적으로 결합되며, 디커플링 커패시터가 상기 제1 전도성 라인, 상기 제2 유전체층 및 상기 제2 전도성 라인을 포함하는 것인, 방법.
16. 제15항에 있어서,
상기 제1 트랜지스터 위에 제2 상호접속 구조물을 형성하는 단계를 더 포함하고, 상기 제1 상호접속 구조물은 상기 제2 상호접속 구조물을 형성하는 단계 후에 상기 제2 상호접속 구조물 반대편에 형성되고, 상기 제2 상호접속 구조물은 제2 디커플링 커패시터를 포함하는 것인, 방법.
17. 제16항에 있어서,
상기 제2 상호접속 구조물은 상기 제1 트랜지스터를 제2 트랜지스터에 전기적으로 결합시키는 것인, 방법.
18. 제17항에 있어서,
상기 제2 트랜지스터의 소스/드레인 영역을 상기 전원 라인에 전기적으로 결합시키는 단계를 더 포함하고, 상기 제1 전도성 라인은 상기 전기 접지 라인에 전기적으로 결합되는 것인, 방법.
19. 제15항에 있어서,
상기 제2 전도성 라인은 상기 전원 라인 또는 상기 전기 접지 라인에 전기적으로 결합되는 것인, 방법.
20. 제15항에 있어서,
상기 후면 비아 및 상기 제1 유전체층 위에 제3 전도성 라인을 형성하는 단계를 더 포함하고, 상기 제3 전도성 라인은 상기 전원 라인 또는 상기 전기 접지 라인에 결합되고, 상기 제2 유전체층 및 상기 제1 전도성 라인은 상기 제3 전도성 라인 위에 형성되는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 트랜지스터를 포함하는 디바이스 층;
    상기 디바이스 층의 전면(front-side) 상의 제1 상호접속 구조물; 및
    상기 디바이스 층의 후면(backside) 상의 제2 상호접속 구조물
    을 포함하고, 상기 제2 상호접속 구조물은,
    상기 디바이스 층의 후면 상의 제1 유전체층;
    상기 제1 유전체층을 관통해 상기 제1 트랜지스터의 소스/드레인 영역으로 연장되는 콘택(contact);
    상기 콘택을 통해 상기 제1 트랜지스터의 소스/드레인 영역에 전기적으로 접속된 제1 전도성 라인을 포함하는 제1 전도성 층; 및
    상기 제1 전도성 라인에 인접한 제2 유전체층
    을 포함하고, 상기 제2 유전체층은 7.0보다 큰 k 값을 갖는 물질을 포함하고, 제1 디커플링 커패시터가 상기 제1 전도성 라인 및 상기 제2 유전체층을 포함하고,
    상기 제1 전도성 층은 제2 전도성 라인을 더 포함하고, 상기 제1 전도성 라인은 전원 라인이고, 상기 제2 전도성 라인은 전기 접지 라인이며, 상기 제2 유전체층은 상기 제1 전도성 라인과 상기 제2 전도성 라인 사이에 있는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 유전체층은 금속 산화물 물질을 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 상호접속 구조물은 제2 디커플링 커패시터를 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 디바이스 층은 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 제1 상호접속 구조물을 통해 상기 제1 트랜지스터에 결합되는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    디바이스 층 내의 제1 트랜지스터 구조물 및 제2 트랜지스터 구조물;
    상기 디바이스 층의 전면 상의 전면 상호접속 구조물 - 상기 제1 트랜지스터는 상기 전면 상호접속 구조물을 통해 상기 제2 트랜지스터에 전기적으로 결합됨 -; 및
    상기 디바이스 층의 후면 상의 후면 상호접속 구조물
    을 포함하고, 상기 후면 상호접속 구조물은,
    상기 디바이스 층의 후면 상의 제1 유전체층;
    상기 제1 유전체층을 관통해 상기 제1 트랜지스터의 소스/드레인 영역으로 연장되는 제1 콘택;
    디커플링 커패시터;
    전원 라인; 및
    전기 접지 라인
    을 포함하고,
    상기 디커플링 커패시터는 상기 디바이스 층의 주 표면에 평행한 방향으로 상기 전원 라인으로부터 상기 전기 접지 라인으로 연장되는 유전체 물질을 포함하는 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 트랜지스터 구조물은 n형 트랜지스터 구조물이고, 상기 제1 트랜지스터 구조물은 상기 전기 접지 라인에 전기적으로 결합되고, 상기 제2 트랜지스터 구조물은 p형 트랜지스터 구조물이며, 상기 제2 트랜지스터 구조물은 상기 전원 라인에 전기적으로 결합되는 것인, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 전원 라인은 상기 제1 콘택을 통해 상기 소스/드레인 영역에 전기적으로 결합되고, 상기 후면 상호접속 구조물은, 상기 제1 유전체층을 관통해 연장되고 상기 제2 트랜지스터 구조물의 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택을 더 포함하며, 상기 전기 접지 라인은 상기 제2 콘택을 통해 상기 제2 소스/드레인 영역에 전기적으로 결합되는 것인, 반도체 디바이스.
  8. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 제1 트랜지스터를 형성하는 단계;
    상기 반도체 기판을 제거하는 단계; 및
    상기 제1 트랜지스터의 후면 위에 제1 상호접속 구조물을 형성하는 단계
    를 포함하고, 상기 제1 상호접속 구조물을 형성하는 단계는,
    상기 제1 트랜지스터의 후면 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층을 관통하고 상기 제1 트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 후면 비아를 형성하는 단계;
    상기 후면 비아 및 상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계 - 상기 제2 유전체층은 7.0보다 큰 k 값을 갖는 유전체 물질을 포함함 -; 및
    상기 제2 유전체층에 제1 전도성 라인 및 제2 전도성 라인을 형성하는 단계
    를 포함하고, 상기 제1 전도성 라인은 상기 후면 비아에 전기적으로 결합되고, 상기 제1 전도성 라인은 또한 전원 라인 또는 전기 접지 라인에도 전기적으로 결합되며, 디커플링 커패시터가 상기 제1 전도성 라인, 상기 제2 유전체층 및 상기 제2 전도성 라인을 포함하는 것인, 반도체 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 제1 트랜지스터 위에 제2 상호접속 구조물을 형성하는 단계를 더 포함하고, 상기 제1 상호접속 구조물은 상기 제2 상호접속 구조물을 형성하는 단계 후에 상기 제2 상호접속 구조물 반대편에 형성되고, 상기 제2 상호접속 구조물은 제2 디커플링 커패시터를 포함하는 것인, 반도체 디바이스 제조 방법.
  10. 제8항에 있어서,
    상기 후면 비아 및 상기 제1 유전체층 위에 제3 전도성 라인을 형성하는 단계를 더 포함하고, 상기 제3 전도성 라인은 상기 전원 라인 또는 상기 전기 접지 라인에 결합되고, 상기 제2 유전체층 및 상기 제1 전도성 라인은 상기 제3 전도성 라인 위에 형성되는 것인, 반도체 디바이스 제조 방법.
KR1020200151868A 2020-05-12 2020-11-13 디커플링 커패시터를 포함한 반도체 디바이스 KR102515296B1 (ko)

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