TWI722058B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭示提供一種半導體結構及其製造方法。半導體結構的製造方法包含提供一基板，基板上具有兩個相互鄰接的導體區，且兩導體區間有一谷部。使用第一鈍化材料填充谷部後。提供第二鈍化材料並覆蓋於兩導體區，鈍化谷部以及基板上。移除第二鈍化材料的一部份，以暴露該兩導體區及該第一鈍化材料，並且餘留該第二鈍化材料的一鈍化側壁塊在該兩導體區及該第一鈍化材料的側壁上。

Description

半導體結構及其製造方法
本揭示係關於一種半導體結構其製造方法，特別係關於施加鈍化材料於半導體結構中兩導體間縮小的谷部。
隨著於半導體製造微小化且顧及其性能之需求日益增加，半導體基板上製作之導體密度亦越來越高，導體間之間隙或谷部縮小。
一般來說，會於導體上以及導體間的谷部中施加鈍化材料。然而，縮小之導體間的谷部反而提高在其中施加鈍化材料的難度，這通常影響到後續光阻的塗覆以及微影製程。因此在半導體結構中導體之間的間隔及絕緣成為了半導體製造的關鍵課題。
根據本揭示之一態樣，一種製造半導體結構的方法包括接收一基板，該基板上具有兩個相互鄰接之導體區，且該兩導體區之間有一谷部。將一第一鈍化材料填充該 谷部。施加一第二鈍化材料覆蓋於該兩導體區及該第一鈍化材料，以及施加於該基板上。移除該第二鈍化材料的一部份，以暴露該兩導體區及該第一鈍化材料，並且餘留該第二鈍化材料的一鈍化側壁塊在該兩導體區及該第一鈍化材料的側壁上。
根據本揭示之另一態樣，一種半導體結構的製造方法，包含：接收一基板，該基板上具有兩個相互鄰接之導體區，且該兩導體區之間有一谷部；形成一第一鈍化材料在該谷部中及在該兩導體區的上表面，其中該第一鈍化材料具有在該谷部中的一第一部份及在該兩導體區的該上表面的一第二部份，以及該第一部份的一上表面；施加一第二鈍化材料覆蓋於該第二部份，以及施用於該基板上；以及移除該第二部份及該第二鈍化材料的一部份以暴露該兩導體區及該第一部份，並且餘留該第二鈍化材料的一鈍化側壁塊在該兩導體區及該第一部份的側壁上。
根據本揭示之另一態樣，一種半導體結構，包含：基板、第一及第二導體區、鈍化材料以及鈍化側壁塊；第一及第二導體區在該基板上；鈍化材料在該第一及該第二導體區之間，該鈍化材料係直接與該第一及該第二導體區接觸；以及鈍化側壁塊在該第一及該第二導體區以及該鈍化材料的側壁上，該鈍化側壁塊的一底表面與該第一及該第二導體區的至少一個的一底表面在同一水平面上。
110:基板
200:兩導體區
202:兩導體區的上表面
204:側壁
300:谷部
410:第一鈍化材料
412:鈍化谷部
414:第一鈍化材料
415:鈍化薄膜
416:第一鈍化材料
420:第二鈍化材料
422:第二鈍化材料
424:第二鈍化材料
426:鈍化側壁塊
428:鈍化側壁塊
502、504、506、508:步驟
602、604、606、608:步驟
當結合隨附圖式進行閱讀時，本揭示之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖繪示了根據本揭示實施例之半導體結構的剖面圖。
第2圖繪示了根據本揭示實施例之半導體結構的製造方法的流程圖。
第3A圖至第3D圖繪示了根據本揭示實施例之半導體結構的製造方法的不同階段剖面圖。
第4圖繪示了根據本揭示實施例之半導體結構的另一製造方法的流程圖。
第5A圖至第5D圖繪示了根據本揭示實施例之半導體結構的另一製造方法的不同階段剖面圖。
應理解，以下揭示內容提供許多不同實施例或實例，以便實施本揭示之不同特徵。下文描述組件及排列之特定實施例或實例以簡化本揭示。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，元件之尺寸並不受限於所揭示之範圍或值，但可取決於製程條件及/或裝置之所欲特性。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間***形成額外 特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。為了簡明性及清晰性，可以不同尺度任意繪製各特徵。
除了依據上下文另有明確說明之外，「一」和「該」此類單數用語形式包含複數個指稱物。另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示之一元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
雖然本揭示係揭露關於一種半導體結構的形成，但可以理解的是，它同樣適用於任何由微影製程製造且有利於形成在基板表面之半導體結構。
如上所述，形成一具有尺寸微縮及積體電路元件密度增加之積體電路裝置將變得越來越具有挑戰性。隨著積體電路密度的增加，底層導體相對應的排列亦趨緊密，顯示出導體間的間隔亦愈狹小。
為了更精細的絕緣及保護導體或導線，將具有介電特性的鈍化材料覆蓋於導線上以及線間的間隔或谷部。覆蓋於導線上的鈍化層，其覆蓋率不足40%則為另一課題。
此外，由於鈍化粒子沉積在角落的速率大於沉積在表面的速率，鈍化粒子傾向沉積在谷部的上角落，經過 其他鈍化粒子沉積到谷部的底部而使得通道縮減。隨著較多的鈍化粒子沉積在上角落而較少的鈍化粒子沉積在底部，除了谷部的頂部區域及部分外圍僅沉積較薄的鈍化層，更不用提限縮其間隔會使填充該谷部更具難度。此種在谷部中不完全填滿的情形會導致形成類似鑰匙孔的空洞或隧道以及在導體的一側旁邊形成開口。
於後續光阻塗覆的過程中，光阻會下沉至隧道而導致在谷部上方的光阻層變薄。一方面在蝕刻過後鈍化層中光阻劑產生稀疏的孔洞，在另一方面，殘留於隧道內的空氣會隨著溫度上升而膨脹。因隧道內的空氣膨脹使得隧道內的光阻被擠壓出來，壓迫基板和導體周圍的光阻而在後續加熱製程中造成光阻膨脹。換句話說，鈍化層內隧道的開口更會受到光阻入侵以及存在於後續熱變製程的殘留問題。因此，封閉鈍化層中凹部的開口是最重要的。
當面臨到製程已發展成熟以及產率不足同時發生的情況下，為了解決隧道形成阻塞的問題，可以通過將導線圖案化成梯形狀以及在佈線層的前一層進行較佳的平坦化來改進鈍化層中隧道形成阻塞且被覆蓋住的問題。
為了解決上述所提到的問題，本揭露提供一種半導體結構以及其製造方法為在鈍化材料中隧道的開口處形成一鈍化側壁塊。因此，可以克服殘留的光阻沒入半導體結構中隧道的應變。
第1圖繪示了半導體結構100主要區域的布置剖面圖。半導體結構100為部分大型和離散的半導體裝置， 其中積體電路皆製造於基板110的上表面。通過後續製造多層以及互連金屬佈線網配置所述的電路於裝置上。
藉由在裝置上沉積一絕緣層，通過在絕緣層上圖案化及蝕刻出開口，最後注入導電材料至開口中而形成多層佈線。導體，更具體來說是稱為導線，是藉由濺射或真空蒸發沉積於絕緣層的開口上，而導線200，亦可稱作導體區，形成互連結構並接觸兩裝置，從而建立第一層級基本電路。
在一些實施例中，此第一層級基本電路更可以互連至額外具有開口之絕緣層中額外的佈線層。在各實施例中，導線亦可以互連積體電路晶片周圍的小型焊墊以及中心的大型晶片墊點。因此，最後層級的電路為直接從最上層的金屬間介電(inter metal dielectric，ILD)層外圍的接合焊墊接線至晶片焊點，其中晶片焊點已打線至外部導線以及被接合焊墊所包圍。
根據整體積體電路設計的結構，在一些實施例中，二或多層冶金金屬以及一或二層圖案化的多晶矽被廣泛地用於形成互連結構。導線的精細佈線設計不僅在積體電路中提供了具機動性的優勢且在金屬線墊組及電流容量的設置上預留了更多的空間。
對於導線材料而言，具有高導電性及在半導體製造的適用性上，鋁(Al)是熟知的主流材料，而銅(Cu)具有低電阻及在高速或低電壓的半導體裝置上具有優越的集成效果。由於銅易受環境攻擊而腐蝕以及會提高製造成本， 因此極少採用銅做為導線材料，在導線的設計上則面臨在鋁及銅之間的取捨權衡。
在各實施例中，設計一為鋁佈線層於一銅佈線層上，同時施加一具有開口的層以連接鋁層和銅層。藉由這種方式，可以直接製造出一穿透開口連接至底層銅線的接合打線。
除此之外，在一些其他的實施方式中，在多層佈線堆疊中，銅(Cu)用於下層佈線層而鋁(Al)適用於上層佈線，而建立一層銅(Cu)線與鋁(Al)線之間的擴散障蔽層，以防止金屬在上下佈線層之間擴散。一般來說，擴散障蔽層可以為鈦(Ti)層，氮化鈦(TiN)層，或鈦層與氮化鈦層的組合堆疊層。此外，鋁銅合金與矽混用亦有用於形成導體。
一但確立導線結構且最後一層也完成佈線後，在接合焊墊上圖案化後的開口通過打線可以優先連結此焊墊以及外部的晶片封裝體。因此，在一些實施例中，光阻(PR)層可用於導線上以促進蝕刻步驟進而在接合焊墊上形成開口。
在各實施例中，在有限體積之半導體中，為了提供更多貯存數據的容量以及更快的資料處理速度，增加積體電路的密度是必要的。導體的底層線路相對應地更緊密的鄰接，這使得兩導體區200(在一些實施例中稱為谷部300)間的間隔將不斷縮小。
第2圖繪示了根據本揭示實施例之形成一半導體結構的流程圖。在形成半導體結構的流程中，除了形成線 路互連結構的佈線和蝕刻開口外，在不同層間導線間細緻的絕緣透過精密的微調得以使積體電路具有良好的通訊能力，以及保護導線免於被侵蝕也是極為重要的。因此，鈍化材料400，又稱為介電材料，在一些實施例中施加於導體上以及已完成圖案化之光阻層之下。
在各實施例中，形成半導體的整個過程中係以添加鈍化材料400提供絕緣和保護導體，以及蝕刻移除多餘的鈍化材料400使得互連結構導體202的上表面可以露出為中心的循環步驟。
更具體地來說，形成半導體的整個過程可以進一步分為兩個階段。第一階段關於添加第一鈍化材料410於半導體結構上，以及蝕刻移除掉部分不需要的第一鈍化材料使得兩導體區200之上表面202露出。第二階段關於添加第二鈍化材料420於半導體結構上，以及蝕刻移除掉部分不需要的第二鈍化材料，不僅露出兩導體區200之的表面且形成一鈍化側壁區塊426覆蓋兩導體區200的一側和鈍化谷部412，從而防止潛在的問題發生。在一些實施例中，兩階段的蝕刻步驟不僅提高了蝕刻選擇性，也對半導體結構提供了更堅實的保護和功能性。
換言之，在提供一具有兩相互鄰接的導體區200和介於兩導體區200之間的谷部300於基板上110的步驟502之後，使用第一鈍化材料410填充谷部300以形成鈍化谷部412且同時露出導體的上表面和谷部的步驟504也是必要的。具體使用第一鈍化材料410填充谷部300的步驟為 添加第一鈍化材料410於導體區200和谷部300，並且蝕刻覆蓋在兩導體區200和鈍化谷部412的第一鈍化材料。
接著，在各實施例中，步驟506為添加第二鈍化材料420，且其覆蓋兩導體區200以及鈍化谷部412。添加第二鈍化材料420後為第二蝕刻步驟：步驟508為移除覆蓋在兩導體區200和鈍化谷部412上的第二鈍化材料422，以及覆蓋於基板110上但不與兩導體區200和鈍化谷部412接觸的第二鈍化材料424。在一些實施例中，步驟508為形成鈍化側壁區塊426，藉由進一步蝕刻掉部分較高的第二鈍化材料，從而形成與兩導體區200和鈍化谷部412接觸的鈍化側壁區塊426。
第2圖繪示了根據本揭示實施例之形成一半導體結構第一階段的流程圖。具有高光透射率，防水性以及良好可靠性的鈍化層400，不僅用於電性隔離以區隔不同層別間的導線，且用作保護塗覆使得積體電路免於水氣侵入，汙染和刮撞傷，因此添加鈍化層於半導體結構上。
在施加第一鈍化材料410過程中，可以使用某些特定的鈍化物質。鈍化材料可以是有機物也可以是無機物。在一些實施例中，第一鈍化材料410可以是有機物質如苯環丁烯(benzocyclobutene，BCB)及聚醯亞胺(polyimide，PI)，或非有機物質如未摻雜的矽玻璃(undoped silicon glass，USG)，四乙氧基矽烷(tetraethyl orthosilicate，TEOS)，磷化矽玻璃(phosphosilicate glass，PSG)，氮化矽(SiN)，或二氧化矽(SiO2)。
鈍化材料是藉由化學氣相沉積(CVD)法沉積而成，這是一種最佳的沉積方式以促進揮發性前導物反應並附著於基板表面的細微製造流程。CVD可以依據不同的因素，如操作壓力，蒸氣的物理性質及電漿方法來進行各種形式的操作。
在一些實施例中，常壓CVD(APCVD)即為在常壓下進行，而低壓CVD(LPCVD)則在低於大氣壓力下進行以減少不需要的氣相反應並提高在基板上的沉積均勻性。相對於此，極高真空CVD(UHVCD)可以在非常低的氣壓下操作，通常低於10-6Pa(或10-8torr)以減少副作用。在各個實施例中，LPCVD或UHVCVD是最常用的。
同時，化學氣相沉積(CVD)可以由電漿法分類。在各個實施例中，電漿增強CVD(PECVD)使用電將以提高前導物的反應速率，此可在低溫下進行沉積。由於在低溫操作下，PECVD在沉積有機物質如二氧化矽(SiO2)或電漿聚合物是相當有益的，因此被廣泛地運用在奈米粒子表面官能化。在各個實施例中，遠端電漿增強CVD(R PECVD)從電將作用區將基板移除，進一步驅動操作條件回到室溫。此外，在一些實施例中，原子層CVD(ALCVD)採用沉積不同粒子的連續層以產生一多層結晶薄膜。
在各個實施例中，第一鈍化材料410沉積在谷部300以及兩導體區的上表面202。第一鈍化材料410沉積在谷部300上以形成鈍化谷部412，而第一鈍化材料410沉 積在兩導體區上表面202以形成覆蓋兩導體區以及鈍化谷部412的第一鈍化材料。
在一些實施例中，由於靠近導體邊緣的一附加光罩用於施加至兩導體區及谷部旁邊的裸基板110，裸基板110上或沿著兩導體區的側壁無須額外的第一鈍化材料以形成鈍化谷部412。
第3B圖繪示了根據本揭示實施例之形成一半導體結構第二階段的流程圖。在施加第一鈍化材料410於半導體結構100上之後，蝕刻移除第一鈍化材料不需要的部分是必要的。
材料的蝕刻方法包含濕式蝕刻以及乾式蝕刻。濕式蝕刻採用液體或化學溶劑作為蝕刻劑，而乾式蝕刻採用離子的、氣態的蝕刻劑更容易控制、定向、各向異性的方式來蝕刻材料。因此，乾式蝕刻，在一些實施例中又稱為乾式平坦化蝕刻，通常用於操作蝕刻鈍化層400。
乾式平坦化蝕刻包含反應性離子蝕刻(reactive ion etching，RIE)及高密度電漿蝕刻(high-density plasma，HDP)，其中在某方面會產生變化。在各個實施例中，反應性離子蝕刻為使用離子擊轟裸露的表面，其中離子包含碳氟化物，氧氣，氯氣或三氯化硼，亦可以額外添加氮氣，氬氣或氦氣，以在單一無線射頻(RF)源下從裸露的表面去除部分的材料。
在一些實施例中，高密度電漿蝕刻(HDP)利用獨立的無線射頻(RF)源進行蝕刻，其中離子加速電場提供 分離電漿功率。高密度電漿蝕刻(HDP)能使高密度電漿到達低壓，而改善定向蝕刻，降低基板的損害以及保持合適的蝕刻速率。
為了使兩導體的上表面202及鈍化谷部412裸露出來，採用HDP或RIE作為第一蝕刻，其用於移除覆蓋在兩導體區200上的第一鈍化材料，使得兩導體的上表面及鈍化谷部412得以露出。在此種方式中，滿足了填充谷部300以形成鈍化谷部412以便實施兩導體區200間的絕緣的目的。
第3C圖繪示了根據本揭示實施例之形成一半導體結構第三階段的流程圖。在蝕刻某部分的第一鈍化材料410後，施加第二鈍化材料是必要的，以進一步保護兩導體區的一側和面對裸基板的鈍化谷204。
在施加第二鈍化材料420的過程中，可以使用某些特定的鈍化物質。在一些實施例中，材料可以是有機物質如苯環丁烯(benzocyclobutene，BCB)及聚醯亞胺(polyimide，PI)，或非有機物質如未摻雜的矽玻璃(undoped silicon glass，USG)，四乙氧基矽烷(tetraethyl orthosilicate，TEOS)，磷化矽玻璃(phosphosilicate glass，PSG)，氮化矽(SiN)，或二氧化矽(SiO2)。換言之，第一鈍化材料以及第二鈍化材料可以為相同或不同物質。
在一些實施例中，第二鈍化材料是藉由化學氣相沉積(CVD)法沉積而成，比較好的選擇為PECVD。在一些實施例中，半導體結構的表面可以區分為上部區域和下部 區域複數個區域。上部區域包含兩導體區200以及鈍化谷部412，而下部區域僅包含裸基板。整個半導體結構型貌的差異在於沉積第二鈍化材料的水平差。
根據半導體結構的型貌，第二鈍化材料在不同的結構上具有不同的高度。由於在化學氣相沉積(CVD)中沉積材料為均勻的，覆蓋在兩導體區200和鈍化谷部412上的第二鈍化材料422與覆蓋在基板110上且不與兩導體區200和鈍化谷部412接觸的第二鈍化材料428一樣高。
然而，在高度差異的邊緣，亦即兩導體區200和鈍化谷部412與基板區接觸處，第二鈍化材料傾向形成一薄膜而完全包覆兩導體區的一側以及面向基板之鈍化谷204的一側。因此，覆蓋在基板110上且與兩導體區200和鈍化谷部412接觸之第二鈍化材料(422和428)的高度為覆蓋在兩導體區200和鈍化谷部412上之第二鈍化材料422與兩導體區200和鈍化谷部412兩者的高度總和。
根據第3D圖，其繪示了於施加第二鈍化材料之後進行第二蝕刻步驟。在一些實施例中，第二蝕刻不僅可以採用不同組合的蝕刻劑，且具有增加對第二鈍化材料同向性之蝕刻選擇性。平坦化乾式蝕刻的蝕刻劑將第二鈍化材料從頂部均勻地向下剝蝕，因此在相同的時間週期內可以移除相同的高度。
在各個實施例中，由於第二鈍化材料422覆蓋在兩導體區200和鈍化谷部412的高度和第二鈍化材料424覆蓋在基板110上且不與兩導體區200和鈍化谷部412接觸 的高度相同，所以第二鈍化材料在兩部分在相同蝕刻速率中逐漸被移除。就第二鈍化材料覆蓋在基板上且不與兩導體區200和鈍化谷部412接觸而言，因為覆蓋在基板上且不與兩導體區200和鈍化谷部412接觸之第二鈍化材料之上面部分424與覆蓋在兩導體區200和鈍化谷部412之第二鈍化材料422具有相同蝕刻速率，所以具有相同高度。
因此，在一定的時間週期內，蝕刻劑將完全蝕刻掉在兩導體區200及鈍化谷部412上方的第二鈍化材料422，在基板110上且不與兩導體區200和鈍化谷部412接觸的第二鈍化材料424，以及在基板110上且不與兩導體區200和鈍化谷部412接觸之第二鈍化材料的上方部分428(上述第二鈍化材料的上方部分428亦稱為覆蓋鈍化側壁塊426上的第二鈍化材料428)，僅留下覆蓋面對裸基板方向之兩導體區200的側壁204以及鈍化谷部412的側壁的鈍化側壁塊426。鈍化側壁塊426不須過度蝕刻，可以完全密封兩導體區200的側壁以及鈍化谷部412的側壁以免鈍化谷部412露出及其進一步的相關問題發生。在各個實施例中，鈍化側壁塊426及鈍化谷部412係形成一T型圖案。
第4圖繪示了根據本揭示實施例之形成一半導體結構100的另一流程圖。在各個實施例中，在整個形成半導體結構的流程中首先包含施加第一鈍化材料410且蝕刻掉部分不需要的第一鈍化材料，接著施加第二鈍化材料420且蝕刻掉部分不需要的第二鈍化材料，使得兩導體區200的 上表面及鈍化谷部412的上表面裸露出來並形成鈍化側壁塊426以避免發生潛在的問題。
與前述過程不同之處在於第一蝕刻步驟的程度。在各個實施例中，第一蝕刻步驟是不完全蝕刻，因此會殘留兩導體區200之上表面及鈍化谷部412之上表面的第一鈍化材料之一薄層，而形成一鈍化薄膜415。由於鈍化薄膜的形成使得兩導體區不會裸露在外且第二鈍化材料得以沉積在鈍化薄膜上。在第二蝕刻步驟期間，將移除鈍化薄膜415及其他第二鈍化材料之不需要的部分，使得兩導體區200的上表面及鈍化谷部412的上表面裸露出來並且留下鈍化側壁塊426得以覆蓋面對裸基板方向之兩導體區200的側壁204以及鈍化谷部412的側壁的鈍化側壁塊426。
首先，不完全蝕刻可以減少蝕刻時間且防止過度蝕刻且具有更多可以計算的時間。第二，由於添加了鈍化薄膜415，兩導體區200及鈍化谷部412上之第二鈍化材料422的高度可以較低，這可減少沉積時間及第二鈍化材料使用的量，降低了大量製造的成本。
換言之，在提供一基板，其上具有兩個相互鄰接的導體區200，且兩導體區200間有一谷部之步驟602之後，執行關鍵步驟604，使用第一鈍化材料410填充谷部300以及兩導體區200的上表面202。
在後續的第一蝕刻中，覆蓋於兩導體區200的上表面202及鈍化谷部412的上表面的第一鈍化材料414並未完全移除。僅移除兩導體區200之上表面及鈍化谷部412 之上表面的第一鈍化材料的上方部分414，即移除覆蓋於鈍化薄膜415上的第一鈍化材料，而留下兩導體區200之上表面202及鈍化谷部412之上表面的鈍化薄膜415。
接著，在一些實施例中，步驟606為施加第二鈍化材料420於鈍化薄膜415上方。以下為施加第二鈍化材料420的第二蝕刻流程：步驟608為移除鈍化薄膜415，鈍化薄膜415上之第二鈍化材料423，以及在基板110上且不與兩導體區200和鈍化谷部412接觸之第二鈍化材料424。在一些實施例中，步驟608是通過進一步蝕刻掉高於兩導體區及鈍化谷部且沿著兩導體區及鈍化谷部的側壁而形成鈍化側壁塊426，亦即覆蓋鈍化側壁塊428上方之第二鈍化材料。
第5A圖繪示了根據本揭示實施例之形成一半導體結構之另一方法的第一階段的剖面圖。在各個實施例中，施加第一鈍化材料410於半導體結構100中並且沉積於谷部300及兩導體區200之上表面202上。沉積於谷部300的第一鈍化材料410則形成一鈍化谷部412，而沉積於兩導體區200之上表面202的第一鈍化材料410則形成覆蓋於兩導體區之上表面的第一鈍化材料414。
在一些實施例中，由於一靠近導體邊緣之附加光罩將額外施加至兩導體區及谷部旁的裸基板110上，因此裸基板100上或沿兩導體區200及鈍化谷部412的側壁並未形成額外的第一鈍化材料410。
第5B圖繪示了根據本揭示實施例之形成一半導體結構之另一方法的第二階段的剖面圖。於施加第一鈍化材料於基板上後，繼續執行蝕刻移除部分不需要的第一鈍化材料。
這為此方法與第一蝕刻步驟強調的不同之處。在一些實施例中，HDP蝕刻或RIE移除覆蓋兩導體區200上之第一鈍化材料414的操作時間可以降低，且避免兩導體區200的上表面202及鈍化谷部412的上表面裸露出來。由於沒有提供足夠的蝕刻時間，覆蓋於兩導體區200及鈍化谷部412上第一鈍化材料較低的部分，在一些實施例中又稱為鈍化薄膜415，將保持完整。換句話說，僅移除覆蓋於兩導體區200及鈍化谷部412上之上方部分的第一鈍化材料，在一些實施例中亦即移除覆蓋於鈍化薄膜415上方的第一鈍化材料416。以此種方式不僅能節省蝕刻成本，亦可避免蝕刻掉鈍化谷部。
第5C圖繪示了根據本揭示實施例之形成一半導體結構之另一方法的第三階段的剖面圖。在蝕刻掉某部分的第一鈍化材料410後，需施加第二鈍化材料以進一步保護面對裸基板方向之兩導體區及鈍化谷部的一側。
在一些實施例中，藉由CVD沉積第二鈍化材料，而造成半導體結構形貌的差異。鈍化薄膜415上之第二鈍化材料423的高度與基板上但不和兩導體區200及鈍化谷部412接觸之第二鈍化材料424的高度一樣高，由於鈍化薄膜415現有的高度，因此鈍化薄膜423可以相當薄。儘管如 此，在地形差異的接合處，亦即基板與兩導體區及鈍化谷部不接觸處，在面對基板方向之兩導體區200及鈍化谷部412之一側的側壁容易沉積第二鈍化材料。因此，覆蓋基板110且不與兩導體區200及鈍化谷部412接觸之第二鈍化材料428的高度實為鈍化薄膜415與鈍化薄膜415及兩導體區200上之第二鈍化材料423的高度總和。
接著請參考第5D圖，在第二鈍化材料沉積之後為密封兩導體區200及鈍化谷部412之上表面的第二蝕刻步驟。由於鈍化薄膜415上之第二鈍化材料423的高度與覆蓋基板110且不與兩導體區200及鈍化谷部412接觸之第二鈍化材料424的高度以及鈍化側壁塊426上之第二鈍化材料之上方部分428的高度一樣，將以相同蝕刻速率逐漸移除此三部分的第二鈍化材料。
另外，由於鈍化側壁塊(426和428)之第二鈍化材料較低部分426的高度與鈍化薄膜415的高度一樣，因此移除上述兩部分後露出兩導體區200及鈍化谷部412的上表面，而兩導體區200及鈍化谷部412的一側並未裸露出來。在此種方式中，殘留的鈍化側壁塊426覆蓋兩導體區200及鈍化谷部412的一側，以免鈍化谷部412露出及其進一步的相關問題發生。在各個實施例中，鈍化側壁塊426及鈍化谷部412係形成一T型圖案。
根據一些實施例，一種製造半導體結構100的方法包含提供一基板110，其上具有兩相互鄰接的導體區200，且該兩導體區200間有一谷部300(502)，使用一第一 鈍化材料410填充該谷部300而形成一鈍化谷部412(504)，接著施加一第二鈍化材料420並覆蓋於該兩導體區200，該鈍化谷部412以及該基板110上(506)，並移除覆蓋於該兩導體區200及該鈍化谷部412之該第二鈍化材料422，以及覆蓋於該基板110上且不接觸該兩導體區200及該鈍化谷部412之第二鈍化材料424(508)。
根據一些實施例，一種製造半導體結構100的另一方法包含提供一基板110，其上具有兩相互鄰接的導體區200，且該兩導體區200間有一谷部300(602)，使用一第一鈍化材料410填充該谷部300以及該兩導體區之上表面202，其中該谷部300中之該第一鈍化材料410形成一鈍化谷部412，而該兩導體區之上表面202與該鈍化谷部上之該第一鈍化材料410則形成一鈍化薄膜415(604)，接著施加一第二鈍化材料420覆蓋於該基板上110之鈍化薄膜415(606)，並移除該鈍化薄膜415以及覆蓋於該鈍化薄膜415上之該第二鈍化材料423，以及覆蓋於該基板110上且不接觸該兩導體區200及該鈍化谷部412之第二鈍化材料424(608)。
根據一些實施例，一種半導體結構100包含一基板100，其上具有兩相互鄰接的導體區200，且該兩導體區200間有一谷部300，以及一鈍化側壁塊426覆蓋該兩導體區200及該谷部300的一側。
上文概述若干實施例或實例之特徵，以使熟習此項技術者可更好地理解本揭示之態樣。熟習此項技術者應 瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或達成相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。
110:基板
200:兩導體區
202:兩導體區的上表面
204:側壁
412:鈍化谷部
426:鈍化側壁塊

Claims (10)

  1. 一種半導體結構的製造方法，包含：接收一基板，該基板上具有兩個相互鄰接之導體區，且該兩導體區之間有一谷部；將一第一鈍化材料填充該谷部；施加一第二鈍化材料覆蓋於該兩導體區及該第一鈍化材料，以及施用於該基板上；以及移除該第二鈍化材料的一部份，以暴露該兩導體區及該第一鈍化材料，並且餘留該第二鈍化材料的一鈍化側壁塊在該兩導體區及該第一鈍化材料的側壁上。
  2. 如請求項1所述的方法，其中移除該第二鈍化材料的該部份包含蝕刻覆蓋於該兩導體區的該第二鈍化材料以及該第一鈍化材料，以暴露該兩導體區的上表面以及該第一鈍化材料。
  3. 如請求項1所述的方法，其中移除該第二鈍化材料的該部份包含蝕刻覆蓋於該兩導體區的該第二鈍化材料、該第一鈍化材料以及該鈍化側壁塊。
  4. 如請求項1所述的方法，其中移除該第二鈍化材料的該部份包含蝕刻覆蓋於該鈍化側壁塊的該第二鈍化材料。
  5. 如請求項1所述的方法，其中該第一鈍化材料或該第二鈍化材料包含無摻雜矽玻璃(USG)，原矽酸四乙酯(TEOS)，磷矽酸鹽玻璃(PSG)，氮化矽(SiN)，二氧化矽(SiO2)或苯並環丁烯(BCB)的材料。
  6. 一種半導體結構的製造方法，包含：接收一基板，該基板上具有兩個相互鄰接之導體區，且該兩導體區之間有一谷部；形成一第一鈍化材料在該谷部中及在該兩導體區的上表面，其中該第一鈍化材料具有在該谷部中的一第一部份及在該兩導體區的該上表面的一第二部份，以及該第一部份的一上表面；施加一第二鈍化材料覆蓋於該第二部份，以及施用於該基板上；以及移除該第二部份及該第二鈍化材料的一部份以暴露該兩導體區及該第一部份，並且餘留該第二鈍化材料的一鈍化側壁塊在該兩導體區及該第一部份的側壁上。
  7. 如請求項6所述的方法，其中移除該第二部份及該第二鈍化材料的該部份包含蝕刻該第二部份及覆蓋於該第一部份的該第二鈍化材料以暴露該兩導體區的該上表面以及該第一部份。
  8. 如請求項6所述的方法，其中移除該第二鈍化材料的該部份包含蝕刻覆蓋於該第二部份的該第二鈍化材料。
  9. 如請求項6所述的方法，其中該第一鈍化材料或該第二鈍化材料包含無摻雜矽玻璃(USG)，原矽酸四乙酯(TEOS)，磷矽酸鹽玻璃(PSG)，氮化矽(SiN)，二氧化矽(SiO2)或苯並環丁烯(BCB)的材料。
  10. 一種半導體結構，包含：一基板；一第一及一第二導體區在該基板上；一鈍化材料在該第一及該第二導體區之間，其中該鈍化材料係直接與該第一及該第二導體區接觸；以及一鈍化側壁塊在該第一及該第二導體區以及該鈍化材料的側壁上，其中該鈍化側壁塊的一底表面與該第一及該第二導體區的至少一個的一底表面在同一水平面上。
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