TWI712822B - 電光裝置及電子機器 - Google Patents

電光裝置及電子機器 Download PDF

Info

Publication number
TWI712822B
TWI712822B TW108105104A TW108105104A TWI712822B TW I712822 B TWI712822 B TW I712822B TW 108105104 A TW108105104 A TW 108105104A TW 108105104 A TW108105104 A TW 108105104A TW I712822 B TWI712822 B TW I712822B
Authority
TW
Taiwan
Prior art keywords
potential
light
pixel circuit
wiring
emitting element
Prior art date
Application number
TW108105104A
Other languages
English (en)
Other versions
TW201935084A (zh
Inventor
宮坂光敏
百瀬洋一
関嶋潔
Original Assignee
日商精工愛普生股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商精工愛普生股份有限公司 filed Critical 日商精工愛普生股份有限公司
Publication of TW201935084A publication Critical patent/TW201935084A/zh
Application granted granted Critical
Publication of TWI712822B publication Critical patent/TWI712822B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/017—Head mounted
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/0101—Head-up displays characterised by optical features
    • G02B2027/0112—Head-up displays characterised by optical features comprising device for genereting colour display
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/0101—Head-up displays characterised by optical features
    • G02B2027/0118—Head-up displays characterised by optical features comprising devices for improving the contrast of the display / brillance control visibility
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/0101—Head-up displays characterised by optical features
    • G02B2027/0123—Head-up displays characterised by optical features comprising devices increasing the field of view
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/0101—Head-up displays characterised by optical features
    • G02B2027/014—Head-up displays characterised by optical features comprising information/image processing systems
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/017—Head mounted
    • G02B2027/0178—Eyeglass type
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/017—Head mounted
    • G02B27/0172—Head mounted characterised by optical features
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本發明之課題在於實現一種可以低消耗電力顯示高解析度且高品質之圖像，同時可以更高速動作並獲得更明亮之顯示的電光裝置。 電光裝置10之特徵在於具備：像素電路41G、像素電路41B、朝像素電路41G供給高電位VDDG之高電位線47G、朝像素電路41B供給高電位VDDB之高電位線47B、及朝像素電路41G與像素電路41B供給第1低電位VSS1之低電位線46，且像素電路41G包含顯示G之發光元件20G，像素電路41B包含顯示B之發光元件20B，高電位VDDG與高電位VDDB為相互獨立。

Description

電光裝置及電子機器
本發明係關於一種電光裝置及電子機器。
近年來，作為可進行虛像之形成及觀察之電子機器，提議有將來自電光裝置之映像光朝觀察者之瞳孔引導型之頭戴式顯示器(Head-mounted Display，HMD)。在如此之電子機器中，作為電光裝置，例如，使用具有作為發光元件之有機EL(ElectroLuminescence，電致發光)元件之有機EL裝置。在使用於頭戴式顯示器之有機EL裝置中，追求高解析度化(像素之細微化)、顯示之多灰階化、低耗電化。
在先前之有機EL裝置中，若藉由供給至掃描線之掃描信號而選擇電晶體變為導通狀態，則基於自信號線供給之圖像信號之電位保持於與驅動電晶體之閘極連接之電容元件。若根據保持於電容元件之電位、亦即驅動電晶體之閘極電位而驅動電晶體成為導通狀態，則與驅動電晶體之閘極電位相應之量之電流在有機EL元件中流動，而有機EL元件以與該電流量相應之亮度發光。
如此般，在先前之有機EL裝置中，由於藉由根據驅動電晶體之閘極電位控制在有機EL元件中流動之電流之類比驅動而進行灰階顯示，因此存在起因於驅動電晶體之電壓電流特性或臨限值電壓之不一致，而在像素間產生明亮度之不一致或灰階之偏移而顯示品質降低的課題。相對於此，提議一種就每一像素備置環狀地連接有由P型電晶體與N型電晶體構成之反相器之記憶體電路，藉由數位驅動進行顯示之有機EL裝置(記憶體一體型顯示元件)(例如，參照專利文獻1)。
根據專利文獻1記載之有機EL裝置之構成，於發光元件之陽極，施加有使發光元件發光之高電位(基準電位Vh)、或使發光元件不發光之低電位(接地電位Vg)之任一者。亦即，施加於發光元件之電壓為發光時之Vh-Vg、或不發光時之Vg-Vg=0之2值中任一者。又，灰階顯示藉由在對發光元件之陽極施加有高電位之發光狀態之子視場、與對發光元件之陽極施加有低電位之不發光狀態之子視場的組合，亦即在1個視場內調整發光之時間而進行。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2002-287695號公報
[發明所欲解決之問題]
然而，在將使用呈RGB之各色發光之有機EL材料(發光材料)之發光元件予以組合而進行彩色顯示時，由於在與不同之色對應的發光材料間，對於電壓之發光亮度之特性不同，而存在有難以進行顯示色之調整之情形之課題。又，起因於因各發光材料而劣化速度不同，而存在有初始調整之色平衡與時間一起變化之情形之課題。 [解決問題之技術手段]
本申請案之電光裝置之特徵在於具備：第1像素電路、第2像素電路、朝前述第1像素電路供給第1電位之第1配線、朝前述第2像素電路供給第2電位之第2配線、及朝前述第1像素電路與前述第2像素電路供給第3電位之第3配線，且前述第1像素電路包含顯示第1色之第1發光元件，前述第2像素電路包含顯示與前述第1色不同之第2色之第2發光元件，前述第1電位與前述第2電位為相互獨立。
在上述電光裝置中，較佳為前述第1電位與前述第2電位不同。
在上述電光裝置中，較佳為前述第1發光元件之一端電性連接於前述第1配線，前述第2發光元件之一端電性連接於前述第2配線。
在上述電光裝置中，較佳為前述第1像素電路包含第1記憶電路，前述第2像素電路包含第2記憶電路，前述第1記憶電路配置於前述第1配線與前述第3配線之間，前述第2記憶電路配置於前述第2配線與前述第3配線之間。
在上述電光裝置中，較佳為前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之低電位低於前述第1電位與前述第3電位之中心電位，前述數位信號之高電位高於前述第2電位與前述第3電位之中心電位。
在上述電光裝置中，較佳為前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位低於前述第1電位及前述第2電位。
在上述之電光裝置中，較佳為前述第1電位低於前述第2電位。
在上述之電光裝置中，較佳為前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之高電位高於前述第1電位與前述第3電位之中心電位，前述數位信號之低電位低於前述第2電位與前述第3電位之中心電位。
在上述電光裝置中，較佳為前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位高於前述第1電位及前述第2電位。
在上述電光裝置中，較佳為前述第1電位高於前述第2電位。
在上述電光裝置中，較佳為前述第1像素電路與前述第2像素電路沿第1方向排列，前述第1配線與前述第2配線沿前述第1方向延伸。
在上述之電光裝置中，較佳為前述第1配線與前述第2配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域中，前述第1配線之粗細與前述第2配線之粗細不同。
在上述電光裝置中，較佳為前述第1配線與前述第2配線及前述第3配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第3配線細。
在上述電光裝置中，較佳為具備朝前述第1像素電路與前述第2像素電路供給第4電位之第4配線，且前述第3電位與第4電位為相互獨立。
在上述電光裝置中，較佳為前述第3電位與前述第4電位不同。
在上述電光裝置中，較佳為前述第1發光元件之另一端電性連接於前述第4配線，前述第2發光元件之另一端電性連接於前述第4配線。
在上述電光裝置中，較佳為前述第1配線與前述第2配線及前述第4配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第4配線細。
本申請案之電子機器之特徵在於具備上述記載之電光裝置。
以下，使用圖式說明本發明之實施方式。再者，在以下之圖式中，由於將各層及各構件形成為可在圖式上辨識之程度之大小，因此就各層及各構件每一者而使比例尺不同。
「電子機器之概要」 首先，參照圖1針對電子機器之概要進行說明。圖1係說明本實施形態之電子機器之概要之圖。
頭戴式顯示器100為本實施形態之電子機器之一例，具備電光裝置10(參照圖3)。如圖1所示般，頭戴式顯示器100具有如眼鏡般之外觀。對於佩戴該頭戴式顯示器100之使用者，使其視認形成圖像之映像光GL(參照圖3)，且令使用者在透視下視認外界光。總而言之，頭戴式顯示器100具有使外界光與映像光GL重疊顯示之透視功能，雖然為廣視野角且高性能，但卻形成為小型且輕量。
頭戴式顯示器100具備：透視構件101，其覆蓋使用者之眼前；框架102，其支持透視構件101；及第1內置裝置部105a與第2內置裝置部105b，其等附加於自框架102之左右兩端之罩部遍及後方之眼鏡腿部分(鏡腳)之部分。
透視構件101為覆蓋使用者之眼前之厚壁且彎曲之光學構件(透過眼罩)，分為第1光學部分103a與第2光學部分103b。在圖1中將左側之第1光學部分103a與第1內置裝置部105a予以組合之第1顯示機器151為在透視下顯示右眼用之虛像之部分，作為即便單獨使用亦具有顯示功能之電子機器發揮功能。又，在圖1中將右側之第2光學部分103b與第2內置裝置部105b予以組合之第2顯示機器152為在透視下形成左眼用之虛像之部分，作為即便單獨使用亦具有顯示功能之電子機器發揮功能。於第1顯示機器151與第2顯示機器152組入有電光裝置10(參照圖3)。
「電子機器之內部構造」 圖2係說明本實施形態之電子機器之內部構造之圖。圖3係說明本實施形態之電子機器之光學系統之圖。其次，參照圖2與圖3說明電子機器之內部構造與光學系統。再者，在圖2與圖3中係將第1顯示機器151作為電子機器之例進行說明，對於第2顯示機器152亦然，形成左右對稱而幾乎相同之構造。因此，針對第1顯示機器151進行說明，而省略第2顯示機器152之詳細之說明。
如圖2所示般，第1顯示機器151具備：投射透視裝置170、及電光裝置10(參照圖3)。投射透視裝置170具備：作為導光構件之色稜鏡110、光透過構件150、及成像用之投射透鏡130(參照圖3)。色稜鏡110與光透過構件150藉由接合而一體化，例如以色稜鏡110之上表面110e與框架161之下表面161e相接之方式牢固地固定於框架161之下側。
投射透鏡130經由將其收納之鏡筒162固定於色稜鏡110之端部。投射透視裝置170中之色稜鏡110與光透過構件150相當於圖1中之第1光學部分103a，投射透視裝置170之投射透鏡130與電光裝置10相當於圖1中之第1內置裝置部105a。
投射透視裝置170中之色稜鏡110為在平面觀察下以沿著臉部之方式彎曲之圓弧狀之構件，可分為靠近鼻部之中央側之第1色稜鏡部分111與遠離鼻部之周邊側之第2色稜鏡部分112而考量。第1色稜鏡部分111配置於光出射側，作為具有光學功能之層面而具有：第1面S11(參照圖3)、第2面S12、及第3面S13。
第2色稜鏡部分112配置於光入射側，作為具有光學功能之層面而具有：第4面S14(參照圖3)、及第5面S15。其中，第1面S11與第4面S14鄰接，第3面S13與第5面S15鄰接，於第1面S11與第3面S13之間配置有第2面S12。又，色稜鏡110具有自第1面S11與第4面S14鄰接之上表面110e。
色稜鏡110係由在可見區域內顯示較高之光透過性之樹脂材料形成，藉由例如將熱塑性樹脂注入模具內並使其固化而成形。色稜鏡110之本體部分110s(參照圖3)為一體形成品，但亦可分為第1色稜鏡部分111與第2色稜鏡部分112而考量。第1色稜鏡部分111可進行映像光GL之導波及出射，且可進行外界光之透視。第2色稜鏡部分112可進行映像光GL之入射及導波。
光透過構件150與色稜鏡110一體地固定。光透過構件150為輔助色稜鏡110之透視功能之構件(輔助色稜鏡)。光透過構件150在可見區域內顯示較高之光透過性，由與色稜鏡110之本體部分110s為大致同一折射率之樹脂材料形成。光透過構件150藉由例如熱塑性樹脂之成形而形成。
如圖3所示般，投射透鏡130沿著入射側光軸具有例如3個透鏡131、132、133。各透鏡131、132、133為在透鏡之光入射面之中心軸上旋轉對稱之透鏡，至少1個以上形成為非球面透鏡。
投射透鏡130使自電光裝置10出射之映像光GL入射至色稜鏡110內而於眼部EY再成像。總而言之，投射透鏡130為用於將自電光裝置10之各像素出射之映像光GL經由色稜鏡110於眼部EY再成像之中繼光學系統。投射透鏡130保持於鏡筒162內，電光裝置10固定於鏡筒162之一端。色稜鏡110之第2色稜鏡部分112與保持投射透鏡130之鏡筒162連結，而間接地支持投射透鏡130及電光裝置10。
如頭戴式顯示器100般佩戴於使用者之頭部而覆蓋眼前之類型之電子機器，追求小型且輕量化。又，如頭戴式顯示器100之電子機器所使用之電光裝置10追求高解析度化(像素之細微化)、顯示之多灰階化、低耗電化。
[電光裝置之構成] 其次，參照圖4針對電光裝置之構成進行說明。圖4係顯示本實施形態之電光裝置之構成之概略平面圖。在本實施形態中，以電光裝置10為具備有機EL元件作為發光元件之有機EL裝置之情形為例進行說明。如圖4所示般，本實施形態之電光裝置10具有：元件基板11、及保護基板12。元件基板11與保護基板12經由未圖示之填充劑對向配置地接著。
元件基板11由例如單晶半導體基板(例如單晶矽基板)構成。元件基板11具有顯示區域E、及包圍顯示區域E之非顯示區域D。於顯示區域E，例如矩陣狀地排列有：例如發出作為第1色之綠色(G)光之子像素58G、發出作為第2色之藍色(B)光之子像素58B、及發出作為第3色之紅色(R)光之子像素58R。
於子像素58G、子像素58B、子像素58R分別設置有發光元件20G、發光元件20B、發光元件20R(參照圖7)。發光元件20G、發光元件20B、發光元件20R各自發出與G、B、R對應之不同色之光。在電光裝置10中，包含子像素58G、子像素58B、子像素58R之像素59形成顯示單位，而提供全色之顯示。
再者，在本說明書中，有對子像素58G、子像素58B、及子像素58R不予區別，而總稱為子像素58之情形。顯示區域E為使光自子像素58發出而對顯示起作用之區域。顯示區域E之外側之非顯示區域D為不使光自子像素58發出，而對顯示不起作用之區域。
元件基板11大於保護基板12，沿著自保護基板12露出之元件基板11之第1邊，排列有複數個外部連接用端子13。於複數個外部連接用端子13與顯示區域E之間，設置有信號線驅動電路53。在與該第1邊正交之其他第2邊和顯示區域E之間設置有掃描線驅動電路52。又，在與該第1邊正交且與第2邊對向之第3邊和顯示區域E之間，設置有控制線驅動電路54。
保護基板12以小於元件基板11，而外部連接用端子13露出之方式配置。保護基板12為光透過性之基板，可使用例如石英基板或玻璃基板等。保護基板12具有在顯示區域E中，以配置於子像素58之發光元件20不被損傷之方式進行保護之作用，以至少與顯示區域E對向之方式配置。再者，保護基板12並非必須，可採用於元件基板11設置保護發光元件20之保護層來取代保護基板12之構成。
在本說明書中，將沿著排列有外部連接用端子13之上述第1邊之方向設為作為第1方向之X方向(列方向)，將沿著與該第1邊正交且相互對向之其他2條邊(第2邊、第3邊)之方向(行方向)設為Y方向。在本實施形態中，採用例如，可獲得同色之發光之子像素58在列方向(X方向)排列，可獲得不同色之發光之子像素58在行方向(Y方向)排列的所謂橫向帶狀方式之配置。
再者，行方向(Y方向)之子像素58之配置並不限定於如圖4所示之G、B、R之順序，例如，亦可為B、G、R之順序，還可為R、G、B之順序。又，子像素58之配置並不限定於帶狀方式，亦可為三角形方式、拜耳方式、或S帶狀方式等，此外，子像素58B、58G、58R之形狀及大小並不限定為相同。
「電光裝置之電路構成」 其次，參照圖5及圖6針對電光裝置之電路構成進行說明。圖5係本實施形態之電光裝置之電路方塊圖。圖6係說明本實施形態之電光裝置之配線之示意圖。如圖5所示般，於電光裝置10之顯示區域E形成有相互交叉之複數條第1掃描線42與複數條信號線43，與第1掃描線42與信號線43之各個交叉對應而行列狀地排列有子像素58。於各子像素58設置有包含發光元件20(參照圖9)等之像素電路41。
於電光裝置10之顯示區域E與各第1掃描線42對應而形成有第2掃描線45，又，於顯示區域E，與各第1掃描線42對應而形成有控制線44。第1掃描線42與第2掃描線45及控制線44在列方向(X方向)上延伸。信號線43在行方向(Y方向)上延伸。
在電光裝置10中，於顯示區域E行列狀地配置有M列×N行之子像素58。具體而言，於顯示區域E形成有M條第1掃描線42、M條第2掃描線45、M條控制線44、及N條信號線43。再者，M與N為2以上之整數，在本實施形態中作為一例，設為M=720×p、N=1280。p為1以上之整數，表示顯示之基本色之數目。在本實施形態中，以p=3，亦即顯示之基本色為G、B、R之3色之情形為例進行說明。
對於3色之子像素58G、子像素58B、子像素58R，於子像素58G配置有作為第1像素電路之一例之像素電路41G，於子像素58B配置有作為第2像素電路之一例之像素電路41B，於子像素58R配置有作為第3像素電路之一例之像素電路41R。像素電路41G、像素電路41B、像素電路41R各自沿著作為第1方向之X方向排列。換言之，相同發光色之諸個像素電路41G、諸個像素電路41B、諸個像素電路41R以各自在X方向上相鄰之方式排列。
像素電路41G包含作為發出作為第1色之G之第1發光元件之發光元件20G，像素電路41B包含作為發出作為第2色之B之第2發光元件之發光元件20B，像素電路41R包含作為發出作為第3色之R之第3發光元件之發光元件20R(參照圖7)。再者，在本說明書中，有對像素電路41G、像素電路41B、像素電路41R不予區別，而總稱為像素電路41之情形。又，有對發光元件20B、發光元件20G、發光元件20R不予區別，而總稱為發光元件20之情形。
電光裝置10於顯示區域E外具有驅動部50。自驅動部50朝排列於顯示區域E之各像素電路41供給有各種信號，以像素59(3色之子像素58)為顯示單位將圖像顯示於顯示區域E。驅動部50包含驅動電路51、及控制裝置55。控制裝置55朝驅動電路51供給顯示用信號。驅動電路51基於顯示用信號經由複數條第1掃描線42、複數條第2掃描線45、複數條信號線43、及複數條控制線44朝各像素電路41供給驅動信號。
進而，於非顯示區域D及顯示區域E配置有：朝像素電路41G供給第1電位之作為第1配線之高電位線47G、朝像素電路41B供給第2電位之作為第2配線之高電位線47B、及朝像素電路41R供給第5電位之作為第5配線之高電位線47R。高電位線47G與高電位線47B及高電位線47R於顯示區域E內，沿著像素電路41G、像素電路41B、像素電路41R所排列之作為第1方向之X方向延伸。再者，在本說明書中，有對高電位線47G、高電位線47B、高電位線47R不予區別，而總稱為高電位線47之情形。第1電位與第2電位及第5電位皆為高電位(VDD)，但為相互獨立，可無關於其他電位而設定自身之電位。具體而言，可將第1電位無關於第2電位及第5電位，設為適宜於第1發光元件(發光元件20G)之電位。同樣地，可將第2電位無關於第5電位及第1電位，設為適宜於第2發光元件(發光元件20B)之電位。進而，可將第5電位無關於第1電位及第3電位，設為適宜於第3發光元件(發光元件20R)之電位。
又，於非顯示區域D及顯示區域E配置有：朝像素電路41G、像素電路41B、像素電路41R供給第3電位之作為第3配線之低電位線46，及朝像素電路41G、像素電路41B、像素電路41R供給第4電位之作為第4配線之低電位線48。在本實施形態中，作為第4配線之低電位線48配置於顯示區域E，在各子像素58與發光元件20之陰極23電性連接。藉此，即便在陰極23之電阻為高時亦可在顯示區域E之內部使陰極23之電位均一化。在陰極23之電阻為低時，可去除顯示區域E內之作為第4配線之低電位線48，而僅將作為第4配線之低電位線48配置於非顯示區域D。
在本實施形態中，對於像素電路41G、像素電路41B、像素電路41R供給之高電位側之電位各不相同。具體而言，自高電位線47G朝像素電路41G供給之第1電位(V1G)為高電位VDDG(例如V1G=VDDG=5.0 V)，自高電位線47B朝像素電路41B供給之第2電位(V2B)為高電位VDDB(例如V2B=VDDB=7.0 V)，自高電位線47R朝像素電路41R供給之第5電位(V5R)為高電位VDDR(例如V5R=VDDR=6.0 V)。
由於對像素電路41G供給之第1電位(V1G)與對像素電路41B供給之第2電位(V2B)及對像素電路41R供給之第5電位(V5R)係自各自獨立之高電位線47G、高電位線47B、高電位線47R供給，因此相互獨立。所謂「獨立」意指可將某電位無關於其他電位而自由地設定。例如，「第2電位(V2B)獨立」意指與將第1電位(V1G)及第5電位(V5R)設定為多少V無關而自由地決定第2電位(V2B)之值。在本實施形態中，對像素電路41G、41B、41R供給之第1電位(V1G)與第2電位(V2B)及第5電位(V5R)為各不相同之電位，但亦可為例如將該等中之二個設為相同電位，將剩餘之一個設為其他電位。
另一方面，對像素電路41G、像素電路41B、像素電路41R供給之低電位側之電位為相同。具體而言，自低電位線46朝像素電路41G、41B、41R共通地供給之第3電位(V3)為第1低電位VSS1(例如V3=VSS1=2.0 V)，自低電位線48朝像素電路41G、41B、41R共通地供給之第4電位(V4)為第2低電位VSS2(例如V4=VSS2=0 V)。低電位線46與低電位線48相互獨立地設置。因此，第3電位(V3)與第4電位(V4)為獨立。第3電位(V3)低於第1電位(V1G)與第2電位(V2B)及第5電位(V5R)，第4電位(V4)低於第3電位(V3)。
在本實施形態中，由高電位VDDG(V1G)、高電位VDDB(V2B)、高電位VDDR(V5R)之各者與第1低電位VSS1(V3)構成低壓系統電源，由高電位VDDG(V1G)、高電位VDDB(V2B)、高電位VDDR(V5R)之各者與第2低電位VSS2(V4)構成高壓系統電源。在各像素電路41G、41B、41R中，各高電位VDDG、VDDB、VDDR係成為低壓系統電源與高壓系統電源之基準之電位。
如圖6所示般，高電位線47G、高電位線47B、高電位線47R、低電位線46、低電位線48各自具有：在顯示區域E與非顯示區域D沿X方向延伸之部分(以下亦稱為支線)、及在非顯示區域D沿與X方向交叉之方向之部分(以下亦稱為主線)。再者，與X方向交叉之方向包含Y方向，但並不限定於Y方向。
若以高電位線47G為例進行說明，則高電位線47G之支線47Gb自顯示區域E至非顯示區域D沿X方向延伸，與沿X方向排列之N行像素電路41G電性連接。由於在Y方向排列有M/p列之像素電路41G，因此高電位線47G之支線47Gb必須為M/p條。在配置於非顯示區域D之高電位線47G之主線47Ga處，M/p條高電位線47G之支線47Gb合流。同樣地，M/p條高電位線47B之支線47Bb在非顯示區域D於高電位線47B之主線47Ba處合流，M/p條高電位線47R之支線7Rb在非顯示區域D於高電位線47R之主線7Ra處合流。
由於低電位線46與所有之像素電路41G、像素電路41B、及像素電路41R電性連接，因此低電位線46之支線46b必須為M條。在本實施形態中，由於P=3，因此低電位線46之支線46b之條數為高電位線47G、高電位線47B、高電位線47R之各自之支線47Gb、47Bb、47Rb之條數之3倍。M條低電位線46之支線46b在非顯示區域D於低電位線46之主線46a處合流。
另一方面，低電位線48與所有之像素電路41G、像素電路41B、及像素電路41R電性連接。低電位線48可僅由主線48a構成，在本實施形態中，設置M條與所有之像素電路41G、像素電路41B、及像素電路41R電性連接之低電位線48之支線48b，且在主線48a處合流。細節將於後述，設置於像素電路41G、像素電路41B、像素電路41R之發光元件20G、發光元件20B、發光元件20R之陰極23(參照圖9)作為共通電極遍及全部之子像素58G、子像素58B、子像素58R而形成為膜狀，在各子像素58之附近與低電位線48之支線48b及陰極23電性連接，且在陰極23之外緣部亦與低電位線48之主線48a電性連接。
返回圖5，驅動電路51包含：掃描線驅動電路52、信號線驅動電路53、及控制線驅動電路54。驅動電路51設置於非顯示區域D(參照圖4)。在本實施形態中，驅動電路51與像素電路41形成於圖4所示之元件基板11(在本實施形態中為單晶矽基板)上。具體而言，驅動電路51及像素電路41係由形成於單晶矽基板之電晶體等元件構成。
於掃描線驅動電路52，電性連接有第1掃描線42與第2掃描線45。掃描線驅動電路52將在列方向選擇或非選擇像素電路41之掃描信號(Scan)朝各第1掃描線42輸出，第1掃描線42將該掃描信號朝像素電路41傳遞。換言之，掃描信號具有將選擇電晶體32(圖9參照)設為導通狀態之選擇狀態與將選擇電晶體32設為關斷狀態之非選擇狀態，第1掃描線42接受來自掃描線驅動電路52之掃描信號而可適當進行選擇。
由於如後文所述般，在本實施形態中，選擇電晶體32為P型，因此選擇狀態之掃描信號(選擇信號)為低電位(Low)，非選擇狀態之掃描信號(非選擇信號)為高電位(High)。選擇信號之電位設為第1低電位VSS1(V3)以下之低電位，較佳為第2低電位VSS2(V4)。又，非選擇信號之電位較佳為在第1電位(V1G)與第2電位(V2B)及第5電位(V5R)之中最高之電位(在本實施形態中V2B=VDDB=7.0 V)。
掃描線驅動電路52朝各第2掃描線45輸出將像素電路41在列方向設為信號保持或非信號保持之第2掃描信號(XScan)，第2掃描線45將該第2掃描信號朝像素電路41傳遞。換言之，第2掃描信號具有將保持電晶體33(參照圖9)設為導通狀態之保持信號、及將保持電晶體33設為關斷狀態之非保持信號。第2掃描線45接受來自掃描線驅動電路52之該等第2掃描信號。
由於如後文所述般，在本實施形態中，保持電晶體33為P型，因此信號保持狀態之第2掃描信號(保持信號)為低電位(Low)，非信號保持狀態之第2掃描信號(非保持信號)為高電位(High)。將保持信號之電位設為第1電位(V1G)、第2電位(V2B)、第5電位(V5R)之中最低之電位以下之低電位且為第1低電位VSS1(V3)以下之低電位，較佳為第2低電位VSS2(V4)。又，非保持信號之電位較佳為第1電位(V1G)與第2電位(V2B)及第5電位(V5R)之中最高之電位(在本實施形態中，V2B=VDDB=7.0 V)。
再者，在特定朝M條第1掃描線42之中第i列之第1掃描線42供給之掃描信號時，記述為第i列之掃描信號Scan i。同樣地，在特定朝M條第2掃描線45之中第i列之第2掃描線45供給之第2掃描信號時，將第i列之第2掃描信號記述為XScan i。掃描線驅動電路52具備未圖示之移位暫存器電路，將移位暫存器電路移位之信號就每一段作為移位輸出信號而被輸出。利用該移位輸出信號，形成朝各第1掃描線42供給之第1列之掃描信號Scan 1至第M列之掃描信號Scan M，及朝各第2掃描線45供給之第1列之第2掃描信號XScan 1至第M列之第2掃描信號XScan M。
於信號線驅動電路53，電性連接有信號線43。信號線驅動電路53具備未圖示之移位暫存器電路、或者是解碼器電路、或者是解多工器電路等。信號線驅動電路53與第1掃描線42之選擇同步地朝N條信號線43之各者供給圖像信號(Data)。圖像信號為取得第1電位(V1G)與第2電位(V2B)及第5電位(V5R)之中最高之電位(在本實施形態中，V2B=VDDB=7.0 V)和第1低電位VSS1(V3)之任一個電位的數位信號。再者，在特定朝N條信號線43之中第j行之信號線43供給之圖像信號時，記述為第j行之圖像信號Data j。
於控制線驅動電路54，電性連接有控制線44。控制線驅動電路54朝就每一列分開之各控制線44輸出列固有之控制信號。控制線44將該控制信號朝對應之列之像素電路41供給。控制信號具有啟用狀態與非啟用狀態，控制線44可接受來自控制線驅動電路54之控制信號，適當設為啟用狀態。控制信號取得第2低電位VSS2(V4)、與在第1電位(V1G)與第2電位(V2B)及第5電位(V5R)之中最高之電位(在本實施形態中，V2B=VDDB=7.0 V)之間之電位。
由於如後文所述般，在本實施形態中，控制電晶體34為P型(參照圖9)，因此啟用狀態之控制信號(啟用信號)為低電位(Low)，非啟用狀態之控制信號(非啟用信號)為高電位(High)。將啟用信號設為第1低電位VSS1(V3)以下之低電位，較佳為第2低電位VSS2(V4)。又，非啟用信號較佳為第1電位(V1G)與第2電位(V2B)及第5電位(V5R)之中最高之電位(在本實施形態中，V2B=VDDB=7.0 V)。
再者，在特定朝M條控制線44之中第i列之控制線44供給之控制信號時，記述為第i列之控制信號Enb i。控制線驅動電路54作為控制信號既可就每一列供給啟用信號(或非啟用信號)，亦可朝複數行同時地供給啟用信號(或非啟用信號)。在本實施形態中，控制線驅動電路54經由控制線44朝位於顯示區域E之所有之像素電路41同時地供給啟用信號(或非啟用信號)。
控制裝置55包含顯示用信號供給電路56、及VRAM(Video Random Access Memory，視訊隨機存取記憶體)電路57。VRAM電路57暫時地記憶圖框圖像等。顯示用信號供給電路56根據被暫時地記憶於VRAM電路57之圖框圖像生成顯示用信號(圖像信號或時脈信號等)，且將其朝驅動電路51供給。
在本實施形態中，驅動電路51及像素電路41形成於元件基板11(在本實施形態中為單晶矽基板)。具體而言，驅動電路51及像素電路41係由形成於單晶矽基板之電晶體元件構成。
控制裝置55係由形成於包含與元件基板11不同之單晶半導體基板等之基板(未圖示)之半導體積體電路構成。供形成控制裝置55之基板藉由撓性印刷基板(Flexible Printed Circuits，FPC)與設置在元件基板11之外部連接用端子13連接。經由該撓性印刷基板，自控制裝置55朝驅動電路51供給顯示用信號。
[像素之構成] 其次，參照圖7針對本實施形態之像素之構成進行說明。圖7係說明本實施形態之像素之構成之圖。
如上文所述般，在電光裝置10中，以包含子像素58(子像素58G、58B、58R)之像素59為顯示單位來顯示圖像。在本實施形態中，子像素58之列方向(X方向)之長度a為12微米(μm)，子像素58之行方向(Y方向)之長度b為4微米(μm)。換言之，子像素58之列方向(X方向)之配置節距為12微米(μm)，子像素58之行方向(Y方向)之配置節距為4微米(μm)。
於各子像素58，設置有包含發光元件(Light Emitting Device，LED)20之像素電路41。在本實施形態中，基本色p=3，與子像素58G、子像素58B、子像素58R之各者對應，而設置有像素電路41G、像素電路41B、像素電路41R。像素電路41G包含射出G光之發光元件20G，像素電路41B包含射出B光之發光元件20B，像素電路41R包含射出R光之發光元件20R。
在本實施形態中，作為發光元件20G、20B、20R之一例，使用有機EL(ElectroLuminescence，電致發光)元件。發光元件20G、發光元件20B、發光元件20R之有機EL元件係由與子像素58G、子像素58B、子像素58R之各者對應，射出互不相同之G、B、R之各色之光之發光材料構成。
再者，發光元件20亦可由發出白色光之有機EL元件構成，具有將特定波長之光之強度放大之光共振結構。亦即，亦可為在子像素58G中自發光元件20發出之白色光取出綠色之光成分，在子像素58B中自發光元件20發出之白色光取出藍色之光成分，在子像素58R中自發光元件20發出之白色光取出紅色之光成分之構成。
又，亦可為於像素電路41G、像素電路41B、像素電路41R之各者包含射出白色光之發光元件20，且具備透過自發光元件20射出之光的未圖示之彩色濾光器。在採用如此之構成時，彩色濾光器包含與顯示之基本色p=3對應之色之彩色濾光器，與子像素58G、子像素58B、子像素58R之各者對應而配置G、B、R之各色之彩色濾光器。
除了上述之例以外，亦可採用使基本色p=4，且具備射出G、B、R以外之色之光之發光元件20之構成。又，對於彩色濾光器除了G、B、R以外之色，例如既可準備白色光用之彩色濾光器(實質而言無彩色濾光器之子像素58)，亦可準備黃色或青色等其他色光用之彩色濾光器。進而，作為發光元件20，可使用氮化鎵(GaN)等之發光二極體元件、或半導體雷射元件等。
「電光裝置之數位驅動」 其次，參照圖8對本實施形態之電光裝置10之數位驅動之圖像顯示方法進行說明。圖8係說明本實施形態之電光裝置之數位驅動之圖。
電光裝置10藉由數位驅動於顯示區域E(參照圖4)顯示特定之圖像。亦即，配置於各子像素58之發光元件20(參照圖7)採取發光(亮顯示)或不發光(暗顯示)之2值之任一者之狀態，所顯示之圖像之灰階由各發光元件20之發光期間之比例決定。將此稱為時分驅動。
如圖8所示般，在時分驅動中，將顯示一個圖像之1視場(F)分割為複數個子視場(SF)，藉由就每一子視場(SF)控制發光元件20之發光與不發光而顯現灰階顯示。此處作為一例，以藉由8位元之時分灰階方式進行28 =256灰階之顯示之情形為例進行說明。在8位元之時分灰階方式中，係將1個視場F分割為8個子視場SF1～SF8。
於圖8中，在1個視場F中，以SFi表示第i個子視場，而顯示有第1個子視場SF1至第8個子視場SF8之8個子視場。於各子視場SF，包含作為第2期間之顯示期間P2(P2-1～P2-8)與根據需要而作為第1期間之非顯示期間(信號寫入期間)P1(P1-1～P1-8)。
再者，在本說明書中，有對子視場SF1～SF8不予區別而總稱為子視場SF，對非顯示期間P1-1～P1-8不予區別而總稱為非顯示期間P1，對顯示期間P2-1～P2-8不予區別而總稱為顯示期間P2之情形。
發光元件20在顯示期間P2為發光或不發光，在非顯示期間(信號寫入期間)P1為不發光。非顯示期間P1使用於圖像信號朝記憶電路60(參照圖9)之寫入或顯示時間之調整等，在最短之子視場(例如SF1)為比較長之情形等時，可省略非顯示期間P1(P1-1)。
在8位元之時分灰階方式中，將各子視場SF之顯示期間P2(P2-1～P2-8)設為(SF1之P2-1)：(SF2之P2-2)：(SF3之P2-3)：(SF4之P2-4)：(SF5之P2-5)：(SF6之P2-6)：(SF7之P2-7)：(SF8之P2-8)=1：2：4：8：16：32：64：128。例如，在顯示圖框頻率為以60 Hz之漸進方式顯示圖像時，1圖框=1視場(F)=16.7毫秒(msec)。
本實施形態之情形下，如後述般，在各子視場SF之非顯示期間P1(P1-1～P1-8)為10.8微秒(μsec)左右。該情形下，設為(SF1之P2-1)=0.065毫秒、(SF2之P2-2)=0.130毫秒、(SF3之P2-3)=0.260毫秒、(SF4之P2-4)=0.520毫秒、(SF5之P2-5)=1.040毫秒、(SF6之P2-6)=2.081毫秒、(SF7之P2-7)=4.161毫秒、(SF8之P2-8)=8.323毫秒。
此處，若將非顯示期間P1之時間以x秒(sec)表示，將最短之顯示期間P2(上述之例之情形下，第1個子視場SF1之顯示期間P2-1)之時間以y秒(sec)表示，將灰階之位元數(=子視場SF之數目)以g表示，將視場頻率以f(Hz)表示，則該等之關係由以下之數式1表示。
[數1]
Figure 02_image001
在本實施形態之設計規則中，第2反相器62為在驅動電路51中使用之典型之反相器。該情形下，第2反相器62之輸入端子28之充電時間τ2 (每1個反相器之延遲時間)為τ2 =1.05×10-11 秒(sec)左右，該時間相當於驅動電路51所具備之每1個反相器之延遲時間。其結果為，驅動電路51所具備之移位暫存器電路之最高動作頻率之倒數(最短時間)成為將每一個反相器之延遲時間乘以大致11倍之1×10-10 秒左右，因此，該移位暫存器電路之最高動作頻率為10 GHz左右。一般而言，電路穩定動作為最高動作頻率之一半以下，若考量餘裕，則驅動電路51所具備之移位暫存器電路之動作頻率較佳為2 GHz左右以下。
在本實施例中，如後文詳述般，可將一條第1掃描線42之選擇時間縮短至20皮秒(pico sec)左右。然而，若將選擇時間縮短至該程度，則有信號線驅動電路53不動作之虞。因此，採用子像素58在列方向(X方向)排列之橫帶狀方式之配置，將M列×N行分別設為M=720×3=2160，N=1280。若將信號線驅動電路53設為q相展開(在本實施形態中q=128，每一組並列128條)，則在一條第1掃描線42之選擇時間內選擇N/q=10組。因此，每一組之分配時間為一條第1掃描線42之選擇時間之1/10。
由於上述之移位暫存器電路穩定動作之相當於穩定動作頻率之2GHz之分配時間為其倒數之0.5奈秒(nano sec)，因此將其分配為前面之一組。總而言之，信號線驅動電路53以2 GHz之時脈進行動作。該情形下，一條第1掃描線42之選擇時間為5奈秒，掃描線驅動電路52之驅動頻率為200 MHz左右。又，將全部之第1掃描線42選擇完畢之一垂直期間為5(奈秒)×720×3=10.8微秒，此期間成為非顯示期間P1。
在電光裝置10之數位驅動中，基於發光期間對於1個視場F內之総顯示期間P2之比實現灰階顯示。例如，在灰階「0」之黑色顯示中，在8個子視場SF1～SF8之全部之顯示期間P2-1～P2-8中，使發光元件20不發光。另一方面，在灰階「255」之白色顯示中，在8個子視場SF1～SF8之全部之顯示期間P2-1～P2-8中，使發光元件20發光。
又，在獲得256灰階之中例如灰階「7」之中間亮度之顯示時，在第1個子視場SF1之顯示期間P2-1、第2個子視場SF2之顯示期間P2-2、及第3個子視場SF3之顯示期間P2-3中使發光元件20發光，在其他子視場SF4～SF8之顯示期間P2-4～P2-8中使發光元件20不發光。如此般就構成1個視場F之每一個子視場SF，藉由適當選擇在其顯示期間P2使發光元件20發光或不發光而可進行中間之灰階之顯示。
然而，在先前之類比驅動之電光裝置(有機EL裝置)中，由於藉由根據驅動電晶體之閘極電位類比控制在有機EL元件中流動之電流而進行灰階顯示，因此起因於驅動電晶體之電壓電流特性或臨限值電壓之不一致，而在像素間產生明亮度之不一致或灰階之偏移而顯示品質降低。相對於此，若如專利文獻1記載般設置補償驅動電晶體之電壓電流特性及臨限值電壓之不一致之補償電路，則由於在補償電路中亦流動有電流因此招致耗電之增大。
又，在先前之有機EL裝置中，由於為了使顯示多灰階化，而必須增大記憶類比信號之圖像信號之電容元件之電容量，因此難以兼顧高解析度化(像素之細微化)，且伴隨著大電容元件之充放電而耗電亦增大。換言之，在先前之有機EL裝置中，存在難以實現可在低耗電下顯示高解析度、多灰階之高品質之圖像之電光裝置之課題。
在本實施形態之電光裝置10中，由於為以導通/關斷之2值進行動作之數位驅動，因此發光元件20採取發光或不發光之2值之任一者之狀態。因此，與類比驅動之情形相比，由於不易蒙受電晶體之電壓電流特性及臨限值電壓之不一致之影響，因此在像素59(子像素58)中可獲得明亮度之不一致及灰階之偏移較少之高品質之顯示圖像。進而，由於在數位驅動中，無須保有在類比驅動之情形下要求之大電容之電容元件，因此能夠實現像素59(子像素58)之細微化，而可易於推進高解析度化，且可降低伴隨著大的電容元件之充放電之電力消耗。
又，在電光裝置10之數位驅動中，藉由增加構成1個視場F之子視場SF之數目g，而可容易地提高灰階數。該情形下，若如上述般具有非顯示期間P1，則藉由簡單地將最短之顯示期間P2縮短而可提高灰階數。例如，在圖框頻率f=60 Hz之漸進方式下以g=10進行1024灰階之顯示時，在非顯示期間P1之時間x=10.8微秒時，僅藉由數式1設為最短之顯示期間(SF1之P2-1)之時間y=0.016毫秒即可。
將於後文進行詳述，在電光裝置10之數位驅動中，可將作為第1期間之非顯示期間P1設為將圖像信號寫入於記憶電路60之信號寫入期間(或改寫圖像信號之信號改寫期間)。因此，無須改變信號寫入期間(亦即無須改變驅動電路51之時脈頻率)，而可自8位元之灰階顯示簡單地變更為10位元之灰階顯示。
進而，在電光裝置10之數位驅動中，在子視場SF間、或視場F間，改寫改變顯示之子像素58之記憶電路60(參照圖9)之圖像信號。另一方面，由於不變更顯示之子像素58之記憶電路60之圖像信號未被改寫(被保持)，因此實現低耗電化。亦即，若採用本構成，則可實現一種能夠降低能耗、降低像素59(子像素58)間之明亮度之不一致及灰階之偏移、顯示多灰階化及高解析度之圖像等之電光裝置10。
(實施例1) 「像素電路之構成」 其次，參照圖9對實施例1之像素電路之構成進行說明。圖9係說明實施例1之像素電路之構成之圖。
如圖9所示般，就對應於第1掃描線42與信號線43之交叉而配置之每一個子像素58，設置有像素電路41。沿著第1掃描線42配置有第2掃描線45與控制線44。相對於各像素電路41，第1掃描線42、第2掃描線45、信號線43、及控制線44為對應。
在圖9中，對於在像素電路41G與像素電路41B及像素電路41R之間互不相同之構成要素賦予G、B、R表示。對於在像素電路41G與像素電路41B及像素電路41R之間為共通之構成要素，不賦予G、B、R。以下，針對在像素電路41G、41B、41R中不同之事項賦予G、B、R進行說明，針對在像素電路41G、41B、41R中共通之事項省略G、B、R進行說明。
在實施例1中，對於各像素電路41G，自作為第1配線之高電位線47G供給有第1電位(V1G=VDDG)，自作為第3配線之低電位線46供給有第3電位(V3=VSS1)，自作為第4配線之低電位線48供給有第4電位(V4=VSS2)。於各像素電路41B，自作為第2配線之高電位線47B供給有第2電位(V2B=VDDB)，自作為第3配線之低電位線46供給有第3電位(V3=VSS1)，自作為第4配線之低電位線48供給有第4電位(V4=VSS2)。於各像素電路41R，自作為第5配線之高電位線47R供給有第5電位(V5R=VDDR)，自作為第3配線之低電位線46供給有第3電位(V3=VSS1)，自作為第4配線之低電位線48供給有第4電位(V4=VSS2)。
實施例1之像素電路41包含：P型之驅動電晶體31、發光元件20、P型之控制電晶體34、記憶電路60、及P型之選擇電晶體32。由於像素電路41包含記憶電路60，因此電光裝置10可進行數位驅動。其結果為，與類比驅動之情形相比，能夠抑制在子像素58間之發光元件20之發光亮度之不一致，而可降低在像素59間之顯示之不一致。
作為第1像素電路之像素電路41G包含與發光元件20G串聯地電性連接之作為第1電晶體之驅動電晶體31。作為第2像素電路之像素電路41B包含與發光元件20B串聯地電性連接之作為第2電晶體之驅動電晶體31。作為第3像素電路之像素電路41R包含與發光元件20R串聯地電性連接之作為第3電晶體之驅動電晶體31。像素電路41G所含之驅動電晶體31與像素電路41B所含之驅動電晶體31及像素電路41R所含之驅動電晶體31為同一導電型元件。驅動電晶體31與控制電晶體34及發光元件20在第1像素電路中串聯地配置於第1配線(高電位線47)與第4配線(低電位線48)之間，在第2像素電路中串聯地配置於第2配線(高電位線47)與第4配線(低電位線48)之間，在第3像素電路中串聯地配置於第5配線(高電位線47)與第4配線(低電位線48)之間。
作為第1像素電路之像素電路41G包含作為第1記憶電路之記憶電路60。作為第2像素電路之像素電路41B包含作為第2記憶電路之記憶電路60。作為第3像素電路之像素電路41R包含作為第3記憶電路之記憶電路60。像素電路41G所含之記憶電路60與像素電路41B所含之記憶電路60及像素電路41R所含之記憶電路60為相同之構成。記憶電路60在第1像素電路中配置於第1配線(高電位線47G)與第3配線(低電位線46)之間，在第2像素電路中配置於第2配線(高電位線47B)與第3配線(低電位線46)之間，在第3像素電路中配置於第5配線(高電位線47R)與第3配線(低電位線46)之間。選擇電晶體32配置於記憶電路60與信號線43之間。
記憶電路60包含：第1反相器61、第2反相器62、及P型之保持電晶體33。記憶電路60係將該等2個反相器61、62環狀地連接而構成，形成所謂之靜態記憶體而記憶作為圖像信號之數位信號。
第1反相器61之輸出端子26與第2反相器62之輸入端子28電性連接。保持電晶體33配置於第2反相器62之輸出端子27與第1反相器61之輸入端子25之間。亦即，保持電晶體33之源極/汲極之一者電性連接於第1反相器61之輸入端子25，另一者電性連接於第2反相器62之輸出端子27。
再者，本說明書中端子(輸出或輸入)A與端子(輸出或輸入)B電性連接之狀態為端子A之邏輯與端子B之邏輯可成為相同之狀態，亦可謂例如即便於端子A與端子B之間配置有電晶體或電阻元件、二極體等，亦為電性連接之狀態。又，記述為「電晶體或元件配置於A與B之間」時之「配置」不是佈局上之配置，而是電路圖上之配置。
記憶電路60記憶之數位信號為高電位或低電位之2值。在本實施形態中，在第1反相器61之輸出端子26之電位為低電位時(第2反相器62之輸出端子27之電位為高電位時)，發光元件20成為可發光之狀態，在第1反相器61之輸出端子26之電位為高電位時(第2反相器62之輸出端子27之電位為低電位時)發光元件20為不發光。
在實施例1中，構成記憶電路60之2個反相器61、62配置於高電位線47G、47B、47R與第3配線(低電位線46)之間，朝2個反相器61、62供給有作為高電位之VDDG、VDDB、VDDR(V1G、V2B、V5R)與作為第3電位之VSS1(V3)。因此，高電位之電位成為就每個像素電路41G、41B、41R而不同之VDDG、VDDB、VDDR(V1G、V2B、V5R)，低電位成為在像素電路41G、41B、41R中共通之VSS1(V3)。
例如，於記憶電路60記憶有數位信號，若第1反相器61之輸出端子26之電位變為低電位，則於第2反相器62之輸入端子28輸入有低電位而第2反相器62之輸出端子27之電位成為高電位。而且，在保持電晶體33為導通狀態時，若第2反相器62之輸出端子27之電位為高電位，則自第2反相器62之輸出端子27朝第1反相器61之輸入端子25輸入有高電位，而第1反相器61之輸出端子26之電位成為低電位。如此般，在保持電晶體33為導通狀態時，記憶於記憶電路60之數位信號以穩定之狀態被保持直至被進行下次改寫。
第1反相器61包含P型之電晶體35及N型之電晶體37，為CMOS構成。電晶體35與電晶體37在高電位線47與第3配線(低電位線46)之間串聯地配置。N型之電晶體37之源極電性連接於第3配線(低電位線46)。P型之電晶體35之源極電性連接於高電位線47。
第2反相器62包含P型之電晶體36及N型之電晶體38，為CMOS構成。電晶體36與電晶體38在高電位線47與第3配線(低電位線46)之間串聯地配置。P型之電晶體36之源極電性連接於高電位線47。N型之電晶體38之源極電性連接於第3配線(低電位線46)。
再者，在N型電晶體中，將源極電位與汲極電位進行比較，電位更低者為源極。又，在P型電晶體中，將源極電位與汲極電位進行比較，電位更高者為源極。
第1反相器61之輸入端子25為電晶體35及電晶體37之閘極，電性連接於保持電晶體33之源極/汲極之一者。第1反相器61之輸出端子26為電晶體35及電晶體37之汲極，電性連接於第2反相器62之輸入端子28。
第2反相器62之輸出端子27為電晶體36及電晶體38之汲極，電性連接於保持電晶體33之源極/汲極之另一者。第2反相器62之輸入端子28為電晶體36及電晶體38之閘極，電性連接於第1反相器61之輸出端子26。
再者，在實施例1中，第1反相器61與第2反相器62皆為CMOS構成，但該等反相器61、62亦可包含電晶體與電阻元件。例如，可於第1反相器61中將電晶體35及電晶體37之一者以電阻元件進行置換，於第2反相器62中將電晶體36及電晶體38之一者以電阻元件進行置換。
發光元件20在本實施形態中為有機EL元件，包含陽極(像素電極)21與發光部(發光功能層)22及陰極(對向電極)23。陽極21G、21B、21R就每一像素電路41G、41B、41R(子像素58G、58B、58R)圖案化。陽極21G、21B、21R既可為相同之構成，亦可為就每一像素電路41G、41B、41R而電極之平面形狀及膜厚不同之構成。
發光部22構成為：利用自陽極21側注入之電洞與自陰極23側注入之電子形成激子，藉由在激子消滅時(電洞與電子再結合時)能量之一部分形成螢光或磷光並放出而獲得發光。在實施例1中，發光部22G、22B、22R使用就每個像素電路41G、41B、41R不同之發光材料而形成。具體而言，發光部22G由發出綠色光之發光材料形成，發光部22B由發出藍色光之發光材料形成，發光部22R由發出紅色光之發光材料形成。
陰極23作為像素電路41G、41B、41R之發光元件20G、20B、20R之共通電極，以遍及矩陣狀地排列於顯示區域E之子像素58G、58B、58R而覆蓋發光部22G、22B、22R之方式形成為膜狀。陰極23自顯示區域E形成至外側之非顯示區域D，陰極23之外緣部與配置於非顯示區域D之低電位線48電性連接。
在實施例1之像素電路41中，發光元件20配置於控制電晶體34與低電位線48之間。換言之，發光元件20經由控制電晶體34與驅動電晶體31電性連接於高電位線47。發光元件20之陽極21電性連接於控制電晶體34之汲極，發光元件20之陰極23電性連接於低電位線48。
驅動電晶體31為針對發光元件20之驅動電晶體。亦即，在驅動電晶體31成為導通狀態時，發光元件20可發光。驅動電晶體31之閘極電性連接於記憶電路60之第2反相器62之輸出端子27。驅動電晶體31之源極電性連接於高電位線47。亦即，P型之驅動電晶體31相對於發光元件20配置在高電位側。
控制電晶體34為控制發光元件20之發光之控制電晶體。在控制電晶體34成為導通狀態時，發光元件20可發光。將於後述，在本實施形態中，朝控制線44供給有啟用信號作為控制信號而控制電晶體34成為導通狀態，若第2反相器62之輸出端子27成為相當於發光之電位而驅動電晶體31成為導通狀態，則發光元件20發光。
控制電晶體34之閘極電性連接於控制線44。控制電晶體34之源極電性連接於驅動電晶體31之汲極。控制電晶體34之汲極電性連接於發光元件20(陽極21)。亦即，P型之控制電晶體34相對於發光元件20配置於高電位側。
此處，P型電晶體配置於較發光元件20為高電位側。藉由將P型之驅動電晶體31與P型之控制電晶體34相對於發光元件20如此般進行配置，而可使兩電晶體31、電晶體34大致線形地動作(以下，簡稱為線形動作)。因此，可使驅動電晶體31及控制電晶體34之臨限值電壓之不一致對顯示特性(發光元件20之發光亮度)不產生影響。
而且，由於驅動電晶體31之源極電性連接於高電位線47，控制電晶體34之源極電性連接於驅動電晶體31之汲極，因此驅動電晶體31之源極電位固定於高電位VDD，藉由使驅動電晶體31進行線形動作而亦可將控制電晶體34之源極電位實質上固定為與高電位VDD極其相近之值。藉此，即便驅動電晶體31及控制電晶體34之源極/汲極電壓為小，仍可增大導通狀態下之驅動電晶體31及控制電晶體34之電導率。其結果為，由於高電位VDD與第2低電位VSS2(V4)之電位差之大部分施加於發光元件20，因此不易蒙受驅動電晶體31及控制電晶體34之臨限值電壓之不一致之影響，而可提高在像素59(子像素58)間之發光元件20之發光亮度之均一性。
選擇電晶體32配置於記憶電路60與信號線43之間。P型之選擇電晶體32之源極/汲極之一者電性連接於信號線43，另一者電性連接於第1反相器61之輸入端子25、亦即電晶體35及電晶體37之閘極。選擇電晶體32之閘極電性連接於第1掃描線42。
選擇電晶體32為針對像素電路41之選擇電晶體。選擇電晶體32根據供給至第1掃描線42之掃描信號(選擇信號或非選擇信號)，切換導通狀態與關斷狀態。若選擇電晶體32成為導通狀態，則信號線43與記憶電路60之第1反相器61之輸入端子25成為導通狀態，而自信號線43供給之圖像信號寫入於記憶電路60。
保持電晶體33配置於第1反相器61之輸入端子25與第2反相器62之輸出端子27之間。P型之保持電晶體33之源極/汲極之一者電性連接於第1反相器61之輸入端子25(電晶體35及電晶體37之閘極)，另一者電性連接於第2反相器62之輸出端子27(電晶體36及電晶體38之汲極)。保持電晶體33之閘極電性連接於第2掃描線45。
保持電晶體33根據供給至第2掃描線45之第2掃描信號(保持信號或非保持信號)切換導通狀態與關斷狀態。若保持電晶體33成為導通狀態，則第2反相器62之輸出端子27與第1反相器61之輸入端子25成為導通狀態，而寫入於記憶電路60之圖像信號在第1反相器61與第2反相器62之間被保持。
選擇電晶體32與保持電晶體33為同一導電型(P型)。選擇電晶體32與保持電晶體33根據供給至第1掃描線42之掃描信號與供給至第2掃描線45之第2掃描信號，進行彼此大致互補之動作。所謂彼此互補，為在選擇電晶體32為導通狀態時保持電晶體33為關斷狀態，在選擇電晶體32為關斷狀態時保持電晶體33為導通狀態。所謂彼此大致互補，意指保持電晶體33或者在選擇電晶體32自關斷狀態變為導通狀態時已經成為關斷狀態，又，或者在選擇電晶體32自關斷狀態變為導通狀態時自導通狀態變為關斷狀態。換言之，在選擇電晶體32為導通狀態時，保持電晶體33不會成為導通狀態。
以下，說明在實施例1之像素電路41中，控制選擇電晶體32與保持電晶體33及控制電晶體34，進行對於記憶電路60之圖像信號之寫入(或改寫)與發光元件20之發光及不發光之方法。
在實施例1中，由於對於各像素電路41而第1掃描線42與第2掃描線45及控制線44相互獨立，因此選擇電晶體32與保持電晶體33及控制電晶體34以相互獨立之狀態進行動作。而且，選擇電晶體32與保持電晶體33進行彼此大致互補之動作。其結果為，可在選擇電晶體32成為導通狀態時，保持電晶體33不會成為導通狀態。又，可在選擇電晶體32成為導通狀態時，一定使控制電晶體34成為關斷狀態。
於在記憶電路60寫入(或改寫)圖像信號時，藉由非啟用信號使控制電晶體34成為關斷狀態。若藉由選擇信號使選擇電晶體32成為導通狀態，則朝記憶電路60(第1反相器61及第2反相器62)供給圖像信號。圖像信號自信號線43被朝第1反相器61，然後自第1反相器61被朝第2反相器62寫入。
藉由第2掃描信號之非保持信號而保持電晶體33或者在選擇電晶體32自關斷狀態變為導通狀態時已經成為關斷狀態，又，或者在選擇電晶體32自關斷狀態變為導通狀態時自導通狀態變為關斷狀態。因此，由於在選擇電晶體32成為導通狀態時，保持電晶體33不會變為導通狀態，而可遮斷第2反相器62之輸出端子27與第1反相器61之輸入端子25之間之電性連接。
此處，設想為假定保持電晶體33不存在，而第2反相器62之輸出端子27與第1反相器61之輸入端子25始終電性連接之情形。在將第1反相器61之輸入端子25自低電位(VSS1)改寫為高電位(VDD)時，在供給高電位之信號之前，第1反相器61之輸入端子25之電位為低電位，亦即第2反相器62之輸入端子28之電位為高電位，而電晶體38成為導通狀態。因此，選擇電晶體32成為導通狀態，若自信號線43供給有高電位(VDD)之信號，則由於自信號線43(VDD)經由選擇電晶體32與電晶體38至低電位線46(VSS1)之路徑成為導通狀態，因此產生在輸入端子25之電位之自低電位朝高電位之改寫上花費時間，或無法進行改寫等之不良狀況。
又，在假定保持電晶體33不存在之情形下，在將第1反相器61之輸入端子25自高電位改寫為低電位時，在被供給低電位之信號之前第2反相器62之輸入端子28之電位為低電位而電晶體36成為導通狀態。因此，選擇電晶體32成為導通狀態，若自信號線43被供給低電位之信號，則由於自高電位線47經由電晶體36與選擇電晶體32至信號線43之低電位之路徑成為導通狀態，因此產生在輸入端子25之電位之自高電位朝低電位之改寫上花費時間，或無法進行改寫等之不良狀況。
在實施例1中，在使選擇電晶體32成為導通狀態而於記憶電路60寫入(或改寫)圖像信號時，由於配置於第1反相器61之輸入端子25與第2反相器62之輸出端子27之間之保持電晶體33為關斷狀態，而遮斷輸入端子25與輸出端子27之電性連接，因此可抑制如上述之不良狀況。
又，由於在選擇電晶體32為導通狀態時，控制電晶體34為關斷狀態，因此於在記憶電路60寫入圖像信號之期間，發光元件20不發光。總而言之，自高電位線47經由發光元件20與驅動電晶體31至低電位線46之路徑被控制電晶體34遮斷。藉此，在進行圖像信號朝記憶電路60之寫入(或改寫)時由於發光元件20停止發光，因此可避免該期間之發光元件20之發光之影響，而即便將SF1之顯示期間P2-1設為極短期間仍可顯現正確之灰階。
再者，於在記憶電路60寫入(或改寫)圖像信號時，自信號線43朝第1反相器61寫入圖像信號，且將該圖像信號之反轉信號(互補信號)自第1反相器61朝第2反相器62寫入。因此，與自信號線43朝第1反相器61寫入圖像信號並行地將朝信號線43供給之信號之互補之圖像信號(互補信號)自互補信號線朝第2反相器62寫入之情形相比，無須設置供給互補信號之互補信號線及針對選擇電晶體32的互補電晶體。因此，與具有互補信號線及互補電晶體之構成相比，易於使像素59細微化且高解析度化，且由於無須增加配線數因此可提高製造成品率。進而，如後文詳述般，在本實施形態之構成中，與自信號線43朝第1反相器61寫入圖像信號並行地將朝信號線43供給之信號之互補之圖像信號(互補信號)自互補信號線朝第2反相器62寫入之情形相比，由於不存在寫入圖像信號時自信號線43朝電源線(高電位線47或低電位線46)之電流路徑，因此可在低耗電下高速地改寫圖像信號。
若藉由非選擇信號而選擇電晶體32自導通狀態成為關斷狀態，則停止朝記憶電路60之圖像信號之寫入(或改寫)。藉由第2掃描信號而保持電晶體33或者在選擇電晶體32自導通狀態變為關斷狀態時已經成為導通狀態，又，或者在選擇電晶體32自導通狀態變為關斷狀態時自關斷狀態變為導通狀態。
藉此，第2反相器62之輸出端子27與第1反相器61之輸入端子25電性連接，而寫入於記憶電路60之圖像信號在第1反相器61與第2反相器62之間被保持。控制電晶體34保持關斷狀態不變直至被供給啟用信號，發光元件20不發光。由於在第2掃描線45被供給保持信號直至下一子視場之非保持信號進入為止，因此不會錯誤地改寫記憶於記憶電路60之圖像信號而可以穩定之狀態進行保持。
然後，在使發光元件20發光時，使選擇電晶體32為關斷狀態(保持電晶體33為導通狀態)不變，藉由啟用信號使控制電晶體34成為導通狀態。此時，若藉由記憶於記憶電路60之圖像信號而驅動電晶體31為導通狀態，則電流在自高電位線47經由驅動電晶體31與控制電晶體34及發光元件20至低電位線48之路徑中流動，而發光元件20發光。
在控制電晶體34為導通狀態時，由於選擇電晶體32為關斷狀態且保持電晶體33為導通狀態，因此即便在使發光元件20發光之期間，記憶於記憶電路60之圖像信號亦被保持而不會被改寫。藉此，可實現無誤顯示之高品質之圖像顯示。
「各電位之關係」 如上文所述般，在本實施形態中，由高電位VDDG、VDDB、VDDR(V1G、V2B、V5R)與第1低電位VSS1(V3)構成低壓系統電源，由高電位VDDG、VDDB、VDDR(V1G、V2B、V5R)與第2低電位VSS2(V4)構成高壓系統電源。對於像素電路41G、41B、41R，供給不同之高電位VDDG、VDDB、VDDR(V1G、V2B、V5R)，第1低電位VSS1(V3)與第2低電位VSS2(V4)被共通地供給。藉由採用如此之構成，可實現高速動作且獲得明亮之高品質之顯示的電光裝置10。
以下，參照圖10對此點進行說明。圖10係說明實施例1之像素電路之電位之圖。在圖10中，於縱軸顯示實施例1中之電位之一例，於橫軸方向顯示施加於像素電路41G、41B、41R之各者之記憶電路60的低壓系統電源之電壓與施加於發光元件20之高壓系統電源之電壓。
在以下之說明中，將第1低電位記述為V3，將第2低電位記述為V4，將高電位記述為V1G、V2B、V5R。
如圖10所示般，在像素電路41G之情形下，高電位(作為一例，V1G=5.0 V)相對於低壓系統電源之電壓即第1低電位(作為一例，V3=2.0 V)之電位差(V1G-V3=3.0 V)小於高電位(作為一例，V1G=5.0 V)相對於高壓系統電源之電壓即第2低電位(作為一例，V4=0 V)之電位差(V1G-V4=5.0 V)。在像素電路41G中，對於發光元件20G施加V1G-V4=5.0 V之電壓，對於記憶電路60施加V1G-V3=3.0 V之電壓。
在像素電路41B之情形下，高電位(作為一例，V2B=7.0 V)相對於低壓系統電源之電壓即第1低電位(作為一例，V3=2.0 V)之電位差(V2B-V3=5.0 V)小於高電位(作為一例，V2B=7.0 V)相對於高壓系統電源之電壓即第2低電位(作為一例，V4=0 V)之電位差(V2B-V4=7.0 V)。在像素電路41B中，對於發光元件20B施加V2B-V4=7.0 V之電壓，對於記憶電路60施加V2B-V3=5.0 V之電壓。
又，在像素電路41R之情形下，高電位(作為一例，V5R=6.0 V)相對於低壓系統電源之電壓即第1低電位(作為一例，V3=2.0 V)之電位差(V5R-V3=4.0 V)小於高電位(作為一例，V5R=6.0 V)相對於高壓系統電源之電壓即第2低電位(作為一例，V4=0 V)之電位差(V5R-V4=6.0 V)。在像素電路41R中，對於發光元件20R施加V5R-V4=6.0 V之電壓，對於記憶電路60施加V5R-V3=4.0 V之電壓。
若將各電位如上述般進行設定，則由於利用給被供給第1低電位V3與高電位V1G、V2B、V5R之低壓系統電源使驅動電路51及記憶電路60動作，因此可使構成驅動電路51及記憶電路60之電晶體細微化且高速動作。另一方面，由於利用給被供給第2低電位V4與高電位V1G、V2B、V5R之高壓系統電源使發光元件20發光，因此可提高發光元件20之發光亮度。亦即，藉由採用本實施形態之構成，可實現各電路高速動作，且發光元件20以高亮度發光而獲得明亮之顯示之電光裝置10。
一般而言，在如有機EL元件之發光元件中，為了使發光元件發光而需要較高之電壓(例如，5 V以上)。然而，在半導體裝置中，若提高電源電壓，則為了防止誤動作而不得不增大電晶體之尺寸(閘極長L及閘極寬W)，因此電路之動作變遲緩。另一方面，若為了使電路高速動作而降低電源電壓，則招致發光元件之發光亮度之降低。總而言之，在如先前般使發光元件發光之電源電壓與使電路動作之電源電壓為相同之構成中，難以兼顧發光元件之高亮度之發光與電路之高速動作。
相對於此，在本實施形態中，作為電光裝置10之電源具有低壓系統電源與高壓系統電源，且將使驅動電路51及記憶電路60動作之電源設為低壓系統電源。藉此，由於將構成驅動電路51及記憶電路60之各電晶體之尺寸設為L=0.5微米(μm)左右，較驅動電晶體31及控制電晶體34之L=0.75微米(μm)左右而減小，且將該等電路以V2-V3=3.0～50 V之低電壓進行驅動，因此可使驅動電路51及記憶電路60高速動作。
而且，由於藉由高壓系統電源使發光元件20在5.0～7.0 V之高電壓下發光，因此可使發光元件20以高亮度進行發光。進而，由於如後文所述般，使與發光元件20串聯地配置之驅動電晶體31及控制電晶體34進行線形動作，而可對於發光元件20施加5.0～7.0 V之高電壓之絕大部分，因此可更提高發光元件20發光時之亮度。
如上文所述般，在本實施形態中，使發光元件20G、發光元件20B、發光元件20R發光之高壓系統電源之電壓各自不同。此係緣於以下之理由。在本實施形態中，發光部22G、發光部22B、發光部22R係由對應互不相同之色之發光材料形成。由於在該對應不同之色之發光材料間，對於電壓之發光亮度之特性(以下亦稱為電壓-發光亮度特性)不同，因此存在難於以包含子像素58G、子像素58B、子像素58R之像素59之顯示單位調整顯示色之情形。所謂電壓-發光亮度特性不同，意指發光材料之對於電壓之電流密度之特性、及對於電流密度之發光亮度特性不同。
此處，設想發光部22R之電壓-發光亮度特性低於發光部22G之電壓-發光亮度特性，發光部22B之電壓-發光亮度特性低於發光部22R之電壓-發光亮度特性之情形。換言之，欲在發光部22G、發光部22B、發光部22R獲得相同之發光亮度時，必須使施加於發光元件20R之電壓大於施加於發光元件20G之電壓，使施加於發光元件20B之電壓大於施加於發光元件20R之電壓。
因此，在本實施形態中，使供給至發光元件20G、發光元件20B、發光元件20R之高電位V1G、V2B、V5R不同。具體而言，將施加於發光元件20R之電壓設為V5R-V4=6.0 V，設定為大於施加於發光元件20G之電壓V1G-V4=5.0 V，將施加於發光元件20B之電壓設為V2B-V4=7.0V，設定為大於施加於發光元件20R之電壓。藉此，即便在因發光部22G、22B、22R之發光材料不同而電壓-發光亮度特性不同之情形下，藉由使施加於發光元件20G、20B、20R之電壓根據各自之電壓-發光亮度特性不同，而可就每種色對發光亮度進行調整。其結果為，可使像素59之顯示單位下之顯示色適當化。
又，即便在電壓-發光亮度特性為相同之情形下，亦有因人眼之視感度而看似色平衡不同之情形。進而，在因發光部22G、22B、22R之發光材料而經時地發光亮度降低之程度不同之情形下，存在即便在初始時以像素59之顯示單位適切地調整顯示色，因發光材料之經時發光亮度之降低而初始調整好之色平衡與時間一起變化之情形。如此般，即便在因發光亮度之降低而色平衡發生變化之情形下，藉由調整施加於發光元件20G、20B、20R之電壓，而可使色平衡適切化及補償經時之亮度降低。此為即便不使G、B、R之灰階數變化，仍可調整所顯示之圖像之亮度。
再者，在本實施形態中，由於在發光元件20G、20B、20R中，作為共通電極而形成有陰極23，因此朝陰極23供給之第2低電位VSS2(V4)對於像素電路41G、41B、41R為共通。因此，藉由使朝發光元件20G、20B、20R之陽極21G、21B、21R供給之高電位VDDG、VDDB、VDDR(V1G、V2B、V5R)就每一像素電路41G、41B、41R不同，而使施加於發光元件20G、20B、20R之電壓不同。
其結果為，在發光狀態時在發光元件20G、20B、20R中流動之電流之大小亦不同。具體而言，自高電位線47R經由發光元件20R朝低電位線48流動之電流大於自高電位線47G經由發光元件20G朝低電位線48流動之電流，且自高電位線47B經由發光元件20B朝低電位線48流動之電流為更大。由於對於共通之低電位線48而在高電位線47G、47B、47R中流動之電流之大小不同，因此亦可使高電位線47G、47B、47R之寬度各自不同。亦即，可使作為第1配線之高電位線47G之粗細與作為第2配線之高電位線47B之粗細不同。一般而言，較佳為流動之電流愈大則配線之寬度愈粗。因此，較佳為高電位線47R較高電位線47G粗，且較佳為高電位線47B較高電位線47R粗。
如圖6所示般，在本實施例中，高電位線47R之支線47Rb之寬度W5b較高電位線47G之支線47Gb之寬度W1b粗，高電位線47B之支線47Bb之寬度W2b較高電位線47R之支線47Rb之寬度W5b粗。例如，高電位線47G之支線47Gb之寬度W1b為0.8 μm左右，高電位線47R之支線47Rb之寬度W5b為1.0 μm左右，高電位線47B之支線47Bb之寬度W2b為1.2 μm左右。又，高電位線47G之主線47Ga之寬度W1a為200 μm左右，高電位線47R之主線47Ra之寬度W5a為300 μm左右，高電位線47B之主線47Ba之寬度W2a為250 μm左右。
另一方面，由於於低電位線48，流動有自高電位線47G經由發光元件20G之電流、自高電位線47B經由發光元件20B之電流、及自高電位線47R經由發光元件20R，因此可使高電位線47G、47B、47R之粗細與低電位線48之粗細不同。具體而言，低電位線48之支線48b之寬度W4b較佳為較高電位線47G、47B、47R之支線47Gb、47Bb、47Rb之各者之寬度W1b、W2b、W5b粗，低電位線48之主線48a之寬度W4a較佳為較高電位線47G、47B、47R之主線47Ga、47Ba、47Ra之各者之寬度W1a、W2a、W5a粗。亦即，作為第1配線之高電位線47G之一部分(主線47Ga)與作為第2配線之高電位線47B之一部分(主線47Ba)較佳為較作為第4配線之低電位線48之主線48a細。低電位線48之支線48b之寬度W4b為例如1.0 μm左右，低電位線48之主線48a之寬度W4a為例如750 μm左右。
再者，在本實施例中，低電位線46之支線46b之寬度W3b與低電位線48之支線48b之寬度W4b相同(例如1.0 μm左右)。低電位線46之主線46a之寬度W3a較佳為較高電位線47G、47B、47R之主線47Ga、47Ba、47Ra之各者之寬度W1a、W2a、W5a粗，但可較低電位線48之主線48a之寬度W4a細。在本實施例中，低電位線46之主線46a之寬度W3a為例如500 μm左右。
接著，在本實施形態中，使記憶電路60動作之低壓系統電源之電壓在像素電路41G、41B、41R中亦不同。具體而言，在像素電路41G中施加於記憶電路60之電壓為V1G-V3=5.0-2.0=3.0 V，在像素電路41B施加於記憶電路60之電壓為V2B-V3=7.0-2.0=5.0 V，在像素電路41R中施加於記憶電路60之電壓為V5R-V3=6.0-2.0=4.0 V。
如上文所述般，在各像素電路41G、41B、41R中，在控制電晶體34為導通狀態時，若自第2反相器62之輸出端子27朝驅動電晶體31之閘極輸出之圖像信號變為低電位，則驅動電晶體31成為導通狀態而發光元件20G、20B、20R發光。若自第2反相器62之輸出端子27朝驅動電晶體31之閘極輸出之圖像信號變為高電位，則驅動電晶體31成為關斷狀態而發光元件20G、20B、20R不發光。
為了藉由圖像信號在應使發光元件20G、20B、20R發光時確實地發光，在應使發光元件20G、20B、20R不發光時確實地不發光，而在各像素電路41G、41B、41R中，必須設定為朝驅動電晶體31之閘極輸出之低電位之圖像信號之電位低於第2反相器62之邏輯反轉電壓，高電位之圖像信號之電位高於第2反相器62之邏輯反轉電壓。可將第2反相器62之邏輯反轉電壓設為朝第2反相器62供給之高電位(V1G、V1B、V1R)與低電位(V3)之中心電位。
在像素電路41G中，相對於邏輯反轉電位為(V1G+V3)/2=(5.0 V+2.0 V)/2=3.5 V，而圖像信號之高電位為V1G=5.0 V而充分高，圖像信號之低電位為V3=2.0 V而充分低。在像素電路41B中，相對於邏輯反轉電位為(V2B+V3)/2=(7.0 V+2.0 V)/2=4.5 V，而圖像信號之高電位為V2B=7.0 V而充分高，圖像信號之低電位為V3=2.0 V而充分低。在像素電路41R中，相對於邏輯反轉電位為(V5R+V3)/2=(6.0 V+2.0 V)/2=4.0 V，而圖像信號之高電位為V5R=6.0 V而充分高，圖像信號之低電位為V3=2.0 V而充分低。如此般數位信號之低電位低於第1電位與第3電位之中心電位，高電位高於第2電位與第3電位之中心電位。再者，雖然在本實施形態中像素電路41G與像素電路41B及像素電路41R中圖像信號之電位不同，但若滿足上述條件，則可為對於該等像素電路41為共通之圖像信號。亦即，可對於所有之像素電路41供給低於第1電位與第3電位之中心電位之電位(例如第3電位為Low=V3=2.0 V)作為共通之低電位信號，對於所有之像素電路41供給高於第2電位與第3電位之中心電位之電位(例如第2電位為High=V2=7.0 V)作為共通之高電位信號。其結果為，可在各像素電路41G、41B、41R中，藉由圖像信號在應使發光元件20G、20B、20R發光時確實地發光，在應使發光元件20G、20B、20R不發光時確實地不發光。
「像素電路之驅動方法」 其次，參照圖11，針對本實施形態之電光裝置10中之像素電路之驅動方法進行說明。圖11係說明本實施形態之像素電路之驅動方法之一例之圖。在圖11中，橫軸為時間軸，具有第1期間(非顯示期間)與第2期間(顯示期間)。第1期間相當於圖8所示之P1(P1-1～P1-8)。第2期間相當於圖8所示之P2(P2-1～P2-8)。
在圖11之縱軸上，Scan 1～Scan M表示供給至M條第1掃描線42(參照圖5)中自第1列至第M列之各第1掃描線42之掃描信號。掃描信號具有選擇狀態之掃描信號(選擇信號)、與非選擇狀態之掃描信號(非選擇信號)。並且，XScan 1～XScan M表示供給至M條第2掃描線45(參照圖5)中自第1列至第M列之各第2掃描線45之第2掃描信號。第2掃描信號具有選擇狀態之第2掃描信號(保持信號)、與非選擇狀態之第2掃描信號(非保持信號)。又，Enb表示供給至控制線44(參照圖5)之控制信號。控制信號包含啟用狀態之控制信號(啟用信號)與非啟用狀態之控制信號(非啟用信號)。
如參照圖8所說明般，顯示一個圖像之1視場(F)被分割成複數個子視場(SF)，於各子視場(SF)包含第1期間(非顯示期間)與第1期間結束後開始之第2期間(顯示期間)。第1期間(非顯示期間)為信號寫入期間，在該期間在位於顯示區域E之各像素電路41(圖5參照)中朝記憶電路60(參照圖9)寫入圖像信號。第2期間(顯示期間)為在位於顯示區域E之各像素電路41中發光元件20(參照圖9)可發光之期間。
如圖11所示般，在本實施形態之電光裝置10中，在第1期間(非顯示期間)於全部控制線44被供給非啟用信號作為控制信號。若於控制線44被供給非啟用信號，則由於控制電晶體34(參照圖9)成為關斷狀態，而在位於顯示區域E之所有之像素電路41中發光元件20成為不發光之狀態。
而且，於第1期間，在各子視場(SF)中朝第1掃描線42之任一者供給選擇信號(高電位)作為掃描信號。若於第1掃描線42被供給選擇信號，則在被選擇之像素電路41中選擇電晶體32(參照圖9)自關斷狀態變為導通狀態。藉此，在被選擇之像素電路41中，自信號線43(圖9參照)朝第1反相器61，然後自第1反相器61朝第2反相器62寫入圖像信號。藉此，在第1期間於各像素電路41之記憶電路60被寫入圖像信號並記憶。
又，在實施例1中，在第1期間，在各子視場(SF)朝第2掃描線45供給保持信號(高電位)作為第2掃描信號，對於被朝第1掃描線42供給選擇信號而被選擇之像素電路41，供給非保持信號(低電位)作為第2掃描信號。雖然選擇信號之脈衝寬度與非保持信號之脈衝寬度為相同，但被供給選擇信號之時序與被供給非保持信號之時序不同。亦即，對於被選擇之像素電路41，在朝第1掃描線42供給選擇信號之前朝第2掃描線45供給非保持信號。
因此，在由選擇信號選擇之像素電路41中，在選擇電晶體32自關斷狀態變為導通狀態之前，藉由非保持信號而保持電晶體33(參照圖9)自導通狀態變為關斷狀態。藉此，由於第2反相器62之輸出端子27與第1反相器61之輸入端子25之間之電性連接被遮斷，因此在由選擇信號選擇之像素電路41中，可確實且高速地進行朝記憶電路60之圖像信號之寫入(或改寫)。
再者，在朝第2掃描線45供給非保持信號之前，不朝第1掃描線42供給選擇信號。若在保持電晶體33處於導通狀態中而選擇電晶體32變為導通狀態，則成為第2反相器62之輸出端子27與第1反相器61之輸入端子25成為電性連接之狀態，亦即成為與不存在保持電晶體33之情形同樣之狀態。因此，有產生在朝記憶電路60之圖像信號之改寫上花費時間，或無法進行改寫之不良狀況之虞。
若朝記憶電路60之圖像信號之寫入(或改寫)結束，則對被選擇之像素電路41朝第1掃描線42供給非選擇信號(低電位)。在實施例1中，對於被選擇之像素電路41，在朝第1掃描線42供給非選擇信號之前朝第2掃描線45供給保持信號(高電位)。因此，在由選擇信號選擇之像素電路41中，在選擇電晶體32自導通狀態變為關斷狀態之前，保持電晶體33自關斷狀態變為導通狀態。藉此，在被選擇之像素電路41中，第2反相器62之輸出端子27與第1反相器61之輸入端子25成為導通狀態，寫入於記憶電路60之圖像信號在第1反相器61與第2反相器62之間被保持。
在第2期間(顯示期間)，朝全部之控制線44供給啟用信號作為控制信號。若於控制線44供給有啟用信號，則由於控制電晶體34成為導通狀態，因此在位於顯示區域E之所有之像素電路41中發光元件20成為可發光之狀態。於第2期間，朝全部之第1掃描線42供給使選擇電晶體32為關斷狀態之非選擇信號作為掃描信號。藉此在各像素電路41之記憶電路60中，保持在該子視場(SF)中被寫入之圖像信號。
如此般，在本實施形態中，由於可獨立地控制第1期間(非顯示期間)與第2期間(顯示期間)，因此可進行數位時分驅動之灰階顯示。又，其結果為，由於可使第2期間較第1期間短，因此可實現更高灰階之顯示。
進而，由於可使朝控制線44供給之控制信號在複數個像素電路41中共有，而電光裝置10之驅動變得容易。具體而言，在不具有第1期間之數位驅動之情形下，為了較將全部之第1掃描線42選擇完畢之一垂直期間縮短發光期間而要求非常複雜之驅動。相對於此，在本實施形態中，藉由將朝控制線44供給之控制信號在複數個像素電路41中共有，而即便存在較全部之第1掃描線42選擇完畢之一垂直期間而發光期間短之子視場(SF)，亦可僅憑藉單純地縮短第2期間，而容易地驅動電光裝置10。
如以上所述般，根據本實施形態之像素電路41之構成，可實現可將高解析度之高品質之圖像在低耗電下顯示，且高速、並確實地進行朝記憶電路60之圖像信號之寫入(或改寫)，而獲得更明亮之高品質之顯示之電光裝置10。
(實施例2) 「像素電路之構成」 接著，對實施例2之像素電路之構成進行說明。圖12係說明實施例2之像素電路之構成之圖。圖13係說明實施例2之像素電路之電位之圖。圖14係說明實施例2之電光裝置之配線之示意圖。再者，在以下之實施例2之說明中，說明與實施例1之相異點，針對與實施例1相同之構成要素，於圖式中賦予相同之符號而省略其說明。又，與實施例1同樣地，針對在像素電路41G、41B、41R中不同之事項賦予G、B、R進行說明，針對在像素電路41G、41B、41R中共通之事項省略G、B、R進行說明。
如圖12所示般，實施例2之像素電路71包含：P型之驅動電晶體31、P型之控制電晶體34、發光元件20、記憶電路60、以及P型之選擇電晶體32。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25之間，配置有P型之保持電晶體33。
實施例2之像素電路71相對於實施例1之像素電路41在不具備低電位線48，且驅動電晶體31與控制電晶體34及發光元件20與記憶電路60同樣地配置於高電位線47與低電位線46之間之點上不同。亦即，在實施例2之像素電路71中，使發光元件20發光之電壓與使記憶電路60動作之電壓為相同。
對於子像素58G、子像素58B、子像素58R，於子像素58G配置有作為第1像素電路之像素電路71G，於子像素58B配置有作為第2像素電路之像素電路71B，於子像素58R配置有像素電路71R。像素電路71G包含發出作為第1色之G之作為第1發光元件之發光元件20G，像素電路71B包含發出作為第2色之B之作為第2發光元件之發光元件20B，像素電路71R包含發出R之發光元件20R。
於非顯示區域D及顯示區域E，配置有朝像素電路71G供給第1電位之作為第1配線之高電位線47G、朝像素電路71B供給第2電位之作為第2配線之高電位線47B、朝像素電路71R供給與第1電位及第2電位不同之電位之高電位線47R。而且，配置有朝於像素電路71G、像素電路71B、及像素電路71R供給第3電位之作為第3配線之低電位線46。
於像素電路71G自高電位線47G供給有第1電位(例如V1G=VDDG=5.0 V)，於像素電路71B自高電位線47B供給有第2電位(例如V2B=VDDB=7.0 V)，於像素電路71R自高電位線47R供給有第5電位(例如V5R=VDDR=6.0 V)。又，於各像素電路71G、71B、71R，共通地自低電位線46供給有第3電位(例如V3=VSS=0 V)。
如圖13所示般，在像素電路71G中，對於發光元件20G與記憶電路60施加V1G-V3=5.0 V-0 V=5.0 V之電壓。在像素電路71B中，對於發光元件20B與記憶電路60施加V2B-V3=7.0 V-0 V=7.0 V之電壓。在像素電路71R中，對於發光元件20R與記憶電路60施加V5R-V3=6.0 V-0 V=6.0 V之電壓。如此般，在實施例2中之像素電路71亦然，與實施例1之像素電路41同樣地，施加於發光元件20G、發光元件20B、發光元件20R之電壓不同。
再者，在實施例2之像素電路71中，由於發光元件20G、20B、20R之陰極23作為共通電極電性連接於作為第3配線之低電位線46，因此自高電位線47G經由發光元件20G之電流、自高電位線47B經由發光元件20B之電流、及自高電位線47R經由發光元件20R之電流在低電位線46中流動。因此，如圖14所示般，低電位線46較佳為較高電位線47G、47B、47R粗。亦即，作為第1配線之高電位線47G之一部分(主線47Ga)與作為第2配線之高電位線47B之一部(主線47Ba)較佳為較作為第4配線之低電位線46(主線46a)細。而且，低電位線46之主線46a之寬度W3a較佳為較實施例1粗。在實施例2中，低電位線46之主線46a之寬度W3a為例如750 μm左右。
上述之實施形態(實施例)終極而言僅為顯示本發明之一個態樣者，在本發明之範圍內可任意地進行變化及應用。作為變化例，可考量例如以下者。
(變化例1) 在上述之實施例1之像素電路41中，為發光元件20G、20B、20R之陰極23作為共通電極而形成，自共通之低電位線48供給低電位(VSS2)，自3個高電位線47G、47B、47R供給互不相同之高電位(VDDG、VDDB、VDDR)之構成，但本發明並不限定於如此之形態。亦可為將陰極23就每個發光元件20G、20B、20R圖案化地形成之構成。如此之構成可在例如將細微之LED元件作為發光元件20而高密度地排列之微LED顯示器等實現。
圖15係說明變化例1之像素電路之構成之圖。在為變化例1之構成時，對於發光元件20G、20B、20R自3條低電位線供給互不相同之低電位(VSSG、VSSB、VSSR)，對於子像素58G、58B、58R自共通之高電位線供給第2高電位(VDD2)。而且，對於記憶電路60，自3條低電位線供給互不相同之低電位(VSSG、VSSB、VSSR)，供給低於上述之第2高電位(VDD2)之給第1高電位(VDD1)。再者，在將如此之構成應用於實施例2時，對於記憶電路60與發光元件20G、20B、20R，自3條低電位線供給互不相同之低電位(VSSG、VSSB、VSSR)，對於子像素58G、58B、58R自共通之高電位線供給第1高電位(VDD1)。
換言之，於作為第1像素電路之像素電路41G自作為第1配線之低電位線147G供給第1電位(V1G=VSSG)，於作為第2像素電路之像素電路41B自作為第2配線之低電位線147B供給第2電位(V2B=VSSB)，於作為第3像素電路之像素電路41R自作為第5配線之低電位線147R供給第5電位(V5R=VSSR)。而且，於像素電路41G與像素電路41B及像素電路41R自作為第3配線之高電位線146供給作為第3電位之第1高電位(V3=VDD1)以及自作為第4配線之高電位線148供給作為第4電位之第2高電位(V4=VDD2)。作為第3電位之第1高電位(VDD1)高於第1電位(VSSG)、第2電位(VSSB)、及第5電位(VSSR)。又，第4電位較第3電位為高電位。
在本變化例中，對於像素電路41G、像素電路41B、像素電路41R供給之低電位側之電位各不相同。具體而言，對於像素電路41G自低電位線147G供給之第1電位(V1G)為低電位VSSG(例如V1G=VSSG=2.0 V)，對於像素電路41B自低電位線147B供給之第2電位(V2B)為低電位VSSB(例如V2B=VSSB=0 V)，對於像素電路41R自低電位線147R供給之第5電位(V5R)為低電位VSSR(例如V5R=VSSR=1.0 V)。
由於對於像素電路41G供給之第1電位(V1G)與對於像素電路41B供給之第2電位(V2B)及對於像素電路41R供給之第5電位(V5R)係分別自獨立之低電位線147G、低電位線147B、低電位線147R供給，因此彼此獨立。在本變化例中，對於像素電路41G、41B、41R供給之第1電位(V1G)與第2電位(V2B)及第5電位(V5R)為互不相同之電位，例如可將該等之中之兩個設為同一電位，將剩餘之一個設為其他電位。
另一方面，對於像素電路41G、像素電路41B、像素電路41R供給之高電位側之電位為相同。具體而言，自高電位線146對於像素電路41G、41B、41R共通地供給之第3電位(V3)為第1高電位VDD1(例如V3=VDD1=5.0 V)，自高電位線148對於像素電路41G、41B、41R共通地供給之第4電位(V4)為第2高電位VDD2(例如V4=VDD2=7.0 V)。高電位線146與高電位線148係相互獨立地設置。因此，第3電位(V3)與第4電位(V4)獨立。第3電位(V3)高於第1電位(V1G)、第2電位(V2B)、且第5電位(V5R)，第4電位(V4)高於第3電位(V3)。
在本變化例中，由低電位VSSG(V1G)、低電位VSSB(V2B)、低電位VSSR(V5R)之各者與第1高電位VDD1(V3)構成低電壓系統電源，低電位VSSG(V1G)，由低電位VSSB(V2B)、低電位VSSR(V5R)之各者與第2高電位VDD2(V4)構成高電壓系統電源。在各像素電路41G、41B、41R中，各低電位VSSG、VSSB、VSSR係成為低電壓系統電源與高電壓系統電源之基準之電位。
變化例1之像素電路41包含：N型驅動電晶體31A、發光元件20、N型控制電晶體34A、記憶電路60、及N型選擇電晶體32A。由於像素電路41含有記憶電路60，因此電光裝置10可進行數位驅動。其結果為，與類比驅動之情形相比，能夠抑制發光元件20在子像素58間之發光亮度之不一致，而可降低在像素59間之顯示之不一致。
作為第1像素電路之像素電路41G包含與發光元件20G串聯地電性連接之作為第1電晶體之驅動電晶體31A。作為第2像素電路之像素電路41B包含與發光元件20B串聯地電性連接之作為第2電晶體之驅動電晶體31A。作為第3像素電路之像素電路41R包含與發光元件20R串聯地電性連接之作為第3電晶體之驅動電晶體31A。像素電路41G所含之驅動電晶體31A與像素電路41B所含之驅動電晶體31A及像素電路41R所含之驅動電晶體31A為同一導電型元件。驅動電晶體31A與控制電晶體34A及發光元件20在第1像素電路中串聯地配置於第1配線(低電位線147)與第4配線(高電位線148)之間，在第2像素電路中串聯地配置於第2配線(低電位線147)與第4配線(高電位線148)之間，在第3像素電路中串聯地配置於第5配線(低電位線147)與第4配線(高電位線148)之間。
作為第1像素電路之像素電路41G包含作為第1記憶電路之記憶電路60。作為第2像素電路之像素電路41B包含作為第2記憶電路之記憶電路60。作為第3像素電路之像素電路41R包含作為第3記憶電路之記憶電路60。像素電路41G所含之記憶電路60與像素電路41B所含之記憶電路60及像素電路41R所含之記憶電路60為同一構成。記憶電路60在第1像素電路中配置於第1配線(低電位線147G)與第3配線(高電位線146)之間，在第2像素電路中配置於第2配線(低電位線147B)與第3配線(高電位線146)之間，在第3像素電路中配置於第5配線(低電位線147R)與第3配線(高電位線146)之間。選擇電晶體32A配置於記憶電路60與信號線43之間。
在本變化例中，使記憶電路60動作之低電壓系統電源之電壓在像素電路41G、41B、41R中不同。具體而言，在像素電路41G中施加於記憶電路60之電壓為V3-V1G=5.0-2.0=3.0 V，在像素電路41B中施加於記憶電路60之電壓為V3-V2B=5.0-0=5.0 V，在像素電路41R中施加於記憶電路60之電壓為V3-V5R=5.0-1.0=4.0 V。
在像素電路41G中，邏輯反轉電壓為(V1G+V3)/2=(2.0V+5.0V)/2=3.5 V，相對於此，圖像信號之高電位為V3=5.0 V而充分高，圖像信號之低電位為V1G=2.0 V而充分低。在像素電路41B中，邏輯反転電壓為(V2B+V3)/2=(0V+5.0V)/2=2.5 V，相對於此，圖像信號之高電位為V3=5.0 V而充分高，圖像信號之低電位為V2B=0 V而充分低。在像素電路41R中，邏輯反転電壓為(V5R+V3)/2=(1.0V+5.0V)/2=3.0 V，相對於此，圖像信號之高電位為V3=5.0 V而充分高，圖像信號之低電位為V5R=1.0 V而充分低。如此般，數位信號之高電位高於第1電位與第3電位之中心電位，低電位低於第2電位與第3電位之中心電位。再者，在本變化例中，雖然在像素電路41G與像素電路41B及像素電路41R中，圖像信號之電位不同，但若滿足上述之條件，則可為對於該等像素電路41共通之圖像信號。亦即，對於所有像素電路41可供給高於第1電位與第3電位之中心電位之電位(例如第3電位，高電位=V3=5.0 V)作為共通之高電位信號，對於所有像素電路41可供給低於第2電位與第3電位之中心電位之電位(例如第2電位為Low=V2=0 V) 作為共通之低電位信號。其結果為，在各像素電路41G、41B、41R中，可藉由圖像信號在應使發光元件20G、20B、20R發光時確實地發光，在應使發光元件20G、20B、20R不發光時確實地不發光。
又，若為陰極23就每一發光元件20G、20B、20R圖案化地形成之構成，則可將驅動電晶體設為N型，且配置於發光元件20G、20B、20R之陰極23與低電位線之間。
(變化例2) 在上述之實施例1及實施例2之像素電路中，為像素電路41G、41B、41R各自沿著X方向排列，高電位線47G、47B、47R亦沿著X方向延伸之構成，但本發明並不限定於如此之形態。亦可為像素電路41G、41B、41R各自沿著Y方向排列，且高電位線47G、47B、47R亦沿著Y方向延伸之構成。又，在上述之實施例1及實施例2之像素電路中，為像素電路41G、41B、41R各自沿著X方向排列，發光元件20G、20B、20R之發光之區域亦沿著X方向延伸之構成，但亦可為相對於像素電路41G、41B、41R沿著X方向排列，而發光元件20G、20B、20R之發光之區域沿著Y方向延伸之構成。
(變化例3) 在上述之實施例1及實施例2之像素電路中，驅動電晶體31之閘極電性連接於第2反相器62之輸出端子27，但本發明並不限定於如此之形態。驅動電晶體31之閘極亦可電性連接於第2反相器62之輸入端子28，亦即，第1反相器61之輸出端子26與第2反相器62之輸入端子28電性連接。
(變化例4) 在上述之實施例1及實施例2之像素電路中，記憶電路60包含2個反相器61、反相器62，但本發明並不限定於如此之形態。記憶電路60亦可為包含2個以上之偶數個反相器之構成。
(變化例5) 在上述之實施形態(實施例及變化例)中，作為電光裝置係取包含有機EL元件之發光元件20以720列×3840(1280×3)行排列於包含單晶半導體基板(單晶矽基板)之元件基板11的有機EL裝置為例進行了說明，但本發明之電光裝置並不限定於如此之形態。例如，電光裝置既可為具有於包含玻璃基板之元件基板11作為各電晶體而形成有薄膜電晶體(Thin Film Transistor，TFT)之構成，亦可為具有於包含聚醯亞胺等之撓性基板形成有薄膜電晶體之構成。又，電光裝置亦可為於發光元件使用奈米尺寸之半導體結晶物質之量子點(Quantum Dots)顯示器。進而，作為彩色濾光器可使用將入射而來之光轉換為其他波長之光之量子點。
(變化例6) 在上述之實施形態中，作為電子機器，係取組入電光裝置10之透視型頭戴式顯示器100為例進行了說明，但本發明之電光裝置10亦可應用於以封閉型頭戴式顯示器為首之其他電子機器。作為其他電子機器，例如，可舉出投影機、背投型電視機、直視型電視機、行動電話、可攜式音訊機器、個人電腦、視訊攝影機之監視器、汽車導航裝置、抬頭顯示器、呼叫器、電子筆記本、電子計算器、手錶等之可佩戴機器、手持型顯示器、文字處理器、工作站、電視電話、POS終端、數位靜態相機、看牌顯示器等。
以下，記載自本實施形態導出之內容。
本申請案之電光裝置之特徵在於具備：第1像素電路、第2像素電路、朝前述第1像素電路供給第1電位之第1配線、朝前述第2像素電路供給第2電位之第2配線、及朝前述第1像素電路與前述第2像素電路供給第3電位之第3配線，且前述第1像素電路包含顯示第1色之第1發光元件，前述第2像素電路包含顯示與前述第1色不同之第2色之第2發光元件，前述第1電位與前述第2電位為相互獨立。
根據該構成，可無關於朝包含顯示第1色之第1發光元件之第1像素電路供給之第1電位，而設定朝包含顯示第2色之第2發光元件之第2像素電路供給之第2電位。藉此，例如，在第1發光元件與第2發光元件之發光材料間對於電壓之發光亮度之特性不同之情形下，或在起因於因各發光材料而劣化速度不同而色平衡發生變化之情形下，藉由設定朝第1發光元件供給之第1電位與第2發光元件供給之第2電位，而可調整發光亮度及色平衡。
在上述電光裝置中，較佳為前述第1電位與前述第2電位不同。
根據該構成，在第1發光元件與第2發光元件之發光材料間對於電壓之發光亮度之特性不同之情形，或在起因於因各發光材料而劣化速度不同而色平衡發生變化之情形下，藉由使朝第1發光元件供給之第1電位與朝第2發光元件供給之第2電位不同，而可調整發光亮度及色平衡。
在上述電光裝置中，較佳為前述第1發光元件之一端與前述第1配線電性連接，前述第2發光元件之一端與前述第2配線電性連接。
根據該構成，由於自第1配線朝第1發光元件供給第1電位，自第2配線朝第2發光元件供給第2電位，因此可使第1電位與第2電位相互獨立而成為不同之電位。
在上述之電光裝置中，前述第1像素電路包含第1記憶電路，前述第2像素電路包含第2記憶電路，前述第1記憶電路配置於前述第1配線與前述第3配線之間，前述第2記憶電路配置於前述第2配線與前述第3配線之間。
根據該構成，第1像素電路包含第1記憶電路，第2像素電路包含第2記憶電路，根據各記憶電路之信號電位而使第1發光元件及第2發光元件發光。因此，在第1發光元件與第2發光元件之發光材料間對於電壓之發光亮度之特性不同時，或起因於因各發光材料而劣化速度不同從而色平衡發生了變化時，可將朝第1發光元件供給之第1電位與朝第2發光元件供給之第2電位分別設定為最佳。藉此能夠調整發光亮度及色平衡。
在上述之電光裝置中，較佳為前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之低電位低於前述第1電位與前述第3電位之中心電位，前述數位信號之高電位高於前述第2電位與前述第3電位之中心電位。
根據該構成，即便對第1記憶電路與第2記憶電路供給之電源電壓不同，但於任一電路皆可正確地寫入數位信號，且予以保持。亦即，可使第1記憶電路與第2記憶電路作為記憶電路正確地動作。
在上述之電光裝置中，較佳為前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位低於前述第1電位及前述第2電位。
根據該構成，在第1電晶體為導通狀態時第1發光元件發光，在第2電晶體為導通狀態時第2發光元件發光。又，由於對第1像素電路與第2像素電路共通地供給之第3電位低於前述第1電位及前述第2電位，因此藉由相對於成為低電位(VSS)之第3電位使成為高電位(VDD)之第1電位與第2電位不同，而可使施加於第1發光元件之電壓與施加於第2發光元件之電壓不同。
在上述之電光裝置中，較佳為前述第1電位低於前述第2電位。
根據該構成，由於第1電位低於第2電位，因此可使對於包含顯示第2色之第2發光元件之第2像素電路供給之電源電壓(第2電位與第3電位之電位差)大於對於包含顯示第1色之第1發光元件之第1像素電路供給之電源電壓(第1電位與第3電位之電位差)。藉此，即便在與第1發光元件相比第2發光元件在同一電壓下發光亮度為更低之情形下，仍可使第1發光元件之發光亮度與第2發光元件之發光亮度一致。
在上述之電光裝置中，較佳為前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之高電位高於前述第1電位與前述第3電位之中心電位，前述數位信號之低電位低於前述第2電位與前述第3電位之中心電位。
根據該構成，即便對於第1記憶電路與第2記憶電路供給之電源電壓不同，但於任一電路皆可正確地寫入數位信號，且予以保持。亦即，可使第1記憶電路與第2記憶電路作為記憶電路正確地動作。
在上述之電光裝置中，較佳為前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位高於前述第1電位及前述第2電位。
根據該構成，在第1電晶體為導通狀態時第1發光元件發光，在第2電晶體為導通狀態時第2發光元件發光。又，由於對第1像素電路與第2像素電路共通地供給之第3電位高於前述第1電位及前述第2電位，因此藉由相對於成為高電位(VDD)之第3電位使成為低電位(VSS)之第1電位與第2電位不同，而可使施加於第1發光元件之電壓與施加於第2發光元件之電壓不同。
在上述之電光裝置中，較佳為前述第1電位高於前述第2電位。
根據該構成，由於第1電位高於第2電位，因此對於包含顯示第2色之第2發光元件之第2像素電路供給之電源電壓(第2電位與第3電位之電位差)大於對於包含顯示第1色之第1發光元件之第1像素電路供給之電源電壓(第1電位與第3電位之電位差)。藉此，即便在與第1發光元件相比第2發光元件在同一電壓下發光亮度為更低之情形下，仍可使第1發光元件之發光亮度與第2發光元件之發光亮度一致。
在上述之電光裝置中，較佳為前述第1像素電路與前述第2像素電路沿著第1方向排列，且前述第1配線與前述第2配線沿著前述第1方向延伸。
根據該構成，由於沿著第1像素電路與第2像素電路排列之第1方向配置第1配線與第2配線，因此相對於第1像素電路與第2像素電路可容易地配置第1配線與第2配線。
在上述電光裝置中，較佳為前述第1配線與前述第2配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域中，前述第1配線之粗細與前述第2配線之粗細不同。
根據該構成，由於在第1配線與第3配線之間施加於第1像素電路之電壓與在第2配線與第3配線之間施加於第2像素電路之電壓不同，因此在第1像素電路中流動之電流之大小與在第2像素電路中流動之電流之大小不同。因此，可使第1配線與第2配線之中流動有較大電流者之配線較另一者之配線粗。
在上述電光裝置中，較佳為前述第1配線與前述第2配線及前述第3配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第3配線細。
根據該構成，在電性連接於第1像素電路之第1配線中流動之電流與在電性連接於第2像素電路之第2配線中流動之電流，小於在電性連接於第1像素電路與第2像素電路之兩者之第3配線中流動之電流。因此，可使第1配線之至少一部分與第2配線之至少一部分較第3配線細。換言之，藉由使第3配線較第1配線之至少一部分及第2配線之至少一部分粗，而可在第3配線中流動較第1配線及第2配線大之電流。
在上述電光裝置中，較佳為具備朝前述第1像素電路與前述第2像素電路供給第4電位之第4配線，且前述第3電位與前述第4電位相互獨立。
根據該構成，可將朝第1像素電路與第2像素電路供給之第4電位作為共通電位，設定施加於第1像素電路之電壓與施加於第2像素電路之電壓。因此，可對於第1像素電路與第2像素電路，與以第3電位為共通電位之電源系統獨立地自以第4電位為共通電位之電源系統供給電源電壓。
在上述電光裝置中，較佳為前述第3電位與前述第4電位不同。
根據該構成，可對於第1像素電路與第2像素電路供給以第3電位為共通電位之電源系統與以第4電位為共通電位之電源系統之互不相同之電源電壓。
在上述電光裝置中，較佳為前述第1發光元件之另一端電性連接於前述第4配線，前述第2發光元件之另一端電性連接於前述第4配線。
根據該構成，可將第1發光元件配置於第1配線與第4配線之間，將第2發光元件配置於第2配線與第4配線之間。相對於此，由於第1記憶電路配置於第1配線與第3配線之間，第2記憶電路配置於第2配線與第3配線之間，因此可使第1發光元件與第2發光元件利用以第4電位為共通電位之電源系統發光，且使第1記憶電路與第2記憶電路利用以第3電位為共通電位之電源系統動作。藉此，可使構成第1記憶電路與第2記憶電路之電晶體細微化地高速動作，且使第1發光元件與第2發光元件以較高之亮度發光。
在上述電光裝置中，較佳為前述第1配線與前述第2配線及前述第4配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第4配線細。
根據該構成，在電性連接於第1像素電路之第1配線中流動之電流與在電性連接於第2像素電路之第2配線中流動之電流，小於在電性連接於第1像素電路與第2像素電路之兩者之第4配線中流動之電流。因此，可使第1配線之至少一部分與第2配線之至少一部分較第4配線細。換言之，藉由使第4配線較第1配線之至少一部分及第2配線之至少一部分粗，而可在第4配線中流動較第1配線及第2配線大之電流。
本申請案之電子機器之特徵在於具備上述記載之電光裝置。
根據該構成，可實現例如顯示於頭戴式顯示器等之電子機器之圖像之高品質化。
10‧‧‧電光裝置 11‧‧‧元件基板 12‧‧‧保護基板 13‧‧‧外部連接用端子 20‧‧‧發光元件 20B‧‧‧第2發光元件 20G‧‧‧第1發光元件 20R‧‧‧第3發光元件 21(B、G、R)‧‧‧陽極(像素電極) 22(B、G、R)‧‧‧發光部(發光功能層) 23‧‧‧陰極(對向電極) 25‧‧‧輸入端子 26‧‧‧輸出端子 27‧‧‧輸出端子 28‧‧‧輸入端子 31‧‧‧驅動電晶體(第1電晶體、第2電晶體) 32‧‧‧選擇電晶體 33‧‧‧保持電晶體 34‧‧‧控制電晶體 35‧‧‧電晶體 36‧‧‧電晶體 37‧‧‧電晶體 38‧‧‧電晶體 41‧‧‧像素電路 41B‧‧‧第2像素電路 41G‧‧‧第1像素電路 41R‧‧‧第3像素電路 42‧‧‧第1掃描線 43‧‧‧信號線 44‧‧‧控制線 45‧‧‧第2掃描線 46‧‧‧低電位線(第3配線) 46a‧‧‧主線 46b‧‧‧支線 47‧‧‧高電位線 47B‧‧‧高電位線(第2配線) 47Ba‧‧‧主線 47Bb‧‧‧支線 47G‧‧‧高電位線(第1配線) 47Ga‧‧‧主線 47Gb‧‧‧支線 47R‧‧‧高電位線(第5配線) 47Ra‧‧‧主線 47Rb‧‧‧支線 48‧‧‧低電位線(第4配線) 48a‧‧‧主線 48b‧‧‧支線 50‧‧‧驅動部 51‧‧‧驅動電路 52‧‧‧掃描線驅動電路 53‧‧‧信號線驅動電路 54‧‧‧控制線驅動電路 55‧‧‧控制裝置 56‧‧‧顯示用信號供給電路 57‧‧‧VRAM電路 58(B、 G、R)‧‧‧子像素 59‧‧‧像素 60‧‧‧記憶電路(第1記憶電路、第2記憶電路) 61‧‧‧第1反相器 62‧‧‧第2反相器 71‧‧‧像素電路 71B‧‧‧第2像素電路 71G‧‧‧第1像素電路 71R‧‧‧第3像素電路 100‧‧‧頭戴式顯示器(電子機器) 101‧‧‧透視構件 102‧‧‧框架 103a‧‧‧第1光學部分 103b‧‧‧第2光學部分 105a‧‧‧第1內置裝置部 105b‧‧‧第2內置裝置部 110‧‧‧色稜鏡 110e‧‧‧上表面 110s‧‧‧(色稜鏡之)本體部分 111‧‧‧第1色稜鏡部分 112‧‧‧第2色稜鏡部分 130‧‧‧投射透鏡 131‧‧‧透鏡 132‧‧‧透鏡 133‧‧‧透鏡 146‧‧‧高電位線(第3配線) 147‧‧‧低電位線 147B‧‧‧低電位線(第2配線) 147G‧‧‧低電位線(第1配線) 147R‧‧‧低電位線(第5配線) 148‧‧‧高電位線(第4配線) 150‧‧‧光透過構件 151‧‧‧第1顯示機器 152‧‧‧第2顯示機器 161‧‧‧框架 161e‧‧‧下表面 162‧‧‧鏡筒 170‧‧‧投射透視裝置 a‧‧‧長度 b‧‧‧長度 D‧‧‧非顯示區域 Data‧‧‧圖像信號 Data1～Data b M‧‧‧第1行～第M行之圖像信號 E‧‧‧顯示區域 Enb‧‧‧控制信號 Enb1～Enb M‧‧‧第1列～第M列之控制信號 EY‧‧‧眼部 F‧‧‧視場 GL‧‧‧映像光 P1-1～P1-8‧‧‧非顯示期間(信號寫入期間) P2-1～P2-8‧‧‧顯示期間 Scan‧‧‧掃描信號 Scan1～ScanM‧‧‧第1列～第M列之掃描信號 SF1～SF8‧‧‧子視場 S11‧‧‧第1面 S12‧‧‧第2面 S13‧‧‧第3面 S14‧‧‧第4面 S15‧‧‧第5面 V1G‧‧‧第1電位/高電位 V2B‧‧‧第2電位/高電位 V3‧‧‧第3電位/第1低電位 V4‧‧‧第4電位/高電位 V5R‧‧‧第5電位/高電位 VDD(B、 G、R)‧‧‧高電位 VSS‧‧‧低電位 VSS1‧‧‧第1低電位/低電位 VSS2‧‧‧第2低電位 W1a～W5a‧‧‧寬度 W1b～W5b‧‧‧寬度 X‧‧‧方向(列方向) XScan1～XScanM‧‧‧第1列～第M列之第2掃描信號 Y‧‧‧方向(行方向)
圖1係說明本實施形態之電子機器之概要之圖。 圖2係說明本實施形態之電子機器之內部構造之圖。 圖3係說明本實施形態之電子機器之光學系統之圖。 圖4係顯示本實施形態之電光裝置之構成之概略平面圖。 圖5係本實施形態之電光裝置之電路方塊圖。 圖6係說明本實施形態之電光裝置之配線之示意圖。 圖7係說明本實施形態之像素之構成之圖。 圖8係說明本實施形態之電光裝置之數位驅動之圖。 圖9係說明實施例1之像素電路之構成之圖。 圖10係說明實施例1之像素電路之電位之圖。 圖11係說明本實施形態之像素電路之驅動方法之一例之圖。 圖12係說明實施例2之像素電路之構成之圖。 圖13係說明實施例2之像素電路之電位之圖。 圖14係說明實施例2之電光裝置之配線之示意圖。 圖15係說明變化例1之像素電路之構成之圖。
F‧‧‧視場
P1-1~P1-8‧‧‧非顯示期間(信號寫入期間)
P2-1~P2-8‧‧‧顯示期間
SF1~SF8‧‧‧子視場

Claims (21)

  1. 一種電光裝置，其具備：第1像素電路，其包含第1記憶電路；第2像素電路，其包含第2記憶電路；第1配線，其朝前述第1像素電路供給第1電位；第2配線，其朝前述第2像素電路供給第2電位；第3配線，其朝前述第1像素電路與前述第2像素電路供給第3電位；且前述第1記憶電路包含複數個第1反相器，其電性連接於前述第1配線與前述第3配線之間；前述第2記憶電路包含複數個第2反相器，其電性連接於前述第2配線與前述第3配線之間；前述第1像素電路對應於第1色且包含第1發光元件，前述第2像素電路對應於與前述第1色不同之第2色且包含第2發光元件，前述第1電位與前述第2電位為相互獨立。
  2. 如請求項1之電光裝置，其中前述第1電位與前述第2電位不同。
  3. 如請求項1或2之電光裝置，其中前述第1發光元件之一端電性連接於前述第1配線，前述第2發光元件之一端電性連接於前述第2配線。
  4. 如請求項1之電光裝置，其中前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之低電位低於前述第1電位與前述第3電位之中心電位，前述數位信號之高電位高於前述第2電位與前述第3電位之中心電位。
  5. 如請求項1之電光裝置，其中前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位低於前述第1電位及前述第2電位。
  6. 如請求項1之電光裝置，其中前述第1電位低於前述第2電位。
  7. 如請求項1之電光裝置，其中前述第1記憶電路與前述第2記憶電路記憶數位信號，前述數位信號之高電位高於前述第1電位與前述第3電位之中心電位，前述數位信號之低電位低於前述第2電位與前述第3電位之中心電位。
  8. 如請求項1之電光裝置，其中前述第1像素電路包含與前述第1發光元件串聯地電性連接之第1電晶體，前述第2像素電路包含與前述第2發光元件串聯地電性連接之第2電晶體，前述第3電位高於前述第1電位及前述第2電位。
  9. 如請求項1之電光裝置，其中前述第1電位高於前述第2電位。
  10. 如請求項1之電光裝置，其中前述第1像素電路與前述第2像素電路沿著第1方向排列，前述第1配線與前述第2配線沿著前述第1方向延伸。
  11. 如請求項1之電光裝置，其中前述第1配線與前述第2配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域與前述顯示區域之外側，在前述顯示區域，前述第1配線之粗細與前述第2配線之粗細不同。
  12. 如請求項1之電光裝置，其中前述第1配線與前述第2配線及前述第3配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域，且前述第1配線、前述第2配線及前述第3配線配置於前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第3配線細。
  13. 如請求項1之電光裝置，其具備朝前述第1像素電路與前述第2像素電路供給第4電位之第4配線，前述第3電位與前述第4電位為相互獨立。
  14. 如請求項13之電光裝置，其中前述第3電位與前述第4電位不同。
  15. 如請求項13或14之電光裝置，其中前述第1發光元件之另一端電性連接於前述第4配線，前述第2發光元件之另一端電性連接於前述第4配線。
  16. 如請求項13之電光裝置，其中前述第1配線與前述第2配線及前述第4配線配置於供前述第1像素電路與前述第2像素電路排列之顯示區域，且前述第1配線、前述第2配線及前述第3配線配置於前述顯示區域之外側，在前述顯示區域之外側，前述第1配線之至少一部分與前述第2配線之至少一部分較前述第4配線細。
  17. 一種電子機器，其特徵在於具備如請求項1之電光裝置。
  18. 一種電光裝置，其具備：第1像素電路；第2像素電路；第1配線，其朝前述第1像素電路供給第1電位；第2配線，其朝前述第2像素電路供給第2電位；第3配線，其朝前述第1像素電路與前述第2像素電路供給第3電位；及第4配線，其朝前述第1像素電路與前述第2像素電路供給第4電位；且前述第1像素電路對應於第1色且包含第1發光元件，前述第2像素電路對應於與前述第1色不同之第2色，且包含第2發光元件， 前述第1電位與前述第2電位為相互獨立。
  19. 如請求項18之電光裝置，其中前述第1電位及前述第2電位與前述第3電位及前述第4電位不同。
  20. 如請求項18之電光裝置，其中前述第1電位與前述第4電位之間的電壓差A較前述第1電位與前述第3電位之間的電壓差B大。
  21. 如請求項20之電光裝置，其中前述第1電位與前述第3電位之間的電壓差B較前述第1電位與前述第2電位之間的電壓差C大。
TW108105104A 2018-02-20 2019-02-15 電光裝置及電子機器 TWI712822B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018027635 2018-02-20
JP2018-027635 2018-02-20
JP2019004135A JP6872571B2 (ja) 2018-02-20 2019-01-15 電気光学装置及び電子機器
JP2019-004135 2019-01-15

Publications (2)

Publication Number Publication Date
TW201935084A TW201935084A (zh) 2019-09-01
TWI712822B true TWI712822B (zh) 2020-12-11

Family

ID=67772521

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108105104A TWI712822B (zh) 2018-02-20 2019-02-15 電光裝置及電子機器

Country Status (4)

Country Link
US (1) US11983795B2 (zh)
JP (1) JP6872571B2 (zh)
CN (1) CN110176212B (zh)
TW (1) TWI712822B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022149555A (ja) * 2021-03-25 2022-10-07 セイコーエプソン株式会社 光学モジュールおよび画像表示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146888A1 (en) * 2002-01-18 2003-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2005536778A (ja) * 2002-08-27 2005-12-02 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 別個の電源線を備えたフルカラー電子ディスプレイ
US20110298694A1 (en) * 2010-06-03 2011-12-08 Chien-Ming Nieh Electroluminescent display panel and pixel structure thereof
US20140184628A1 (en) * 2012-12-27 2014-07-03 Samsung Electronics Co., Ltd Multi-display device and method of controlling thereof
TW201618067A (zh) * 2007-02-14 2016-05-16 新力股份有限公司 像素電路以及顯示器裝置
TW201621866A (zh) * 2014-10-20 2016-06-16 三星顯示器有限公司 有機發光顯示設備
CN106898315A (zh) * 2015-10-28 2017-06-27 株式会社日本显示器 显示装置
TW201727611A (zh) * 2009-10-21 2017-08-01 半導體能源研究所股份有限公司 顯示裝置及具有顯示裝置之電子裝置
CN107689196A (zh) * 2017-09-05 2018-02-13 信利（惠州）智能显示有限公司 一种amoled显示屏及其布线方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277567B2 (ja) * 1992-10-14 2002-04-22 株式会社デンソー Ｅｌ表示器及びその駆動回路
JP3217288B2 (ja) * 1997-01-27 2001-10-09 シャープ株式会社 液晶表示装置およびそのための電圧作成回路
JP3629939B2 (ja) 1998-03-18 2005-03-16 セイコーエプソン株式会社 トランジスタ回路、表示パネル及び電子機器
TW484117B (en) 1999-11-08 2002-04-21 Semiconductor Energy Lab Electronic device
CN100531489C (zh) * 1999-11-08 2009-08-19 株式会社半导体能源研究所 电子装置
US6825820B2 (en) 2000-08-10 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP4906022B2 (ja) * 2000-08-10 2012-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型ｅｌ表示装置及び電子機器
JP2002140036A (ja) * 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法
JP2002156954A (ja) * 2000-09-05 2002-05-31 Toshiba Corp 液晶表示装置
TW521248B (en) 2000-09-05 2003-02-21 Toshiba Corp Display apparatus and its driving method
JP3618687B2 (ja) * 2001-01-10 2005-02-09 シャープ株式会社 表示装置
JP3989718B2 (ja) 2001-01-18 2007-10-10 シャープ株式会社 メモリ一体型表示素子
JP3788916B2 (ja) * 2001-03-30 2006-06-21 株式会社日立製作所 発光型表示装置
KR100746279B1 (ko) * 2001-05-14 2007-08-03 삼성전자주식회사 유기 전계발광 디바이스 및 이의 제조방법
US7314749B2 (en) * 2001-09-13 2008-01-01 Axela Biosensors Inc. Method and apparatus for assay based on light diffraction
JP2003280587A (ja) * 2002-01-18 2003-10-02 Semiconductor Energy Lab Co Ltd 表示装置およびそれを使用した表示モジュール、電子機器
JP2004062163A (ja) * 2002-06-07 2004-02-26 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法、電気光学装置の走査線選択方法及び電子機器
TWI354975B (en) * 2002-09-05 2011-12-21 Semiconductor Energy Lab Light emitting device and driving method thereof
JP2004111194A (ja) * 2002-09-18 2004-04-08 Sanyo Electric Co Ltd 表示装置
JP4244617B2 (ja) 2002-11-12 2009-03-25 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法
JP4560275B2 (ja) * 2003-04-04 2010-10-13 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置とその駆動方法
JP2005032704A (ja) 2003-06-18 2005-02-03 Sharp Corp 表示素子および表示装置
JP3818279B2 (ja) 2003-08-29 2006-09-06 セイコーエプソン株式会社 表示パネルの駆動方法
KR100752365B1 (ko) * 2003-11-14 2007-08-28 삼성에스디아이 주식회사 표시장치의 픽셀구동회로 및 그 방법
JP5177957B2 (ja) * 2005-03-31 2013-04-10 株式会社半導体エネルギー研究所 表示装置、およびそれを用いた電子機器
US8866707B2 (en) 2005-03-31 2014-10-21 Semiconductor Energy Laboratory Co., Ltd. Display device, and apparatus using the display device having a polygonal pixel electrode
EP1806724A3 (en) 2006-01-07 2009-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
JP4994022B2 (ja) 2006-01-07 2012-08-08 株式会社半導体エネルギー研究所 半導体装置
JP4207988B2 (ja) * 2006-07-03 2009-01-14 セイコーエプソン株式会社 発光装置、画素回路の駆動方法および駆動回路
JP5086766B2 (ja) * 2007-10-18 2012-11-28 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 表示装置
JP5125396B2 (ja) * 2007-10-18 2013-01-23 住友電装株式会社 リテーナ一体型コネクタ
JP5083889B2 (ja) * 2007-12-19 2012-11-28 独立行政法人産業技術総合研究所 Ｓｒａｍセル回路およびその駆動方法
JP2010033986A (ja) * 2008-07-31 2010-02-12 Canon Inc 有機ｅｌ表示装置
JP2010217661A (ja) * 2009-03-18 2010-09-30 Seiko Epson Corp 画素回路、発光装置、電子機器及び画素回路の駆動方法
KR101257734B1 (ko) * 2010-09-08 2013-04-24 엘지디스플레이 주식회사 유기전계발광 표시장치
KR101812215B1 (ko) * 2010-12-06 2017-12-28 삼성디스플레이 주식회사 표시 장치
WO2013172220A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Pixel circuit, display device, and electronic device
KR102061554B1 (ko) 2013-05-28 2020-01-03 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN104751777B (zh) * 2013-12-31 2017-10-17 昆山工研院新型平板显示技术中心有限公司 像素电路、像素及包括该像素的amoled显示装置及其驱动方法
US10607542B2 (en) 2013-12-31 2020-03-31 Kunshan New Flat Panel Display Technology Center Co., Ltd. Pixel circuit, pixel, and AMOLED display device comprising pixel and driving method thereof
CN104299570B (zh) * 2014-11-03 2017-06-16 厦门天马微电子有限公司 一种像素电路及其驱动方法、阵列基板和显示面板
JP6755689B2 (ja) * 2016-03-30 2020-09-16 株式会社Ｊｏｌｅｄ 表示装置
KR102328639B1 (ko) 2017-05-02 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 그의 구동 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146888A1 (en) * 2002-01-18 2003-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2005536778A (ja) * 2002-08-27 2005-12-02 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 別個の電源線を備えたフルカラー電子ディスプレイ
TW201618067A (zh) * 2007-02-14 2016-05-16 新力股份有限公司 像素電路以及顯示器裝置
TW201727611A (zh) * 2009-10-21 2017-08-01 半導體能源研究所股份有限公司 顯示裝置及具有顯示裝置之電子裝置
US20110298694A1 (en) * 2010-06-03 2011-12-08 Chien-Ming Nieh Electroluminescent display panel and pixel structure thereof
US20140184628A1 (en) * 2012-12-27 2014-07-03 Samsung Electronics Co., Ltd Multi-display device and method of controlling thereof
TW201621866A (zh) * 2014-10-20 2016-06-16 三星顯示器有限公司 有機發光顯示設備
CN106898315A (zh) * 2015-10-28 2017-06-27 株式会社日本显示器 显示装置
CN107689196A (zh) * 2017-09-05 2018-02-13 信利（惠州）智能显示有限公司 一种amoled显示屏及其布线方法

Also Published As

Publication number Publication date
TW201935084A (zh) 2019-09-01
US11983795B2 (en) 2024-05-14
JP2019144539A (ja) 2019-08-29
JP6872571B2 (ja) 2021-05-19
US20220284540A1 (en) 2022-09-08
CN110176212A (zh) 2019-08-27
CN110176212B (zh) 2022-03-22

Similar Documents

Publication Publication Date Title
TWI713982B (zh) 光電裝置及電子機器
JP6558420B2 (ja) 電気光学装置及び電子機器
JP6658778B2 (ja) 電気光学装置及び電子機器
JP6512259B1 (ja) 電気光学装置及び電子機器
JP6631614B2 (ja) 電気光学装置及び電子機器
US11367162B2 (en) Electro-optical device and electronic apparatus
TWI673697B (zh) 光電裝置及電子機器
TWI712822B (zh) 電光裝置及電子機器
JP6604374B2 (ja) 電気光学装置及び電子機器
JP2020060756A (ja) 電気光学装置、及び電子機器
JP6614228B2 (ja) 電気光学装置及び電子機器
JP6555332B2 (ja) 電気光学装置及び電子機器