JP5083889B2 - Sramセル回路およびその駆動方法 - Google Patents
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Description
さらに、出力ノードQ1は、アクセストランジスタであるNMOST16のソース(またはドレイン)に接続され、NMOST16のドレイン(またはソース)はノードD1においてビット線BLに接続される。
NMOST16および18のゲートは、それぞれノードP1およびP2においてワード線WLに接続されて一つのSRAMセルが構成されている。なお、出力ノードQ1とQ2の論理信号レベルは定常状態においては相補的(一方がハイレベルHであれば他方はローレベルLとなっている)となっている。
SRAMセルを大量に用いたメモリ装置は、高速動作が可能であって、かつメモリ容量を大きくすることが求められている。そのため、SRAMセルの面積を小さくすること、すなわち各トランジスタの寸法は実現可能な最小寸法とすることが望ましい。
セル面積を小さくする一つの手段として、図7の二つのビットラインを一つとし、トランジスタ数を一つ少なくする図8の40のシングルビットラインSRAMセル回路が提案されている。
PMOST54のソースは、ノードVD4において、電源供給線VDDLに接続する。さらに、NMOST56のソースは、ノードVS4において、電源帰還線VSSLに接続してインバータ44を構成している。
さらに、出力ノードQ4は、アクセストランジスタであるNMOST46のソース(またはドレイン)に接続される。NMOST46のドレイン(またはソース)は、ノードD3において、ビット線BLに接続される。NMOST46のゲートは、ノードP3において、ワード線WLに接続されて、一つのシングルビットラインSRAMセル回路が構成されている。
この値がインバータ42の論理しきい値レベルVTRI42(約VDD/2に設定される場合が多い)より十分低くなるようにトランジスタ46と54の寸法を設定しなければならない。
ここで、VDDは電源供給線VDDLの電位であり、電源帰還線VSSLの電位は簡単のため接地電位(0V)とした。
ただし、ビット線BLの論理ハイレベルはVDDに等しいとした。
記憶ノードQ4がハイレベルであれば、高インピーダンスのビット線電位はほとんど変化しないが、ローレベルであるとアクセストランジスタ46が導通状態となり、高インピーダンスのビット線電位は、NMOST46および導通状態のNMOST56によって放電され、電位が低下する。
この差を検出して記憶内容がハイレベルか、ローレベルかを検出する。当然ながら、NMOST46のしきい値電圧VTNはVTRI42より小さくなくてはならない。
また、VDDとVTRI42なる二種類のハイレベル電位を発生するワード線制御回路も必要となり、メモリ装置全体としては面積の増加、消費電力の増加が懸念される。
図9においては、P形のMOST(PMOST)80およびN形のMOST(NMOST)82の各ドレインを出力ノードQ5に接続し、各ゲート電極を入力ノードI5に接続する。
またP形のMOST(PMOST)84およびN形のMOST(NMOST)86の各ドレインを出力ノードQ6に接続し、各ゲート電極を入力ノードI6に接続し、PMOST84のソースはノードVD6において電源供給線VDDLに接続する。
さらに、NMOST86のソースはノードVS6において電源帰還線VSSLに接続してインバータ64が構成されている。
また、出力ノードQ5は、NMOST68のゲートに接続され、NMOST68のソースは、ノードVS7において、電源帰還線VSSLに接続される。
また、NMOST68のドレインは、NMOST70のソース(またはドレイン)に接続され、NMOST70のドレイン(またはソース)は、ノードD5において、読み出し専用ビット線R−BLに接続され、NMOST70のゲートは、ノードP5において、読み出し制御専用ワード線RWLに接続されている。
まず、読み出し動作も書き込み動作もしていない保持状態の時、書き込み制御専用ワード線WWLおよび読み出し制御専用ワード線RWL線の電位はローレベルで、NMOST66および70は非導通状態で、記憶ノードは書き込み専用ビット線W−BLおよび読み出し専用ビット線R−BLから切り離されており、インバータ62および64で構成された正帰還回路により出力ノード(状態を記憶する「記憶ノード」でもある)Q5およびQ6の論理レベルが保たれている。
もし、出力ノード(記憶ノード)Q5がローレベルであればNMOST68は非導通状態で、したがって読み出し専用ビット線R−BLの電位の変化はほとんどない。
逆に出力ノード(記憶ノード)Q5がハイレベルであればNMOST68は導通状態で、NMOST68および70を通して読み出し専用ビット線R−BLが接地されるのでその電位は低下していく。これらの読み出し専用ビット線R−BLの電位の差を検知して記憶内容を読み出すことが出来る。
これにより、書き込み専用ビット線W−BLの電位がインバータ62の入力ノードI5に転送される。入力ノードI5の電位がインバータ62の論理しきい値VTRI62以下となれば出力ノードQ5はハイレベルとなり、したがって入力ノードI6もハイレベルとなるので出力ノードQ6がローレベルとなる。
ただし、入力ノードI5は出力ノードQ6に接続されていて、書き込み動作直前においても出力ノードQ6はローレベルか、ハイレベルとなっている、すなわち、出力ノードQ6はNMOST86を通して電源帰還線VSSLに接続されているか、あるいはPMOST84により、電源供給線VDDLに接続されている状態になっている。
そのため、PMOST80の電流駆動能力をNMOST82より小さくして、意図的にVTRI62の値を小さくする、例えば(VDD−VT66)/2程度とするなど寸法の制約条件が増える場合がある。
また、P形のMOST(PMOST)114およびN形のMOST(NMOST)116の各ドレインを出力ノードQ9に接続し、各ゲート電極を入力ノードI9に接続し、PMOST114のソースはノードVD9において電源供給線VDDLに接続する。
さらに、インバータ92の出力ノードQ8はインバータ94の入力ノードI9に接続し、出力ノードQ9はPMOST100のドレイン(またはソース)に接続し、PMOST100のソース(またはドレイン)はインバータ92の入力ノードI8に接続して正帰還回路が構成されている。
まず、読み出し動作も書き込み動作もしていない保持状態の時、書き込み専用ワード線WWLおよび読み出し専用ワード線RWLの電位はローレベルで、NMOST106および102は非導通状態で、記憶ノードは書き込み専用ビット線W−BLおよび読み出し専用ビット線R−BLから切り離されており、さらにPMOST100は導通状態でインバータ92および94による正帰還回路が構成されて記憶ノードQ8およびQ9の論理レベルが保たれている。
書き込み専用ワード線WWLの電位はローレベルとしてインバータ92の入力ノードI8を読み出し専用ワード線W−BLから切り離し、同時にPMOST100を導通状態として正帰還回路を構成して記憶内容を保持した状態としておく。
次に、例えば読み出し専用ビット線R−BLの電位を予めハイレベルにしてから高インピーダンス状態とし、続いて読み出し制御専用ワード線RWLの電位をハイレベルにしてNMOST106を導通状態にする。
次に、書き込み専用ワード線WWL線の電位をハイレベルとしてアクセストランジスタ102を導通状態とし、同時に帰還制御トランジスタ100を非導通として正帰還回路を切断する。
そうすると、書き込み専用ビット線W−BLの電位がインバータ92の入力ノードI8のみに転送される。
逆に入力ノードI8の電位が十分にVTRI92以上となれば出力ノードQ8はローレベルとなり、したがって入力ノードI9もローレベルとなるので出力ノードQ9がハイレベルとなる。
このように出力ノードQ8およびQ9電位の状態が確定した後、書き込み専用ワード線WWL線の電位をローレベルに戻し、アクセストランジスタ102を非導通にしてセルを書き込み専用ビット線W−BLから切り離し、また帰還制御トランジスタ100を導通状態にして正帰還回路を再構成し、記憶としての各出力ノードQ8およびQ9の論理レベルを安定化する。
したがって、SRAMセル回路の面積を小さくできる可能性があるが、一つのビットライン以外に読み出し専用ビット線を要する、トランジスタ数が8個と多いなど、なお面積増加要因が懸念されるし、それによる浮遊容量の増加で消費電力が増大する懸念もある。
(1) SRAMセル回路は、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第一のインバータと、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第二のインバータと、帰還回路制御信号によって導通又は非導通にされる帰還制御トランジスタと、書き込み制御信号によって導通又は非導通にされる書き込み制御トランジスタと、読み出し制御信号によって導通又は非導通にされる読み出し制御トランジスタと、前記すべての制御信号を出力する制御回路を有し、第一および第二のインバータは電源供給線および電源帰還線に接続し、第一のインバータの出力ノードは第二のインバータの入力ノードに接続し、第二のインバータの出力ノードと第一のインバータの入力ノード間は帰還制御トランジスタで接続し、第一のインバータの入力ノードとビット線間は書き込み制御トランジスタで接続し、第二のインバータの出力ノードとビット線間は読み出し制御トランジスタで接続する。
(2) 上記(1)のSRAMセル回路に、駆動状態での動作変動を抑制するように、電位保持回路を設ける。
(3) 上記(1)のSRAMセル回路は、第一のインバータの出力ノードを第二のインバータの入力ノードを接続し、且つ第二のインバータの出力ノードと第一のインバータの入力ノード間を帰還制御トランジスタで接続して正帰還回路を構成する。
(4) 上記(3)記載のSRAMセル回路の駆動方法は、帰還制御トランジスタを非導通状態として正帰還回路を切断した後、書き込み制御トランジスタ又は読み出し制御トランジスタのいずれかを導通状態として、書き込み状態又は読み込み状態とする。
また、読み出しおよび書き着込み動作時に正帰還回路が切断されているので、SRAMセル回路の設計に対する制約条件が少なくなり、設計が容易となる。例えば、SRAMセルを構成するすべてのトランジスタ素子の寸法を同じにできる。さらには、SRAMセルを構成するすべてのトランジスタ素子の寸法を、動作を担保できるかぎりにおいて最小寸法とすることも可能である。
本発明は、読み出しおよび書き着込み動作時に正帰還回路が切断されているので、書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制でき、使用トランジスタ数を少なくし、読み出し専用線を不要とすることができる。
本発明は、SRAMセル回路に電位保持回路を設けるので、駆動状態での動作変動を抑制することができる。
図1は、P形のMOST(PMOST)210およびN形のMOST(NMOST)212の各ドレインを出力ノードQ202に接続し、各ゲート電極を入力ノードI202に接続し、PMOST210のソースはノードVD202において電源供給線VDDLに接続し、NMOST212のソースはノードVS202において電源帰還線VSSLに接続して第一のインバータ202が構成されている。
制御回路230は、このセルを選択するためのデコード回路や書き込み制御専用ワード線WWL、帰還回路制御専用ワード線CWLや読み出し制御専用ワード線RWLの電位を適切に制御し、それぞれの制御信号を生成する。
また、トランジスタが導通状態とは実用上十分な低抵抗状態にあり、また非導通状態とは実用上十分な高抵抗状態(最近の微細寸法トランジスタでは、この抵抗値が十分大きいとは言えなくなってきて、漏洩電流の増加が問題になっている)であることを言う。
さらに、帰還回路制御専用ワード線CWLもローレベルでPMOST220のゲートにはローレベルが印加されており、導通状態となっていて、インバータ202および204による正帰還回路が構成されて記憶ノードとなる出力ノードQ202およびQ204の論理レベルが保たれている。
また、ビット線BLはハイレベル(HL)に保って、低インピーダンス状態にしておく。ただし、保持状態にあるSRAMセル回路を通しての漏洩電流が消費電力として無視できないときは高インピーダンス状態にしておく。その場合、ビット線のレベルはHLから低下する場合がある。
まず、書き込み制御専用ワード線WWLの電位は図示していないがローレベル(LL)のままとしてNMOST222を非導通状態とし、インバータ202の入力ノードI202をビット線BLから切り離した状態としておく。なお、書き込み制御専用ワード線WWL線の電位は書き込み動作を開始しない限りハイレベルとはしない。
次に、帰還回路制御専用ワード線CWLをハイレベル(HL)にしてPMOST220を非導通状態として帰還回路を切断する。
上記二つの動作タイミングは同時としても良い。その後、一定時間TRE1後に読み出し制御専用ワード線RWLの電位をハイレベル(HL)にしてNMOST224を導通状態にして具体的記憶内容の読み出しを開始する。なお、一定時間TRE1はPMOST220が十分に高抵抗状態となる時間に設定するのが望ましい。
この場合、ハイレベルとの差がほとんどないので、ビット線BLに接続されているセンスアンプなどからはハイレベルであるとのデータが出力される。
その後、読み出し制御専用ワード線RWLの電位をローレベルとして記憶ノードQ204をビット線BLから切り離す。
さらに、一定時間TRE2後に帰還回路制御専用ワード線CWL線の電位をローレベルとしてPMOST220を導通状態として、インバータ202と204による正帰還回路を再構成する。なお、一定時間TRE2はNMOST224が十分に高抵抗状態となる時間に設定するのが望ましい。
その後、ビット線の電位を再びハイレベルに充電し、保持状態(HOLD)に入る。この動作は帰還回路制御専用ワード線CWLをローレベルに戻すタイミング同じでも良い。
読み出し制御専用ワード線RWL線の電位はハイレベル(HL)に読み出し制御専用ワード線RWLのパルス幅TRWの間保っておくが、このパルス幅TRWはこのデータが出力されるに十分な時間でもなくてはならない。
一定時間TRE2はNMOST224が十分に高抵抗なるまでの時間である。
その後、ビット線の電位はハイレベル、かつ低インピーダンス状態に戻して、保持状態(HOLD)に入る。
この動作は帰還回路制御専用ワード線CWL線をローレベルに戻すタイミング同じでも良い。
上記読み出し動作後に正帰還回路を再構成した際、読み出し動作以前の状態を回復することが重要である。読み出し動作期間中、入力ノードI202はPMOST220およびNMOST222が非導通状態なので高インピーダンス状態になっているので、このノードに接続されている容量(例えば、210、212のゲート容量や配線などによる寄生容量からなる)により、その電位は以前の状態に保持されているので記憶状態の読み出し後も以前の状態を回復することができる。
また、読み出し動作では出力ノードQ204とノードI202は非導通状態のPMOST220で切り離されているので出力ノードQ204の電位が入力ノードI202に与える影響は極めてすくない。すなわち、出力ノードQ204の一時的な電位上昇とか電位低下などで入力ノードI202の電位、従って出力ノードQ202(入力ノードI204も同電位)の電位が反転してしまう誤動作を考慮する必要がない。従って、読み出し動作における各トランジスタの寸法に対する制約条件は極めて少ないと言える。
まず、RWL線の電位は図示していないがローレベル(LL)のままとしてNMOST224を非導通状態とし、インバータ204の出力ノードQ204をBLから切り離した状態としておく。
その後、TWR1時間後にWWL線をハイレベルにしてNMOST222を導通状態として、ビット線BLの電位をインバータ202の入力ノードI202へ転送を開始する。このTWR1はPMOST220が上記のような各ノードの電位状態のときに十分に高抵抗状態となる時間である。
その電位がインバータ202の論理しきい値VT202以下となるとインバータ202の出力ノードQ202の電位がローレベルからハイレベルへと上昇し始める。
この電位はインバータ204の入力ノードI204の電位でもあるから、その出力ノードQ204の電位はハイレベルからローレベルへと低下する。
WWL線の電位は上記各ノードの電位が安定する時間以上の一定時間TWWの間ハイレベル(HL)に保持しておく。
さらにその後、TWR2時間後に帰還回路制御専用ワード線CWLの電位をローレベルに戻し、PMOST220を導通状態として正帰還回路を再構成する。このTWR2はNMOST222が上記のような各ノードの電位状態のときに十分に高抵抗状態となる時間である。
出力ノードQ204の方はNMOST116が導通状態なのでローレベルを保っているが、入力ノードI202はPMOST220が低抵抗状態とならない限りそのインピーダンスは高くなっていて、NMOST222の漏洩電流で充電される可能性がある。
また、帰還回路制御専用ワード線CWLをローレベル(LL)よりさらに低くして、LL−絶対値(VT220)、以下にすればPMOST220は上記電位状態でも導通状態にでき、I202の電位をローレベルに安定化できる。
しかし、その電位がインバータ202の論理しきい値VT202以上であればインバータ202の出力ノードQ202の電位がハイレベルからローレベルへと低下し始める。この電位はインバータ204の入力ノードI204の電位でもあるから、その出力ノードQ204の電位はローレベルからハイレベルへと上昇する。
書き込み制御専用ワード線WWL線がハイレベル(HL)に保持されるパルス幅TWWは、上記各ノードの電位が安定する時間以上の一定時間でもある。
さらにTWR2時間後に帰還回路制御専用ワード線CWLの電位をローレベルに戻し、PMOST220を導通状態として正帰還回路を再構成する。
以上で述べた書き込み動作においては、入力ノードI202はNMOST222を通してビット線BLへの低インピーダンス電流通路以外に他のインピーダンスの低い電流通路は接続されていないから、入力ノードI202における容量に充電されていた電荷をその電流通路を通して放電または充電するだけでよい。そのため、NMOST222とその他のトランジスタの相対的な寸法関係に対する制約条件は無いと言える。
さらに、NMOST320のゲートはノードP13において帰還回路制御信号を供給する帰還回路制御専用ワード線CWLに接続され、入力ノードI302はアクセストランジスタであるNMOST322のソース(またはドレイン)に接続され、NMOST322のドレイン(またはソース)はノードD10においてビット線BLに接続され、ゲートはノードP11において書き込み制御信号を供給する書き込み制御専用ワード線WWLに接続されている。
さらに異なる点は以下の通りである。まず、帰還制御トランジスタ320がNMOSTであるが、NMOSTはそのゲートに導通状態となる信号が印加されていても一般にハイレベルの転送効率が悪く、そのしきい値電圧をVT320とすると、転送されるハイレベルは、HL − VT320、としきい値電圧分低下することである。
帰還制御トランジスタ320のしきい値電圧VT320だけハイレベルから低下すると該帰還制御トランジスタ320が低抵抗の導通状態となり、インバータ304のPMOST314を通して電源供給線VDDLから電流が供給されるので、HL − VT320、以下となることはない。
また、ビット線BLがハイレベルに戻されると漏洩電流通路の電流がビット線からノードI302へ流れる方向となるのでノードI302の電位は回復することも考えられるので、やはり記憶内容が反転することはない。
また、NMOSTはそのゲートに導通状態となる信号が印加されていれば、ローレベルの転送効率は良いので、ノードI302およびノードQ304がローレベルのときは、ノードI302からインバータ304のNMOST316を通してVSSL線(その電位はローレベル)への電流通路が構成されているのでI302の電位は安定化されており、したがってビット線の電位の如何に関わらず記憶内容の反転はない。
実際、SRAMセル回路の電源電圧(VDDLの電位VDD)は、動作速度を速くすることと消費電力を小さくするために、外部回路の電源電圧(VDDG)より低くする傾向があるので、帰還回路制御専用ワード線CWL線、読み込み制御専用ワード線RWLおよび書き込み制御専用ワード線WWLのハイレベルを外部の電源電圧VDDGとすることで解決できる可能性がある。
もちろん、VDDG ≧ VDD + VT320(またはVT322またはVT324等、アクセスNMOSTのしきい値電圧)であることが望ましい。
図5は、図4の回路に電位保持回路を設けたSRAMセル回路の構成図である。
このときNMOST500のしきい値電圧をVT320以上にしておけば良い。また、NMOST500は各セルに必要ではなく、同じ電源供給線VDDLに接続されているセルに共通でも良い。
図6は、図1の回路に電位保持回路を設けたSRAMセル回路の構成図である。
このときPMOST400のしきい値電圧をVT220以下にしておけば良い。また、PMOST400は各セルに必要ではなく、同じ電源帰還線VSSLに接続されているセルに共通でも良い。このようにすれば、 PMOST220のゲートに負電圧(VSSOの電圧以下)を印加する必要はない。
特に、例えば、特許第3543117号公報、米国特許第7061055号明細書に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ(二つのゲート電極がチャネルを挟んで一体となって形成されているものと、それぞれ電気的に分離されているものとがある)においては、チャネル幅はフィンの高さで決まり、その高さをそれぞれのトランジスタで変更することは容易ではない。
しかし、これらを用いてSRAMセル回路を構成する場合、本発明を適用すれば同じチャネル幅で構成することができるので、より工程が簡単で、高性能な記憶装置を構成することができる。
20、24、50、54、80、84、110、114、210、214、310、314 :インバータを構成するPMOST
22、26、52、56、82、86、112、116、212、216、312、316 :インバータを構成するNMOST
68、104 :読み出しバッファ用NMOST
100、220、320 :帰還制御用トランジスタ
400 :電位保持回路を構成するPMOST
500 :電位保持回路を構成するNMOST
BL、BLB : ビット線
W−BL :書き込み専用ビット線
R−BL :読み出し専用ビット線
WL :読み出し、書き込みを制御用ワード線
WWL :書き込み制御専用ワード線
RWL :読み出し制御専用ワード線
CWL :帰還回路制御専用ワード線
I1、I2、I3、I4、I5、I6、I8、I9、I202、I204、I302、I304、Q1、Q2、Q3、Q4、Q5、Q6、Q8、Q9、Q202、Q204、Q302、Q304、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11、P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、VS1、VS2、VS3、VS4、VS5、VS6、VS8、VS9、VS202、VS204、VS302、VS304、VD1、VD2、VD3、VD4、VD5、VD6、VD8、VD9、VD202、VD204、VD302、VD304 :ノード
12、14、42、44、62、64、92、94、202、204 :インバータ
120、230、330 :制御回路
10、40、60、90、200 :SRAMセル回路
HL :ハイレベル
LL :ローレベル
VDDL :電源供給線
VSSL :電源帰還線
TCW、TCWW :CWL線のパルス幅
TRW、TWW :RWLのパルス幅
TRE1 :RWL線のパルスの立ち上がりの、CWL線のパルス立ち上がりからの遅延時間
TRE2 :CWL線のパルスのたち下がりの、RWL線のパルスたち下がりのから遅延時間
TWR1 :WWL線のパルスの立ち上がりの、CWL線のパルス立ち上がりからの遅延時間
TWR2 :CWL線のパルスのたち下がりの、WWL線のパルスたち下がりのからの遅延時間
TDR :ビット線のハイレベルが読み出しに十分な電位に低下する時間
VT222 :NMOST222のしきい値電圧
Claims (19)
- 単一のビット線と、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第一のインバータと、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第二のインバータと、帰還回路制御信号によって導通又は非導通にされる帰還制御トランジスタと、書き込み制御信号によって導通又は非導通にされる書き込み制御トランジスタと、読み出し制御信号によって導通又は非導通にされる読み出し制御トランジスタと、前記すべての制御信号を出力する制御回路を有し、
第一および第二のインバータは電源供給線および電源帰還線に接続し、第一のインバータの出力ノードは第二のインバータの入力ノードに接続し、第二のインバータの出力ノードと第一のインバータの入力ノード間は帰還制御トランジスタで接続し、第一のインバータの入力ノードと前記単一のビット線間は書き込み制御トランジスタで接続し、第二のインバータの出力ノードと前記単一のビット線間は読み出し制御トランジスタで接続し、
前記第一のインバータの出力ノードと前記第二のインバータの入力ノードを接続すると共に前記第二のインバータの出力ノードと前記第一のインバータの入力ノードの間を帰還制御トランジスタで接続して正帰還回路を構成したことを特徴とするSRAMセル回路。 - 前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタにそれぞれを非導通状態とする制御信号をそれぞれ出力し、前記帰還制御トランジスタに該帰還制御トランジスタを導通状態とする制御信号を出力し、前記SRAM回路を保持状態にするようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記書き込み制御トランジスタにこれを導通状態とする書き込み制御信号を出力しているときに、前記帰還制御トランジスタにこれを非導通とする制御信号を出力し、前記読み出し制御トランジスタにこれを非導通とする制御信号を出力し、前記SRAM回路を書き込み状態にするようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記読み出し制御トランジスタにこれを導通状態とする読み出し制御信号を出力しているときに、前記帰還制御トランジスタにこれを非導通とする制御信号を出力し、前記書き込み制御トランジスタにこれを非導通とする制御信号を出力し、前記SRAM回路を読み出し状態にするようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記書き込み制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にするように前記書き込み制御信号と前記帰還回路制御信号の出力の時間差を調整し、前記書き込み制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にするように前記書き込み制御信号と前記帰還回路制御信号の出力の時間差を調整するようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記読み出し制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にするように前記読み出し制御信号と前記帰還回路制御信号の出力の時間差を調整し、前記読み出し制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にするように前記読み出し制御信号と前記帰還回路制御信号の出力の時間差を調整したことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタをそれぞれn形の電界効果トランジスタとし、前記書き込み制御信号および前記読み出し制御信号のハイレベルをそれぞれ電源供給線の電位よりも少なくとも前記書き込み制御トランジスタおよび前記読み出し制御トランジスタのしきい値電圧だけ高くしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタをそれぞれp形の電界効果トランジスタとし、前記書き込み制御信号および前記読み出し制御信号のローレベルをそれぞれ電源帰還線の電位よりも少なくとも前記書き込み制御トランジスタおよび前記読み出し制御トランジスタのしきい値電圧の絶対値だけ低くなるようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記帰還制御トランジスタをp形の絶縁ゲート電界効果トランジスタとしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記帰還制御トランジスタをp形の電界効果トランジスタとし、前記制御回路は、前記帰還制御信号のローレベルを電源帰還線の電位よりも少なくとも前記帰還制御トランジスタのしきい値電圧の絶対値だけ低くしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記帰還制御トランジスタをn形の電界効果トランジスタとし、前記制御回路は、前記帰還制御信号のハイレベルを電源供給線の電位よりも少なくとも前記帰還制御トランジスタのしきい値電圧だけ高くしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび前期帰還制御トランジスタをそれぞれn形の電界効果トランジスタとし、前記書き込み制御信号、前記読み出し制御信号および帰還制御信号のハイレベルよりも電源供給線の電位を少なくとも前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび帰還制御トランジスタのしきい値電圧低くなるようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび前期帰還制御トランジスタをそれぞれp形の電界効果トランジスタとし、前記書き込み制御信号、前記読み出し制御信号および帰還制御信号のローレベルよりも電源供給線の電位を少なくとも前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび帰還制御トランジスタのしきい値電圧の絶対値よりも高くなるようにしたことを特徴とする請求項1記載のSRAMセル回路。
- 請求項10記載のSRAMセル回路の駆動方法であって、前記帰還制御トランジスタを非導通状態として前記正帰還回路を切断した後、前記書き込み制御トランジスタ又は前記読み出し制御トランジスタのいずれかを導通状態として、書き込み状態又は読み込み状態とすることを特徴とするSRAMセル回路の駆動方法。
- 前記書き込み制御トランジスタおよび前記読み出し制御トランジスタそれぞれを非導通状態とし、前記帰還制御トランジスタを導通状態とし、前記SRAM回路を保持状態にすることを特徴とする請求項14記載のSRAMセル回路の駆動方法。
- 前記書き込み制御トランジスタを導通状態としているときに、前記帰還制御トランジスタを非導通とし、前記読み出し制御トランジスタを非導通とし、前記SRAM回路を書き込み状態にすることを特徴とする請求項14記載のSRAMセル回路の駆動方法。
- 前記読み出し制御トランジスタを導通状態としているときに、前記該帰還制御トランジスタを非導通とし、前記書き込み制御トランジスタを非導通とし、前記SRAM回路を読み出し状態にすることを特徴とする請求項14記載のSRAMセル回路の駆動方法。
- 前記書き込み制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にし、前記書き込み制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にすることを特徴とする請求項14記載のSRAMセル回路の駆動方法。
- 前記制御回路は、前記読み出し制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にし、前記読み出し制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にすることを特徴とする請求項14記載のSRAMセル回路の駆動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326777A JP5083889B2 (ja) | 2007-12-19 | 2007-12-19 | Sramセル回路およびその駆動方法 |
PCT/JP2008/069512 WO2009078220A1 (ja) | 2007-12-19 | 2008-10-28 | Sramセル回路およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326777A JP5083889B2 (ja) | 2007-12-19 | 2007-12-19 | Sramセル回路およびその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009151844A JP2009151844A (ja) | 2009-07-09 |
JP5083889B2 true JP5083889B2 (ja) | 2012-11-28 |
Family
ID=40795339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007326777A Expired - Fee Related JP5083889B2 (ja) | 2007-12-19 | 2007-12-19 | Sramセル回路およびその駆動方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5083889B2 (ja) |
WO (1) | WO2009078220A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5382886B2 (ja) * | 2009-07-29 | 2014-01-08 | 独立行政法人産業技術総合研究所 | Sramセル |
US9177636B1 (en) | 2014-05-09 | 2015-11-03 | International Business Machines Corporation | 8T based SRAM cell and related method |
US10037795B2 (en) * | 2014-09-27 | 2018-07-31 | Qualcomm Incorporated | Seven-transistor static random-access memory bitcell with reduced read disturbance |
JP6604374B2 (ja) | 2017-12-26 | 2019-11-13 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
JP6872571B2 (ja) * | 2018-02-20 | 2021-05-19 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
US10943326B2 (en) | 2018-02-20 | 2021-03-09 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58128091A (ja) * | 1982-01-25 | 1983-07-30 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
JPS5940395A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 記憶回路 |
JPS63285794A (ja) * | 1987-05-18 | 1988-11-22 | Ricoh Co Ltd | スタティック・ランダムアクセスメモリ装置 |
JPH04298893A (ja) * | 1991-01-04 | 1992-10-22 | Toshiba Corp | 半導体記憶装置 |
JPH06103781A (ja) * | 1992-09-21 | 1994-04-15 | Sharp Corp | メモリセル回路 |
JPH087571A (ja) * | 1994-04-20 | 1996-01-12 | Hitachi Ltd | ゲート回路,半導体集積回路,半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 |
JPH10222985A (ja) * | 1998-03-09 | 1998-08-21 | Hitachi Ltd | 半導体記憶装置 |
GB2417588B (en) * | 2004-08-23 | 2008-06-04 | Seiko Epson Corp | Memory cell |
JP4342467B2 (ja) * | 2005-03-31 | 2009-10-14 | 日本電信電話株式会社 | 半導体メモリ |
-
2007
- 2007-12-19 JP JP2007326777A patent/JP5083889B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-28 WO PCT/JP2008/069512 patent/WO2009078220A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2009151844A (ja) | 2009-07-09 |
WO2009078220A1 (ja) | 2009-06-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100108 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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