TWI691943B - 脈波產生電路 - Google Patents

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TWI691943B
TWI691943B TW107145334A TW107145334A TWI691943B TW I691943 B TWI691943 B TW I691943B TW 107145334 A TW107145334 A TW 107145334A TW 107145334 A TW107145334 A TW 107145334A TW I691943 B TWI691943 B TW I691943B
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林志隆
賴柏成
林祐陞
尤建盛
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友達光電股份有限公司
國立成功大學
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Abstract

一種脈波產生電路包含輸入電路、穩壓電路、穩壓控制電路及上拉電路。輸入電路用以接收第一電壓並耦接於第一節點，輸入電路響應於第一訊號而輸出第一電壓至第一節點。穩壓電路用以接收第一電壓及第二電壓並耦接於第一節點，穩壓電路響應於第一電壓以儲存第一電壓至穩壓電路之第二節點，穩壓電路根據第二節點的電壓以穩定第一節點的電壓。穩壓控制電路用以接收第二電壓及第二訊號，穩壓控制電路響應於第一節點的電壓、第一時脈訊號及第二時脈訊號而調整穩壓控制電路之第三節點的電壓為第二電壓或第二訊號，該穩壓控制電路根據該第三節點的電壓以控制該第二節點的電壓。上拉電路用以接收第三電壓並耦接於第一節點及輸出端，上拉電路響應於第一節點的電壓而輸出第三電壓至輸出端。

Description

脈波產生電路
本揭示文件係關於一種脈波產生電路，特別是一種產生寬脈波的脈波產生電路。
在傳統的顯示面板架構中，閘極驅動器架構無法輸出足夠長的脈波，使顯示面板中光感測電路無法有完整的感測時間，導致光感測電路會出現錯誤的操作。因此需要設計能夠輸出足夠寬度且穩定的脈波訊號之脈波產生電路，使得光感測電路能夠有足夠的電路操作時間。
本揭示內容的一實施例中，一種脈波產生電路包含輸入電路、穩壓電路、穩壓控制電路及上拉電路。輸入電路用以接收第一電壓並耦接於第一節點，輸入電路響應於第一訊號而輸出第一電壓至第一節點。穩壓電路用以接收第一電壓及第二電壓並耦接於第一節點，穩壓電路響應於第一電壓並以儲存第一電壓至穩壓電路之第二節點，穩壓電路根據第二節點的電壓以穩定第一節點的電壓。穩壓控制電路用以接收第二電壓及第二訊號，穩壓控制電路響應於第一節點 的電壓、第一時脈訊號及第二時脈訊號而調整穩壓控制電路之第三節點的電壓為第二電壓或第二訊號，該穩壓控制電路根據該第三節點的電壓以控制該第二節點的電壓。上拉電路用以接收第三電壓並耦接於第一節點及輸出端，上拉電路響應於第一節點的電壓而輸出第三電壓至輸出端。
綜上所述，脈波產生電路即可根據不同的輸入訊號，將第三電壓或第四電壓的電壓輸出到輸出端，並利用穩壓電路穩定輸出端的電壓。
100‧‧‧顯示面板
110‧‧‧時序控制電路
120‧‧‧閘極驅動器
122‧‧‧移位暫存電路
124‧‧‧移位暫存電路
126‧‧‧脈波產生電路
126a‧‧‧輸入電路
126b‧‧‧穩壓電路
126c‧‧‧穩壓控制電路
126d‧‧‧上拉電路
126e‧‧‧下拉電路
130‧‧‧源極驅動器
140‧‧‧影像顯示區
142‧‧‧顯示畫素
XCK‧‧‧第一時脈訊號
CK‧‧‧第二時脈訊號
TC1、TC2‧‧‧訊號線
GL1、GL2、GL3、GLN、GLM‧‧‧掃描線
SL1、SL2、SL3、SLK‧‧‧資料線
T1~T13、TS1~TS7‧‧‧電晶體
VDDH、VDD、VH、VGH、U2D‧‧‧高電壓
VSSL、VSS、VGL、D2U‧‧‧低電壓
△V‧‧‧電壓
C1、C2、C3‧‧‧電容
TM1、TP1‧‧‧輸入時間
TM2、TP2‧‧‧致能時間
TM3‧‧‧下拉時間
TP3‧‧‧第一下拉時間
TP4‧‧‧第二下拉時間
TP5‧‧‧穩定時間
G1[N-1]‧‧‧上一級第一訊號
G1[N+1]‧‧‧下一級第一訊號
G1[N]‧‧‧第一訊號
G2[N]‧‧‧第二訊號
G2[N+1]‧‧‧第三訊號
Q1[N]‧‧‧節點
Q2[N]‧‧‧第一節點
A[N]‧‧‧第二節點
P[N]‧‧‧第三節點
K[N]‧‧‧第四節點
S[N]‧‧‧輸出訊號
第1圖繪示根據本揭示文件之一實施例的顯示面板示意圖。
第2圖繪示根據本揭示文件之一實施例的閘極驅動器方塊圖。
第3圖繪示根據本揭示文件之一實施例的移位暫存電路圖。
第4圖繪示對應於第3圖移位暫存電路的訊號時序圖。
第5圖繪示根據本揭示文件之一實施例的脈波產生電路圖。
第6圖繪示對應於第5圖脈波產生電路的訊號時序圖。
第7圖繪示根據本揭示文件之一實施例的脈波產生電路於輸入時間區間的操作示意圖。
第8圖繪示根據本揭示文件之一實施例的脈波產生電 路於致能時間區間的操作示意圖。
第9圖繪示根據本揭示文件之一實施例的脈波產生電路於第一下拉時間區間的操作示意圖。
第10圖繪示根據本揭示文件之一實施例的脈波產生電路於第二下拉時間區間的操作示意圖。
第11圖繪示根據本揭示文件之一實施例的脈波產生電路於穩定時間區間的操作示意圖。
在本文中所使用的用詞「包含」、「具有」等等，均為開放性的用語，即意指「包含但不限於」。此外，本文中所使用之「及/或」，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。
於本文中，當一元件被稱為「連結」或「耦接於」時，可指「電性連接」或「電性耦接於」。「連結」或「耦接於」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、...等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本揭示文件。
請參考第1圖，第1圖繪示根據本揭示文件之一實施例的顯示面板示意圖。如第1圖所示，顯示面板100包含時序控制電路110、閘極驅動器120、源極驅動器130及影像顯示區140。影像顯示區140由多個掃描線GL1~GLM 及多個資料線SL1~SLK交錯配置而成，包含多個顯示畫素142，在此以數量N作為舉例說明，N的數量可以根據實際應用的面板尺寸而有所調整。時序控制電路110耦接於閘極驅動器120及源極驅動器130，藉由訊號線TC1及訊號線TC2發送時序控制訊號控制閘極驅動器120及源極驅動器130電路操作的時序。閘極驅動器120藉由M個掃描線GL1~GLM輸出閘極驅動訊號到影像顯示區140給對應的顯示畫素142。源極驅動器130藉由K個資料線SL1~SLK輸出源極驅動訊號到影像顯示區140給對應的顯示畫素142。於一實施例中，顯示面板100為解析度1920x1080的螢幕，M為1080，K為1920。
請參考第2圖，第2圖繪示根據本揭示文件之一實施例的閘極驅動器方塊圖。閘極驅動器120包含移位暫存電路122、移位暫存電路124及脈波產生電路126。如第2圖所示，移位暫存電路122及移位暫存電路124用以產生第一訊號G1[N]、第二訊號G2[N]及第三訊號G2[N+1]到脈波產生電路126，脈波產生電路126接收第一訊號G1[N]、第二訊號G2[N]及第三訊號G2[N+1]並產生輸出訊號S[N]。應注意的是，第2圖中閘極驅動器120方塊圖雖只繪示一組電路，但實際應用上不限於一個，本揭示文件之閘極驅動器120使用編號G1[N]、G2[N]及S[N]表示為第N個移位暫存電路122、移位暫存電路124及脈波產生電路126。使用G2[N+1]表示為第N個移位暫存電路122的下一級移位暫存電路，實際可以應用複數個移位暫存電路122、移位暫存 電路124及脈波產生電路126來實現本揭示文件，其數量可根據實際應用而有所調整，N為大於等於1且小於等於M的數值，並且為正整數，於前述實施例中，N為1~1080中的任一值。以下詳細說明移位暫存電路122、移位暫存電路124及脈波產生電路126內部的電路構造。
請參考第3圖，第3圖繪示根據本揭示文件之一實施例的移位暫存電路圖。移位暫存電路122包含電晶體TS1~TS7、高電壓U2D、低電壓D2U、上一級第一訊號G1[N-1]、下一級第一訊號G1[N+1]、節點Q1[N]、第一時脈訊號XCK、第二時脈訊號CK、電容C1、電容C2、低電壓VSS及第一訊號G1[N]。電晶體TS1~TS7均包含第一端、第二端及控制端，電晶體TS1的第一端用以接收高電壓U2D，電晶體TS1的第二端耦接於電晶體TS2的第二端及節點Q1[N]，電晶體TS1的控制端用以接收上一級第一訊號G1[N-1]，並根據上一級第一訊號G1[N-1]將高電壓U2D導通到節點Q1[N]。電晶體TS2的第一端用以接收低電壓D2U，電晶體TS2的第二端耦接於電晶體TS1的第二端及節點Q1[N]，電晶體TS2的控制端用以接收下一級第一訊號G1[N+1]，並根據下一級第一訊號G1[N+1]將低電壓D2U導通到節點Q1[N]。電晶體TS3的第一端用以接收時脈訊號CK，電晶體TS3的第二端耦接於輸出端，電晶體TS3的控制端耦接於電容C2及節點Q1[N]，電晶體TS3的控制端用以接收節點Q1[N]的電壓，並根據Q1[N]的電壓將時脈訊號CK導通到輸出端。電晶體TS4的第一端耦接於輸出端，電 晶體TS4的第二端接收低電壓VSS，電晶體TS4的控制端用以接收時脈訊號XCK，並根據時脈訊號XCK將低電壓VSS導通到輸出端。電晶體TS5的第一端耦接於電容C1、電晶體TS6的控制端及電晶體TS7的控制端，電晶體TS5的第二端接收低電壓VSS，電晶體TS5的控制端用以接收節點Q1[N]的電壓，並根據節點Q1[N]的電壓將低電壓VSS導通到電容C1、電晶體TS6的控制端及電晶體TS7的控制端。電晶體TS6的第一端耦接於節點Q1[N]，電晶體TS6的第二端接收低電壓VSS，電晶體TS6的控制端耦接於電容C1及電晶體TS5的第一端。電晶體TS7的第一端耦接於電容C2、輸出端及電晶體TS4的第一端，電晶體TS7的第二端接收低電壓VSS，電晶體TS7的控制端耦接於電容C1、電晶體TS5的第一端及電晶體TS6的控制端。以下將詳細說明於各個時間中移位暫存電路122的操作方式。
請同時參考第3圖及第4圖，第4圖繪示對應於第3圖移位暫存電路的訊號時序圖。移位暫存電路122操作於如第4圖所示的輸入時間TM1、致能時間TM2及下拉時間TM3區間中。於此實施例中，VDD及VGH表示為高電壓，VSS及VGL表示為低電壓，例如VGH可以是25伏特，VDD可以是15伏特，VSS及VGL可以是-10伏特。移位暫存電路122於輸入時間TM1時，時脈訊號CK為低電壓VSS，時脈訊號XCK為高電壓VDD，上一級第一訊號G1[N-1]為高電壓VDD。電晶體TS1導通，將高電壓U2D導通到節點Q1[N]使節點Q1[N]的電壓上升，電晶體TS3因為節點Q1[N]的電 壓上升而導通，將時脈訊號CK的電壓導通到輸出端，此時由於時脈訊號CK為低電壓VSS及時脈訊號XCK為高電壓VDD因此第一訊號G1[N]為低電壓VSS。節點Q1[N]的電壓上升使電晶體TS5導通，將低電壓VSS導通到電晶體TS6及電晶體TS7的控制端，使電晶體TS6及電晶體TS7關閉而維持節點Q1[N]的電壓。
移位暫存電路122於致能時間TM2時，時脈訊號CK為高電壓VDD，時脈訊號XCK為低電壓VSS，上一級第一訊號G1[N-1]為低電壓VSS。此時第一訊號G1[N]因為時脈訊號CK為高電壓VDD而輸出接近高電壓VDD的高電壓VGH，時脈訊號XCK為低電壓VSS使得電晶體TS4為關閉使第一訊號G1[N]能夠維持高電壓，節點Q1[N]的電壓因為電容C2而被拉升到高電壓VDD+△V，節點Q1[N]的高電壓使得電晶體TS5維持導通而電晶體TS6及電晶體TS7維持關閉，第一訊號G1[N]因為電晶體TS4、TS6及TS7的關閉而能夠維持在高電壓VGH。
移位暫存電路122於下拉時間TM3時，時脈訊號CK為低電壓VSS，時脈訊號XCK為高電壓VDD，下一級第一訊號G1[N+1]為高電壓VDD。電晶體TS2導通將低電壓D2U導通到節點Q1[N]，使節點Q1[N]的電壓下降，電晶體TS3及電晶體TS5因為節點Q1[N]的電壓下降而關閉，時脈訊號XCK為高電壓VDD使電晶體TS4導通，將低電壓VSS導通到輸出端，第一訊號G1[N]為低電壓VGL。
串接多個移位暫存電路122就能夠達到依序輸 出多個脈波的效果，移位暫存電路124與移位暫存電路122的電路結構及操作方式相同，在此不再贅述。移位暫存電路122產生的脈波訊號標示為第一訊號G1[N]，移位暫存電路124產生的脈波訊號標示為第二訊號G2[N]，下一級第二訊號標示為第三訊號G2[N+1]，並傳送到脈波產生電路126，如第2圖所示。
請參考第5圖，第5圖繪示根據本揭示文件之一實施例的脈波產生電路圖。脈波產生電路126包含輸入電路126a、穩壓電路126b、穩壓控制電路126c、上拉電路126d及下拉電路126e。輸入電路126a用以接收第一電壓，並耦接於第一節點Q2[N]，輸入電路響應於第一訊號G1[N]而輸出第一電壓至第一節點Q2[N]。於一實施例中，第一電壓為高電壓VDDH，例如是25伏特，後續第一電壓以高電壓VDDH做為例子說明。
穩壓電路126b接收高電壓VDDH及第二電壓並耦接於第一節點Q2[N]，穩壓電路126b響應於高電壓VDDH並儲存高電壓VDDH至穩壓電路126b之第二節點A[N]，穩壓電路根據第二節點A[N]的電壓以穩定第一節點Q2[N]的電壓。於一實施例中，第二電壓為低電壓VSSL，例如是-13伏特，後續第二電壓以低電壓VSSL做為例子說明。
穩壓控制電路126c接收低電壓VSSL及第二訊號G2[N]，穩壓控制電路126c響應於該第一節點Q2[N]的電壓、第一時脈訊號XCK及第二時脈訊號CK而調整穩壓控 制電路126c之第三節點P[N]的電壓，該穩壓控制電路126c根據該第三節點P[N]的電壓以控制該第二節點A[N]的電壓。
於一實施例中，穩壓控制電路126c更用以接收第四電壓，第四電壓可以是低電壓VSS，例如是-10伏特，後續第四電壓以低電壓VSS做為例子說明。穩壓控制電路126c響應於第一訊號G1[N]、第二訊號G2[N]或第三訊號G2[N+1]而調整該穩壓控制電路126c之第四節點K[N]的電壓。
上拉電路126d接收第三電壓並耦接於該第一節點Q2[N]及輸出端，其中上拉電路126d響應於第一節點Q2[N]的電壓而輸出第三電壓至輸出端。於一實施例中，第三電壓為高電壓VDD，例如是15伏特，後續第三電壓以高電壓VDD做為例子說明。
下拉電路126e接收高電壓VDD、第三節點P[N]的電壓及第四節點K[N]的電壓並耦接於該輸出端，下拉電路126e響應於第三節點P[N]或第四節點K[N]的電壓而輸出高電壓VDD至輸出端。
以下介紹各個電路的結構及操作方式。輸入電路126a包含電晶體T1。電晶體T1包含第一端、第二端及控制端，電晶體T1的第一端接收高電壓VDDH，電晶體T1的第二端耦接於第一節點Q2[N]，且電晶體T1的控制端用以接收第一訊號G1[N]，電晶體T1根據第一訊號G1[N]選擇性地導通。
穩壓電路126b包含電晶體T2、電晶體T3及電晶體T4。電晶體T2包含第一端、第二端及控制端，電晶體T2的第一端接收高電壓VDDH，電晶體T2的第二端耦接於第二節點A[N]，且電晶體T2的控制端耦接於第一節點Q2[N]及電晶體T1的第二端。電晶體T3包含第一端、第二端及控制端，電晶體T3的第一端接收低電壓VSSL，電晶體T3的第二端耦接於第二節點A[N]，電晶體T3的控制端接收第三節點P[N]的電壓，並根據第三節點P[N]的電壓選擇性地導通。電晶體T4包含第一端、第二端及控制端，電晶體T4的第一端耦接於第二節點A[N]，電晶體T4的第二端耦接於第一節點Q2[N]及電晶體T1的第二端，且電晶體T4的控制端接收第三節點P[N]的電壓，並根據第三節點P[N]的電壓選擇性地導通。
穩壓控制電路126c包含電晶體T7、電晶體T9~T13。電晶體T7及電晶體T9~T13均包含第一端、第二端及控制端。電晶體T7的第一端接收高電壓VDD，電晶體T7的該第二端耦接於第四節點K[N]，電晶體T7的控制端接收第三訊號G2[N+1]，並根據第三訊號G2[N+1]選擇性地導通。電晶體T9的第一端耦接於第三節點P[N]，電晶體T9的二端耦接於第四節點K[N]，電晶體T9的控制端接收第二訊號G2[N]，並根據第二訊號G2[N]選擇性地導通。電晶體T10的第一端接收低電壓VSSL，電晶體T10的第二端耦接於第四節點K[N]，電晶體T10的控制端接收第一節點Q2[N]的電壓，並根據第一節點Q2[N]的電壓選擇性地導 通。電晶體T11的第一端接收第二訊號G2[N]，電晶體T11的第二端耦接於第三節點P[N]，電晶體T11的控制端接收第一時脈訊號XCK，並根據第一時脈訊號XCK選擇性地導通。電晶體T12的第二端耦接於第三節點P[N]，電晶體T12的第一端及控制端接收第二時脈訊號CK，並根據第二時脈訊號CK選擇性地導通。
上拉電路126d包含電晶體T5及電容C3。電晶體T5包含第一端、第二端及控制端，電晶體T5的第一端接收高電壓VDD，電晶體T5的第二端耦接於輸出端，電晶體T5的控制端接收第一節點Q2[N]的電壓，並根據第一節點的電壓Q2[N]選擇性地導通。電容C3包含第一端及第二端，電容C3的第一端耦接於第一節點Q2[N]，電容C3的第二端接收高電壓VDD。
下拉電路126e包含電晶體T6及電晶體T8。電晶體T6包含第一端、第二端及控制端，電晶體T6的第一端耦接於輸出端，電晶體T6的第二端接收低電壓VSS，電晶體T6的控制端接收第四節點K[N]的電壓，並根據第四節點K[N]的電壓選擇性地導通。
請參考第6圖，第6圖繪示對應於第5圖脈波產生電路的訊號時序圖。於此實施例中，脈波產生電路126操作於包含輸入時間TP1、致能時間TP2、第一下拉時間TP3、第二下拉時間TP4及穩定時間TP5的操作模式中，第7圖~第11圖將介紹脈波產生電路126於操作模式中各時間的操作方式。
請參考第7圖，第7圖繪示根據本揭示文件之一實施例的脈波產生電路於輸入時間區間的操作示意圖。於輸入時間TP1時，第一訊號G1[N]及第一時脈訊號XCK為高電壓VGH，第二訊號G2[N]、第三訊號G2[N+1]及第二時脈訊號CK為低電壓VGL。輸入電路126a中的電晶體T1因為第一訊號G1[N]而導通，使輸入電路126a將高電壓VDDH輸出到第一節點Q2[N]，第一節點Q2[N]變為高電壓VH，高電壓VH為高電壓VDDH-電晶體T1的臨界電壓(Threshold Voltage,VTH)。第一節點Q2[N]變為高電壓VH時，將穩壓電路126b中的電壓體T2及上拉電路126d中的電晶體T5導通。電晶體T5導通使高電壓VDD輸出到輸出端，使輸出訊號S[N]為高電壓VDD。電晶體T2導通使高電壓VDDH輸出到第二節點A[N]。第一時脈訊號XCK為高電壓VGH及第一節點Q2[N]的高電壓VH使穩壓控制電路126c中的電晶體T10及電晶體T11導通，將低電壓VSSL輸出到第三節點P[N]，使第三節點P[N]的電壓為低電壓VSSL，第一訊號G1[N]為高電壓VGH使電晶體T13導通，將低電壓VSS輸出到第四節點K[N]，使第四節點K[N]的電壓為低電壓VSS。
請參考第8圖，第8圖繪示根據本揭示文件之一實施例的脈波產生電路於致能時間區間的操作示意圖。以下詳細說明脈波產生電路126於致能時間TP2時能夠維持輸出高電位的輸出訊號S[N]的操作方法。與第7圖輸入時間TP1時不同的是，此時第一訊號G1[N]已從高電壓變為低電 壓VGL，輸入電路126a結束輸出高電壓VDDH到第一節點Q2[N]。由於高電壓VDDH被輸出到第二節點A[N]，使第二節點A[N]的電壓為高電壓VDDH，第一節點Q2[N]的高電壓VH使電晶體T10導通將第三節點P[N]的電壓下降到低電壓VGL，第三節點P[N]的低電壓VGL使電晶體T3及T4被關閉，從而大幅降低第一節點Q2[N]經由電晶體T3及電晶體T4的路徑漏電之情況產生。由於電晶體在關閉時會有漏電流(Leakage Current)，即使將電晶體關閉，還是可能會因為電晶體的漏電流導致電壓無法維持，因此除了需要控制電晶體關閉之外，必須要進一步地限制漏電流的大小，才能夠穩定第一節點Q2[N]的電壓。
電晶體的漏電流大小與電晶體的控制端與第二端的電壓差VGS(gate-to-source voltages)成正比。於致能時間TP2時，電晶體T2導通使高電壓VDDH的高電壓輸出到第二節點A[N]，將電晶體T3及電晶體T4的第二端變為高電壓(接近高電壓VDDH的高電壓)，而此時第三節點P[N]為低電壓VGL，因此電晶體T3及電晶體T4的控制端為低電壓VGL。利用將電晶體T3及電晶體T4的VGS控制為低電壓(低電壓VGL與高電壓VDDH的電壓差)，進而限制電晶體T3及電晶體T4的漏電流，大幅降低第一節點Q2[N]的電壓因為電晶體T3及電晶體T4的漏電流影響而能夠穩定在高電壓，持續導通第晶體T5，使輸出訊號S[N]能保持在高電壓。此外，將第二節點A[N]的電壓提高到接近第一節點Q2[N]的電壓也能夠改善第一節點Q2[N]漏電的情況。
請參考第9圖，第9圖繪示根據本揭示文件之一實施例的脈波產生電路於第一下拉時間區間的操作示意圖。於第一下拉時間TP3時，第二訊號G2[N]變為高電壓VGH，電晶體T5關閉使輸出端結束輸出高電壓而轉為低電壓。具體做法如下，第二訊號G2[N]及第一時脈訊號XCK變為高電壓VGH，使電晶體T11導通將第三節點P[N]變為高電壓VH。P[N]變為高電壓使電晶體T3及電晶體T4導通將第一節點Q2[N]的電壓下降到低電壓VSSL。第一節點Q2[N]的電壓下降使電晶體T5關閉，電晶體T5停止輸出高電壓VDD到輸出端。第二訊號G2[N]的高電壓使電晶體T9導通，第三節點P[N]的高電壓輸出到電晶體T6及電晶體T8，使電晶體T6及電晶體T8導通，將低電壓VSS輸出到輸出端，輸出訊號S[N]變為低電壓。此外，在脈波產生電路126的操作模式中，電晶體T6只有在第一下拉時間TP3時才導通，能夠減緩電晶體T6老化的速度。
請參考第10圖，第10圖繪示根據本揭示文件之一實施例的脈波產生電路於第二下拉時間區間的操作示意圖。於第二下拉時間TP4，第二訊號G2[N]變為低電壓VGL，第三訊號G2[N+1]變為高電壓VGH。第四節點K[N]的電壓因為電晶體T7導通而變為低電壓VSS，使電晶體T6關閉。第二時脈訊號CK變為高電壓VGH使電晶體T12導通，將高電壓VGH輸出到電晶體T8而導通。電晶體T8導通將低電壓VSS輸出至輸出端，使得輸出訊號S[N]為低電壓。而第三節點P[N]為高電壓VH使電晶體T3及電晶體T4 持續導通，將低電壓VSSL的低電壓持續輸出到第一節點Q2[N]。
請參考第11圖，第11圖繪示根據本揭示文件之一實施例的脈波產生電路於穩定時間區間的操作示意圖。於穩定時間TP5，第一時脈訊號XCK及第二時脈訊號CK週期性地變為高電壓VGH，將第三節點P[N]週期地提高為高電壓VH，將第一節點Q2[N]維持在低電壓VSSL使輸出端維持在低電壓VSS。此外，週期性地導通電晶體T3、電晶體T4及電晶體T8可減緩電晶體T3、電晶體T4及電晶體T8元件老化的速度。
綜上所述，脈波產生電路根據不同的輸入訊號而有不同操作模式，於致能時間內利用穩壓電路中電晶體的疊接架構維持節點電壓，使脈波產生電路的輸出訊號能夠維持足夠長時間的高電位，延長後續電路的操作時間。此外，於非致能時間時脈波產生電路利用時脈訊號週期性地導通電晶體，使電晶體元件不會因為長時間持續導通而加快耗損，進而延長電晶體的使用壽命。
本領域技術人員應當明白，在各個實施例中，各個電路單元可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現。各個元件亦可整合至單一的積體電路晶片。上述僅為例示，本揭示內容並不以此為限。電子元件如電阻、電容、二極體、電晶體開關等等，皆可由各種適當的元件。舉例來說，電晶體T1~T12可根據需求選用金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、雙極性接面型電晶體(Bipolar Junction Transistor，BJT)或其他各種類型的電晶體實作。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
126‧‧‧脈波產生電路
126a‧‧‧輸入電路
126b‧‧‧穩壓電路
126c‧‧‧穩壓控制電路
126d‧‧‧上拉電路
126e‧‧‧下拉電路
XCK‧‧‧第一時脈訊號
CK‧‧‧第二時脈訊號
T1~T13‧‧‧電晶體
VDDH、VDD‧‧‧高電壓
VSSL、VSS‧‧‧低電壓
C3‧‧‧電容
G1[N]‧‧‧第一訊號
G2[N]‧‧‧第二訊號
G2[N+1]‧‧‧第三訊號
Q2[N]‧‧‧第一節點
A[N]‧‧‧第二節點
P[N]‧‧‧第三節點
K[N]‧‧‧第四節點
S[N]‧‧‧輸出訊號

Claims (10)

  1. 一種脈波產生電路，包含：一輸入電路，用以接收一第一電壓並耦接於一第一節點，其中該輸入電路響應於一第一訊號而輸出該第一電壓至該第一節點；一穩壓電路，用以接收該第一電壓及一第二電壓並耦接於該第一節點，其中該穩壓電路響應於該第一電壓並以儲存該第一電壓至該穩壓電路之一第二節點，該穩壓電路根據該第二節點的電壓以穩定該第一節點的電壓；一穩壓控制電路，用以接收該第二電壓及一第二訊號，其中該穩壓控制電路響應於該第一節點的電壓、一第一時脈訊號及一第二時脈訊號而調整該穩壓控制電路之一第三節點的電壓，該穩壓控制電路根據該第三節點的電壓以控制該第二節點的電壓；以及一上拉電路，用以接收一第三電壓並耦接於該第一節點及一輸出端，其中該上拉電路響應於該第一節點的電壓而輸出該第三電壓至該輸出端。
  2. 如請求項1所述之脈波產生電路，其中該輸入電路包含：一電晶體，包含一第一端、一第二端及一控制端，其中該電晶體的該第一端接收該第一電壓，該電晶體的該第二端耦接於該第一節點，且該電晶體的該控制端用以接收該第一訊號，其中該電晶體根據該第一訊號選擇性地導通。
  3. 如請求項1所述之脈波產生電路，其中該穩壓電路包含：一第一電晶體，包含一第一端、一第二端及一控制端，其中該第一電晶體的該第一端接收該第一電壓，該第一電晶體的該第二端耦接於該第二節點，且該第一電晶體的該控制端耦接於該第一節點及該輸入電路；一第二電晶體，包含一第一端、一第二端及一控制端，其中該第二電晶體的該第一端接收該第二電壓，該第二電晶體的該第二端耦接於該第二節點，該第二電晶體的該控制端接收該第三節點的電壓，並根據該第三節點的電壓選擇性地導通；以及一第三電晶體，包含一第一端、一第二端及一控制端，其中該第三電晶體的該第一端耦接於該第二節點，該第三電晶體的該第二端耦接於該第一節點及該輸入電路，且該第三電晶體的該控制端接收該第三節點的電壓，並根據該第三節點的電壓選擇性地導通。
  4. 如請求項3所述之脈波產生電路，其中該第二電晶體及該第三電晶體根據該第三節點的電壓週期性地導通，將該第二電壓輸出到該第一節點。
  5. 如請求項1所述之脈波產生電路，其中該上拉電路包含：一電晶體，包含一第一端、一第二端及一控制端，其中該電晶體的該第一端接收該第三電壓，該電晶體的該第 二端耦接於該輸出端，該電晶體的該控制端接收該第一節點的電壓，並根據該第一節點的電壓選擇性地導通；以及一電容，包含一第一端及一第二端，其中該電容的該第一端耦接於該第一節點，該電容的該第二端接收該第三電壓。
  6. 如請求項1所述之脈波產生電路，其中該穩壓控制電路包含：一第一電晶體，包含一第一端、一第二端及一控制端，其中該第一電晶體的該第一端接收該第二訊號，該第一電晶體的該第二端耦接於該第三節點，該第一電晶體的該控制端接收該第一時脈訊號，並根據該第一時脈訊號選擇性地導通；一第二電晶體，包含一第一端、一第二端及一控制端，其中該第二電晶體的該第一端接收該第二訊號，該第二電晶體的該控制端接收該第二訊號，並根據該第二訊號選擇性地導通；一第三電晶體，包含一第一端、一第二端及一控制端，其中該第三電晶體的該第二端耦接於該第三節點，該第三電晶體的該第一端及該控制端接收該第二時脈訊號，並根據該第二時脈訊號選擇性地導通；以及一第四電晶體，包含一第一端、一第二端及一控制端，其中該第四電晶體的該第一端接收該第二電壓，該第四電晶體的該第二端耦接於該第三節點及該第三電晶體的該第二端，該第四電晶體的該控制端接收該第一節點的電壓， 並根據該第一節點的電壓選擇性地導通。
  7. 如請求項6所述之脈波產生電路，其中該穩壓控制電路更用以接收一第四電壓，其中該穩壓控制電路響應於該第一訊號、該第二訊號或一第三訊號而調整該穩壓控制電路之一第四節點的電壓；其中該穩壓控制電路更包含：一第五電晶體，包含一第一端、一第二端及一控制端，其中該第五電晶體的該第一端接收該第三電壓，該第五電晶體的該第二端耦接於該第四節點，該第五電晶體的該控制端接收該第三訊號，並根據該第三訊號選擇性地導通；以及一第六電晶體，包含一第一端、一第二端及一控制端，其中該電晶體的該第一端接收該第三電壓，該第六電晶體的該第二端耦接於該第四節點，該第六電晶體的該控制端接收該第一訊號，並根據該該第一訊號選擇性地導通。
  8. 如請求項7所述之脈波產生電路，更包含：一下拉電路，用以接收該第三電壓、該第三節點的電壓及該第四節點的電壓並耦接於該輸出端，其中該下拉電路響應於該第三節點或該第四節點的電壓而輸出該第三電壓至該輸出端。
  9. 如請求項8所述之脈波產生電路，其中該下拉電路包含： 一第一電晶體，包含一第一端、一第二端及一控制端，該第一電晶體的該第一端耦接於該輸出端，該第一電晶體的該第二端接收該第四電壓，該電晶體的該控制端接收該第四節點的電壓，並根據該第四節點的電壓選擇性地導通；以及一第二電晶體，包含一第一端、一第二端及一控制端，該第二電晶體的該第一端耦接於輸出端，該第一電晶體的該第二端接收該第四電壓，該電晶體的該控制端接收該第三節點的電壓，並根據該第三節點的電壓選擇性地導通。
  10. 如請求項9所述之脈波產生電路，其中該下拉電路之該第二電晶體根據該第二時脈訊號週期性地導通，將該第四電壓輸出到該輸出端。
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