TW202044501A - 半導體封裝以及包括其的天線模組 - Google Patents

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Abstract

一種半導體封裝包括：框架，具有第一貫穿部分及第二貫穿部分；第一半導體晶片及第二半導體晶片，分別位於第一貫穿部分及第二貫穿部分中，各自具有第一表面，在第一表面上設置有連接墊；第一包封體，覆蓋第一半導體晶片及第二半導體晶片的至少一部分；第一連接構件，位於第一半導體晶片及第二半導體晶片上，包括第一重佈線層及散熱圖案層，第一重佈線層電性連接至第一半導體晶片及第二半導體晶片的連接墊；至少一個被動組件，在第一連接構件上位於第一半導體晶片上方；以及至少一個散熱結構，在第一連接構件上位於第二半導體晶片上方並連接至散熱圖案層。

Description

半導體封裝以及包括其的天線模組
本揭露是有關於一種半導體封裝以及一種包括其的天線模組。
半導體封裝設計者在設計和追求在功能上需要複雜性及多功能性的系統級封裝（System in Package，SiP）封裝方面不斷追求輕、薄、短小及緊湊（compactness）。就此而言，對將多個晶片及組件安裝於單一封裝中的技術的關注日益增長。
具體而言，在包括多個半導體晶片及被動組件的半導體封裝中，半導體晶片與被動組件之間以及半導體晶片與其中安裝有半導體封裝的外部裝置之間的訊號損耗（signal loss）增加，且散熱得不到有效執行。
本揭露的態樣旨在提供一種顯著降低訊號傳輸損耗且具有改善的散熱特性的半導體封裝以及一種包括所述半導體封裝的天線模組。
根據本揭露的態樣，在一種半導體封裝以及一種包括其的天線模組中，在半導體晶片上安裝有被動組件及散熱構件。
根據例示性實施例的一種半導體封裝包括：框架，具有第一貫穿部分及第二貫穿部分；第一半導體晶片及第二半導體晶片，分別設置於所述第一貫穿部分及所述第二貫穿部分中，各自具有第一表面及與所述第一表面相對的第二表面，在所述第一表面上設置有連接墊；第一包封體，覆蓋所述第一半導體晶片及所述第二半導體晶片的至少一部分；第一連接構件，設置於所述第一半導體晶片及所述第二半導體晶片上，包括第一重佈線層及散熱圖案層，所述第一重佈線層電性連接至所述第一半導體晶片及所述第二半導體晶片的所述連接墊；至少一個被動組件，在所述第一連接構件上設置於所述第一半導體晶片上方並電性連接至所述第一重佈線層；以及至少一個散熱結構，在所述第一連接構件上設置於所述第二半導體晶片上方並連接至所述散熱圖案層。
在下文中，將參照所附圖式闡述本揭露的實施例如下。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。母板1010可包括物理連接至或電性連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器（application processor，AP）晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等；等等。然而，晶片相關組件1020並非僅限於此，而是可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽®、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，印刷電路板（printed circuit board，PCB）1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接至或電性連接至印刷電路板1110或可不物理連接至或不電性連接至印刷電路板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件1120可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必受限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可進行封裝且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A、圖3B及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重新分佈。連接結構2240可藉由以下步驟來形成：使用例如感光成像介電（photoimageable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的連接墊（例如輸入/輸出（input/output，I/O）端子）中的所有者均設置於半導體晶片內部的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以實施快速的訊號傳遞並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要設置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。此處，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可藉由中介基板2301進行重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下藉由中介基板2302進行重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重新分佈。在此種情形中，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接結構2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要設置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重新分佈並朝半導體晶片之外進行設置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型的形式更緊湊的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9的半導體封裝的線I-I’所截取的切割平面示意圖。
參照圖9及圖10，半導體封裝100A包括：框架110，具有第一貫穿部分110H1及第二貫穿部分110H2；第一半導體晶片121，設置於框架110的第一貫穿部分110H1中，具有主動面及與所述主動面相對的非主動面，在所述主動面上設置有連接墊121P；第二半導體晶片122，設置於第二貫穿部分110H2中，具有主動面及與所述主動面相對的非主動面，在所述主動面上設置有連接墊122P；第一包封體130，包封框架110的至少一部分以及第一半導體晶片121及第二半導體晶片122的至少一部分；第一連接構件140，設置於框架110的頂表面上、第一半導體晶片121的主動面上及半導體晶片122的非主動面上，包括至少一個重佈線層142及散熱圖案層140P；一或多個被動組件171、被動組件172及被動組件173，安裝於第一連接構件140的上表面上；至少一個散熱結構180，在第一連接構件140的上表面上安裝於半導體晶片122的上部部分上；第二包封體135，包封被動組件171、被動組件172及被動組件173以及散熱結構180；金屬層195，覆蓋第二包封體135的頂表面及側表面；第二連接構件160，設置於框架110的底表面上，包括第二重佈線層162；以及電性連接金屬190，連接至第二重佈線層162。
第一半導體晶片121與第二半導體晶片122可在半導體封裝100A中執行彼此不同的功能，且可被安裝成使得第一半導體晶片121的主動面與第二半導體晶片122的主動面在彼此不同的方向上設置。第一連接構件140可面對上面設置有第一半導體晶片121的連接墊121P的主動面，且可面對上面不設置第二半導體晶片122的連接墊122P的非主動面。舉例而言，第一半導體晶片121可為功率管理積體電路（power management integrated circuit，PMIC）晶片，且第二半導體晶片122可為射頻積體電路（radio-frequency integrated circuit，RFIC）晶片。在此種情形中，第一半導體晶片121可經由最短且最佳的訊號通路將功率傳遞至被動組件171、被動組件172及被動組件173，且第二半導體晶片122可被設置成經由最佳訊號通路向上面安裝有半導體封裝100A的外部裝置（例如，天線模組中的天線基板）傳輸訊號且自所述外部裝置接收訊號。
第一半導體晶片121可藉由設置於第一半導體晶片121上的第一連接構件140電性連接至被動組件171、被動組件172及被動組件173（包括直接上覆的第一被動組件171）。具體而言，第一半導體晶片121可藉由連接墊121P直接物理連接至和直接電性連接至第一連接構件140的第一通孔143，以電性連接至上覆的被動組件171、被動組件172及被動組件173。第二半導體晶片122可藉由連接墊121P直接物理連接至和直接電性連接至第二連接構件160的第二通孔163，以電性連接至外部裝置。第二半導體晶片122可連接至上覆的第一連接構件140的散熱圖案層140P，且散熱圖案層140P可連接至第一連接構件140上的散熱結構180。可使用例如表面安裝技術（surface mounting technology，SMT）將被動組件171、被動組件172及被動組件173以及散熱結構180安裝於第一連接構件140上，但其安裝技術並非僅限於此。
在根據相關技術的半導體封裝中，例如半導體晶片及被動組件等電子組件並排設置。在此種情形中，需要在其中設置每一組件的空間來增加封裝尺寸（詳言之，平面上的面積）。另外，當半導體封裝包括執行彼此不同的功能的多個半導體晶片時，所述多個半導體晶片與被動組件或外部裝置之間不會高效地傳輸訊號，且由所述多個半導體晶片產生的熱不會高效地排放至半導體封裝之外。
同時，在根據例示性實施例的半導體封裝100A中，以分佈於第一連接構件140上方及下方的方式設置多個電子組件。具體而言，第一連接構件140被設置成使得被動組件171、被動組件172及被動組件173安裝於第一連接構件140的表面上，所述表面與連接至第一半導體晶片121及第二半導體晶片122的表面相對，且被動組件171、被動組件172及被動組件173的至少一部分在平面上與第一半導體晶片121交疊。因此，半導體封裝100A的尺寸可減小第一半導體晶片121與被動組件171、被動組件172及被動組件173的交疊寬度。另外，被動組件171、被動組件172及被動組件173的包括第一被動組件171的至少一部分可設置於第一半導體晶片121上方以使第一半導體晶片121與被動組件171、被動組件172及被動組件173之間的訊號傳輸通路及/或功率傳輸通路最佳化。
此外，在半導體封裝100A中，散熱180可與被動組件171、被動組件172及被動組件173一起並排安裝於第一連接構件140上。散熱結構180可藉由第一連接構件140的散熱圖案層140P將自第二半導體晶片122產生的熱排放至半導體封裝100A之外。舉例而言，可形成經由第一連接構件140的散熱圖案層140P自第二半導體晶片122連接至散熱結構180的熱傳遞通路。具體而言，散熱結構180可直接連接至構成半導體封裝100A的頂表面及側表面的金屬層195，以具有更有效的散熱功能。
在下文中，將詳細闡述根據例示性實施例的半導體封裝100A中所包括的每一組件。
框架110可具有第一貫穿部分110H1及第二貫穿部分110H2，第一貫穿部分110H1及第二構成部分110H2各自呈貫穿孔（through-hole）形式，第一半導體晶片121可設置於第一貫穿部分110H1中，進而使得與連接墊121P連接的表面面對第一連接構件140的底表面，且第二半導體晶片122可設置於第二貫穿部分110H2中，進而使得上面未設置連接墊122P的表面面對第一連接構件140的底表面。在此種情形中，第一連接墊121P可在不用附加凸塊的條件下連接至第一連接構件140的第一通孔143。框架110包括：第一框架絕緣層111a，設置成與第一連接構件140的底表面接觸；第一配線層112a，設置成與第一連接構件140的底表面接觸並嵌入於第一框架絕緣層111a中；第二配線層112b，設置於與第一框架絕緣層111a的嵌入有第一配線層112a的一側相對的一側上；第二框架絕緣層111b，設置於與第一框架絕緣層111a的嵌入有第一配線層112a的一側相對的一側上，覆蓋第二配線層112b的至少一部分；第三配線層112c，設置於與第二框架絕緣層111b的嵌入有第二配線層112b的一側相對的一側上；第一配線通孔113c，貫穿第一框架絕緣層111a並將第一配線層112a與第二配線層112b電性連接至彼此；以及第二配線通孔113c，貫穿第二框架絕緣層111b並將第二配線層112b與第三配線層112c電性連接。框架110可用作支撐構件。
第一配線層112a可凹陷至第一框架絕緣層111a中。舉例而言，設置成與第一連接構件140的底表面接觸的第一框架絕緣層111a的表面可具有相對於設置成與第一連接構件140的底表面接觸的第一配線層112a的表面的台階（step）。在此種情形中，當第一半導體晶片121及第二半導體晶片122以及框架110被包封體130包封時，可防止由包封體材料滲出引起的對第一配線層112a的污染。第一配線層112a、第二配線層112b及第三配線層112c中的每一者可具有較第一重佈線層142的厚度大的厚度。
當形成第一配線通孔113a的孔洞時，第一配線層112a的一些接墊可用作終止元件（stopper）。因此，第一連接配線通孔113a的每一連接通孔具有上表面寬度小於下表面寬度的錐形形狀在製程方面可為有利的。在此種情形中，第一配線通孔113a的配線通孔可與第二配線層112b的接墊圖案整合。相似地，當形成第二配線通孔113a的孔洞時，第二配線層112b的一些接墊可用作終止元件。因此，第二配線通孔113a的配線通孔具有上表面寬度小於下表面寬度的錐形形狀在製程方面可為有利的。在此種情形中，第二配線通孔113b的配線通孔可與第三配線層112c的接墊圖案整合。
第一框架絕緣層111a及第二框架絕緣層141b的材料可為絕緣材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃纖維（或玻璃布或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build-up Film，ABF）、弗朗克功能調節劑4（Frankel’s function regulator-4，FR-4）、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。
第一配線層112a、第二配線層112b及第三配線層112c可用於對第一半導體晶片121的連接墊121P及第二半導體晶片122的連接墊122P進行重新分佈，且可用於為配線通孔113a及配線通孔113b提供接墊圖案以用於封裝100A的上部/下部電性連接。第一配線層112a、第二配線層112b及第三配線層112c的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一配線層112a、第二配線層112b及第三配線層112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等以外的各種訊號，例如資料訊號。
第一配線通孔113a及第二配線通孔113b可將形成於不同層上的第一配線層112a、第二配線層112b及第三配線層112c電性連接至彼此，從而在框架110中形成電性通路。另外，第一配線通孔113a及第二配線通孔113b可在第一連接構件140與電性連接金屬190之間形成電性通路。第一配線通孔113a及第二配線通孔113b的材料可為金屬材料。第一配線通孔113a及第二配線通孔113b中的每一者可為利用金屬材料完全填充的填充型通孔（filled via），或者沿通孔孔洞的壁表面形成金屬材料的共形型通孔（conformal via）。第一配線通孔113a及第二配線通孔113b中的每一者可具有錐形形狀。第一配線通孔113a及第二配線通孔113b可與第一配線層112a、第二配線層112b及第三配線層112c的至少一部分整合，但其整合並非僅限於此。
半導體晶片121及半導體晶片122中的每一者可為將數百至數百萬個或更多個元件整合於單一晶片中的積體電路（IC）。所述積體電路可為例如處理器晶片，例如功率管理積體電路（PMIC）、射頻積體電路（RFIC）、中央處理器（例如，中央處理單元（CPU））、圖形處理器（例如，圖形處理單元（GPU））、現場可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器（AP）。然而，半導體晶片121及半導體晶片122中的每一者並非僅限於此，且可為例如類比至數位轉換器、應用專用積體電路（ASIC）等邏輯晶片，或者例如揮發性記憶體（例如，動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如，唯讀記憶體（ROM）或快閃記憶體等記憶體晶片等，但並非僅限於此。此外，晶片相關組件可與彼此組合。
在半導體晶片121及半導體晶片122中，上面設置有連接墊121及連接墊122的表面分別是主動面，且相對的表面分別是非主動面。半導體晶片121及半導體晶片122可以主動晶圓為基礎形成。在此種情形中，本體部分的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體部分上可形成各種電路。連接墊121P及連接墊122P可將半導體晶片121及半導體晶片122電性連接至其他組件。連接墊121P及連接墊122P中的每一者的材料可為例如鋁（Al）等導電材料。在本體部分上可形成暴露出連接墊121P及連接墊122P的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。
包封體130可包封半導體晶片121及半導體晶片122，同時填充貫穿部分110H1及貫穿部分110H2的至少一部分。包封體130的包封形式不受限制，只要包封體130環繞半導體晶片121及半導體晶片122的至少一部分即可。舉例而言，包封體130可覆蓋框架110的至少一部分、第一半導體晶片121的非主動面及第二半導體晶片122的主動面，且可填充第一貫穿部分110H1及第二貫穿部分110H2的壁表面與第一半導體晶片121及第二半導體晶片122的側壁之間的空間的一部分。包封體130可填充貫穿部分110H1及貫穿部分110H2，從而用作固定半導體晶片121及半導體晶片122的黏合劑，並用於視某些材料減小彎曲。包封體130可包含詳細材料。包封體130包含絕緣材料，所述絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者在熱固性樹脂或熱塑性樹脂中包含例如無機填料等加強件的樹脂，詳言之，味之素構成膜（ABF）、弗朗克功能調節劑4樹脂、雙馬來醯亞胺三嗪（BT）樹脂、樹脂等。另外，可使用環氧模製化合物（epoxy molding compound，EMC）、感光成像包封體（photoimageable encapsulant，PIE）等。必要時，可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸漬於例如無機填料及/或玻璃纖維等核心材料中的材料。
第一連接構件140可對半導體晶片121及122的連接墊121P及122P進行重新分佈。另外，第一連接構件140可視功能將連接墊121P及連接墊122P電性連接至配線層112a、配線層112b及配線層112c。半導體晶片120的具有各種功能的數十至數百個連接墊121P及122P可藉由第一連接構件140進行重新分佈，且可視其功能而藉由電性連接金屬190與外部進行物理連接及/或電性連接。第一連接構件140可包括第一絕緣層141、設置於絕緣層141上的第一重佈線層142及貫穿絕緣層141的第一通孔141。第一連接構件140可包括較圖式中所示更多數目的絕緣層141、第一重佈線層142及第一通孔143。作為另一選擇，第一連接構件140可包括較圖式中所示更少數目的絕緣層141、第一重佈線層142及第一通孔143。
絕緣層141的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，絕緣材料可為感光性絕緣材料，例如感光成像介電（PID）樹脂。舉例而言，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成第一通孔143的精密節距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141包括多個層時，所述多個層的材料可為彼此相同，或者在必要時，可為彼此不同。當絕緣層141包括多個層時，所述多個層可視製程而彼此整合，進而使得所述多個層之間的邊界可為不明顯，但其整合並非僅限於此。
第一重佈線層142可用於對連接墊121P及連接墊122P實質上進行重新分佈，且可提供上述電性連接通路。第一重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線層142可視對應層的設計而執行各種功能。舉例而言，第一重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除接地（GND）訊號、電源（PWR）訊號等以外的各種訊號，例如資料訊號。所述圖案包括配線及接墊。詳言之，第一重佈線層142可包括在與第二半導體晶片122交疊的區域中構成散熱圖案層140P的散熱重佈線層。
第一通孔143可連接至第一重佈線層142、連接墊121P及最上第一配線層112a，以將設置於不同層上的第一重佈線層142、連接墊121P以及配線層112a、配線層112b及配線層112c電性連接至彼此，從而導致在第一連接構件140中形成電性通路。第一通孔143可主要包括在與第二半導體晶片122交疊的區域中構成散熱圖案層140P的散熱通孔。第一通孔143的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。詳言之，第一通孔143可為藉由微影製程（photolithography process）在絕緣層141中形成的具有感光性質的光通孔（photo via）。在此種情形中，第一通孔143可為利用金屬材料完全填充的填充型通孔，或者沿通孔孔洞的壁表面形成金屬材料的共形型通孔。第一通孔143可為錐形剖面形狀。第一通孔143的錐化方向可不同於框架110的配線通孔113a及配線通孔113b的錐化方向。
包括第二重佈線層及第二通孔163的第二連接構件160可設置於第一包封體130的下側處。第二通孔163可貫穿第一包封體130的至少一部分且將第三配線層112c與第二重佈線層162電性連接至彼此。第二通孔163可貫穿第一包封體130的至少另一部分，以將第二半導體晶片122的連接墊122P與第二重佈線層162電性連接至彼此。詳言之，第二半導體晶片112可藉由第二連接構件160及電性連接金屬190以最短通路電性連接至其中安裝有半導體封裝100A的外部裝置（例如，天線基板）。
第二重佈線層162亦可用於對連接墊121P及連接墊122P進行重新分佈，且可用於提供上述電性連接通路。第二重佈線層162的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線層162可視對應層的設計而執行各種功能。舉例而言，第二重佈線層162可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等以外的各種訊號，例如資料訊號。所述圖案包括配線及接墊。
第二通孔163可將第三配線層112c與第二重佈線層162電性連接至彼此。第二通孔163的材料亦可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。詳言之，第二通孔163可為藉由雷射鑽孔製程形成的雷射通孔，以貫穿第一包封體130（非感光性材料）。在此種情形中，第二通孔163可包括晶種層，所述晶種層包括與第一通孔143的材料不同的材料，例如銅（Cu）。因此，第二通孔可具有較第一通孔143的直徑大的直徑。第二通孔163可為利用金屬材料填充的填充型通孔，或者沿通孔孔洞的壁表面形成金屬材料的共形型通孔。第二通孔163可具有錐形剖面形狀。第二通孔163的錐化方向可與第一配線通孔113a及第二配線通孔113b中的每一者的配線通孔的錐化方向相同，且可與第一通孔143的錐化方向不同。在例示性實施例中，第二重佈線層162的數目及第二通孔163的數目可以各種方式修改。
第一鈍化層150及第二鈍化層155可另外被配置為分別保護第一連接構件140及第二連接構件160免受外部物理性或化學性損傷。第一鈍化層150及第二鈍化層155中的每一者可包含熱固性樹脂。舉例而言，第一鈍化層150及第二鈍化層155中的每一者可為味之素構成膜，但並非僅限於此。第一鈍化層150及第二鈍化層155中的每一者可具有暴露出第一重佈線層142及第二重佈線層162的至少一部分的多個開口。所述開口可以幾十至幾千或更多或者幾十至幾千或更少的量提供。每一開口可包括多個孔洞。
被動組件171、被動組件172及被動組件173可藉由凸塊170s電性連接至第一連接構件140的最上第一重佈線層142。被動組件171、被動組件172及被動組件173中的每一者可獨立地為例如多層陶瓷電容器（MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）等電容器或例如功率電感器等電感器、珠粒等。第一被動組件171可設置於平面上以與第一半導體晶片121交疊，且第二被動組件172及第三被動組件173可設置於平面上以與框架110交疊，或者可設置成使得其一些區域與第一半導體晶片121交疊，此取決於例示性實施例。舉例而言，第一被動組件171的至少一部分可設置於直接形成於第一半導體晶片121上方的區域中，且第二被動組件172及第三被動組件173的至少一部分可設置於直接形成於框架110上方的區域中。被動組件171、被動組件172及被動組件173可具有彼此不同的尺寸及厚度。另外，被動組件171、被動組件172及被動組件173可具有與第一半導體晶片121及第二半導體晶片122的厚度不同的厚度。在根據實例的半導體封裝100A中，被動組件171、被動組件172及被動組件173以及第一半導體晶片121及第二半導體晶片122可在不同的製程中進行包封，且因此，可顯著減小由此種厚度偏差引起的缺陷。被動組件171、被動組件172及被動組件173的數目不受限制，且可較圖式中所示數目更多或更少。另外，直接設置於第一半導體晶片121上方的被動組件171、被動組件172及被動組件173的數目不限於圖式中所示數目。
散熱結構180可藉由凸塊180s連接至最上第一重佈線層142。散熱結構180可具有方塊形狀。舉例而言，散熱結構180可具有矩形平行六面體形狀。詳言之，散熱結構180可在至少一平面上具有與被動組件171、被動組件172及被動組件173中的至少一者（例如，第二被動組件172）相同的尺寸。如圖10中所示，第二被動組件172可在彼此垂直的兩個方向上具有第一寬度W1與第一長度L1，且散熱結構180可具有實質上等於第一長度L1的第二寬度W2及實質上等於第一寬度W1的第二長度L2。舉例而言，散熱結構180可具有藉由以90度的角度旋轉第二被動結構172獲得的尺寸。在此種情形中，在安裝第二被動組件172期間，可將散熱結構180與第二被動組件172一起安裝，以簡化製造製程。然而，散熱結構180的尺寸並非僅限於此。散熱結構180可由具有相對高導熱性的材料形成，以有效地執行散熱功能。舉例而言，散熱結構180可包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。作為另一選擇，散熱結構180可包含碳化矽（SiC）、石墨、石墨烯、碳奈米管（carbon nanotube，CNT）及金屬-石墨複合材料中的至少一者。散熱結構180可具有連接至第一連接構件140的散熱圖案層140P的下部部分以及連接至金屬層195的上部部分。
第二包封構件135包封所述一或多個被動組件171、被動組件172及被動組件173、散熱結構180及第一連接構件140的頂表面的至少一部分。包封形狀不受限制，只要第二包封構件135覆蓋第一連接構件140上的被動組件171、被動組件172及被動組件173以及散熱結構180的至少一部分即可。第二包裝構件135可覆蓋被動組件171、被動組件172及被動組件173中的每一者的頂表面、底表面及側表面以及散熱結構180的側表面的至少一部分。第二包封體135可延伸至第一連接構件140以設置於第一連接構件140上並與第一重佈線層142的頂表面接觸。第二包封體135可包含與第一包封體131相同的材料，或者可包含與第一包封體131的材料不同的材料。
金屬層195可構成半導體封裝100A的頂表面及側表面。金屬層195可覆蓋第二包封體135的頂表面及側表面，且可向下延伸以覆蓋第一鈍化層150、第一連接構件140、框架110、第一包封材料130以及第二鈍化層155的側表面。詳言之，金屬層195可在構成半導體封裝100A的頂表面的區域中與散熱結構180接觸，以進一步改善封裝100A的散熱。金屬層195可在未示出的區域中連接至第一重佈線層142，以自第一連接構件140接收接地訊號，但本揭露並非僅限於此。藉由金屬層195可進一步改善半導體封裝100A的電磁干擾（EMI）屏蔽功能。金屬層195包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Pb）、鈦（Ti）或其合金。根據實施例，金屬層195可包括多個層。然而，金屬層195不是必要組件，且可根據實施例來省略。
電性連接金屬190是附加組件，且被配置成將半導體封裝100A物理連接至及/或電性連接至外部組件。舉例而言，半導體封裝100A可藉由電性連接金屬190安裝於電子裝置的半導體模組或主板上。電性連接金屬190設置於第二鈍化層155的多個開口中的每一者上。因此，電性連接金屬190可電性連接至暴露出的第二重佈線層162。必要時，可在第二鈍化層155中的多個開口中形成凸塊下金屬。在此種情形中，第二鈍化層155可藉由凸塊下金屬電性連接至暴露出的第二重佈線層162。電性連接金屬190可包括低熔點金屬，例如錫（Sn）或含Sn合金。更具體而言，電性連接金屬190可由焊料等形成，但此僅為實例，且電性連接金屬190的材料並非僅限於此。
電性連接金屬190可為接腳（land）、球或引腳（pin）等。電性連接金屬190可包括多層或單層。當電性連接金屬190包括多層時，電性連接金屬190可包括銅柱及焊料。當電性連接金屬190包括單層時，電性連接金屬190可包含錫-銀焊料或銅。然而，電性連接金屬190亦為實例，且並非僅限於此。電性連接金屬190的數目、間隔、設置形式等不受限制，且可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，視連接墊121P及連接墊122P的數目而定，電性連接金屬190可以幾十到幾千的量提供，或者可以幾十到幾千或更多或者幾十至幾千或更少的量提供。
電性連接金屬190中的至少一者可設置於扇出區域中。用語「扇出區域」是指除設置有第一半導體晶片121及第二半導體晶片122的區域之外的區域。舉例而言，根據實例的半導體封裝100A可為扇出型半導體封裝。扇出型封裝相較於扇入型封裝而言可具有改善的可靠性，可容許實施多個輸入/輸出（I/O）端子，且可有利於三維（three-dimensional，3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有優越的價格競爭力。
圖11A至圖11D為示出製造半導體封裝的製程的實例的剖面示意圖。
參照圖11A，製備框架110，並形成第一貫穿部分110H1及第二貫穿部分110H2以貫穿框架110的頂表面及底表面。第一貫穿部分110H1及第二貫穿部分110H2可藉由機械鑽孔及/或雷射鑽孔形成。然而，第一貫穿部分110H1及第二貫穿部分110H2的形成並非僅限於此，且可藉由使用研磨粉末顆粒的噴砂（sandblasting）、使用電漿的乾法蝕刻（dry etching）等來執行。視框架110的材料而定，第一貫穿部分110H1及第二貫穿部分110H2的尺寸及形狀被設計成與欲安裝的第一半導體晶片121及第二半導體晶片122的尺寸、形狀及數目匹配。接下來，將黏合膜205貼附至框架110的一側，並在第一貫穿部分110H1及第二貫穿部分110H2中設置第一半導體晶片121及第二半導體晶片122，並且形成包封體130。可使用任何膜作為黏合膜205，只要所述膜能夠固定框架110即可。作為非限制性實例，黏合膜205可為黏合性會因熱處理減弱的可熱固化黏合膠帶（heat-curable adhesive tape）、黏合性會因紫外線輻照減弱的可紫外線固化黏合膠帶（ultraviolet-curable adhesive tape）。第一半導體晶片121及第二半導體晶片122是以使得第一半導體晶片121及第二半導體晶片122貼附至第一貫穿部分110H1及第二貫穿部分110H2中的黏合膜205的表面的方式設置。舉例而言，將第一半導體晶片121的主動面貼附至黏合膜205的表面，且將第二半導體晶片122的非主動面貼附至黏合膜205的表面。第一包封體130包封框架110的至少底表面以及第一半導體晶片121及第二半導體晶片122的至少底表面，並填充第一貫穿部分110H1及第二貫穿部分110H2中的空間。可藉由已知方法（例如，藉由層壓第一包封體130的前驅物並固化經層壓的前驅物）形成第一包封體130。作為另一選擇，可將第一密封材料130塗佈於黏合膜上以密封第一半導體晶片121及第二半導體晶片122，且接著進行固化。第一半導體晶片121及第二半導體晶片122藉由固化而固定。
參照圖11B，在將載體基板210貼附至第一包封體130上之後，移除黏合膜205。在被移除黏合膜205的表面上形成第一連接構件140及第一鈍化層150。可藉由形成絕緣層141、第一重佈線層142及第一通孔143來形成第一連接構件140。可藉由依序形成絕緣層141來形成第一連接構件140。具體而言，可藉由形成絕緣層141及位於其對應絕緣層上的第一重佈線層142及第一通孔143來形成第一連接構件140。詳言之，絕緣層141可由感光性材料形成，且可藉由以下方式形成第一通孔143：使用微影製程形成通孔孔洞；使用乾法製程形成用於鍍覆的晶種層，例如，包含鈦（Ti）的晶種層；以及使用晶種層形成鍍覆層。可藉由層壓第一鈍化層150的前驅物並固化經層壓的前驅物的方法、施加用於形成第一鈍化層150的材料並固化所施加的前驅物的方法等來形成第一鈍化層150。接下來，在移除載體基板210之後，在第一包封體130的底表面上形成第二重佈線層162及第二通孔163以形成第二連接構件160，並形成第二鈍化層155以覆蓋第二連接構件160。詳言之，可藉由以下方式形成第二通孔163：使用雷射鑽孔形成通孔孔洞；形成用於鍍覆的晶種層，例如化學銅晶種層；以及使用晶種層形成鍍覆層。第二鈍化層155可形成為具有開口，以暴露出第二重佈線層162的至少一部分。
參照圖11C，被動組件171、被動組件172及被動組件173以及散熱結構180可安裝於第一連接構件140上。被動組件171、被動組件172及被動組件173以及散熱結構180可使用凸塊170s及180s以相同的表面安裝技術（SMT）安裝成連接至第一重佈線層142。詳言之，散熱結構180與被動組件171、被動組件172及被動組件173的至少一部分（例如，具有相同尺寸的第二被動組件172）可在同一製程中一起安裝。接下來，可形成第二包封體135以包封被動組件171、被動組件172及被動組件173以及散熱結構180。第二包封體135可包封被動組件171、被動組件172及被動組件173的頂表面、側表面及底表面的至少一部分，可包封散熱結構180的頂表面及側表面，且可填充被動組件171、被動組件172及被動組件173與散熱結構180之間的空間。可藉由已知的方法來形成第二包封體135。舉例而言，可藉由與被闡述為形成第一包封體130的方法相同的方法來形成第二包封體135。
參照圖11D，移除第二包封體135的一部分以暴露出散熱結構180的頂表面。接下來，在第二鈍化層155的開口上形成電性連接金屬190，並形成金屬層195以自第二包封體135的頂表面延伸。可藉由例如回流（reflowing）來固定電性連接金屬190，且可將電性連接金屬190的一部分嵌入於第二鈍化層155中，且可將電性連接金屬190的另一部分暴露於外部以增強固定力。因此，可提高可靠性。在電性連接金屬190上方可進一步設置凸塊下金屬層。可使用例如濺鍍（sputtering）等製程形成金屬層195以構成封裝的頂表面及側表面。
圖12為示出半導體封裝的另一實例的剖面圖。
參照圖12，在根據另一實例的半導體封裝100B中，金屬層195可構成半導體封裝100B的頂表面以及側表面的一部分。金屬層195可覆蓋第二包封體135的頂表面及側表面，且可僅在第一連接構件140之上延伸而不朝下延伸。即使在此種情形中，金屬層195亦可在第二包封體135的頂表面上與散熱結構180接觸，以進一步改善半導體封裝100B的散熱。
其他組件與上述半導體封裝100A的組件實質上相同，且因此，將不再對其予以贅述。
圖13為示出半導體封裝的另一實例的剖面圖。
參照圖13，在根據另一實例的半導體封裝100C中，框架110具有另一形狀。具體而言，框架110包括：第一框架絕緣層111a；第一配線層112a及第二配線層112b，分別設置於第一框架絕緣層111a的兩個表面上；第二框架絕緣層111b及第三框架絕緣層111c，設置於第一框架絕緣層111a的兩個表面上，分別覆蓋第一配線層112a及第二配線層112b；第三配線層112c，設置於第二框架絕緣層111b的與嵌入有第一配線層112a的一側相對的一側上；第三配線層112d，設置於第三框架絕緣層111c的與嵌入有第二配線層112b的一側相對的一側上；第一配線通孔113a，貫穿第一框架絕緣層111a，且將第一配線層112a與第二配線層112b電性連接至彼此；第二配線通孔113b，貫穿第二框架絕緣層111b，且將第一配線層112a與第三配線層113c電性連接至彼此；以及第三配線通孔113c，貫穿第三框架絕緣層111c，且將第二配線層112b與第四配線層112d電性連接。由於框架110包括較大數目的配線層112a、配線層112b、配線層112c及配線層112d，因此第一連接構件140可進一步簡化。
第一框架絕緣層111a可具有較第二框架絕緣層111b及第三框架絕緣層111c中的每一者的厚度大的厚度。第一框架絕緣層111a可具有相對大的厚度以維持剛性，且可引入第二框架絕緣層111b及第三框架絕緣層111c以形成更大數目的配線層112c及配線層112d。在相似的觀點下，貫穿第一框架絕緣層111a的配線通孔113a的配線通孔可具有貫穿第二框架絕緣層111b及第三框架絕緣層111c的第二配線層113b及第三配線層113c中的每一者的較大高度及/或平均直徑。另外，第一配線通孔113a的配線通孔可具有沙漏形狀或圓柱形形狀，而第二配線通孔113b的配線通孔與第三配線通孔113c的配線通孔可分別具有呈彼此相反方向的錐形形狀。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中的每一者可具有較第一重佈線層142中的每一者的厚度大的厚度。
必要時，可在框架110的第一貫穿部分110H1及第二貫穿部分110H2的壁表面上進一步設置框架金屬層115，且可形成框架金屬層115以覆蓋整個壁表面。框架金屬層115可包含例如銅（Cu）等金屬材料。藉由框架金屬層115可改善第一半導體晶片121及第二半導體晶片122的電磁屏蔽效果及散熱效果。
其他組件與上述半導體封裝100A的組件實質上相同，且因此，將不再對其予以贅述。上述半導體封裝100C的特徵配置可應用於根據另一實例的半導體封裝100B。
圖14為示出天線模組的實例的立體示意圖。
參照圖14，根據實例的天線模組500A包括天線基板200A及設置於天線基板200A的頂表面上以電性連接至天線基板200A的半導體封裝100A。天線基板200A包括天線圖案及接地圖案作為可實施毫米波（mmWave）/5G天線的區域。半導體封裝100A包括多個半導體晶片及被動組件，且可具有與以上參照圖9、圖12及圖13所闡述的結構相同的結構。半導體封裝100A可藉由電性連接金屬190安裝於天線基板200A上。
安裝於例如智慧型電話等行動裝置中的各種組件中所使用的頻率及頻寬隨著電子裝置朝高效能發展的近期趨勢而增大。詳言之，用於毫米波及5G通訊的天線模組需要一種結構，在所述結構中，使用射頻在例如半導體晶片等安裝組件之間的進行的訊號傳輸是高效的。當根據相關技術以系統級封裝類型（SIP）的模組方式實施天線模組時，各種半導體晶片及被動組件藉由表面安裝技術（SMT）分別直接安裝於天線基板的底表面上。
同時，根據實例的天線模組500A包括半導體封裝100A，在半導體封裝100A中，第一半導體晶片121及第二半導體晶片122以及被動組件171、被動組件172及被動組件173被封裝成安裝於天線基板200A上的單一封裝，且可被設置成使得第二半導體晶片122的主動面面對下伏的天線基板200A。因此，可相對縮短第二半導體晶片122與天線基板200A之間的射頻訊號通路，且可使射頻訊號通路最佳化。由於半導體封裝100A包括設置於第二半導體晶片122上方的散熱結構180，因此可藉由設置於半導體封裝100A的外側上的金屬層195來提高散熱特性並增強電性屏蔽。
天線模組500A可藉由連接至天線基板200A的一側的連接件電性連接至其中安裝有天線模組500A的外部裝置。
如上所述，可提供一種具有改善的散熱特性同時顯著降低熱傳輸損耗的半導體封裝以及一種包括所述半導體封裝的天線模組。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出修改及變型。
100A:封裝/半導體封裝 100B、100C、1121:半導體封裝 110:框架 110H1:貫穿部分/第一貫穿部分 110H2:貫穿部分/第二貫穿部分 111a:第一框架絕緣層 111b:第二框架絕緣層 111c:第三框架絕緣層 112a:配線層/第一配線層 112b:配線層/第二配線層 112c:配線層/第三配線層 112d:配線層/第四配線層 113a:配線通孔/第一配線通孔 113b:配線通孔/第二配線通孔 113c:第三配線通孔 115:框架金屬層 121:半導體晶片/第一半導體晶片 121P、122P、2122、2222:連接墊 122:半導體晶片/第二半導體晶片 130:包封體/第一包封體 135:第二包封體 140:第一連接構件 140P:散熱圖案層 141:絕緣層/第一絕緣層 142:重佈線層/第一重佈線層 143:第一通孔 150:第一鈍化層 155:第二鈍化層 160:第二連接構件 162:第二重佈線層 163:第二通孔 170s、180s:凸塊 171:被動組件/第一被動組件 172:被動組件/第二被動組件 173:被動組件/第三被動組件 180:散熱結構 190:電性連接金屬 195:金屬層 200A:天線基板 205:黏合膜 210:載體基板 500A:天線模組 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1101、2121、2221:本體 1110:印刷電路板 1120:電子組件 1130:照相機模組 2100:扇出型半導體封裝 2120、2220:半導體晶片 2130:包封體 2140、2240:連接結構 2141、2241:絕緣層 2142:重佈線層 2143、2243:通孔 2150、2223、2250:鈍化層 2160、2260:凸塊下金屬層 2170:焊球 2200:扇入型半導體封裝 2242:配線圖案 2243h:通孔孔洞 2251:開口 2270:焊球 2280:底部填充樹脂 2290:模製材料 2301、2302:中介基板 L1:第一長度 L2:第二長度 W1:第一寬度 W2:第二寬度 I-I’:線
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵以及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出半導體封裝的實例的剖面示意圖。 圖10為沿圖9的半導體封裝的線I-I’所截取的切割平面示意圖。 圖11A至圖11D為示出製造半導體封裝的製程的實例的剖面示意圖。 圖12為示出半導體封裝的另一實例的剖面圖。 圖13為示出半導體封裝的另一實例的剖面圖。 圖14為示出天線模組的實例的立體示意圖。
100A:封裝/半導體封裝
110:框架
110H1:貫穿部分/第一貫穿部分
110H2:貫穿部分/第二貫穿部分
111a:第一框架絕緣層
111b:第二框架絕緣層
112a:配線層/第一配線層
112b:配線層/第二配線層
112c:配線層/第三配線層
113a:配線通孔/第一配線通孔
113b:配線通孔/第二配線通孔
121:半導體晶片/第一半導體晶片
121P、122P:連接墊
122:半導體晶片/第二半導體晶片
130:包封體/第一包封體
135:第二包封體
140:第一連接構件
140P:散熱圖案層
141:絕緣層/第一絕緣層
142:重佈線層/第一重佈線層
143:第一通孔
150:第一鈍化層
155:第二鈍化層
160:第二連接構件
162:第二重佈線層
163:第二通孔
170s、180s:凸塊
171:被動組件/第一被動組件
172:被動組件/第二被動組件
173:被動組件/第三被動組件
180:散熱結構
190:電性連接金屬
195:金屬層
I-I’:線

Claims (20)

  1. 一種半導體封裝，包括： 框架，具有第一貫穿部分及第二貫穿部分； 第一半導體晶片及第二半導體晶片，分別設置於所述第一貫穿部分及所述第二貫穿部分中，各自具有第一表面及與所述第一表面相對的第二表面，在所述第一表面上設置有連接墊； 第一包封體，覆蓋所述第一半導體晶片及所述第二半導體晶片的至少一部分； 第一連接構件，設置於所述第一半導體晶片及所述第二半導體晶片上，包括第一重佈線層及散熱圖案層，所述第一重佈線層電性連接至所述第一半導體晶片及所述第二半導體晶片的所述連接墊； 至少一個被動組件，在所述第一連接構件上設置於所述第一半導體晶片上方並電性連接至所述第一重佈線層；以及 至少一個散熱結構，在所述第一連接構件上設置於所述第二半導體晶片上方並連接至所述散熱圖案層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶片的所述第一表面面對所述第一連接構件，且 所述第二半導體晶片的所述第二表面面對所述第一連接構件。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述散熱圖案層連接至所述第二半導體晶片的所述第二表面，且在所述第二半導體晶片與所述散熱結構之間提供熱傳遞通路。
  4. 如申請專利範圍第1項所述的半導體封裝，更包括： 第二包封體，覆蓋所述散熱結構以及所述被動組件的至少一部分， 其中所述散熱結構自所述第二包封體暴露出。
  5. 如申請專利範圍第4項所述的半導體封裝，更包括： 金屬層，覆蓋所述第二包封體的頂表面及側表面。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述散熱結構具有與所述金屬層接觸的頂表面。
  7. 如申請專利範圍第5項所述的半導體封裝，其中所述金屬層自所述第二包封體的所述側表面延伸至所述第二包封體的下部部分以至少覆蓋所述第一連接構件的側表面。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述金屬層進一步自所述第一連接構件的所述側表面延伸以覆蓋所述框架的側表面。
  9. 如申請專利範圍第4項所述的半導體封裝，其中所述第二包封體包含與所述第一包封體的材料不同的材料。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括： 第二重佈線層，設置於所述第一包封體的底表面上並電性連接至所述第一半導體晶片及所述第二半導體晶片的所述連接墊。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述框架包括將所述第一重佈線層與所述第二重佈線層電性連接至彼此的配線結構。
  12. 如申請專利範圍第10項所述的半導體封裝，其中所述第一連接構件及所述第二連接構件包括分別連接至所述第一重佈線層及所述第二重佈線層的第一通孔及第二通孔，且 所述第一半導體晶片的所述連接墊連接至所述第一通孔，且所述第二半導體晶片的所述連接墊連接至所述第二通孔。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述第二通孔具有較所述第一通孔的直徑大的直徑。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述第一通孔及所述第二通孔分別包括第一晶種層及第二晶種層，且 所述第一晶種層與所述第二晶種層包含彼此不同的材料。
  15. 如申請專利範圍第12項所述的半導體封裝，其中所述第一通孔貫穿所述第一連接構件的絕緣層，且所述第二通孔貫穿所述第一包封體，且 所述絕緣層包含感光性材料，且所述第一包封體包含非感光性材料。
  16. 如申請專利範圍第12項所述的半導體封裝，其中所述第一通孔與所述第二通孔在相反方向上錐化。
  17. 如申請專利範圍第1項所述的半導體封裝，其中所述散熱結構及所述被動組件中的每一者藉由凸塊表面安裝於所述第一連接構件上。
  18. 一種天線模組，包括： 天線基板，包括天線圖案；以及 半導體封裝，第一半導體晶片及第二半導體晶片嵌入於所述半導體封裝中，所述半導體封裝設置於所述天線基板的一個表面上以電性連接至所述天線基板， 其中所述半導體封裝包括： 框架，具有第一貫穿部分及第二貫穿部分，所述第一半導體晶片及所述第二半導體晶片分別安裝於所述第一貫穿部分及所述第二貫穿部分中； 連接構件，設置於所述第一半導體晶片及所述第二半導體晶片上，包括重佈線層，所述重佈線層電性連接至所述第一半導體晶片及所述第二半導體晶片的連接墊； 被動組件，設置於所述第一半導體晶片上方；以及 散熱結構，設置於所述第二半導體晶片上方，且在所述第二半導體晶片與所述散熱結構之間提供熱傳遞通路。
  19. 如申請專利範圍第18項所述的天線模組，其中所述第一半導體晶片及所述第二半導體晶片中的每一者具有第一表面及與所述第一表面相對的第二表面，在所述第一表面上設置有所述連接墊， 所述第一半導體晶片的所述第一表面面對所述連接構件，且 所述第二半導體晶片的所述第一表面面對所述天線基板。
  20. 如申請專利範圍第18項所述的天線模組，其中所述第一半導體晶片包括功率管理積體電路（PMIC）晶片，且所述第二半導體晶片包括射頻積體電路（RFIC）晶片。
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