TWI687934B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可提高寫入動作之可靠性之半導體記憶裝置。  實施形態之半導體記憶裝置具備：第1字元線，其配置於半導體基板30之上方；第2字元線，其介隔絕緣層積層於第1字元線上；記憶柱MH，其貫通第1及第2字元線，且具有半導體基板30上之下部柱LMH、下部柱LMH上之上部柱UMH、及下部柱LMH與上部柱UMH間之接合部JT；位元線BL，其電性連接於記憶柱MH；及驅動器13，其對第1及第2字元線施加電壓。第1字元線較第2字元線更靠近接合部，於在選擇第2字元線之寫入動作時使位元線BL升壓之預充電動作中，驅動器13對第2字元線施加電壓VCP1，對第1字元線施加高於電壓VCP1之電壓VCP2。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有三維地排列有記憶胞之半導體記憶體。
實施形態提供一種可提高寫入動作之可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1字元線，其設置於基板之上方；第2字元線，其設置於上述第1字元線之上方；第3字元線，其設置於上述第2字元線之上方；第1半導體層，其具有貫通上述第1字元線且設置於上述基板之上方之第1部分、貫通上述第2及第3字元線且設置於上述第1部分之上方之第2部分、及設置於上述第1部分與上述第2部分之間之接合部；第1位元線，其電性連接於上述第1半導體層；解碼器，其對上述第1、第2、及第3字元線施加電壓；感測放大器，其對上述第1位元線施加電壓；及控制電路，其控制上述解碼器及感測放大器；且上述控制電路於對連接於上述第3字元線之記憶胞電晶體之寫入動作中，以如下方式控制上述解碼器：於對上述第3字元線施加編程電壓之前，對上述第1位元線施加第1電壓，對上述第3字元線施加第2電壓，對上述第2字元線施加高於上述第2電壓之第3電壓。
於以下實施形態之說明中，對於具有相同功能及構成之構成要素標註相同符號。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，並非將構成零件之材質、形狀、構造、配置等特定為下述者。
各功能區塊可作為硬體、電腦軟體中之一者或將兩者組合所得者而實現。並非必須將各功能區塊如以下之例般進行區別。例如，亦可藉由與例示之功能區塊不同之功能區塊執行一部分功能。進而，亦可將例示之功能區塊分割為更細之功能子區塊。此處，作為半導體記憶裝置，列舉記憶胞電晶體積層於半導體基板之上方之三維積層型之NAND(not and，反及)型快閃記憶體為例進行說明。
[實施形態]  以下，對實施形態之半導體記憶裝置進行說明。
1.半導體記憶裝置之構成  使用圖1，對本實施形態之半導體記憶裝置之構成進行說明。圖1係表示實施形態之半導體記憶裝置之構成之方塊圖。
作為半導體記憶裝置之NAND型快閃記憶體10係非揮發地記憶資料之記憶體，具備複數個記憶胞。如圖1所示，NAND型快閃記憶體10具備記憶胞陣列11、列解碼器12、驅動器13、感測放大器14、位址暫存器15、指令暫存器16、及定序器17。又，例如於NAND型快閃記憶體10，於外部經由NAND匯流排連接控制器20。控制器20對NAND型快閃記憶體10進行存取，而控制NAND型快閃記憶體10。關於NAND匯流排及控制器20之詳細情況，將於下文進行敍述。
記憶胞陣列11具備包含與列及行建立對應關係之複數個非揮發性記憶胞之複數個區塊BLK0、BLK1、BLK2、…BLKn(n為0以上之整數)。以下，於記載為區塊BLK之情形時，設為表示區塊BLK0~BLKn之各者。記憶胞陣列11記憶自控制器20提供之資料。關於記憶胞陣列11及區塊BLK之詳細情況，將於下文進行敍述。
列解碼器12選擇區塊BLK中之任一者，進而選擇所選擇之區塊BLK中之字元線。關於列解碼器12之詳細情況，將於下文進行敍述。
驅動器13對所選擇之區塊BLK，經由列解碼器12供給電壓。
感測放大器14於資料之讀出時，感測自記憶胞陣列11讀出之資料DAT並進行必要之運算。繼而，將該資料DAT輸出至控制器20。感測放大器14於資料之寫入時，將自控制器20接收之寫入資料DAT傳送至記憶胞陣列11。
位址暫存器15保持自控制器20接收之位址ADD。位址ADD包含指定動作對象之區塊BLK之區塊位址、及指示所指定之區塊內之動作對象之字元線之頁位址。指令暫存器16保持自控制器20接收之指令CMD。指令CMD例如包含對定序器17命令寫入動作之寫入指令、及命令讀出動作之讀出指令等。
定序器17基於保持於指令暫存器16之指令CMD，控制NAND型快閃記憶體10之動作。具體而言，定序器17基於保持於指令暫存器16之寫入指令，控制列解碼器12、驅動器13、及感測放大器14，對由位址ADD指定之複數個記憶胞電晶體進行寫入。又，定序器17基於保持於指令暫存器16之讀出指令，控制列解碼器12、驅動器13、及感測放大器14，從由位址ADD指定之複數個記憶胞電晶體進行讀出。
如上所述，於NAND型快閃記憶體10，經由NAND匯流排連接控制器20。NAND匯流排進行依照NAND介面之信號之收發。具體而言，NAND匯流排例如包含將晶片賦能信號CEn、指令閂賦能信號CLE、位址閂賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、輸入輸出信號I/O、及就緒/忙碌信號R/Bn進行通信之匯流排。輸入輸出信號I/O以8位元之匯流排寬度被傳輸。輸入輸出信號I/O將指令CMD、位址ADD、及資料DAT等進行通信。
其次，使用圖1，對控制器20之構成進行說明。控制器20具備主機介面(I/F)電路21、內置記憶體22、處理器(CPU)23、緩衝記憶體24、NAND介面(I/F)電路25、及ECC(Error Checking and Correcting，錯誤檢查與校正)電路26。
主機介面電路21經由主機匯流排連接於主機設備(未圖示)。主機介面電路21將自主機設備接收之命令及資料分別傳送至處理器23及緩衝記憶體24。又，主機介面電路21響應來自處理器23之命令，將緩衝記憶體24內之資料傳送至主機設備。
處理器23對控制器20整體之動作進行控制。例如，處理器23於自主機設備接收到寫入命令時，對此進行響應，而對NAND介面電路25發佈寫入命令。於讀出及刪除時亦同樣。又，處理器23執行耗損平均等用以管理NAND型快閃記憶體10之各種處理。再者，以下所說明之控制器20之動作可藉由處理器23執行軟體(或韌體)而實現，或者亦可藉由硬體而實現。
NAND介面電路25經由NAND匯流排而與NAND型快閃記憶體10連接，負責與NAND型快閃記憶體10之通信。NAND介面電路25基於自處理器23接收之命令，將各種信號發送至NAND型快閃記憶體10，又，自NAND型快閃記憶體10接收各種信號。
緩衝記憶體24暫時保持寫入資料或讀出資料。緩衝記憶體24亦可由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等構成。
內置記憶體22例如為DRAM或SRAM等半導體記憶體，用作處理器23之作業區域。內置記憶體22保持用以管理NAND型快閃記憶體10之韌體、或各種管理表等。
ECC電路26進行與記憶於NAND型快閃記憶體10之資料相關之錯誤檢測及錯誤校正處理。即，ECC電路26於資料之寫入時產生錯誤校正碼，將其賦予至寫入資料，於資料之讀出時將其解碼。
1.1記憶胞陣列11之構成  1.1.1區塊BLK之電路構成  其次，使用圖2，對記憶胞陣列11所包含之區塊BLK之電路構成進行說明。圖2係記憶胞陣列11內之區塊BLK之電路圖。如圖2所示，區塊BLK例如包含4個串單元SU0、SU1、SU2、SU3。以下，於記載為串單元SU之情形時，表示串單元SU0~SU3之各者。
各串單元SU包含複數個NAND串NS。複數個NAND串NS分別與位元線BL0、BL1、…、BLm(m為0以上之整數)建立關聯。以下，於記載為位元線BL之情形時，表示位元線BL0~BLm之各者。又，各NAND串NS例如包含記憶胞電晶體MT0、MT1、MT2、…、MT47、虛設電晶體DLT及DUT、記憶胞電晶體MT48、MT49、MT50、…、MT95、以及選擇閘極電晶體ST1及ST2。以下，於記載為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0~MT95之各者。
記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發地記憶資料。虛設電晶體DLT及DUT之各者例如為與記憶胞電晶體MT相同之構成，且為不用於資料之記憶之記憶胞電晶體。選擇閘極電晶體ST1及ST2之各者於各種動作時用於串單元SU之選擇。
於各NAND串NS中，選擇閘極電晶體ST1之汲極連接於對應之位元線BL。於選擇閘極電晶體ST1之源極與虛設電晶體DUT之汲極之間串聯連接有記憶胞電晶體MT48~MT95。虛設電晶體DUT之源極連接於虛設電晶體DLT之汲極。於虛設電晶體DLT之源極與選擇閘極電晶體ST2之汲極之間串聯連接有記憶胞電晶體MT0~MT47。
於同一區塊BLK中，記憶胞電晶體MT0~MT95之各者之控制閘極分別共通連接於字元線WL0~WL95。虛設電晶體DUT之控制閘極共通連接於虛設字元線WLDU。虛設電晶體DLT之控制閘極共通連接於虛設字元線WLDL。串單元SU0~SU3之各者中所包含之選擇閘極電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇閘極電晶體ST2之閘極共通連接於選擇閘極線SGS。
對於位元線BL0~BLm，分配各不相同之行位址。位元線BL於複數個區塊BLK間共通連接於對應之NAND串NS之選擇閘極電晶體ST1。字元線WL0~WL95以及虛設字元線WLDU及WLDL各自係針對每一區塊BLK設置。源極線SL於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位元數變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於各記憶胞電晶體MT記憶2位元資料之情形時記憶2頁資料，於各記憶胞電晶體MT記憶3位元資料之情形時記憶3頁資料。
1.1.2記憶胞陣列之剖面構造  其次，使用圖3，對記憶胞陣列11中之記憶胞電晶體之剖面構造進行說明。圖3係實施形態中之記憶胞陣列11內之記憶胞電晶體之剖視圖。此處，省略導電層間之層間絕緣膜。又，於圖3中，將相互正交且平行於半導體基板30面之2個方向設為X方向及Y方向，將與該等X方向及Y方向(XY面)正交之方向設為Z方向(積層方向)。
如圖3所示，記憶胞陣列11包含半導體基板30、導電層31~38、記憶柱MH、及接觸插塞BLC。半導體基板30之主面對應於XY面。於半導體基板30之上方，介隔絕緣層設置導電層31。導電層31形成為沿著XY面之平板狀，作為源極線SL發揮功能。
於導電層31上，沿著YZ面之複數個狹縫SLT於X方向上排列。導電層31上且相鄰之狹縫SLT間之構造體例如對應於1個串單元SU。具體而言，於導電層31上且相鄰之狹縫SLT間，自下層依序設置有導電層32、48個導電層33、導電層34、導電層35、48個導電層36、及導電層37。該等導電層中之於Z方向上相鄰之導電層介隔層間絕緣膜積層。導電層32~37分別形成為沿著XY面之平板狀。
導電層32作為選擇閘極線SGS發揮功能。48個導電層33自下層依序分別作為字元線WL0~WL47發揮功能。導電層34及35分別作為虛設字元線WLDL及WLDU發揮功能。48個導電層36自下層依序分別作為字元線WL48~WL95發揮功能。導電層37作為選擇閘極線SGD發揮功能。
複數個記憶柱MH例如於Y方向上排列為錯位狀(未圖示)，分別作為1個NAND串NS發揮功能。各記憶柱MH以自導電層37之上表面到達至導電層31之上表面之方式，貫通導電層32~37而設置。又，各記憶柱MH包含下部柱LMH、上部柱UMH、及下部柱LMH與上部柱UMH間之接合部JT。
上部柱UMH設置於下部柱LMH上，下部柱LMH與上部柱UMH之間經由接合部JT接合。即，於導電層31上設置下部柱LMH，於下部柱LMH上經由接合部JT設置上部柱UMH。例如，接合部JT之外徑大於下部柱LMH與接合部JT之接觸部分之外徑，且大於上部柱UMH與接合部JT之接觸部分之外徑。設置有接合部JT之接合層之Z方向上之間隔(導電層34與35間之間隔)大於相鄰之導電層33之間隔，且大於相鄰之導電層36之間隔。
記憶柱MH例如具有阻擋絕緣膜40、電荷儲存膜(亦稱為電荷儲存層)41、隧道絕緣膜42、及半導體層43。具體而言，於用以形成記憶柱MH之記憶孔之內壁設置阻擋絕緣膜40。於阻擋絕緣膜40之內壁設置電荷儲存膜41。於電荷儲存膜41之內壁設置隧道絕緣膜42。進而，於隧道絕緣膜42之內側設置半導體層43。再者，記憶柱MH亦可設為於半導體層43之內部設置有芯絕緣層之構造。
於此種記憶柱MH之構成中，記憶柱MH與導電層32交叉之部分作為選擇閘極電晶體ST2發揮功能。記憶柱MH與導電層33交叉之部分分別作為記憶胞電晶體MT0~MT47發揮功能。各記憶胞電晶體MT0~MT47係記憶資料或可記憶資料之記憶胞。記憶柱MH與導電層34及35交叉之部分分別作為虛設電晶體DLT及DUT發揮功能。各虛設電晶體DLT及DUT係不記憶資料之記憶胞。記憶柱MH與導電層36交叉之部分分別作為記憶胞電晶體MT48~MT95發揮功能。各記憶胞電晶體MT48~MT95係記憶資料或可記憶資料之記憶胞。進而，記憶柱MH與導電層37交叉之部分作為選擇閘極電晶體ST1發揮功能。
半導體層43作為記憶胞電晶體MT、虛設電晶體DLT、DUT、及選擇閘極電晶體ST1、ST2之通道層發揮功能。於半導體層43之內部形成NAND串NS之電流路徑。
電荷儲存膜41具有儲存記憶胞電晶體MT中自半導體層43注入之電荷之功能。電荷儲存膜41例如包括氮化矽膜。
隧道絕緣膜42於將電荷自半導體層43注入至電荷儲存膜41時、或儲存於電荷儲存膜41之電荷擴散至半導體層43時，作為電位障壁發揮功能。隧道絕緣膜42例如包括氧化矽膜。
阻擋絕緣膜40防止儲存於電荷儲存膜41之電荷擴散至導電層(字元線WL)33~36。阻擋絕緣膜40例如包括氧化矽膜及氮化矽膜。
於較記憶柱MH之上表面更靠上方，介隔層間絕緣膜設置導電層38。導電層38形成為於X方向上延伸之線狀，作為位元線(或配線層)BL發揮功能。複數個導電層38於Y方向行排列(未圖示)，導電層38與對應於每個串單元SU之1個記憶柱MH電性連接。具體而言，於各串單元SU中，於各記憶柱MH內之半導體層43上設置接觸插塞BLC，於接觸插塞BLC上設置1個導電層38。接觸插塞BLC包含導電層。
再者，記憶胞陣列11之構成並不限定於上述構成。例如，各區塊BLK所包含之串單元SU可設定為任意個數。又，各NAND串NS所包含之記憶胞電晶體MT、虛設電晶體DLT及DUT、以及選擇閘極電晶體ST1及ST2之各者亦可設定為任意個數。
又，字元線WL、虛設字元線WLDL及WLDU、以及選擇閘極線SGD及SGS之條數係分別根據記憶胞電晶體MT、虛設電晶體DLT及DUT、以及選擇閘極電晶體ST1及ST2之個數而變更。選擇閘極線SGS亦可由分別設置為複數層之複數個導電層構成。選擇閘極線SGD亦可由分別設置為複數層之複數個導電層構成。
關於其他記憶胞陣列11之構成，例如記載於名為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請12/407,403號。又，分別記載於名為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請12/679,991號、及名為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請12/532,030號。該等專利申請係其整體藉由參照引用於本申請說明書中。
1.1.3記憶胞電晶體之閾值電壓分佈  其次，使用圖4，對記憶胞電晶體MT可獲取之資料及其閾值電壓分佈進行說明。圖4係表示本實施形態中之記憶胞電晶體MT可獲取之資料及其閾值電壓分佈之圖。此處，對應用可將3位元之資料記憶於1個記憶胞電晶體MT之TLC(Triple-Level Cell，三階記憶單元)方式作為記憶胞電晶體MT之記憶方式之情形進行說明。再者，本實施形態亦可應用於使用可將2位元之資料記憶於1個記憶胞電晶體MT之MLC(Multi-Level Cell，多階記憶單元)方式、可將4位元之資料記憶於1個記憶胞電晶體MT之QLC(Quad-Level Cell，四階記憶單元)方式等其他記憶方式的情形。
如圖4所示，應用TLC方式之複數個記憶胞電晶體MT形成8個閾值電壓分佈。各記憶胞電晶體MT根據其等之閾值電壓分佈，例如可保持3位元之資料。該3位元資料自閾值電壓較低者起例如依序為“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。保持該等資料之記憶胞電晶體之閾值電壓之狀態自較低者起例如依序為“Er”狀態(例如未達電壓VA)、“A”狀態(例如為電壓VA以上且未達VB；VA＜VB)、“B”狀態(例如為電壓VB以上且未達VC；VB＜VC)、“C”狀態(例如為電壓VC以上且未達VD；VC＜VD)、“D”狀態(例如為電壓VD以上且未達VE；VD＜VE)、“E”狀態(例如為電壓VE以上且未達VF；VE＜VF)、“F”狀態(例如為電壓VF以上且未達VG；VF＜VG)、“G”狀態(例如電壓VG以上)。再者，3位元資料與閾值電壓之關係並不限定於該關係，關於兩者之關係，可適當選擇。
將各記憶胞電晶體MT所保持之3位元資料自下位(lower)位元側起分別稱為下位位元、中位(middle)位元、及上位(upper)位元。而且，於同一串單元SU中，將包含連接於同一字元線之複數個記憶胞電晶體之胞單元CU所保持之下位位元的集合稱為下位頁，將中位位元之集合稱為中位頁，將上位位元之集合稱為上位頁。即，對胞單元CU分配3頁。資料之寫入及讀出係以頁單位或胞單元單位進行。
1.2列解碼器之構成  其次，使用圖5，對本實施形態中之列解碼器12之構成進行說明。圖5係表示實施形態中之列解碼器之構成之電路圖。
列解碼器12包含解碼器DC0~DCn。以下，於記載為解碼器DC之情形時，表示解碼器DC0~DCn之各者。解碼器DC0~DCn分別對應於區塊BLK0~BLKn。即，將1個解碼器DC與1個區塊BLK建立關聯。以下，以對應於區塊BLK0之解碼器DC0為例，對解碼器DC0之電路構成進行說明。
解碼器DC包含區塊解碼器BD、及傳送電晶體TRS、TR0~TR47、TRDL、TRDU、TR48~95、及TRD0。區塊解碼器BD對區塊位址進行解碼，並基於解碼結果對傳送閘極線TG施加特定電壓。傳送閘極線TG共通連接於傳送電晶體之各者之閘極。傳送電晶體例如包含高耐壓n通道MOS電晶體。
傳送電晶體之各者連接於自驅動器13供給電壓之信號線與設置於區塊BLK0之配線之間。具體而言，傳送電晶體TRS之汲極連接於信號線SGSD，傳送電晶體TRS之源極連接於區塊BLK0之選擇閘極線SGS。傳送電晶體TR0~TR95之各者之汲極分別連接於信號線CG0~CG95，傳送電晶體TR0~TR95之各者之源極分別連接於區塊BLK0之字元線WL0~WL95之一端。傳送電晶體TRDL之汲極連接於信號線CGDL，傳送電晶體TRDL之源極連接於虛設字元線WLDL。傳送電晶體TRDU之汲極連接於信號線CGDU，傳送電晶體TRDU之源極連接於虛設字元線WLDU。進而，傳送電晶體TRD0之汲極連接於信號線SGDD0，傳送電晶體TRD0之源極連接於區塊BLK0之選擇閘極線SGD0。
具有上述構成之列解碼器12選擇各種動作對象之區塊BLK，並對所選擇之區塊BLK施加自驅動器13供給之電壓。具體而言，於各種動作時，對應於選擇及非選擇區塊BLK之區塊解碼器BD分別將“H”位準及“L”位準之電壓施加於傳送閘極線TG。
例如，於選擇區塊BLK0之情形時，解碼器DC0內之傳送電晶體TRS~TRD0成為接通狀態，其他解碼器DC內之傳送電晶體TRS~TRD0成為斷開狀態。藉此，於設置於區塊BLK0之各配線與對應之信號線之間形成電流路徑，且設置於其他區塊BLK之各配線與對應之信號線之間之電流路徑被阻斷。其結果，將由驅動器13分別供給至各信號線之電壓經由解碼器DC0分別施加於所選擇之區塊BLK0內之各配線。
2.半導體記憶裝置之寫入動作  其次，對本實施形態之半導體記憶裝置中之寫入動作進行說明。於寫入動作中，反覆執行包括編程動作(亦稱為編程)、及編程驗證動作之寫入循環直至記憶胞電晶體MT之閾值電壓上升至特定電壓為止。
編程動作係藉由對記憶胞電晶體MT之閘極施加寫入電壓(亦稱為編程電壓)而對記憶胞電晶體之電荷儲存層注入電荷使記憶胞電晶體之閾值電壓上升的動作。編程驗證動作係確認由寫入電壓之施加產生之記憶胞電晶體MT之閾值電壓之變化的動作。編程驗證動作判定記憶胞電晶體之閾值電壓是否達到特定電壓。此處，對本實施形態之編程動作進行說明，對編程驗證動作之說明進行省略。
本實施形態之寫入動作中之編程動作可應用於各種寫入方式。例如，寫入方式具有藉由1個編程指令將複數位元之資料一次寫入至記憶胞電晶體MT之方式(例如全順序編程)、及藉由複數個編程指令將複數位元之資料分成多階段寫入至記憶胞電晶體MT之方式(例如2階段編程或模糊與精細方式(foggy & fine))。
2階段編程係於第1階段之寫入動作中寫入下位等之下位頁且於第2階段之寫入動作中同時寫入上位及中位等之上位頁之方式。模糊與精細方式係於第1階段之寫入動作中粗略地寫入下位/上位/中位等全部頁且於第2階段之寫入動作中精細地寫入在第1階段之寫入動作中寫入之頁的方式。於任一方式中，均可使用本實施形態之編程動作。
以下，對本實施形態之寫入動作中之編程動作進行說明。
如圖3所示，本實施形態之NAND型快閃記憶體10於下部柱LMH與上部柱UMH之間具有接合部JT。於在下部柱LMH與上部柱UMH之間具有接合部JT之構造中，存在於寫入動作中在連接於接合部JT附近之字元線之非寫入對象(或寫入禁止)之記憶胞電晶體MT產生閾值電壓之上升等不良情況(例如誤寫入)的情形。本實施形態係對此種產生於接合部JT附近之記憶胞電晶體MT之不良情況採取對策者。因此，此處著眼於編程動作中施加於字元線WL48~WL51及虛設字元線WLDU之電壓進行說明。再者，對於上述產生於記憶胞電晶體MT之不良情況之詳細情況，將於下文進行敍述。
寫入動作係將1個字元線WL作為單位而執行。對字元線WL0~WL95之寫入動作之順序例如係對連接於字元線WL0之複數個記憶胞電晶體MT進行寫入動作，繼而，對連接於字元線WL1、WL2依序至字元線WL95之各字元線之記憶胞電晶體進行寫入動作。
2.1寫入動作之第1例  圖6係寫入動作之第1例中之編程動作之時序圖，表示對選擇閘極線、字元線、及位元線施加之電壓。於第1例中，表示在對除虛設字元線以外距接合部JT最近之第1個字元線WL48、第二近之第2個字元線WL49依序進行寫入動作之後對第3個字元線WL50進行的寫入動作。
如圖6所示，編程動作包含預充電期間、編程/升壓期間、及放電期間。預充電期間係於編程期間之前將非選擇之位元線BL充電至高於接地電壓(例如0 V)之電壓VDDSA之期間。以下，將如下動作稱為預充電動作，即，將位元線BL充電至電壓VDDSA之動作。編程/升壓期間係對所選擇之字元線WL施加寫入電壓而對寫入對象之記憶胞電晶體MT之電荷儲存層注入電荷並且連接於非選擇之位元線BL之NAND串NS之通道電位上升而妨礙對非寫入對象之記憶胞電晶體MT之電荷儲存層注入電荷的期間。放電期間係將施加於各字元線WL、虛設字元線WLDU及WLDL、各位元線BL、以及各選擇閘極線SGD之電壓放電至接地電壓之期間。
首先，如圖6所示，於預充電期間開始以前，各選擇閘極線SGD、各字元線WL、虛設字元線WLDU及WLDL、以及各位元線BL之電壓設定為電壓VSS。電壓VSS係作為半導體記憶裝置之NAND型快閃記憶體10中之接地電壓。
預充電期間係如以下方式動作。於時刻t0，列解碼器12對虛設字元線WLDU施加電壓VGP。電壓VGP設定為連接於虛設字元線WLDU之虛設電晶體成為接通狀態之電壓。
其後，於時刻t1之前，感測放大器14對非選擇(或寫入禁止)之位元線BL施加電壓VDDSA。電壓VDDSA係如下電壓：於對所選擇之選擇閘極線SGD施加電壓VSGDH時，選擇閘極電晶體成為接通狀態，於對所選擇之選擇閘極線SGD施加電壓VSGD時，選擇閘極電晶體成為斷開狀態。
繼而，於時刻t1，列解碼器12對所選擇之選擇閘極線及非選擇之選擇閘極線SGD施加電壓VSGDH。電壓VSGDH係無論位元線BL之電壓如何均使選擇閘極電晶體ST1成為接通狀態之電壓。列解碼器12對虛設字元線WLDU施加電壓VGP，對非選擇之字元線WL48及WL49施加電壓VCP2，對所選擇之字元線WL50施加電壓VCP1，且對非選擇之字元線WL51施加電壓VCP。電壓VCP1高於電壓VCP，電壓VCP2高於電壓VCP1。即，其等之中，電壓VCP2最高，並依序以電壓VCP1、電壓VCP之順序變低。電壓VCP例如設定為未寫入之記憶胞電晶體成為接通狀態之最低之電壓。電壓VCP2例如根據記憶胞電晶體MT所保持之最高之狀態之閾值電壓、此處為G狀態之閾值電壓而設定。感測放大器14維持對非選擇之位元線BL施加電壓VDDSA。進而，感測放大器14將所選擇之位元線BL之電壓原狀維持為電壓VSS。
於施加上述電壓之預充電期間，被捕獲至接合部JT之電子通過連接於非選擇之位元線BL之NAND串NS之通道，即通過虛設字元線WLDU之虛設電晶體及字元線WL48~WL51之記憶胞電晶體之通道，並經由選擇閘極電晶體ST1向感測放大器14側移動。藉此，於預充電期間後之編程/升壓期間，可減少被捕獲至接合部JT之電子注入至非寫入對象之記憶胞電晶體MT之電荷儲存層的現象之產生。
繼而，於時刻t2，列解碼器12使各選擇閘極線SGD、及除虛設字元線以外之各字元線WL之電壓放電，而將各選擇閘極線SGD、及除虛設字元線以外之各字元線WL之電壓設定為電壓VSS。感測放大器14維持對非選擇之位元線BL施加電壓VDDSA。進而，感測放大器14將所選擇之位元線BL之電壓原狀維持為電壓VSS。
繼而，編程/升壓期間係如以下方式動作。於時刻t3，列解碼器12對所選擇之選擇閘極線SGD施加電壓VSGD，且將非選擇之選擇閘極線SGD之電壓原狀維持為電壓VSS。電壓VSGD係高於電壓VSS且低於電壓VSGDH之電壓。列解碼器12對虛設字元線WLDU及各字元線WL施加電壓VPASS。電壓VPASS係無論記憶胞電晶體MT之保持資料如何均將記憶胞電晶體MT設為接通狀態且用以藉由耦合使通道電位上升而抑制對電荷儲存層注入電子的電壓。感測放大器14維持對非選擇之位元線BL施加電壓VDDSA。進而，感測放大器14將所選擇之位元線BL之電壓原狀維持為電壓VSS。
於時刻t4，列解碼器12對所選擇之字元線WL50施加寫入電壓VPGM。其他非選擇之各字元線WL、虛設字元線WLDU及WLDL、各選擇閘極線SGD、以及各位元線BL之電壓原狀維持為在時刻t3被施加之電壓。寫入電壓VPGM係用以對寫入對象之記憶胞電晶體MT之電荷儲存層注入電子之電壓。寫入電壓VPGM高於電壓VPASS。
於該編程/升壓期間，對連接於所選擇之字元線WL50之寫入對象之記憶胞電晶體MT之電荷儲存層注入電子，而進行寫入。又，於連接於所選擇之字元線WL50之非寫入對象之記憶胞電晶體MT中，其通道電位被升壓，即通道電位上升，而不對電荷儲存層注入電荷。
繼而，放電期間係如以下方式動作。於時刻t5，列解碼器12使所選擇之字元線WL50之電壓放電，而將字元線WL50之電壓設定為電壓VPASS。其他非選擇之各字元線WL、虛設字元線WLDU及WLDL、各選擇閘極線SGD、以及各位元線BL之電壓原狀維持為在時刻t3及t4被施加之電壓。
於時刻t6，列解碼器12使各字元線WL、虛設字元線WLDU及WLDL之電壓放電，而將各字元線WL、虛設字元線WLDU及WLDL之電壓設定為電壓VSS。感測放大器14使非選擇之位元線BL之電壓放電，而將非選擇之位元線BL之電壓設定為電壓VSS。各選擇閘極線SGD、及所選擇之位元線BL之電壓原狀維持為在時刻t3、t4及t5被施加之電壓。
繼而，於時刻t7，列解碼器12使所選擇之選擇閘極線SGD之電壓放電，而將所選擇之選擇閘極線SGD之電壓設定為電壓VSS。其後，於時刻t8，所選擇之選擇閘極線SGD之電壓之放電結束，而將各選擇閘極線SGD、各字元線WL、虛設字元線WLDU及WLDL、以及各位元線BL之電壓設定為電壓VSS。
如上所述，實施形態之寫入動作之第1例中之編程動作結束。
2.2寫入動作之第2例  於上述第1例中，對於如下情形進行了說明：於對除虛設字元線以外之自接合部JT側起第1個字元線WL48、第2個字元線WL49進行寫入動作之後，對第3個字元線WL50進行寫入動作；但亦存在於對第2個字元線WL49進行寫入動作之情形時亦產生上述不良情況之情形。於該第2例中，對於對自接合部JT側起第2個字元線WL49進行寫入動作之情形進行說明。
圖7係寫入動作之第2例中之編程動作之時序圖，表示對選擇閘極線、字元線、及位元線施加之電壓。於圖7所示之第2例中，圖6所示之所選擇之字元線WL50置換成字元線WL49，非選擇之字元線WL48及WL49置換成WL48，非選擇之字元線WL51置換成WL50。其他各選擇閘極線SGD、各字元線WL、虛設字元線WLDU及WLDL、以及各位元線BL之電壓與圖6所示之電壓相同。
於第2例之預充電期間，被捕獲至接合部JT之電子亦通過連接於非選擇之位元線BL之NAND串NS之通道，即通過虛設字元線WLDU之虛設電晶體及字元線WL48~WL51之記憶胞電晶體MT之通道，並經由選擇閘極電晶體ST1向感測放大器14側移動。藉此，於預充電期間後之編程/升壓期間，可減少被捕獲至接合部JT之電子注入至非寫入對象之記憶胞電晶體MT之電荷儲存層的現象之產生。
3.實施形態之效果  根據實施形態，可提供一種能夠提高寫入動作之可靠性之半導體記憶裝置。
以下，於對實施形態之效果進行詳細敍述之前，使用圖3及圖8，對於在下部柱LMH與上部柱UMH之間配置有接合部JT之情形時產生之不良情況(例如誤寫入)進行說明。圖8係說明產生於接合部JT附近之記憶胞電晶體MT之閾值電壓上升之主要原因的圖，且為表示被捕獲至接合部JT之電子之行為之模式圖。
如圖3所示，NAND型快閃記憶體10所具備之記憶柱MH於下部柱LMH與上部柱UMH之間具有接合部JT。該接合部JT於製造時因記憶孔等之加工而受損。由此，於接合部JT產生缺陷，故而容易捕獲電子。如圖8所示，被捕獲至接合部JT之電子於編程動作中由施加於所選擇之字元線WL之寫入電壓VPGM拉入，而通過虛設字元線WLDU之虛設電晶體及非選擇之字元線WL之記憶胞電晶體MT之通道，並注入至連接於所選擇之字元線WL之非寫入對象之記憶胞電晶體之電荷儲存層。由此，存在非寫入對象之記憶胞電晶體之閾值電壓上升而成為誤寫入之情形。
實施形態之半導體記憶裝置具備配置於半導體基板30之上方之第1字元線(例如字元線WL49)、介隔絕緣層積層於第1字元線上之第2字元線(例如字元線WL50)、記憶柱MH、電性連接於記憶柱MH之位元線BL、以及對第1及第2字元線施加電壓之驅動器13。記憶柱MH貫通第1及第2字元線，且具有半導體基板30上之下部柱LMH、下部柱LMH上之上部柱UMH、及下部柱LMH與上部柱UMH間之接合部JT。於選擇第2字元線之寫入動作時使位元線BL升壓之預充電動作中，驅動器13對第2字元線施加電壓VCP1，對第1字元線施加高於電壓VCP1之電壓VCP2。
於具有上述構成之實施形態中，於寫入動作中之預充電動作中，如圖9所示，被捕獲至接合部JT之半導體層之電子向選擇閘極電晶體ST1側移動。因此，於對所選擇之字元線WL施加寫入電壓VPGM之期間，可減少如圖8所示之被捕獲至接合部JT之電子注入至非寫入對象之記憶胞電晶體之電荷儲存層的現象之產生。藉此，可減少非寫入對象之記憶胞電晶體之閾值電壓上升而產生誤寫入之不良情況。其結果，本實施形態可使寫入動作之可靠性提高。
4.其他變化例等  本說明書中所謂“連接”表示電性連接，例如包括於其間經由其他元件之情況。又，本說明書中所謂“斷開狀態”表示對所對應之電晶體之閘極施加未達該電晶體之閾值電壓之電壓，“斷開狀態”例如包括如電晶體之漏電流之微少之電流流動。
再者，於上述實施形態中，  (1)於讀出動作中，於“A”位準之讀出動作中對所選擇之字元線施加之電壓例如為0~0.55 V之間。並不限定於此，上述電壓亦可設為0.1~0.24 V、0.21~0.31 V、0.31~0.4 V、0.4~0.5 V、0.5~0.55 V中之任一區間。
於“B”位準之讀出動作中對所選擇之字元線施加之電壓例如為1.5~2.3 V之間。並不限定於此，上述電壓亦可設為1.65~1.8 V、1.8~1.95 V、1.95~2.1 V、2.1~2.3 V中之任一區間。
於“C”位準之讀出動作中對所選擇之字元線施加之電壓例如為3.0 V~4.0 V之間。並不限定於此，上述電壓亦可設為3.0~3.2 V、3.2~3.4 V、3.4~3.5 V、3.5~3.6 V、3.6~4.0 V中之任一區間。
作為讀出動作之時間(tRead)，例如亦可設為25~38 μs、38~70 μs、70~80 μs之間。
(2)如上所述，寫入動作包括編程動作及驗證動作。於編程動作時最初對所選擇之字元線施加之電壓例如為13.7~14.3 V之間。並不限定於此，上述電壓例如亦可設為13.7~14.0 V、14.0~14.6 V中之任一者之間。作為於編程動作時對非選擇之字元線施加之電壓，例如亦可設為6.0~7.3 V之間。並不限定於此情形，上述電壓例如可設為7.3~8.4 V之間，亦可設為6.0 V以下。
於寫入動作中，於選擇第奇數個字元線時最初對所選擇之字元線施加之電壓與於選擇第偶數個字元線時最初對所選擇之字元線施加之電壓亦可不同。於寫入動作中，亦可根據非選擇之字元線為第奇數個字元線亦或為第偶數個字元線，改變所施加之通過電壓。
作為將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步脈衝編程)之情形時之編程電壓之升壓幅度，例如可列舉0.5 V左右。
作為寫入動作之時間(tProg)，例如亦可設為1700~1800 μs、1800~1900 μs、1900~2000 μs之間。
(3)於刪除動作中，最初對形成於半導體基板上部且於上方配置有上述記憶胞之井施加之電壓例如為12.0~13.6 V之間。並不限定於此情形，例如亦可為13.6~14.8 V、14.8~19.0 V、19.0~19.8 V、19.8~21.0 V之間。
作為刪除動作之時間(tErase)，例如亦可設為3000~4000 μs、4000~5000 μs、4000~9000 μs之間。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並非意欲限定發明之範圍。該等實施形態可藉由其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨中並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2018-125194號(申請日：2018年6月29日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10                        NAND型快閃記憶體 11                        記憶胞陣列 12                        列解碼器 13                        驅動器 14                        感測放大器 15                        位址暫存器 16                        指令暫存器 17                        定序器 20                        控制器 21                        主機介面電路 22                        內置記憶體 23                        處理器 24                        緩衝記憶體 25                        NAND介面電路 26                        ECC電路 30                        半導體基板 31                        導電層 32                        導電層 33                        導電層 34                        導電層 35                        導電層 36                        導電層 37                        導電層 38                        導電層 40                        阻擋絕緣膜 41                        電荷儲存膜 42                        隧道絕緣膜 43                        半導體層 A                          狀態 ADD                    位址 ALE                     位址閂賦能信號 B                          狀態 BD                       區塊解碼器 BL                        位元線 BL0                      位元線 BL1                      位元線 BLC                     接觸插塞 BLK                     區塊 BLK0                   區塊 BLK1                   區塊 BLK2                   區塊 BLKn                   區塊 BLm                     位元線 C                          狀態 CEn                     晶片賦能信號 CG0~CG95          信號線 CGDL                  信號線 CGDU                  信號線 CLE                     指令閂賦能信號 CMD                    指令 CU                       胞單元 D                          狀態 DAT                     資料 DC0~DCn            解碼器 DLT                     虛設電晶體 DUT                     虛設電晶體 E                          狀態 Er                         狀態 F                          狀態 G                          狀態 I/O                       輸入輸出信號 JT                        接合部 LMH                    下部柱 MH                      記憶柱 MT0~MT47             記憶胞電晶體 MT48~MT95       記憶胞電晶體 NS                       NAND串 R/Bn                    就緒/忙碌信號 REn                     讀取賦能信號 SGD                     選擇閘極線 SGD0                   選擇閘極線 SGD1                   選擇閘極線 SGD2                   選擇閘極線 SGD3                   選擇閘極線 SGDD0                信號線 SGS                     選擇閘極線 SGSD                   信號線 SL                        源極線 SLT                      狹縫 ST1                      選擇閘極電晶體 ST2                      選擇閘極電晶體 SU                       串單元 SU0                     串單元 SU1                     串單元 SU2                     串單元 SU3                     串單元 t0                         時刻 t1                         時刻 t2                         時刻 t3                         時刻 t4                         時刻 t5                         時刻 t6                         時刻 t7                         時刻 t8                         時刻 TG                       傳送閘極線 TRS                     傳送電晶體 TR0~TR47           傳送電晶體 TR48~95             傳送電晶體 TRD0                   傳送電晶體 TRDL                   傳送電晶體 TRDU                  傳送電晶體 UMH                    上部柱 VA                       電壓 VB                       電壓 VC                       電壓 VCP                     電壓 VCP1                   電壓 VCP2                   電壓 VD                       電壓 VDDSA               電壓 VE                       電壓 VF                       電壓 VG                       電壓 VGP                     電壓 VPGM                 寫入電壓 VPASS                 電壓 VSGD                  電壓 VSGDH               電壓 VSS                     電壓 WEn                    寫入賦能信號 WL0~WL47         字元線 WL48~WL95       字元線 WLDL                  虛設字元線 WLDU                 虛設字元線
圖1係表示實施形態之半導體記憶裝置之構成之方塊圖。  圖2係實施形態中之記憶胞陣列內之區塊之電路圖。  圖3係實施形態中之記憶胞陣列內之記憶胞電晶體之剖視圖。  圖4係表示實施形態中之記憶胞電晶體可獲取之資料及其閾值電壓分佈之圖。  圖5係表示實施形態中之列解碼器之構成之電路圖。  圖6係實施形態之寫入動作之第1例中之編程動作的時序圖。  圖7係實施形態之寫入動作之第2例中之編程動作的時序圖。  圖8係表示作為比較例之被捕獲至接合部之電子之行為的模式圖。  圖9係表示實施形態中之被捕獲至接合部之電子之行為的模式圖。
t0                    時刻 t1                    時刻 t2                    時刻 t3                    時刻 t4                    時刻 t5                    時刻 t6                    時刻 t7                    時刻 t8                    時刻 VCP                電壓 VCP1              電壓 VCP2              電壓 VDDSA          電壓 VGP                電壓 VPASS            電壓 VPGM            寫入電壓 VSGD             電壓 VSGDH          電壓 VSS                電壓

Claims (20)

  1. 一種半導體記憶裝置，其具備： 基板； 第1字元線，其設置於上述基板之上方； 第2字元線，其設置於上述第1字元線之上方； 第3字元線，其設置於上述第2字元線之上方； 第1半導體層，其具有貫通上述第1字元線且設置於上述基板之上方之第1部分、貫通上述第2及第3字元線且設置於上述第1部分之上方之第2部分、及設置於上述第1部分與上述第2部分之間之接合部； 第1位元線，其電性連接於上述第1半導體層； 解碼器，其對上述第1、第2、及第3字元線施加電壓； 感測放大器，其對上述第1位元線施加電壓；及 控制電路，其控制上述解碼器及感測放大器；且 上述控制電路於對連接於上述第3字元線之記憶胞電晶體之寫入動作中， 以如下方式控制上述解碼器：於對上述第3字元線施加編程電壓之前，對上述第1位元線施加第1電壓，對上述第3字元線施加第2電壓，對上述第2字元線施加高於上述第2電壓之第3電壓。
  2. 如請求項1之半導體記憶裝置，其中連接於上述第3字元線之記憶胞電晶體於對上述第3字元線施加有上述第2電壓時接通，連接於上述第1字元線之記憶胞電晶體於對上述第1字元線施加有上述第3電壓時接通。
  3. 如請求項1之半導體記憶裝置，其進而具備連接於上述第1位元線與上述記憶胞電晶體之間之選擇電晶體；且 於對上述第1位元線施加有上述第1電壓，對上述第3字元線施加有上述編程電壓，對上述選擇電晶體之閘極施加有第4電壓時，上述選擇電晶體為斷開狀態。
  4. 如請求項1之半導體記憶裝置，其中上述寫入動作包含預充電動作、及上述預充電動作後之編程動作； 於上述預充電動作中，對上述第1位元線、上述第3字元線、及上述第2字元線分別施加上述第1電壓、上述第2電壓、及第3電壓；且 於上述編程動作中，對上述第3字元線施加上述編程電壓。
  5. 如請求項1之半導體記憶裝置，其具備： 第2半導體層，其具有貫通上述第1字元線且設置於上述基板之上方之第1部分、貫通上述第2及第3字元線且設置於上述第1部分之上方之第2部分、及設置於上述第1部分與上述第2部分之間之接合部；及 第2位元線，其電性連接於上述第2半導體層； 於上述寫入動作中，上述第1位元線連接於非寫入對象之記憶胞電晶體，上述第2位元線連接於寫入對象之記憶胞電晶體，且對上述第2位元線施加低於上述第1電壓之第4電壓。
  6. 如請求項1之半導體記憶裝置，其具備設置於上述第3字元線之上方之第4字元線；且 於上述預充電動作中，上述解碼器對上述第4字元線施加低於上述第2電壓之第4電壓。
  7. 如請求項1之半導體記憶裝置，其具備： 第4字元線，其設置於上述接合部之上方，且與上述接合部鄰接；及 第5字元線，其設置於上述接合部之下方，且與上述接合部鄰接；且 上述第3字元線鄰接於上述第2字元線，上述第4字元線與上述第5字元線之間隔大於上述第3字元線與上述第2字元線之間隔。
  8. 如請求項1之半導體記憶裝置，其中於平行於上述基板面之方向上，上述接合部之直徑大於上述第1部分與上述接合部之接觸部分之直徑，且大於上述第2部分與上述接合部之接觸部分之直徑。
  9. 一種半導體記憶裝置，其具備： 基板； 複數個導電層，其等介隔絕緣層積層於上述基板之上方； 第1記憶柱，其具有上述基板之上方之第1柱狀部、上述第1柱狀部之上方之第2柱狀部、及上述第1柱狀部與上述第2柱狀部間之接合部，貫通上述複數個導電層，且上述複數個導電層與上述第1及第2柱狀部之交叉部分作為記憶胞電晶體發揮功能； 第1配線層，其電性連接於上述第1記憶柱； 解碼器，其對上述複數個導電層施加電壓； 感測放大器，其對上述第1配線層施加電壓；及 控制電路，其控制上述解碼器及上述感測放大器，進行包括預充電動作及編程動作之寫入動作而將資料寫入至上述記憶胞； 上述複數個導電層包含上述接合部之上方之第1導電層、及鄰接於上述第1導電層且較上述第1導電層距上述接合部較遠之第2導電層； 上述第1記憶柱包含與上述第1導電層連接之第1記憶胞電晶體、及與上述第2導電層連接之第2記憶胞電晶體 於對上述第2記憶胞電晶體之上述預充電動作中，上述感測放大器對上述第1配線層施加第1電壓，上述解碼器對上述第2導電層施加第2電壓，對上述第1導電層施加高於上述第2電壓之第3電壓；且 於對上述第2記憶胞電晶體之上述編程動作中，上述解碼器對上述第2導電層施加編程電壓。
  10. 如請求項9之半導體記憶裝置，其中上述第2記憶胞電晶體於對上述第2導電層施加有上述第2電壓時接通，且上述第1記憶胞電晶體於對上述第1導電層施加有上述第3電壓時接通。
  11. 如請求項9之半導體記憶裝置，其具備連接於上述第1配線層與上述第2記憶胞電晶體之間之選擇電晶體；且 於對上述第1配線層施加有上述第1電壓，對上述第2導電層施加有上述寫入電壓，對上述選擇電晶體之閘極施加有第4電壓時，上述選擇電晶體斷開。
  12. 如請求項9之半導體記憶裝置，其具備： 第2記憶柱，其具有上述基板之上方之第3柱狀部、上述第3柱狀部之上方之第4柱狀部、及上述第3柱狀部與上述第4柱狀部間之接合部，貫通上述複數個導電層，且上述複數個導電層與上述第3及第4柱狀部之交叉部分作為記憶胞電晶體發揮功能；及 第2配線層，其電性連接於上述第2記憶柱，且由上述感測放大器施加電壓；且 於上述寫入動作中，上述第1配線層連接於非寫入對象之記憶胞電晶體，上述第2配線層連接於寫入對象之記憶胞電晶體，上述感測放大器對上述第2配線層施加低於上述第1電壓之第4電壓。
  13. 如請求項9之半導體記憶裝置，其具備介隔絕緣層積層於上述第2導電層之上方之第3導電層；且 於上述預充電動作中，上述解碼器對上述第3導電層施加低於上述第2電壓之第4電壓。
  14. 如請求項9之半導體記憶裝置，其具備： 第3導電層，其設置於上述接合部之上方，且與上述接合部鄰接；及 第4導電層，其設置於上述接合部之下方，且與上述接合部鄰接；且 上述第3導電層與上述第4導電層之間隔大於上述第2導電層與上述第1導電層之間隔。
  15. 如請求項9之半導體記憶裝置，其中於平行於上述基板面之方向上，上述接合部之直徑大於上述第1柱狀部與上述接合部之接觸部分之直徑，且大於上述第2柱狀部與上述接合部之接觸部分之直徑。
  16. 一種半導體記憶裝置，其具備： 基板； 複數個導電層，其等介隔絕緣層積層於上述基板之上方； 記憶柱，其具有上述基板之上方之第1柱、上述第1柱之上方之第2柱、及上述第1柱與上述第2柱間之接合部，貫通上述複數個導電層，且與上述複數個導電層之交叉部分作為記憶胞電晶體發揮功能； 配線層，其電性連接於上述記憶柱； 解碼器，其對上述複數個導電層施加電壓； 感測放大器，其對上述配線層施加電壓；及 控制電路，其控制上述解碼器及上述感測放大器，進行包括預充電動作及編程動作之寫入動作而將資料寫入至上述記憶胞電晶體； 上述複數個導電層包含上述接合部之上方之第1導電層、較上述第1導電層距上述接合部遠且鄰接於上述第1導電層之第2導電層、設置於上述接合部之上方且與上述接合部鄰接之第3導電層、及設置於上述接合部之下方且與上述接合部鄰接之第4導電層； 上述第3導電層與上述第4導電層之間隔大於上述第2導電層與上述第1導電層之間隔；且 於對上述第2導電層施加編程電壓之寫入動作之上述預充電動作中，上述感測放大器對上述配線層施加第1電壓，上述解碼器對上述第2導電層施加第2電壓，對上述第1導電層施加高於上述第2電壓之第3電壓。
  17. 如請求項16之半導體記憶裝置，其中與上述第2導電層連接之第2記憶胞電晶體於對上述第2導電層施加有上述第2電壓時接通；且 與上述第1導電層連接之第1記憶胞電晶體於對上述第1導電層施加有上述第3電壓時接通。
  18. 如請求項16之半導體記憶裝置，其中於上述配線層與連接於上述第2導電層之第2記憶胞電晶體之間所連接之選擇電晶體於對上述配線層施加有上述第1電壓、對上述第2導電層施加有上述編程電壓且對上述選擇電晶體之閘極施加有第4電壓時斷開。
  19. 如請求項16之半導體記憶裝置，其具備介隔絕緣層積層於上述第2導電層之上方之第5導電層；且 於上述預充電動作中，上述解碼器對上述第5導電層施加低於上述第2電壓之第4電壓。
  20. 如請求項16之半導體記憶裝置，其中於平行於上述基板面之方向上，上述接合部之直徑大於上述第1柱與上述接合部之接觸部分之直徑，且大於上述第2柱與上述接合部之接觸部分之直徑。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110959177B (zh) 2019-10-22 2021-06-22 长江存储科技有限责任公司 非易失性存储器件和控制方法
JP7132444B2 (ja) * 2019-12-09 2022-09-06 長江存儲科技有限責任公司 メモリデバイスにおけるプログラム撹乱低減方法およびそれを利用するメモリデバイス
JP2021129044A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体記憶装置
EP3899949B1 (en) * 2020-02-26 2023-08-16 Yangtze Memory Technologies Co., Ltd. Method of programming a memory device and related memory device
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
WO2021232223A1 (en) 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
JP2022030787A (ja) 2020-08-07 2022-02-18 キオクシア株式会社 半導体記憶装置
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
US11276465B1 (en) * 2020-08-21 2022-03-15 Intel Corporation Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
US11900998B2 (en) 2020-09-11 2024-02-13 Intel Corporation Bipolar decoder for crosspoint memory
JP2022050076A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置及びその製造方法
WO2022141618A1 (en) 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN117672308A (zh) 2021-01-04 2024-03-08 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
US11282581B1 (en) * 2021-01-04 2022-03-22 Macronix International Co., Ltd. 3D memory program disturbance improvement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988939B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9401214B2 (en) * 2014-05-13 2016-07-26 Samsung Electronics Co., Ltd. Three-dimensional memory device and operating method of a storage device including the same
US9589644B2 (en) * 2012-10-08 2017-03-07 Micron Technology, Inc. Reducing programming disturbance in memory devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60129367A (ja) 1983-12-14 1985-07-10 コニシ株式会社 接着材の注入方法
JP2008300019A (ja) * 2007-06-04 2008-12-11 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5086933B2 (ja) 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
JP5193796B2 (ja) 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
JP2014225310A (ja) 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP6400547B2 (ja) 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589644B2 (en) * 2012-10-08 2017-03-07 Micron Technology, Inc. Reducing programming disturbance in memory devices
US8988939B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9401214B2 (en) * 2014-05-13 2016-07-26 Samsung Electronics Co., Ltd. Three-dimensional memory device and operating method of a storage device including the same

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Publication number Publication date
US20200373326A1 (en) 2020-11-26
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