JP2003331577A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 半導体記憶装置の内部回路の動作余裕を確保
し、クロック周期を高くする。 【解決手段】 位相調整回路は、外部クロック信号を遅
延させて調整クロック信号を生成する。位相比較回路
は、外部クロック信号と調整クロック信号との位相を比
較し、位相調整回路の遅延時間を調整する位相調整信号
を出力する。データ出力回路は、読み出しデータを調整
クロック信号に同期してデータ端子に出力する。データ
入力回路は、データ端子に供給される書き込みデータを
調整クロック信号に同期して受信する。書き込みデータ
の入力と読み出しデータの出力とが連続して行われる場
合、書き込みデータの入力動作と読み出しデータの出力
動作との切り替え制御を１クロック周期以内に完了すれ
ばよく、クロック周期は、切り替え制御にかかる時間ま
で短縮可能になる。この結果、外部クロック信号の最高
周波数を高くできる。
し、クロック周期を高くする。 【解決手段】 位相調整回路は、外部クロック信号を遅
延させて調整クロック信号を生成する。位相比較回路
は、外部クロック信号と調整クロック信号との位相を比
較し、位相調整回路の遅延時間を調整する位相調整信号
を出力する。データ出力回路は、読み出しデータを調整
クロック信号に同期してデータ端子に出力する。データ
入力回路は、データ端子に供給される書き込みデータを
調整クロック信号に同期して受信する。書き込みデータ
の入力と読み出しデータの出力とが連続して行われる場
合、書き込みデータの入力動作と読み出しデータの出力
動作との切り替え制御を１クロック周期以内に完了すれ
ばよく、クロック周期は、切り替え制御にかかる時間ま
で短縮可能になる。この結果、外部クロック信号の最高
周波数を高くできる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期式の
半導体記憶装置に関し、特に、内部回路で使用する内部
クロック信号を外部クロック信号に同期させるDLL（Del
ay Locked Loop）回路を搭載した半導体記憶装置に関す
る。
半導体記憶装置に関し、特に、内部回路で使用する内部
クロック信号を外部クロック信号に同期させるDLL（Del
ay Locked Loop）回路を搭載した半導体記憶装置に関す
る。
【０００２】
【従来の技術】近時、SDRAM等の半導体記憶装置には、
読み出しデータの出力タイミングを外部クロック信号に
同期させるために、DLL（Delay Locked Loop）回路が搭
載されている。データ出力回路を制御する制御クロック
信号の位相を、DLL回路により外部クロック信号の位相
に合わせることで、読み出しデータは、外部クロック信
号に同期して出力される。DLL回路の基本的な構成は、
例えば、特開平１０−１１２１８２号公報に開示されて
いる。
読み出しデータの出力タイミングを外部クロック信号に
同期させるために、DLL（Delay Locked Loop）回路が搭
載されている。データ出力回路を制御する制御クロック
信号の位相を、DLL回路により外部クロック信号の位相
に合わせることで、読み出しデータは、外部クロック信
号に同期して出力される。DLL回路の基本的な構成は、
例えば、特開平１０−１１２１８２号公報に開示されて
いる。
【０００３】図１２は、DLL回路を有するSDRAMの動作を
示している。SDRAMは、外部クロック信号CLKをクロック
バッファで受け、内部クロック信号ICLKを生成する（図
１２（ａ））。内部クロック信号ICLKは、外部クロック
信号CLKに対してクロックバッファの遅延時間tDだけ遅
れる。遅延時間tDは、外部クロック信号CLKの周波数に
は依存しない固定時間である。また、SDRAMは、外部ク
ロック信号CLKと同じ位相を有する調整クロック信号DLL
CLKを、内部クロック信号ICLKを用いて生成する（図１
２（ｂ））。
示している。SDRAMは、外部クロック信号CLKをクロック
バッファで受け、内部クロック信号ICLKを生成する（図
１２（ａ））。内部クロック信号ICLKは、外部クロック
信号CLKに対してクロックバッファの遅延時間tDだけ遅
れる。遅延時間tDは、外部クロック信号CLKの周波数に
は依存しない固定時間である。また、SDRAMは、外部ク
ロック信号CLKと同じ位相を有する調整クロック信号DLL
CLKを、内部クロック信号ICLKを用いて生成する（図１
２（ｂ））。
【０００４】この例では、SDRAMは、０番目の外部クロ
ック信号CLKに対応して読み出しコマンドR1を受信し、
１番目の外部クロック信号CLKに対応して書き込みコマ
ンドW1を受信する。データ出力回路は、読み出しコマン
ドR1に対応する読み出しデータQ1を、２番目の外部クロ
ック信号CLKに対応する調整クロック信号DLLCLKの立ち
上がりエッジに同期してデータ端子DQに出力する（図１
２（ｃ））。すなわち、読み出しデータQ1は、２番目の
外部クロック信号の立ち上がりエッジに対して、データ
出力回路の遅延時間tDACだけ遅れて出力される（読み出
しレイテインシ＝２）。このため、外部クロック信号CL
Kに対するアクセスタイムtACは、遅延時間tDACに等しく
なる。SDRAMを搭載するシステムは、３番目の外部クロ
ック信号CLKの立ち上がりエッジに同期して読み出しデ
ータQ1を受信する。
ック信号CLKに対応して読み出しコマンドR1を受信し、
１番目の外部クロック信号CLKに対応して書き込みコマ
ンドW1を受信する。データ出力回路は、読み出しコマン
ドR1に対応する読み出しデータQ1を、２番目の外部クロ
ック信号CLKに対応する調整クロック信号DLLCLKの立ち
上がりエッジに同期してデータ端子DQに出力する（図１
２（ｃ））。すなわち、読み出しデータQ1は、２番目の
外部クロック信号の立ち上がりエッジに対して、データ
出力回路の遅延時間tDACだけ遅れて出力される（読み出
しレイテインシ＝２）。このため、外部クロック信号CL
Kに対するアクセスタイムtACは、遅延時間tDACに等しく
なる。SDRAMを搭載するシステムは、３番目の外部クロ
ック信号CLKの立ち上がりエッジに同期して読み出しデ
ータQ1を受信する。
【０００５】一方、書き込みコマンドW1に対応する書き
込みデータD1は、書き込みコマンドW1とともに、１番目
の外部クロック信号CLKの立ち上がりエッジに合わせて
供給される（図１２（ｄ））。この動作は、書き込みレ
イテインシ"０"の動作を称される。データ入力回路は、
書き込みデータD1を内部クロック信号ICLKの立ち上がり
エッジに同期して受信し、内部データIDQとして出力す
る（図１２（ｅ））。このため、内部データIDQ（D1）
は、外部クロック信号CLKに対してクロックバッファの
遅延時間tDだけ遅れて内部回路に伝達される。この後、
書き込みデータD1は、ライトアンプで増幅され、内部デ
ータバスを介してセンスアンプからメモリセルに書き込
まれる。
込みデータD1は、書き込みコマンドW1とともに、１番目
の外部クロック信号CLKの立ち上がりエッジに合わせて
供給される（図１２（ｄ））。この動作は、書き込みレ
イテインシ"０"の動作を称される。データ入力回路は、
書き込みデータD1を内部クロック信号ICLKの立ち上がり
エッジに同期して受信し、内部データIDQとして出力す
る（図１２（ｅ））。このため、内部データIDQ（D1）
は、外部クロック信号CLKに対してクロックバッファの
遅延時間tDだけ遅れて内部回路に伝達される。この後、
書き込みデータD1は、ライトアンプで増幅され、内部デ
ータバスを介してセンスアンプからメモリセルに書き込
まれる。
【０００６】
【発明が解決しようとする課題】読み出しデータQ1を読
み出すメモリセルと書き込みデータD1を書き込むメモリ
セルとが同じ場合、書き込みデータD1をメモリセルに書
き込んだ後に、書き込んだデータをメモリセルから読み
出すのでは、読み出しデータQ1の出力が遅くなってしま
う。アクセスの遅れを防止するため、この種のSDRAM
は、アドレス比較回路を有している。そして、アドレス
比較回路により読み出しアドレスと書き込みアドレスと
を比較し、両アドレスが同じ場合、書き込みデータD1を
読み出しデータQ1として直接出力する。
み出すメモリセルと書き込みデータD1を書き込むメモリ
セルとが同じ場合、書き込みデータD1をメモリセルに書
き込んだ後に、書き込んだデータをメモリセルから読み
出すのでは、読み出しデータQ1の出力が遅くなってしま
う。アクセスの遅れを防止するため、この種のSDRAM
は、アドレス比較回路を有している。そして、アドレス
比較回路により読み出しアドレスと書き込みアドレスと
を比較し、両アドレスが同じ場合、書き込みデータD1を
読み出しデータQ1として直接出力する。
【０００７】この際、読み出しデータQ1をレイテンシ２
で出力するために、アドレスの比較および比較結果に応
じた読み出しデータの選択は、内部データIDQ（D1）が
出力されてからデータ出力回路が動作を開始するまでに
完了しなくてはならない。すなわち、アドレスの比較お
よび読み出しデータの選択は、１番目の内部クロック信
号ICLKの立ち上がりエッジから２番目の外部クロック信
号CLK（調整クロック信号DLLCLK）の立ち上がりエッジ
までの余裕時間tMRG以内に完了させる必要がある。
で出力するために、アドレスの比較および比較結果に応
じた読み出しデータの選択は、内部データIDQ（D1）が
出力されてからデータ出力回路が動作を開始するまでに
完了しなくてはならない。すなわち、アドレスの比較お
よび読み出しデータの選択は、１番目の内部クロック信
号ICLKの立ち上がりエッジから２番目の外部クロック信
号CLK（調整クロック信号DLLCLK）の立ち上がりエッジ
までの余裕時間tMRG以内に完了させる必要がある。
【０００８】近時、動作周波数が250MHz（クロック周期
tCK＝4ns）のSDRAMが要求されるようになってきてい
る。例えば、クロック周期tCKが4nsで、クロックバッフ
ァの動作遅延が2nsの場合、余裕時間tMRGは、2ns以下で
なければならない。余裕時間tMRGが2nsを超える場合、
クロック周期tCKを余裕時間tMRGに合わせて長くする必
要がある。すなわち、クロックの最高周波数が余裕時間
tMRGにより制限されてしまう。
tCK＝4ns）のSDRAMが要求されるようになってきてい
る。例えば、クロック周期tCKが4nsで、クロックバッフ
ァの動作遅延が2nsの場合、余裕時間tMRGは、2ns以下で
なければならない。余裕時間tMRGが2nsを超える場合、
クロック周期tCKを余裕時間tMRGに合わせて長くする必
要がある。すなわち、クロックの最高周波数が余裕時間
tMRGにより制限されてしまう。
【０００９】上記問題点は、図１２に示した読み出しコ
マンドR1と書きコマンドW1とが連続して入力される場合
に限らない。一般に、書き込みデータD1を受信したクロ
ックの次のクロックに同期して読み出しデータQ1を出力
する場合に共通の問題である。本発明の目的は、半導体
記憶装置の内部回路の動作余裕を確保し、クロック周期
を高くすることにある。
マンドR1と書きコマンドW1とが連続して入力される場合
に限らない。一般に、書き込みデータD1を受信したクロ
ックの次のクロックに同期して読み出しデータQ1を出力
する場合に共通の問題である。本発明の目的は、半導体
記憶装置の内部回路の動作余裕を確保し、クロック周期
を高くすることにある。
【００１０】
【課題を解決するための手段】請求項１の半導体記憶装
置では、位相調整回路は、外部クロック信号を所定量遅
延させて調整クロック信号を生成する。位相比較回路
は、外部クロック信号と調整クロック信号との位相を比
較し、比較結果に応じて位相調整回路の遅延時間を調整
する位相調整信号を出力する。データ出力回路は、メモ
リセルアレイからの読み出しデータを調整クロック信号
に同期してデータ端子に出力する。データ入力回路は、
データ端子に供給されるメモリセルアレイへの書き込み
データを調整クロック信号に同期して受信する。すなわ
ち、データ出力回路とデータ入力回路とは、同じ調整ク
ロック信号に同期して動作する。
置では、位相調整回路は、外部クロック信号を所定量遅
延させて調整クロック信号を生成する。位相比較回路
は、外部クロック信号と調整クロック信号との位相を比
較し、比較結果に応じて位相調整回路の遅延時間を調整
する位相調整信号を出力する。データ出力回路は、メモ
リセルアレイからの読み出しデータを調整クロック信号
に同期してデータ端子に出力する。データ入力回路は、
データ端子に供給されるメモリセルアレイへの書き込み
データを調整クロック信号に同期して受信する。すなわ
ち、データ出力回路とデータ入力回路とは、同じ調整ク
ロック信号に同期して動作する。
【００１１】調整クロック信号の周期は、外部クロック
信号の周期と同じである。このため、書き込みデータの
入力と読み出しデータの出力とが連続して行われる場
合、書き込みデータの入力動作と読み出しデータの出力
動作との切り替え制御は、１クロック周期以内に完了す
ればよい。換言すれば、クロック周期は、上記切り替え
制御にかかる時間まで短縮可能になる。この結果、外部
クロック信号の最高周波数が切り替え制御にかかる時間
により制限されることを防止でき、外部クロック信号の
最高周波数を高くできる。
信号の周期と同じである。このため、書き込みデータの
入力と読み出しデータの出力とが連続して行われる場
合、書き込みデータの入力動作と読み出しデータの出力
動作との切り替え制御は、１クロック周期以内に完了す
ればよい。換言すれば、クロック周期は、上記切り替え
制御にかかる時間まで短縮可能になる。この結果、外部
クロック信号の最高周波数が切り替え制御にかかる時間
により制限されることを防止でき、外部クロック信号の
最高周波数を高くできる。
【００１２】請求項２の半導体記憶装置では、アドレス
端子は、データを書き込むメモリセルを選択する書き込
みアドレスおよびデータを読み出すメモリセルを選択す
る読み出しアドレスを受信する。アドレス比較回路は、
アドレス端子で受信した書き込みアドレスと読み出しア
ドレスとを比較する。データ選択回路は、アドレス比較
回路の比較により書き込みアドレスと読み出しアドレス
とが一致したときに、書き込みアドレスに対応して供給
される書き込みデータを読み出しアドレスに対応する読
み出しデータとしてデータ出力回路に出力する。
端子は、データを書き込むメモリセルを選択する書き込
みアドレスおよびデータを読み出すメモリセルを選択す
る読み出しアドレスを受信する。アドレス比較回路は、
アドレス端子で受信した書き込みアドレスと読み出しア
ドレスとを比較する。データ選択回路は、アドレス比較
回路の比較により書き込みアドレスと読み出しアドレス
とが一致したときに、書き込みアドレスに対応して供給
される書き込みデータを読み出しアドレスに対応する読
み出しデータとしてデータ出力回路に出力する。
【００１３】上述したように、書き込みデータの入力か
ら読み出しデータの出力までは、１クロック周期以内に
完了すればよい。このため、アドレス比較回路でのアド
レス比較とデータ選択回路でのデータ選択とに必要な余
裕時間は、１クロック周期まで延ばすことができる。こ
のため、クロック周期が余裕時間によって制限されてい
る場合、この制限を緩和できる。すなわち、外部クロッ
ク信号の最高周波数を高くでき、データ転送レートを向
上できる。
ら読み出しデータの出力までは、１クロック周期以内に
完了すればよい。このため、アドレス比較回路でのアド
レス比較とデータ選択回路でのデータ選択とに必要な余
裕時間は、１クロック周期まで延ばすことができる。こ
のため、クロック周期が余裕時間によって制限されてい
る場合、この制限を緩和できる。すなわち、外部クロッ
ク信号の最高周波数を高くでき、データ転送レートを向
上できる。
【００１４】請求項３の半導体記憶装置では、位相調整
回路は、外部クロック信号と同じ位相の調整クロック信
号を生成する。このため、半導体記憶装置は、外部クロ
ック信号に完全に同期して、書き込みデータを受信で
き、読み出しデータを出力できる。換言すれば、半導体
記憶装置を搭載するシステムは、書き込みデータを自身
が生成する外部クロック信号に同期して出力すればよ
く、読み出しデータを外部クロック信号に同期して確実
に受信できる。
回路は、外部クロック信号と同じ位相の調整クロック信
号を生成する。このため、半導体記憶装置は、外部クロ
ック信号に完全に同期して、書き込みデータを受信で
き、読み出しデータを出力できる。換言すれば、半導体
記憶装置を搭載するシステムは、書き込みデータを自身
が生成する外部クロック信号に同期して出力すればよ
く、読み出しデータを外部クロック信号に同期して確実
に受信できる。
【００１５】請求項４の半導体記憶装置では、位相調整
回路は、外部クロック信号より位相の進んだ調整クロッ
ク信号を生成する。このため、読み出しデータを外部ク
ロック信号に同期させるより早く出力でき、読み出し動
作時のアクセス時間を短縮できる。請求項５の半導体記
憶装置では、可変遅延回路は、位相比較回路で比較する
外部クロック信号の位相または調整クロック信号の位相
を、外部端子に供給されるコマンド信号に応じて調整す
る。このため、クロック信号の位相を半導体記憶装置の
電気的特性に応じて調整することで、特性不良を救済で
きる。この結果、歩留を向上できる。
回路は、外部クロック信号より位相の進んだ調整クロッ
ク信号を生成する。このため、読み出しデータを外部ク
ロック信号に同期させるより早く出力でき、読み出し動
作時のアクセス時間を短縮できる。請求項５の半導体記
憶装置では、可変遅延回路は、位相比較回路で比較する
外部クロック信号の位相または調整クロック信号の位相
を、外部端子に供給されるコマンド信号に応じて調整す
る。このため、クロック信号の位相を半導体記憶装置の
電気的特性に応じて調整することで、特性不良を救済で
きる。この結果、歩留を向上できる。
【００１６】請求項６の半導体記憶装置では、可変遅延
回路は、位相比較回路で比較する外部クロック信号の位
相または調整クロック信号の位相をコマンド信号に応じ
て調整する。ヒューズ回路は、可変遅延回路の遅延時間
を設定するコマンド信号を出力する。半導体記憶装置の
電気的特性に応じてヒューズ回路をプログラムし、クロ
ック信号の位相を調整することで、特性不良を救済でき
る。この結果、歩留を向上できる。
回路は、位相比較回路で比較する外部クロック信号の位
相または調整クロック信号の位相をコマンド信号に応じ
て調整する。ヒューズ回路は、可変遅延回路の遅延時間
を設定するコマンド信号を出力する。半導体記憶装置の
電気的特性に応じてヒューズ回路をプログラムし、クロ
ック信号の位相を調整することで、特性不良を救済でき
る。この結果、歩留を向上できる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体記憶装置の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項５に対応している。この半導体記憶装置
は、シリコン基板上にCMOSプロセスを使用してSDRAMと
して形成されている。図中、太線で示した信号線は、複
数ビットで構成されている。図の左側の二重丸は、外部
端子を示している。
用いて説明する。図１は、本発明の半導体記憶装置の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項５に対応している。この半導体記憶装置
は、シリコン基板上にCMOSプロセスを使用してSDRAMと
して形成されている。図中、太線で示した信号線は、複
数ビットで構成されている。図の左側の二重丸は、外部
端子を示している。
【００１８】SDRAMは、クロックバッファ１０、コマン
ドバッファ・デコーダ１２、アドレスバッファ１４、位
相調整回路１６、位相比較回路１８、行アドレスラッチ
２０、列アドレスラッチ２２、アドレス比較回路２４、
行デコーダ２６、メモリセルアレイ２８、センスアンプ
３０、列デコーダ３２、ライトアンプ３４、データ選択
回路３６、データ入力回路３８およびデータ出力回路４
０を有している。
ドバッファ・デコーダ１２、アドレスバッファ１４、位
相調整回路１６、位相比較回路１８、行アドレスラッチ
２０、列アドレスラッチ２２、アドレス比較回路２４、
行デコーダ２６、メモリセルアレイ２８、センスアンプ
３０、列デコーダ３２、ライトアンプ３４、データ選択
回路３６、データ入力回路３８およびデータ出力回路４
０を有している。
【００１９】クロックバッファ１０は、外部クロック信
号CLKを受け、受けた信号を内部クロック信号ICLKとし
て出力する。外部クロック信号CLKは、SDRAMを搭載する
システムが生成するシステムクロックである。コマンド
バッファ・デコーダ１２は、内部クロック信号ICLKに同
期してコマンド信号CMDを受け、受けた信号をデコード
し、デコード結果を内部コマンド信号ICMDとして出力す
る。コマンド信号ICMDとして、書き込みコマンド、読み
出しコマンド、NOPコマンド等の他、後述する調整クロ
ック信号DLLCLKの位相を調整するための増加コマンド、
減少コマンド、デフォルトコマンドが供給される。
号CLKを受け、受けた信号を内部クロック信号ICLKとし
て出力する。外部クロック信号CLKは、SDRAMを搭載する
システムが生成するシステムクロックである。コマンド
バッファ・デコーダ１２は、内部クロック信号ICLKに同
期してコマンド信号CMDを受け、受けた信号をデコード
し、デコード結果を内部コマンド信号ICMDとして出力す
る。コマンド信号ICMDとして、書き込みコマンド、読み
出しコマンド、NOPコマンド等の他、後述する調整クロ
ック信号DLLCLKの位相を調整するための増加コマンド、
減少コマンド、デフォルトコマンドが供給される。
【００２０】コマンドバッファ・デコーダ１２は、増加
コマンド、減少コマンド、デフォルトコマンドが供給さ
れたとき、コマンド信号CINC、CDEC、CDEFをそれぞれ出
力する。デコードされたコマンド信号CINC、CDEC、CDEF
の一つは、高レベルに変化し、別のコマンド信号を受け
るまで、高レベルを保持する。すなわち、コマンドバッ
ファ・デコーダ１２は、動作モードを設定するモードレ
ジスタの機能を有している。
コマンド、減少コマンド、デフォルトコマンドが供給さ
れたとき、コマンド信号CINC、CDEC、CDEFをそれぞれ出
力する。デコードされたコマンド信号CINC、CDEC、CDEF
の一つは、高レベルに変化し、別のコマンド信号を受け
るまで、高レベルを保持する。すなわち、コマンドバッ
ファ・デコーダ１２は、動作モードを設定するモードレ
ジスタの機能を有している。
【００２１】アドレスバッファ１４は、内部クロック信
号ICLKに同期してアドレス端子に供給されるアドレス信
号ADDを受け、受けた信号を内部アドレス信号IADDとし
て出力する。アドレス信号ADDは行アドレスおよび列ア
ドレスに分けてアドレス端子に供給される。位相調整回
路１６は、内部クロック信号ICLKの位相を調整し、調整
した信号を調整クロック信号DLLCLKとして出力する。位
相調整回路１６は、位相比較回路１８からの増加信号IN
Cを受けたときに調整クロック信号DLLCLKの位相を遅ら
せ、減少信号DECを受けたときに調整クロック信号DLLCL
Kの位相を早め、ホールド信号HLDを受けたときに調整ク
ロック信号DLLCLKの位相を固定する。すなわち、増加信
号INC、減少信号DECおよびホールド信号HLDは、位相調
整回路１６の位相を調整する位相調整信号である。
号ICLKに同期してアドレス端子に供給されるアドレス信
号ADDを受け、受けた信号を内部アドレス信号IADDとし
て出力する。アドレス信号ADDは行アドレスおよび列ア
ドレスに分けてアドレス端子に供給される。位相調整回
路１６は、内部クロック信号ICLKの位相を調整し、調整
した信号を調整クロック信号DLLCLKとして出力する。位
相調整回路１６は、位相比較回路１８からの増加信号IN
Cを受けたときに調整クロック信号DLLCLKの位相を遅ら
せ、減少信号DECを受けたときに調整クロック信号DLLCL
Kの位相を早め、ホールド信号HLDを受けたときに調整ク
ロック信号DLLCLKの位相を固定する。すなわち、増加信
号INC、減少信号DECおよびホールド信号HLDは、位相調
整回路１６の位相を調整する位相調整信号である。
【００２２】位相比較回路１８は、外部クロック信号CL
Kと調整クロック信号DLLCLKとの位相を比較する。位相
比較回路１８は、調整クロック信号DLLCLKの位相が、外
部クロック信号CLKの位相より進んでいるとき、増加信
号INCを出力する。位相比較回路１８は、調整クロック
信号DLLCLKの位相が、外部クロック信号CLKの位相より
遅れているとき、減少信号DECを出力する。位相比較回
路１８は、調整クロック信号DLLCLKの位相と外部クロッ
ク信号CLKの位相との差が所定量未満のときホールド信
号HLDを出力する。また、位相比較回路１８は、後述す
る図２に示すように外部クロック信号CLKを遅延させる
可変遅延回路DLYBを有しており、コマンドバッファ・デ
コーダ１２からのコマンド信号CINC、CDEC、CDEFに応じ
て可変遅延回路DLYBの遅延時間を調整する。
Kと調整クロック信号DLLCLKとの位相を比較する。位相
比較回路１８は、調整クロック信号DLLCLKの位相が、外
部クロック信号CLKの位相より進んでいるとき、増加信
号INCを出力する。位相比較回路１８は、調整クロック
信号DLLCLKの位相が、外部クロック信号CLKの位相より
遅れているとき、減少信号DECを出力する。位相比較回
路１８は、調整クロック信号DLLCLKの位相と外部クロッ
ク信号CLKの位相との差が所定量未満のときホールド信
号HLDを出力する。また、位相比較回路１８は、後述す
る図２に示すように外部クロック信号CLKを遅延させる
可変遅延回路DLYBを有しており、コマンドバッファ・デ
コーダ１２からのコマンド信号CINC、CDEC、CDEFに応じ
て可変遅延回路DLYBの遅延時間を調整する。
【００２３】行アドレスラッチ２０は、行動作を示す内
部コマンド信号ICMDを受けたときに、内部クロック信号
ICLKに同期して内部アドレス信号IADD（行アドレス）を
ラッチし、ラッチしたアドレスを行デコーダ２６に出力
する。列アドレスラッチ２２は、列動作を示す内部コマ
ンド信号ICMD受けたときに、内部クロック信号ICLKに同
期して内部アドレス信号IADD（列アドレス）をラッチ
し、ラッチしたアドレスを列デコーダ３２に出力する。
部コマンド信号ICMDを受けたときに、内部クロック信号
ICLKに同期して内部アドレス信号IADD（行アドレス）を
ラッチし、ラッチしたアドレスを行デコーダ２６に出力
する。列アドレスラッチ２２は、列動作を示す内部コマ
ンド信号ICMD受けたときに、内部クロック信号ICLKに同
期して内部アドレス信号IADD（列アドレス）をラッチ
し、ラッチしたアドレスを列デコーダ３２に出力する。
【００２４】アドレス比較回路２４は、コマンド信号CM
Dに対応して連続して供給される２つのアドレス信号ADD
を比較し、両アドレス信号ADDが一致したときに一致信
号COINをデータ選択回路３６に出力する。メモリセルア
レイ２８は、マトリックス状に配置された複数の揮発性
のメモリセルMCと、メモリセルMCに接続された複数のワ
ード線WLおよび複数のビット線BLとを有している。メモ
リセルMCは、データを電荷として保持するためのキャパ
シタと、このキャパシタとビット線BLとの間に配置され
た転送トランジスタとを有している。転送トランジスタ
のゲートは、ワード線WLに接続されている。
Dに対応して連続して供給される２つのアドレス信号ADD
を比較し、両アドレス信号ADDが一致したときに一致信
号COINをデータ選択回路３６に出力する。メモリセルア
レイ２８は、マトリックス状に配置された複数の揮発性
のメモリセルMCと、メモリセルMCに接続された複数のワ
ード線WLおよび複数のビット線BLとを有している。メモ
リセルMCは、データを電荷として保持するためのキャパ
シタと、このキャパシタとビット線BLとの間に配置され
た転送トランジスタとを有している。転送トランジスタ
のゲートは、ワード線WLに接続されている。
【００２５】行デコーダ２６は、メモリセルアレイ２８
のワード線WLを選択するために、行アドレスラッチ２０
からの行アドレスをデコードする。列デコーダ３２は、
ビット線と内部データバスDBとを接続するコラムスイッ
チを選択するために、列アドレスラッチ２２からの列ア
ドレスをデコードする。センスアンプ列３０は、ビット
線BLに接続された複数のセンスアンプと複数のコラムス
イッチとを有している。センスアンプは、メモリセルMC
からビット線BLに読み出されたデータの信号量を増幅
し、読み出しデータとしてコラムスイッチを介して内部
データバスDBに出力する。あるいは、センスアンプは、
内部データバスDBからコラムスイッチに介してビット線
BLに伝達された書き込みデータの信号量を保持する。
のワード線WLを選択するために、行アドレスラッチ２０
からの行アドレスをデコードする。列デコーダ３２は、
ビット線と内部データバスDBとを接続するコラムスイッ
チを選択するために、列アドレスラッチ２２からの列ア
ドレスをデコードする。センスアンプ列３０は、ビット
線BLに接続された複数のセンスアンプと複数のコラムス
イッチとを有している。センスアンプは、メモリセルMC
からビット線BLに読み出されたデータの信号量を増幅
し、読み出しデータとしてコラムスイッチを介して内部
データバスDBに出力する。あるいは、センスアンプは、
内部データバスDBからコラムスイッチに介してビット線
BLに伝達された書き込みデータの信号量を保持する。
【００２６】ライトアンプ３４は、書き込み動作時に、
データ入力回路３８からの書き込みデータDINを内部デ
ータバスDBに出力する。データ選択回路３６は、読み出
し動作時に、メモリセルアレイ２８から読み出されたデ
ータを読み出しデータDOUTとして出力する。また、デー
タ選択回路３６は、一致信号COINを受けたときに、メモ
リセルアレイ２８からのデータを出力せず、ライトアン
プ３４に保持されている書き込みデータを読み出しデー
タDOUTとして出力する。
データ入力回路３８からの書き込みデータDINを内部デ
ータバスDBに出力する。データ選択回路３６は、読み出
し動作時に、メモリセルアレイ２８から読み出されたデ
ータを読み出しデータDOUTとして出力する。また、デー
タ選択回路３６は、一致信号COINを受けたときに、メモ
リセルアレイ２８からのデータを出力せず、ライトアン
プ３４に保持されている書き込みデータを読み出しデー
タDOUTとして出力する。
【００２７】データ入力回路３８は、書き込み動作時に
活性化され、データ端子DQに供給される書き込みデータ
を調整クロック信号DLLCLKに同期して受信し、受信した
データを書き込みデータDINとして出力する。データ出
力回路４０は、読み出し動作時に活性化され、データ選
択回路３６から出力される読み出しデータDOUTをデータ
端子DQに出力する。すなわち、本発明では、データ出力
回路４０だけでなく、データ入力回路３８も、調整クロ
ック信号DLLCLKに同期して動作する。
活性化され、データ端子DQに供給される書き込みデータ
を調整クロック信号DLLCLKに同期して受信し、受信した
データを書き込みデータDINとして出力する。データ出
力回路４０は、読み出し動作時に活性化され、データ選
択回路３６から出力される読み出しデータDOUTをデータ
端子DQに出力する。すなわち、本発明では、データ出力
回路４０だけでなく、データ入力回路３８も、調整クロ
ック信号DLLCLKに同期して動作する。
【００２８】図２は、図１に示した位相比較回路１８の
詳細を示している。位相比較回路１８は、遅延回路DLY
A、DLYB、DLYC、ＤフリップフロップDFF1、DFF2、およ
び論理ゲートを有している。遅延回路DLYAは、調整クロ
ック信号DLLCLKを遅延させ、遅延クロック信号DCLK1と
して出力する。遅延回路DLYBは、コマンド信号CINC、CD
EC、CDEFに応じて外部クロック信号CLKを遅延させ、遅
延クロック信号CLK1として出力する。すなわち、遅延回
路DLYBは、可変遅延回路として動作する。遅延回路DLYC
は、遅延クロック信号DCLK1を遅延させ、遅延クロック
信号DCLK2として出力する。、位相比較回路１８は、後
述するように、外部クロック信号CLKと調整クロック信
号DLLCLKとの位相差が、遅延回路DLYCの遅延時間未満の
とき、両クロック信号の位相が一致していると判断す
る。
詳細を示している。位相比較回路１８は、遅延回路DLY
A、DLYB、DLYC、ＤフリップフロップDFF1、DFF2、およ
び論理ゲートを有している。遅延回路DLYAは、調整クロ
ック信号DLLCLKを遅延させ、遅延クロック信号DCLK1と
して出力する。遅延回路DLYBは、コマンド信号CINC、CD
EC、CDEFに応じて外部クロック信号CLKを遅延させ、遅
延クロック信号CLK1として出力する。すなわち、遅延回
路DLYBは、可変遅延回路として動作する。遅延回路DLYC
は、遅延クロック信号DCLK1を遅延させ、遅延クロック
信号DCLK2として出力する。、位相比較回路１８は、後
述するように、外部クロック信号CLKと調整クロック信
号DLLCLKとの位相差が、遅延回路DLYCの遅延時間未満の
とき、両クロック信号の位相が一致していると判断す
る。
【００２９】ＤフリップフロップDFF1は、遅延クロック
信号CLK1に同期して遅延クロック信号DCLK1をラッチ
し、出力信号OUT1として出力する。Ｄフリップフロップ
DFF2は、遅延クロック信号CLK1に同期して遅延クロック
信号DCLK2をラッチし、出力信号OUT2として出力する。
そして、出力信号OUT1、OUT2の論理に応じて、論理ゲー
トGATEからホールド信号HLD、増加信号INC、減少信号DE
Cのいずれかが出力される。
信号CLK1に同期して遅延クロック信号DCLK1をラッチ
し、出力信号OUT1として出力する。Ｄフリップフロップ
DFF2は、遅延クロック信号CLK1に同期して遅延クロック
信号DCLK2をラッチし、出力信号OUT2として出力する。
そして、出力信号OUT1、OUT2の論理に応じて、論理ゲー
トGATEからホールド信号HLD、増加信号INC、減少信号DE
Cのいずれかが出力される。
【００３０】図３は、図２に示した遅延回路DLYA、DLYB
の詳細を示している。遅延回路DLYAは、直列に接続され
た２つのCMOSインバータからなる遅延段DS1を有してい
る。遅延回路DLYBは、直列に接続された２つの遅延段DS
1、およびこれ等遅延段DS1の入力ノード、出力ノードと
遅延クロック信号CLK1の出力ノードとをそれぞれ接続す
る３つのスイッチ回路SW1、SW2、SW3を有している。ス
イッチ回路SW1、SW2、SW3は、CMOS伝達ゲートおよび伝
達ゲートを制御するコマンド信号CINC、CDEF、CDECを受
けるインバータをそれぞれ有している。
の詳細を示している。遅延回路DLYAは、直列に接続され
た２つのCMOSインバータからなる遅延段DS1を有してい
る。遅延回路DLYBは、直列に接続された２つの遅延段DS
1、およびこれ等遅延段DS1の入力ノード、出力ノードと
遅延クロック信号CLK1の出力ノードとをそれぞれ接続す
る３つのスイッチ回路SW1、SW2、SW3を有している。ス
イッチ回路SW1、SW2、SW3は、CMOS伝達ゲートおよび伝
達ゲートを制御するコマンド信号CINC、CDEF、CDECを受
けるインバータをそれぞれ有している。
【００３１】スイッチ回路SW1は、コマンド信号CINCが
高レベルのときにオンし、外部クロック信号CLKを遅延
クロック信号CLK1として伝達する。スイッチ回路SW2
は、コマンド信号CDEFが高レベルのときにオンし、外部
クロック信号CLKを遅延段DS1で遅延させた信号を遅延ク
ロック信号CLK1として伝達する。スイッチ回路SW3は、
コマンド信号CDECが高レベルのときにオンし、外部クロ
ック信号CLKを２つの遅延段DS1で遅延させた信号を遅延
クロック信号CLK1として伝達する。
高レベルのときにオンし、外部クロック信号CLKを遅延
クロック信号CLK1として伝達する。スイッチ回路SW2
は、コマンド信号CDEFが高レベルのときにオンし、外部
クロック信号CLKを遅延段DS1で遅延させた信号を遅延ク
ロック信号CLK1として伝達する。スイッチ回路SW3は、
コマンド信号CDECが高レベルのときにオンし、外部クロ
ック信号CLKを２つの遅延段DS1で遅延させた信号を遅延
クロック信号CLK1として伝達する。
【００３２】図４は、図２に示した位相比較回路１８の
動作を示している。この例では、コマンド信号CINC、CD
EC、CDEFのうちコマンド信号CDEFのみが高レベルに変化
している。すなわち、遅延クロック信号CLK1は、外部ク
ロック信号CLKに対して図３に示した遅延段DS1の遅延時
間だけ遅れ、遅延クロック信号DCLK1は、調整クロック
信号DLLCLKに対して遅延段DS1の遅延時間だけ遅れる。
すなわち、遅延クロック信号CLK1の外部クロック信号CL
Kに対する遅延時間、およびDCLK1の調整クロック信号DL
LCLKに対する遅延時間は、等しくなる。実際には、遅延
クロック信号CLK1は、さらにスイッチ回路SW2の遅延時
間だけ遅れる。このため、遅延クロック信号CLK1の位相
は、遅延クロック信号DCLK1の位相よりわずかに遅れ
る。
動作を示している。この例では、コマンド信号CINC、CD
EC、CDEFのうちコマンド信号CDEFのみが高レベルに変化
している。すなわち、遅延クロック信号CLK1は、外部ク
ロック信号CLKに対して図３に示した遅延段DS1の遅延時
間だけ遅れ、遅延クロック信号DCLK1は、調整クロック
信号DLLCLKに対して遅延段DS1の遅延時間だけ遅れる。
すなわち、遅延クロック信号CLK1の外部クロック信号CL
Kに対する遅延時間、およびDCLK1の調整クロック信号DL
LCLKに対する遅延時間は、等しくなる。実際には、遅延
クロック信号CLK1は、さらにスイッチ回路SW2の遅延時
間だけ遅れる。このため、遅延クロック信号CLK1の位相
は、遅延クロック信号DCLK1の位相よりわずかに遅れ
る。
【００３３】調整クロック信号DLLCLKの位相が外部クロ
ック信号CLKの位相に比べて進んでおり（図の左側）、
図２に示したＤフリップフロップDFF1、DFF2が、遅延ク
ロック信号DCLK1、DCLK2の高レベルをそれぞれラッチし
た場合、出力信号OUT1、OUT2は、ともに高レベルに変化
する。このとき、位相の進みを示す増加信号INCが高レ
ベルに変化する。
ック信号CLKの位相に比べて進んでおり（図の左側）、
図２に示したＤフリップフロップDFF1、DFF2が、遅延ク
ロック信号DCLK1、DCLK2の高レベルをそれぞれラッチし
た場合、出力信号OUT1、OUT2は、ともに高レベルに変化
する。このとき、位相の進みを示す増加信号INCが高レ
ベルに変化する。
【００３４】調整クロック信号DLLCLKの位相が外部クロ
ック信号CLKの位相とほぼ同じであり（図の中央）、Ｄ
フリップフロップDFF1が、遅延クロック信号DCLK1の高
レベルをラッチし、ＤフリップフロップDFF2が、遅延ク
ロック信号DCLK2の低レベルをラッチした場合、出力信
号OUT1、OUT2は、高レベル、低レベルにそれぞれ変化す
る。このとき、位相の一致を示すホールド信号HLDが高
レベルに変化する。
ック信号CLKの位相とほぼ同じであり（図の中央）、Ｄ
フリップフロップDFF1が、遅延クロック信号DCLK1の高
レベルをラッチし、ＤフリップフロップDFF2が、遅延ク
ロック信号DCLK2の低レベルをラッチした場合、出力信
号OUT1、OUT2は、高レベル、低レベルにそれぞれ変化す
る。このとき、位相の一致を示すホールド信号HLDが高
レベルに変化する。
【００３５】調整クロック信号DLLCLKの位相が外部クロ
ック信号CLKの位相に比べて遅れており（図の右側）、
ＤフリップフロップDFF1、DFF2が、遅延クロック信号DC
LK1、DCLK2の低レベルをラッチした場合、出力信号OUT
1、OUT2は、ともに低レベルに変化する。このとき、位
相の遅れを示す減少信号DECが高レベルに変化する。そ
して、図１に示した位相調整回路１６は、位相調整信号
DLLCLKの位相を信号INC、HLD、DECに応じて調整する。
ック信号CLKの位相に比べて遅れており（図の右側）、
ＤフリップフロップDFF1、DFF2が、遅延クロック信号DC
LK1、DCLK2の低レベルをラッチした場合、出力信号OUT
1、OUT2は、ともに低レベルに変化する。このとき、位
相の遅れを示す減少信号DECが高レベルに変化する。そ
して、図１に示した位相調整回路１６は、位相調整信号
DLLCLKの位相を信号INC、HLD、DECに応じて調整する。
【００３６】図５は、増加コマンドが供給され、コマン
ド信号CINCが高レベルに変化したときの位相比較回路１
８の動作を示している。初期状態（図の左のタイミング
図）において、コマンドバッファ・デコーダ１２には、
デフォルトコマンドCDEFが設定されている。図３で説明
したように、遅延クロック信号CLK1の外部クロック信号
CLKに対する遅延時間T1と、遅延クロック信号DCLK1の調
整クロック信号DLLCLKに対する遅延時間T2とは、ほぼ等
しい。このため、位相比較回路１８は、調整クロック信
号DLLCLKの位相が外部クロック信号CLKの位相と一致し
ているときに、ホールド信号HLDを出力する。
ド信号CINCが高レベルに変化したときの位相比較回路１
８の動作を示している。初期状態（図の左のタイミング
図）において、コマンドバッファ・デコーダ１２には、
デフォルトコマンドCDEFが設定されている。図３で説明
したように、遅延クロック信号CLK1の外部クロック信号
CLKに対する遅延時間T1と、遅延クロック信号DCLK1の調
整クロック信号DLLCLKに対する遅延時間T2とは、ほぼ等
しい。このため、位相比較回路１８は、調整クロック信
号DLLCLKの位相が外部クロック信号CLKの位相と一致し
ているときに、ホールド信号HLDを出力する。
【００３７】この状態で、増加コマンドがSDRAMの外部
から供給され、コマンド信号CINCは高レベルに変化す
る。図３に示した遅延回路DLYBは、遅延クロック信号CL
K1の外部クロック信号CLKに対する遅延時間T1を、遅延
段DS1の遅延時間だけ大きくする。このため、図の中央
のタイミング図に示すように、図２に示したＤフリップ
フロップDFF1、DFF2のラッチタイミングは遅くなる。し
たがって、調整クロック信号DLLCLKの位相が外部クロッ
ク信号CLKの位相と一致しているときに、出力信号OUT
1、OUT2は、ともに高レベルになる。すなわち、位相比
較回路１８は、増加信号INCを出力する。
から供給され、コマンド信号CINCは高レベルに変化す
る。図３に示した遅延回路DLYBは、遅延クロック信号CL
K1の外部クロック信号CLKに対する遅延時間T1を、遅延
段DS1の遅延時間だけ大きくする。このため、図の中央
のタイミング図に示すように、図２に示したＤフリップ
フロップDFF1、DFF2のラッチタイミングは遅くなる。し
たがって、調整クロック信号DLLCLKの位相が外部クロッ
ク信号CLKの位相と一致しているときに、出力信号OUT
1、OUT2は、ともに高レベルになる。すなわち、位相比
較回路１８は、増加信号INCを出力する。
【００３８】次に、図の右側のタイミング図において、
図１に示した位相調整回路１６は、増加信号INCに応じ
て調整クロック信号DLLCLKの位相を遅らせる。そして、
位相比較回路１８は、調整クロック信号DLLCLKの位相が
外部クロック信号CLKの位相に対して差DIF1だけ遅れた
ときに、位相が一致したと判断しホールド信号HLDを再
び出力する。このように、SDRAMの外部からの増加コマ
ンド（CINC）により、調整クロック信号DLLCLKの位相を
外部クロック信号CLKの位相に対して遅らせることがで
きる（DLL調整）。
図１に示した位相調整回路１６は、増加信号INCに応じ
て調整クロック信号DLLCLKの位相を遅らせる。そして、
位相比較回路１８は、調整クロック信号DLLCLKの位相が
外部クロック信号CLKの位相に対して差DIF1だけ遅れた
ときに、位相が一致したと判断しホールド信号HLDを再
び出力する。このように、SDRAMの外部からの増加コマ
ンド（CINC）により、調整クロック信号DLLCLKの位相を
外部クロック信号CLKの位相に対して遅らせることがで
きる（DLL調整）。
【００３９】図６は、減少コマンドが供給され、コマン
ド信号CDECが高レベルに変化したときの位相比較回路１
８の動作を示している。図５と同じ動作については詳細
な説明を省略する。初期状態（図の左のタイミング図）
において、コマンドバッファ・デコーダ１２には、デフ
ォルトコマンドCDEFが設定されている。位相比較回路１
８は、調整クロック信号DLLCLKの位相が外部クロック信
号CLKの位相と一致しているときに、ホールド信号HLDを
出力する。
ド信号CDECが高レベルに変化したときの位相比較回路１
８の動作を示している。図５と同じ動作については詳細
な説明を省略する。初期状態（図の左のタイミング図）
において、コマンドバッファ・デコーダ１２には、デフ
ォルトコマンドCDEFが設定されている。位相比較回路１
８は、調整クロック信号DLLCLKの位相が外部クロック信
号CLKの位相と一致しているときに、ホールド信号HLDを
出力する。
【００４０】この状態で、減少コマンドがSDRAMの外部
から供給され、コマンド信号CDECは高レベルに変化す
る。遅延回路DLYBは、図の中央のタイミング図に示すよ
うに、遅延クロック信号CLK1の外部クロック信号CLKに
対する位相差をなくす。このため、Ｄフリップフロップ
DFF1、DFF2のラッチタイミングは早くなる。このため、
出力信号OUT1、OUT2は、それぞれ低レベル、高レベルに
なり、減少信号DECが出力される。
から供給され、コマンド信号CDECは高レベルに変化す
る。遅延回路DLYBは、図の中央のタイミング図に示すよ
うに、遅延クロック信号CLK1の外部クロック信号CLKに
対する位相差をなくす。このため、Ｄフリップフロップ
DFF1、DFF2のラッチタイミングは早くなる。このため、
出力信号OUT1、OUT2は、それぞれ低レベル、高レベルに
なり、減少信号DECが出力される。
【００４１】次に、図の右側のタイミングにおいて、図
１に示した位相調整回路１６は、減少信号DECに応じて
調整クロック信号DLLCLKの位相を進ませる。そして、位
相比較回路１８は、調整クロック信号DLLCLKの位相が外
部クロック信号CLKの位相に対して差DIF2だけ進んだと
きに、位相が一致したと判断しホールド信号HLDを再び
出力する。このように、SDRAMの外部からの減少コマン
ド（CDEC）により、調整クロック信号DLLCLKの位相を外
部クロック信号CLKの位相に対して進ませることができ
る（DLL調整）。
１に示した位相調整回路１６は、減少信号DECに応じて
調整クロック信号DLLCLKの位相を進ませる。そして、位
相比較回路１８は、調整クロック信号DLLCLKの位相が外
部クロック信号CLKの位相に対して差DIF2だけ進んだと
きに、位相が一致したと判断しホールド信号HLDを再び
出力する。このように、SDRAMの外部からの減少コマン
ド（CDEC）により、調整クロック信号DLLCLKの位相を外
部クロック信号CLKの位相に対して進ませることができ
る（DLL調整）。
【００４２】図７は、図１に示したデータ入力回路３８
およびデータ出力回路４０の詳細を示している。データ
入力回路３８は、差動増幅回路AMPとＤフリップフロッ
プDFFとを有している。差動増幅回路AMPは、データ端子
DQを介して供給されるデータ信号と基準電圧VREFとの電
圧差を増幅する。ＤフリップフロップDFFは、差動増幅
回路AMPから出力されるデータ信号を、調整クロック信
号DLLCLKに同期してラッチし、ラッチした信号を書き込
みデータDINとして出力する。
およびデータ出力回路４０の詳細を示している。データ
入力回路３８は、差動増幅回路AMPとＤフリップフロッ
プDFFとを有している。差動増幅回路AMPは、データ端子
DQを介して供給されるデータ信号と基準電圧VREFとの電
圧差を増幅する。ＤフリップフロップDFFは、差動増幅
回路AMPから出力されるデータ信号を、調整クロック信
号DLLCLKに同期してラッチし、ラッチした信号を書き込
みデータDINとして出力する。
【００４３】データ出力回路４０は、データ選択回路３
６から出力される読み出しデータDOUTを、調整クロック
信号DLLCLKに同期してラッチし、ラッチした信号をデー
タ端子DQに出力する。図８は、本発明のSDRAMの動作を
示している。上述した図１２と同じ動作については、詳
細な説明は省略する。この例では、コマンドバッファ・
デコーダ１２にデフォルトコマンドCDEFが保持されてい
る。SDRAMは、図１２と同様に、０番目の外部クロック
信号CLKに対応して読み出しコマンドR1を受信し、１番
目の外部クロック信号CLKに対応して書き込みコマンドW
1を受信する。読み出しレイテンシは"２"、書き込みレ
イテンシは"０"である。
６から出力される読み出しデータDOUTを、調整クロック
信号DLLCLKに同期してラッチし、ラッチした信号をデー
タ端子DQに出力する。図８は、本発明のSDRAMの動作を
示している。上述した図１２と同じ動作については、詳
細な説明は省略する。この例では、コマンドバッファ・
デコーダ１２にデフォルトコマンドCDEFが保持されてい
る。SDRAMは、図１２と同様に、０番目の外部クロック
信号CLKに対応して読み出しコマンドR1を受信し、１番
目の外部クロック信号CLKに対応して書き込みコマンドW
1を受信する。読み出しレイテンシは"２"、書き込みレ
イテンシは"０"である。
【００４４】この例では、調整クロック信号DLLCLKの位
相は、外部クロック信号CLKの位相に一致している（図
８（ａ））。このため、データ入力回路３８は、外部ク
ロック信号CLKの立ち上がりエッジに同期して書き込み
データW1を受信する（図８（ｂ））。図中、破線で示し
た内部データ信号IDQは、従来の受信タイミングを示し
ている。書き込みデータD1の受信タイミングは、従来
（図１２）に比べてクロックバッファ１０の遅延時間tD
だけ早くなる。
相は、外部クロック信号CLKの位相に一致している（図
８（ａ））。このため、データ入力回路３８は、外部ク
ロック信号CLKの立ち上がりエッジに同期して書き込み
データW1を受信する（図８（ｂ））。図中、破線で示し
た内部データ信号IDQは、従来の受信タイミングを示し
ている。書き込みデータD1の受信タイミングは、従来
（図１２）に比べてクロックバッファ１０の遅延時間tD
だけ早くなる。
【００４５】ここで、読み出しコマンドR1に対応する読
み出しアドレスと、書き込みコマンドW1に対応する書き
込みアドレスとが同じ場合、SDRAMは、読み出しレイテ
ンシ"２"を守るため、メモリセルMCに書き込まれる前の
書き込みデータW1を読み出しデータQ1として出力しなく
てはならない。このとき、図１に示したアドレス比較回
路２４による読み出しアドレスと書き込みアドレスとの
比較動作、および一致信号COINに応答するデータ選択回
路３６での読み出しデータの選択動作は、１番目の外部
クロック信号CLKの立ち上がりエッジから２番目の外部
クロック信号CLKの立ち上がりエッジまでの余裕時間tMR
Gに行えばよい。すなわち、余裕時間tMRGは、従来より
遅延時間tDだけ長くなる。
み出しアドレスと、書き込みコマンドW1に対応する書き
込みアドレスとが同じ場合、SDRAMは、読み出しレイテ
ンシ"２"を守るため、メモリセルMCに書き込まれる前の
書き込みデータW1を読み出しデータQ1として出力しなく
てはならない。このとき、図１に示したアドレス比較回
路２４による読み出しアドレスと書き込みアドレスとの
比較動作、および一致信号COINに応答するデータ選択回
路３６での読み出しデータの選択動作は、１番目の外部
クロック信号CLKの立ち上がりエッジから２番目の外部
クロック信号CLKの立ち上がりエッジまでの余裕時間tMR
Gに行えばよい。すなわち、余裕時間tMRGは、従来より
遅延時間tDだけ長くなる。
【００４６】例えば、クロック周期tCKが4ns（250MHz）
で、クロックバッファ１０の遅延時間tDが2nsの場合、
余裕時間tMRGは、従来の２倍の4nsになる。余裕時間tMR
Gを増加できるため、クロック周期tCKは、余裕時間tMRG
に制限されることなく短縮可能になる。すなわち、外部
クロック信号CLKの最高周波数が、余裕時間tMRGにより
制限されることを防止できる。
で、クロックバッファ１０の遅延時間tDが2nsの場合、
余裕時間tMRGは、従来の２倍の4nsになる。余裕時間tMR
Gを増加できるため、クロック周期tCKは、余裕時間tMRG
に制限されることなく短縮可能になる。すなわち、外部
クロック信号CLKの最高周波数が、余裕時間tMRGにより
制限されることを防止できる。
【００４７】図９は、本発明のSDRAMの別の動作を示し
ている。上述した図１２と同じ動作については、詳細な
説明は省略する。この例では、コマンドバッファ・デコ
ーダ１２に減少コマンドCDECが保持されている。このた
め、図６に示したように、調整クロック信号DLLCLKの位
相は、外部クロック信号CLKの位相より進んでいる（図
９（ａ））。調整クロック信号DLLCLKの位相が進んでい
るため、書き込みデータD1の受信タイミングおよび読み
出しデータQ1の出力タイミングは、図８より早くなる
（図９（ｂ））。このため、余裕時間tMRGをクロック周
期tCKに保持ししたまま、外部クロック信号CLKに対する
アクセスタイムtACを短縮できる。図中、破線で示した
データ信号DQは、従来の出力タイミングを示している。
ている。上述した図１２と同じ動作については、詳細な
説明は省略する。この例では、コマンドバッファ・デコ
ーダ１２に減少コマンドCDECが保持されている。このた
め、図６に示したように、調整クロック信号DLLCLKの位
相は、外部クロック信号CLKの位相より進んでいる（図
９（ａ））。調整クロック信号DLLCLKの位相が進んでい
るため、書き込みデータD1の受信タイミングおよび読み
出しデータQ1の出力タイミングは、図８より早くなる
（図９（ｂ））。このため、余裕時間tMRGをクロック周
期tCKに保持ししたまま、外部クロック信号CLKに対する
アクセスタイムtACを短縮できる。図中、破線で示した
データ信号DQは、従来の出力タイミングを示している。
【００４８】なお、調整クロック信号DLLCLKの位相は、
３番目の外部クロック信号CLKの立ち上がりエッジが読
み出しデータQ1の出力期間に含まれる範囲で調整可能で
ある。この際、図３に示した遅延回路DLYBの遅延段DS1
の数およびコマンド信号のビット数を増やすことで、コ
マンド信号調整クロック信号DLLCLKの位相を細かく調整
できる。
３番目の外部クロック信号CLKの立ち上がりエッジが読
み出しデータQ1の出力期間に含まれる範囲で調整可能で
ある。この際、図３に示した遅延回路DLYBの遅延段DS1
の数およびコマンド信号のビット数を増やすことで、コ
マンド信号調整クロック信号DLLCLKの位相を細かく調整
できる。
【００４９】以上、本実施形態では、データ入力回路３
８とデータ出力回路４０とを、ともに調整クロック信号
DLLCLKに同期して動作させた。このため、同じメモリセ
ルに対応して、書き込みデータD1の入力と読み出しデー
タQ1の出力とが連続して行われる場合、アドレス比較回
路２４でのアドレス比較とデータ選択回路３６でのデー
タ選択とに必要な余裕時間を、１クロック周期tCKまで
延ばすことができる。換言すれば、クロック周期tCKを
上記余裕時間まで短縮可能になる。この結果、外部クロ
ック信号CLKの最高周波数を高くでき、データ転送レー
トを向上できる。特に、外部クロック信号CLKがSDRAMを
搭載しているシステムのシステムクロックの場合、シス
テムの性能を向上できる。
８とデータ出力回路４０とを、ともに調整クロック信号
DLLCLKに同期して動作させた。このため、同じメモリセ
ルに対応して、書き込みデータD1の入力と読み出しデー
タQ1の出力とが連続して行われる場合、アドレス比較回
路２４でのアドレス比較とデータ選択回路３６でのデー
タ選択とに必要な余裕時間を、１クロック周期tCKまで
延ばすことができる。換言すれば、クロック周期tCKを
上記余裕時間まで短縮可能になる。この結果、外部クロ
ック信号CLKの最高周波数を高くでき、データ転送レー
トを向上できる。特に、外部クロック信号CLKがSDRAMを
搭載しているシステムのシステムクロックの場合、シス
テムの性能を向上できる。
【００５０】コマンド端子CMDに供給されるコマンド信
号CMDに応じて、可変遅延回路DLYBの遅延時間を調整
し、位相比較回路１８で比較する調整クロック信号CLLC
LKの位相を調整した。例えば、位相調整回路１６が外部
クロック信号CLKと同じ位相の調整クロック信号DLLCLK
を生成することで、SDRAMは、外部クロック信号CLKに完
全に同期して、書き込みデータD1を受信でき、読み出し
データQ1を出力できる。この結果、SDRAMを搭載するシ
ステムは、書き込みデータD1を自身が生成する外部クロ
ック信号CLKに同期して出力すればよく、読み出しデー
タQ1を外部クロック信号CLKに同期して確実に受信でき
る。
号CMDに応じて、可変遅延回路DLYBの遅延時間を調整
し、位相比較回路１８で比較する調整クロック信号CLLC
LKの位相を調整した。例えば、位相調整回路１６が外部
クロック信号CLKと同じ位相の調整クロック信号DLLCLK
を生成することで、SDRAMは、外部クロック信号CLKに完
全に同期して、書き込みデータD1を受信でき、読み出し
データQ1を出力できる。この結果、SDRAMを搭載するシ
ステムは、書き込みデータD1を自身が生成する外部クロ
ック信号CLKに同期して出力すればよく、読み出しデー
タQ1を外部クロック信号CLKに同期して確実に受信でき
る。
【００５１】あるいは、位相調整回路１６が外部クロッ
ク信号CLKの位相より進んだ位相の調整クロック信号DLL
CLKを生成することで、読み出しデータQ1を外部クロッ
ク信号CLKに同期させるより早く出力できる。この結
果、読み出し動作時のアクセス時間tACを短縮できる。
すなわち、調整クロック信号CLLCLKの位相をSDRAMの電
気的特性に応じて調整することで、特性不良を救済でき
る。この結果、歩留を向上できる。
ク信号CLKの位相より進んだ位相の調整クロック信号DLL
CLKを生成することで、読み出しデータQ1を外部クロッ
ク信号CLKに同期させるより早く出力できる。この結
果、読み出し動作時のアクセス時間tACを短縮できる。
すなわち、調整クロック信号CLLCLKの位相をSDRAMの電
気的特性に応じて調整することで、特性不良を救済でき
る。この結果、歩留を向上できる。
【００５２】図１０は、本発明の半導体記憶装置の第２
の実施形態を示している。この実施形態は、請求項１な
いし請求項４、請求項６に対応している。従来技術およ
び第１の実施形態で説明した回路・信号と同一の回路・
信号については、同一の符号を付し、これ等について
は、詳細な説明を省略する。この実施形態では、第１の
実施形態のコマンドバッファ・デコーダ１２の代わりに
コマンドバッファ・デコーダ４２が形成されている。コ
マンドバッファ・デコーダ４２は、書き込みコマンド、
読み出しコマンド、NOPコマンド等、SDRAMのメモリ動作
に関係するコマンドのみを受信する。このため、コマン
ドバッファ・デコーダ４２は、第１の実施形態と異な
り、増加コマンド（CINC）、減少コマンド（CDEC）およ
びデフォルトコマンド（CDEF）は受信しない。
の実施形態を示している。この実施形態は、請求項１な
いし請求項４、請求項６に対応している。従来技術およ
び第１の実施形態で説明した回路・信号と同一の回路・
信号については、同一の符号を付し、これ等について
は、詳細な説明を省略する。この実施形態では、第１の
実施形態のコマンドバッファ・デコーダ１２の代わりに
コマンドバッファ・デコーダ４２が形成されている。コ
マンドバッファ・デコーダ４２は、書き込みコマンド、
読み出しコマンド、NOPコマンド等、SDRAMのメモリ動作
に関係するコマンドのみを受信する。このため、コマン
ドバッファ・デコーダ４２は、第１の実施形態と異な
り、増加コマンド（CINC）、減少コマンド（CDEC）およ
びデフォルトコマンド（CDEF）は受信しない。
【００５３】また、SDRAMには、ヒューズ回路４２が新
たに形成されている。ヒューズ回路４２は、複数のヒュ
ーズを有している。ヒューズは、製造工程（試験工程）
において、SDRAMのウエハ完成後にプログラムされる。
ヒューズ回路４２は、ヒューズのプログラムに応じて、
コマンド信号CINC、CDEC、CDEFのいずれかを高レベルに
維持する。その他の構成は、第１の実施形態と同じであ
る。
たに形成されている。ヒューズ回路４２は、複数のヒュ
ーズを有している。ヒューズは、製造工程（試験工程）
において、SDRAMのウエハ完成後にプログラムされる。
ヒューズ回路４２は、ヒューズのプログラムに応じて、
コマンド信号CINC、CDEC、CDEFのいずれかを高レベルに
維持する。その他の構成は、第１の実施形態と同じであ
る。
【００５４】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ヒューズ回路４２によりコマンド信号
CINC、CDEC、CDEFのいずれかを高レベルに保持した。こ
のため、例えば、ヒューズ回路４２を製品仕様に応じて
プログラムすることで、アクセスタイムtACの異なるSDR
AMを容易に製造できる。あるいは、コマンド信号CDEFの
設定時にアクセスタイムtACが規格外のSDRAMについて、
コマンド信号CDECをプログラムすることで、アクセスタ
イムtACを規格内にできる。この結果、アクセス不良のS
DRAMを良品にでき、歩留を向上できる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ヒューズ回路４２によりコマンド信号
CINC、CDEC、CDEFのいずれかを高レベルに保持した。こ
のため、例えば、ヒューズ回路４２を製品仕様に応じて
プログラムすることで、アクセスタイムtACの異なるSDR
AMを容易に製造できる。あるいは、コマンド信号CDEFの
設定時にアクセスタイムtACが規格外のSDRAMについて、
コマンド信号CDECをプログラムすることで、アクセスタ
イムtACを規格内にできる。この結果、アクセス不良のS
DRAMを良品にでき、歩留を向上できる。
【００５５】なお、上述した第１および第２の実施形態
では、図３に示した遅延回路DLYBを可変遅延回路として
構成することで、遅延クロック信号CLK1の位相を遅延ク
ロック信号DCLKに対して調整する例について述べた。本
発明はかかる実施形態に限定されるものではない。例え
ば、図１２に示すように、位相比較回路における遅延回
路DLYAを可変遅延回路として構成することで、遅延クロ
ック信号DCLKの位相を遅延クロック信号CLK1に対して調
整してもよい。
では、図３に示した遅延回路DLYBを可変遅延回路として
構成することで、遅延クロック信号CLK1の位相を遅延ク
ロック信号DCLKに対して調整する例について述べた。本
発明はかかる実施形態に限定されるものではない。例え
ば、図１２に示すように、位相比較回路における遅延回
路DLYAを可変遅延回路として構成することで、遅延クロ
ック信号DCLKの位相を遅延クロック信号CLK1に対して調
整してもよい。
【００５６】上述した第２の実施形態では、ヒューズ回
路４４をプログラムすることで増加コマンドCINC、減少
コマンドCDECおよびデフォルトコマンドCDEFのいずれか
を設定した例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、ヒューズ回路４４
の代わりに、SDRAMの製造工程で使用するホトマスクの
パターン形状に対応してSDRAM上の所定の位置に形成さ
れる導電膜により、増加コマンドCINC、減少コマンドCD
ECおよびデフォルトコマンドCDEFのいずれかを設定して
もよい。
路４４をプログラムすることで増加コマンドCINC、減少
コマンドCDECおよびデフォルトコマンドCDEFのいずれか
を設定した例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、ヒューズ回路４４
の代わりに、SDRAMの製造工程で使用するホトマスクの
パターン形状に対応してSDRAM上の所定の位置に形成さ
れる導電膜により、増加コマンドCINC、減少コマンドCD
ECおよびデフォルトコマンドCDEFのいずれかを設定して
もよい。
【００５７】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００５８】
【発明の効果】請求項１の半導体記憶装置では、クロッ
ク周期は、書き込みデータの入力動作と読み出しデータ
の出力動作との切り替え制御にかかる時間まで短縮可能
になる。この結果、外部クロック信号の最高周波数が切
り替え制御にかかる時間により制限されることを防止で
き、外部クロック信号の最高周波数を高くできる。請求
項２の半導体記憶装置では、クロック周期が、アドレス
比較回路でのアドレス比較とデータ選択回路でのデータ
選択とに必要な余裕時間によって制限されている場合、
この制限を緩和できる。すなわち、外部クロック信号の
最高周波数を高くでき、データ転送レートを向上でき
る。
ク周期は、書き込みデータの入力動作と読み出しデータ
の出力動作との切り替え制御にかかる時間まで短縮可能
になる。この結果、外部クロック信号の最高周波数が切
り替え制御にかかる時間により制限されることを防止で
き、外部クロック信号の最高周波数を高くできる。請求
項２の半導体記憶装置では、クロック周期が、アドレス
比較回路でのアドレス比較とデータ選択回路でのデータ
選択とに必要な余裕時間によって制限されている場合、
この制限を緩和できる。すなわち、外部クロック信号の
最高周波数を高くでき、データ転送レートを向上でき
る。
【００５９】請求項３の半導体記憶装置では、半導体記
憶装置を搭載するシステムは、書き込みデータを自身が
生成する外部クロック信号に同期して出力すればよく、
読み出しデータを外部クロック信号に同期して確実に受
信できる。請求項４の半導体記憶装置では、読み出しデ
ータを外部クロック信号に同期させるより早く出力で
き、読み出し動作時のアクセス時間を短縮できる。
憶装置を搭載するシステムは、書き込みデータを自身が
生成する外部クロック信号に同期して出力すればよく、
読み出しデータを外部クロック信号に同期して確実に受
信できる。請求項４の半導体記憶装置では、読み出しデ
ータを外部クロック信号に同期させるより早く出力で
き、読み出し動作時のアクセス時間を短縮できる。
【００６０】請求項５および請求項６の半導体記憶装置
では、クロック信号の位相を半導体記憶装置の電気的特
性に応じて調整することで、特性不良を救済できる。こ
の結果、歩留を向上できる。
では、クロック信号の位相を半導体記憶装置の電気的特
性に応じて調整することで、特性不良を救済できる。こ
の結果、歩留を向上できる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】図１の位相比較回路の詳細を示す回路図であ
る。
る。
【図３】図１の位相比較回路の動作を示すタイミング図
である。
である。
【図４】図２の遅延回路の詳細を示す回路図である。
【図５】増加コマンドを受けたときの位相調整回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図６】減少コマンドを受けたときの位相調整回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図７】図１のデータ入力回路およびデータ出力回路を
示す回路図である。
示す回路図である。
【図８】第１の実施形態のSDRAMの動作を示すタイミン
グ図である。
グ図である。
【図９】第１の実施形態のSDRAMの別の動作を示すタイ
ミング図である。
ミング図である。
【図１０】本発明の第２の実施形態を示すブロック図で
ある。
ある。
【図１１】遅延回路の別の例を示す回路図である。
【図１２】従来のDLL回路を有するSDRAMの動作を示すタ
イミング図である。
イミング図である。
１０ クロックバッファ
１２ コマンドバッファ・デコーダ
１４ アドレスバッファ
１６ 位相調整回路
１８ 位相比較回路
２０ 行アドレスラッチ
２２ 列アドレスラッチ
２４ アドレス比較回路
２６ 行デコーダ
２８ メモリセルアレイ
３０ センスアンプ
３２ 列デコーダ
３４ ライトアンプ
３６ データ選択回路
３８ データ入力回路
４０ データ出力回路
４２ コマンドバッファ・デコーダ
４４ ヒューズ回路
ADD アドレス信号
BL ビット線
CLK 外部クロック信号
CINC、CDEC、CDEF コマンド信号
CMD コマンド信号
COIN 一致信号
DB 内部データバス
DEC 減少信号
DIN 書き込みデータ
DLLCLK 調整クロック信号
DLYA、DLYB、DLYC 遅延回路
DOUT 読み出しデータ
DQ データ端子
DS1 遅延段
HLD ホールド信号
ICLK 内部クロック信号
ICMD 内部コマンド信号
INC 増加信号
MC メモリセル
WL ワード線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA49 BB03 BB04 BB27 BB33
BB34 DD32 DD59 DD80 DD83
GG01 HH10 JJ02 JJ34 JJ38
JJ59 PP01 PP02 PP03 PP07
Claims (6)
- 【請求項１】 メモリセルを有するメモリセルアレイ
と、 外部クロック信号を所定量遅延させて調整クロック信号
を生成する位相調整回路と、 前記外部クロック信号と前記調整クロック信号との位相
を比較し、比較結果に応じて前記位相調整回路の遅延時
間を調整する位相調整信号を出力する位相比較回路と、 前記メモリセルアレイからの読み出しデータを前記調整
クロック信号に同期してデータ端子に出力するデータ出
力回路と、 データ端子に供給される前記メモリセルアレイへの書き
込みデータを前記調整クロック信号に同期して受信する
データ入力回路とを備えていることを特徴とする半導体
記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 データを書き込みメモリセルを選択する書き込みアドレ
スおよびデータを読み出す前記メモリセルを選択する読
み出しアドレスを受信するアドレス端子と、 前記アドレス端子で受信した前記書き込みアドレスと前
記読み出しアドレスとを比較するアドレス比較回路と、 前記アドレス比較回路の比較により前記書き込みアドレ
スと前記読み出しアドレスとが一致したときに、前記書
き込みアドレスに対応して供給される書き込みデータを
前記読み出しアドレスに対応する読み出しデータとして
前記データ出力回路に出力するデータ選択回路とを備え
ていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記位相調整回路は、前記外部クロック信号と同じ位相
の前記調整クロック信号を生成することを特徴とする半
導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記位相調整回路は、前記外部クロック信号より位相の
進んだ前記調整クロック信号を生成することを特徴とす
る半導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、 前記位相比較回路で比較する前記外部クロック信号およ
び前記調整クロック信号のいずれかの位相を、外部端子
に供給されるコマンド信号に応じて調整する可変遅延回
路を備えていることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、 前記位相比較回路で比較する前記外部クロック信号およ
び前記調整クロック信号のいずれかの位相をコマンド信
号に応じて調整する可変遅延回路と、 前記コマンド信号を出力するヒューズ回路とを備えてい
ることを特徴とする半導体記憶装置。
Priority Applications (7)
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|---|---|---|---|
| JP2002134073A JP2003331577A (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
| US10/285,425 US6667913B2 (en) | 2002-05-09 | 2002-11-01 | Semiconductor memory device |
| TW091132596A TW578153B (en) | 2002-05-09 | 2002-11-05 | Semiconductor memory device |
| KR1020020072656A KR100869985B1 (ko) | 2002-05-09 | 2002-11-21 | 반도체 기억 장치 |
| CNB2005100626904A CN100538880C (zh) | 2002-05-09 | 2002-11-29 | 半导体存储器件 |
| CNB2005100626891A CN100511472C (zh) | 2002-05-09 | 2002-11-29 | 半导体存储器件 |
| CNB021526753A CN1212666C (zh) | 2002-05-09 | 2002-11-29 | 半导体存储器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002134073A JP2003331577A (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003331577A true JP2003331577A (ja) | 2003-11-21 |
| JP2003331577A5 JP2003331577A5 (ja) | 2005-09-29 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002134073A Pending JP2003331577A (ja) | 2002-05-09 | 2002-05-09 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US6667913B2 (ja) |
| JP (1) | JP2003331577A (ja) |
| KR (1) | KR100869985B1 (ja) |
| CN (3) | CN1212666C (ja) |
| TW (1) | TW578153B (ja) |
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| US10803946B2 (en) | 2018-12-19 | 2020-10-13 | Toshiba Memory Corporation | Semiconductor memory device |
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| KR100834401B1 (ko) * | 2007-01-08 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
| KR101006088B1 (ko) * | 2009-06-04 | 2011-01-06 | 주식회사 하이닉스반도체 | 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 |
| JP2010282511A (ja) * | 2009-06-05 | 2010-12-16 | Elpida Memory Inc | メモリモジュール及びこれを備えるメモリシステム |
| CN102280129B (zh) * | 2010-06-09 | 2014-12-17 | 上海华虹宏力半导体制造有限公司 | 闪速存储器及其读取电路 |
| TWI685203B (zh) * | 2016-10-28 | 2020-02-11 | 美商芯成半導體有限公司 | 同步半導體積體電路中時脈命令時間調整 |
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| CN114489233B (zh) * | 2022-01-24 | 2024-06-11 | 上海华力集成电路制造有限公司 | 一种相位可调任意波形发生器 |
| CN114938258B (zh) * | 2022-07-25 | 2022-10-14 | 星河动力(北京)空间科技有限公司 | 火箭控制时钟同步装置、飞行控制器和箭上控制计算机 |
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