TWI677077B - 非揮發性記憶體裝置以及其製作方法 - Google Patents

非揮發性記憶體裝置以及其製作方法 Download PDF

Info

Publication number
TWI677077B
TWI677077B TW105121399A TW105121399A TWI677077B TW I677077 B TWI677077 B TW I677077B TW 105121399 A TW105121399 A TW 105121399A TW 105121399 A TW105121399 A TW 105121399A TW I677077 B TWI677077 B TW I677077B
Authority
TW
Taiwan
Prior art keywords
gate
layer
floating gate
substrate
dielectric layer
Prior art date
Application number
TW105121399A
Other languages
English (en)
Other versions
TW201803087A (zh
Inventor
黃仕璋
Shih-Chang Huang
Original Assignee
聯華電子股份有限公司
United Microelectronics Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司, United Microelectronics Corp. filed Critical 聯華電子股份有限公司
Priority to TW105121399A priority Critical patent/TWI677077B/zh
Priority to US15/231,800 priority patent/US9691907B1/en
Publication of TW201803087A publication Critical patent/TW201803087A/zh
Application granted granted Critical
Publication of TWI677077B publication Critical patent/TWI677077B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種非揮發性記憶體裝置包括複數個記憶單元，各記憶單元包括垂直通道、控制閘極、浮置閘極以及抹除閘極設置於基底上。垂直通道沿垂直方向上向上延伸，而控制閘極、浮置閘極以及抹除閘極係分別環繞部分之垂直通道，且部分之浮置閘極係被控制閘極環繞。抹除閘極係於垂直方向上設置於基底與浮置閘極之間，且浮置閘極包括一凸出端朝向抹除閘極延伸。本發明之非揮發性記憶體裝置可利用垂直通道搭配環繞垂直通道之控制閘極、浮置閘極以及抹除閘極，藉以縮小各記憶單元於基底上所佔的面積，進而達到提升記憶單元密度的效果。

Description

非揮發性記憶體裝置以及其製作方法
本發明係關於一種非揮發性記憶體裝置以及其製作方法，尤指一種具有垂直通道之非揮發性記憶體裝置以及其製作方法。
半導體記憶體係為電腦或電子產品中用於儲存資料或數據的半導體元件，其可概分為揮發性記憶體(volatile)與非揮發性(non-volatile)記憶體，其中非揮發性記憶體由於具有不因電源供應中斷而造成儲存資料遺失的特性而被廣泛地使用。作為非揮發性記體的其中一種，SONOS記憶體結構主要係具有一氮化物層，夾設於兩層氧化物層之間，此一氮化物層係作為電子或電洞的電荷捕捉層(charge trapping layer)，而設置此一電荷捕捉層上下的兩層氧化物層則分別作為一電荷穿遂層(charge tunnel layer)與電荷阻擋層(charge block layer)。此一作為資訊儲存主要元件的氧化物-氮化物-氧化物(oxide-nitride-oxide，以下簡稱為ONO)結構係設置於半導體基底上，且其上可設置一浮動(floating)矽閘極，是以被稱作為一SONOS記憶體。
隨著電腦微處理器的功能越來越強大，對大容量且低成本的記憶體的需求也越來越高。為了滿足此一趨勢以及半導體科技對高積集度持續的挑戰，記憶體結構愈趨微縮，而記憶體結構的製程愈趨複雜。因此，如何藉由設計上的改變來有效地提升積集度與記憶單元(memory cell)之密度，一直是相關業界所努力的目標。
本發明提供了一種非揮發性記憶體(non-volatile memory，NVM)裝置以及其製作方法，利用於基底上形成垂直向上延伸之垂直通道，並使得形成在基底上之控制閘極、浮置閘極以及抹除閘極係分別環繞部分之垂直通道，藉此縮小各記憶單元於基底上所佔之面積，並進而達到提升記憶單元密度的效果。
根據本發明之一實施例，本發明提供了一種非揮發性記憶體裝置，包括一基底以及複數個記憶單元(memory cell)。各記憶單元包括一垂直通道、一控制閘極、一浮置閘極以及一抹除閘極。垂直通道係設置於基底上並沿一垂直方向上向上延伸。控制閘極、浮置閘極以及抹除閘極係設置於基底上且分別環繞一部分之垂直通道。部分之浮置閘極係被控制閘極環繞。抹除閘極係於垂直方向上設置於基底與浮置閘極之間，且浮置閘極包括一凸出端朝向抹除閘極延伸。
根據本發明之一實施例，本發明還提供了一種非揮發性記憶體裝置的製作方法，包括下列步驟。於一基底上形成一抹除閘極、一控制閘極以及一浮置閘極。部分之浮置閘極係被控制閘極環繞，抹除閘極係於一垂直方向上位於基底與浮置閘極之間，且浮置閘極包括一凸出端朝向抹除閘極延伸。然後，於基底上形成一垂直通道，垂直通道係沿垂直方向上向上延伸，且浮置閘極、控制閘極以及抹除閘極係分別環繞垂直通道。
請參閱第1圖。第1圖所繪示為本發明第一實施例之非揮發性記憶體(non-volatile memory，NVM)裝置的示意圖。如第1圖所示，本實施例提供一非揮發性記憶體裝置100，包括一基底10以及複數個記憶單元(memory cell)100C。基底10可包括半導體基底或非半導體基底，半導體基底可包括例如矽基底(silicon substrate)、磊晶矽基底(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等，而非半導體基底可包括玻璃基底、塑膠基底或 陶瓷基底等，但並不以此為限。各記憶單元100C包括一垂直通道(vertical channel)60C、一控制閘極(control gate)42G、一浮置閘極(floating gate)43G以及一抹除閘極(erase gate)41G。垂直通道60C係設置於基底10上並沿一垂直方向D3上向上延伸，也就是說垂直通道60C可設置於基底10之上表面的上方，並朝一遠離基底10之方向延伸。垂直通道60C可由半導體材料例如多晶矽所形成，但並不以此為限。控制閘極42G、浮置閘極43G以及抹除閘極41G係設置於基底10上且分別環繞一部分之垂直通道60C。舉例來說，控制閘極42G、浮置閘極43G以及抹除閘極41G可於與垂直方向D3正交的任一水平方向(例如第1圖中所示之第一方向D1或/及第二方向D2)上環繞部分之垂直通道60C。此外，部分之浮置閘極43G係被控制閘極42G環繞，也就是說控制閘極42G可於水平方向上同時環繞部分之垂直通道60C以及部分之浮置閘極43G。抹除閘極41G係於垂直方向D3上設置於基底10與浮置閘極43G之間，且浮置閘極43G包括一凸出端43T朝向抹除閘極41G延伸。
更進一步說明，浮置閘極43G之凸出端43T較佳係於垂直方向D3上低於控制閘極42G之一底表面42S。藉由浮置閘極43G之凸出端43T的設計，可有助於抹除閘極41G對浮置閘極43G進行抹除之操作，對於非揮發性記憶體裝置100的抹除速度有正面幫助。
在本實施例中，垂直通道60C、控制閘極42G、浮置閘極43G以及抹除閘極41G之間可藉由層間介電層30使得垂直通道60C、控制閘極42G、浮置閘極43G以及抹除閘極41G彼此不相連，而層間介電層30可由多層之介電層所構成。舉例來說，各記憶單元100C可更包括一介電層(如第1圖中所示之第三介電層50)以及一第二介電層35。第三介電層50係設置於基底10上且環繞部分之垂直 通道60C。一部分之第三介電層50係設置於浮置閘極43G與控制閘極42G之間，且另一部分之第三介電層50係設置於浮置閘極43G與抹除閘極41G之間。第二介電層35係設置於基底10上且環繞垂直通道60C，部分之第二介電層35係於垂直方向D3上設置於垂直通道60C與基底10之間，且部分之第二介電層35係設置於垂直通道60C與浮置閘極43G之間。
在本發明的一些實施例中，控制閘極42G與抹除閘極41G可分別由導電材料例如導電之多晶矽材料所形成，而浮置閘極43G可包括一導電材料例如導電之多晶矽材料或一電荷捕捉材料例如一氮化物層，且浮置閘極43G並未與任何導線直接連接而呈現一電性浮置(electrically floating)狀態。此外，第二介電層35可由氧化物例如氧化矽或其他適合之介電材料所形成，而第三介電層50可視設計搭配需要而為單層或多層之介電材料層結構。舉例來說，當浮置閘極43G由導電材料例如多晶矽材料所形成時，第三介電層50可包括一多層結構例如由一第一氧化物層51、一氮化物層52以及一第二氧化物層53依序堆疊所形成之多層結構。也就是說，氮化物層52係設置於第一氧化物層51上，而第二氧化物層53係設置於氮化物層52上。在此狀況下，第三介電層50可被視為一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)之多層結構，而當各記憶單元100C在進行操作時，則可將電荷儲存於浮置閘極43G中，但並不以此為限。
在本發明之另一些實施例中，當浮置閘極43G由電荷捕捉材料例如一氮化矽層所形成時，第三介電層50則較佳可為一單層之介電材料例如氧化物層，而第二介電層35亦較佳為一氧化物層。在此狀況下，可使得位於控制閘極42G以及垂直通道60C之間的第三介電層50、浮置閘極43G以及第二介電層35形成一氧化物-氮化物-氧化物(ONO)結構，當各記憶單元在進行操作時，則可將電 荷捕捉並儲存於浮置閘極43G中，但並不以此為限。
此外，如第1圖所示，各記憶單元100C可更括一選擇閘極44G設置於基底10上並環繞一部分之垂直通道60C。在本實施例中，選擇閘極44G係設置於浮置閘極43G、控制閘極42G以及抹除閘極41G上方，故浮置閘極43G、控制閘極42G以及抹除閘極41G係於垂直方向D3上設置於選擇閘極44G與基底10之間。選擇閘極44G可與一字元線(word line，第1圖未繪示)相連或為字元線的一部分。選擇閘極44G可由導電材料例如導電之多晶矽材料所形成，但並不以此為限。此外，非揮發性記憶體裝置100可更包括複數條源極線20以及複數條位元線(bit line)70。在本實施例中，源極線20設置於基底10中，抹除閘極41G、控制閘極42G以及選擇閘極44G係於垂直方向D3上設置於源極線20上方。此外，源極線20與抹除閘極41G之間可設置另一介電層31，用以隔離源極線20與抹除閘極41G。在本實施例中，源極線20可由於基底10之表面上之凹槽中形成導電材料例如導電之多晶矽材料所形成，但本發明並不以此為限。在本發明之其他實施例中，亦可視需要以其他方式(例如對半導體之基底10進行局部摻雜製程)或/及其他材料來形成源極線20。此外，位元線70係設置於垂直通道60C上並於垂直通道60C連接，但並不以此為限。在一些實施例中，亦可於垂直通道60C上形成接觸結構與垂直通道60C接觸且連接，然後再使得接觸結構以直接或間接方式與位元線電性連接。
在非揮發性記憶體裝置100中，各記憶單元100C係分別與對應之字元線、位元線70以及源極線20搭配來進行操作。舉例來說，在進行編程(programing)操作時，可對字元線(也就是選擇閘極44G)施加一電壓(例如1伏特)，對位元線70給予一電流(例如1μA)，對控制閘極42G施加一電壓(例如10.5伏特)，且對抹除閘 極41G以及源極線20分別施加一相對較小的電壓(例如分別施加4.5伏特)，用以使電荷自垂直通道60C移入浮置閘極43G中。此外，在進行讀取操作時，可未對抹除閘極41G以及源極線20施加電壓，對位元線70施加一電壓(例如0.8伏特)，並對控制閘極42G以及字元線(也就是選擇閘極44G)施加一相對較低之電壓(例如2.5伏特)，用以使垂直通道60C依據浮置閘極43G的狀況而出現電流來進行讀取。此外，在進行抹除操作時，可未對字元線(也就是選擇閘極44G)、位元線70、源極線20以及控制閘極42G施加電壓，而僅對抹除閘極41G施加一相對較高之電壓(例如11.5伏特)，藉此移除儲存於浮置閘極43G中的電荷。然而，本實施例之非揮發性記憶體裝置100並不以上述之操作方式為限，在非揮發性記憶體裝置100以其他方式進行編程、讀取或/及抹除操作亦屬本發明之涵蓋範圍。
本實施例之非揮發性記憶體裝置100可被視為一種分離閘極(split gate)記憶體裝置，由於各記憶單元100C之抹除閘極41G、控制閘極42G、浮置閘極43G以及選擇閘極44G係於垂直方向D3上堆疊設置且分別於水平方向上環繞垂直延伸之垂直通道60C，故可有效縮小抹除閘極41G、控制閘極42G、浮置閘極43G以及選擇閘極44G於基底10上所需的面積，進而可達到於非揮發性記憶體裝置100中提升記憶單元100C之密度的效果。此外，在本發明之一些實施例中，亦可使至少部分之記憶單元100C於垂直方向D3上互相堆疊設置，藉此更進一步提升非揮發性記憶體裝置中之記憶單元的密度。
關於本實施例之非揮發性記憶體裝置100的製作方法，可參考第2圖至第10圖所示內容。然而，請注意本發明之非揮發性記憶體裝置100的製作方法並不以第2圖至第10圖所示之內容為限。以其他適合之製作方法來形成上述之非揮發性記憶體裝置100亦屬本發明之涵蓋範圍。
請參閱第2圖至第10圖以及第1圖。第2圖至第10圖所繪示為本發明第一實施例之非揮發性記憶體裝置的製作方法示意圖，其中第4圖、第7圖以及第9圖為上視圖，第3圖可被視為沿第4圖中A-A’剖線所繪示之剖面示意圖，第6圖可被視為沿第7圖中B-B’剖線所繪示之剖面示意圖，而第8圖可被視為沿第9圖中C-C’剖線所繪示之剖面示意圖。如第1圖所示，本實施例之非揮發性記憶體裝置100的製作方法包括下列步驟，首先，於基底10上形成抹除閘極41G、控制閘極42G以及浮置閘極43G，其中部分之浮置閘極43G係被控制閘極42G環繞，抹除閘極41G係於垂直方向D3上位於基底10與浮置閘極43G之間，且浮置閘極43G包括凸出端43T朝向抹除閘極41G延伸。然後，於基底10上形成垂直通道60C，其中垂直通道60C係沿垂直方向D3上向上延伸，且浮置閘極43G、控制閘極42G以及抹除閘極41G係分別環繞垂直通道60C。
更進一步說明，本實施例之浮置閘極43G、控制閘極42G以及抹除閘極41G的形成方式可包括下列步驟。首先，如第2圖所示，於基底10上依序形成介電層31、一第一導電層41、一第一介電層32以及一第二導電層42。介電層31與第一介電層32可分別包括氧化物介電層例如氧化矽層或其他適合材料之介電層，並可藉由適合之方式例如化學氣相沉積製程來形成。第一導電層41與第二導電層42可分別包括例如導電之多晶矽材料或其他適合之導電材料。此外，於介電層31形成之前，可先於基底10中形成多個源極線20，源極線20可藉由先於基底10之表面上形成複數個凹槽，接著再於凹槽中形成導電材料例如多晶矽材料來形成，但並不以此為限。
接著，如第3圖與第4圖所示，形成多個第一凹陷R1，第一凹陷R1係貫穿第二導電層42、第一介電層32以及第一導電層41，用以形成控制閘極42G與抹除閘極41G。在一些實施例中，第一凹陷R1可未貫穿介電層31，然而在另一些實施例中亦可視需要使第一凹陷R1貫穿介電層31而暴露出部分之基底10。值得說明的是，多個第一凹陷R1係彼此互相分離並可分別沿第一方向D1與第二方向D2上重複排列而形成一陣列結構，其中第一方向D1與第二方向D2較佳可大體上正交，但並不以此為限。此外，各第一凹陷R1較佳可包括一第一部R11以及一第二部R12。第一部R11與第二部R12係彼此相連，第一部R11貫穿第一導電層41，第二部R12貫穿第二導電層42以及第一介電層32。第二部R12之寬度W2係大於第一部R11之寬度W1，且第二部R12係於垂直方向D3上暴露出部分之第一導電層41。換句話說，在各第一凹陷R1中，貫穿第一導電層41之部分的孔徑係小於貫穿第二導電層42與第一介電層32之部分的孔徑，且貫穿第一導電層41之部分的孔徑中心係與貫穿第二導電層42與第一介電層32之部分的孔徑中心於垂直方向D3上大體上互相重疊。因此，被第二部R12所暴露出之抹除閘極41G於上視圖(例如第4圖)中具有一封閉圖案環繞在第一部R11的四周。
如第3圖與第5圖所示，於第一凹陷R1中形成一浮置閘極材料層43，浮置閘極材料層43較佳係填滿第一凹陷R1，而浮置閘極材料層43可包括導電材料例如導電之多晶矽材料或電荷捕捉材料例如氮化物層。此外，於形成浮置閘極材料層43之前，可於第一凹陷R1中共形地(conformally)形成第三介電層50。第三介電層50可視設計搭配需要而為單層或多層之介電材料層結構。舉例來說，於第一凹陷R1中依序且共形地形成第一氧化物層51、氮化物層52以及第二氧化物層53，也就是說，第三介電層50可形成於被第一凹陷R1所暴露出之抹除閘極41G上、第一介電層32之側壁上以及控制閘極42G之上表面與側壁上。換句話說，浮置閘極材料層43係於第三介電層50形成之後再填入第一凹陷R1中，並可再利用例如一回蝕刻製程或一平坦化製程使得位於控制閘極42G上之第三介電層50的上表面與浮置閘極材料層43的上表面大體上共平面，但並不以此為限。接著，再於浮置閘極材料層43以及第三介電層50上依序形成一介電層33、一第三導電層44以及一介電層34。介電層33與介電層34可分別包括氧化物介電層例如氧化矽層或其他適合材料之介電層，而第三導電層44可包括例如導電之多晶矽材料或其他適合之導電材料。
接著，如第6圖與第7圖所示，形成複數個溝渠T，各溝渠T係貫穿介電層34、第三導電層44、介電層33、第三介電層50、第二導電層42(也可被視為控制閘極42G)、第一介電層32以及第一導電層41(也可被視為抹除閘極41G)。此外，各溝渠T可沿第一方向D1延伸，且多個溝渠T可彼此互相平行而沿第二方向D2上排列設置。換句話說，各溝渠T可分別形成於第二方向D2上相鄰之第一凹陷R1之間，且溝渠T可分別形成於源極線20之上方，但並不以此為限。值得說明的是，藉由溝渠T的形成，可使得第一導電層41、第二導電層42以及第三導電層44分別被切割成複數個沿第一方向D1延伸之導線，而該些導線則可利用於後續分別對抹除閘極41G、控制閘極42G以及選擇閘極(第6圖與第7圖未示)進行電性控制，例如被切割之第三導電層44可被視為後續用以形成字元線的基礎，但並不以此為限。
之後，如第8圖與第9圖所示，於溝渠T中形成一介電層36，並形成複數個第二凹陷R2。介電層36可藉由於溝渠T填入一介電材料例如氧化物介電材料，並可利用例如一回蝕刻製程或一平坦化製程使得介電層36之上表面與介電層34之上表面大體上共平面，但並不以此為限。第二凹陷R2係貫穿介電層34、第三導電層44、介電層33以及位於第一凹陷R1中之浮置閘極材料層43與第三介電層50。浮置閘極材料層43係被第二凹陷R2貫穿而形成浮置閘極43G，而第三導電層44係被第二凹陷R2貫穿而形成選擇閘極44G。選擇閘極44G係形成於浮置閘極43G、控制閘極42G以及抹除閘極41G的上方，而抹除閘極41G、控制閘極42G以及選擇閘極44G係於垂直方向D3上形成於源極線20之上方。此外，第三介電層50之第一氧化物層51、氮化物層52以及第二氧化物層53亦被第二凹陷R2貫穿，而形成第二凹陷R2之後，一部分之第三介電層50係形成於浮置閘極43G與控制閘極42G之間，且另一部分之第三介電層50係形成於浮置閘極43G與抹除閘極41G之間。
在本實施例中，各第二凹陷R2係分別對應一個第一凹陷R1形成，也就是說，多個第二凹陷R2亦係彼此互相分離並分別沿第一方向D1與第二方向D2上重複排列而形成一陣列結構。第二凹陷R2之孔徑係小於第一凹陷R1之孔徑，且第二凹陷R2之孔徑中心與第一凹陷R1之孔徑中心較佳係於垂直方向D3上大體上互相重疊。因此，所形成之選擇閘極44G、浮置閘極43G以及第三介電層50係分別於與垂直方向D3正交的任一水平方向(例如第一方向D1與第二方向D2)上環繞第二凹陷R2，而原本即環繞第一凹陷R1之控制閘極42G與抹除閘極41G亦因此也同時環繞第二凹陷R2，且部分之浮置閘極43G係被控制閘極42G環繞。此外，選擇閘極44G亦可包括一字元線WL之一部分，各字元線WL係沿第一方向D1延伸，而各字元線WL環繞各第二凹陷R2的部分可被視為選擇閘極44G。此外，浮置閘極43G之凸出端43T係於垂直方向D3上低於控制閘極42G之底表面42S，而浮置閘極43G的大小以及凸出端43T的凸出程度可藉由控制第三介電層50之厚度以及控制形成第二凹陷R2之製程例如蝕刻製程來進行調整。
如第9圖以及第10圖所示，接著可於第二凹陷R2中填入一半導體材料60，並可藉由一平坦化製程移除過多的半導體材料60而形成垂直通道60C。半導體材料60可包括例如多晶矽或其他適合之半導體材料。此外，於填入半導體材料60之前，可於第二凹陷R2中共形地形成一第二介電層35，第二介電層35可包括氧化物介電材料或其他適合之介電材料，而後續形成之垂直通道60C則係被第二介電層35環繞。由於垂直通道60C係形成於第二凹陷R2中，故可使得選擇閘極44G、浮置閘極43G、第三介電層50、控制閘極42G以及抹除閘極41G等均分別於水平方向上環繞部分之垂直通道60C。
如第1圖所示，可於垂直通道60C上形成位元線70，位元線70可穿過覆蓋垂直通道60C之單層或多層之介電層(例如介電層37與介電層38)而與垂直通道60C接觸且連接。在一些實施例中，位元線亦可經由貫穿介電層37與介電層38之接觸結構而與垂直通道60C電性連接。經過上述製作方法則可完成如第1圖所示之非揮發性記憶體裝置100。在非揮發性記憶體裝置100中，各抹除閘極41G、各控制閘極42G以及各選擇閘極44G係同時環繞多個於第一方向D1上相鄰排列之垂直通道60C，但環繞於第一方向D1上相鄰排列之垂直通道60C的多個浮置閘極43G係彼此分離，且與第一方向D1上相鄰排列之垂直通道60C連接之位元線70亦較佳係彼此分離，故可分別獨立控制以陣列方式排列之各記憶單元100C。
由於各記憶單元100C之抹除閘極41G、控制閘極42G、浮置閘極43G以及選擇閘極44G係於垂直方向D3上堆疊設置且分別於水平方向上環繞垂直延伸之垂直通道60C，故可有效縮小抹除閘極41G、控制閘極42G、浮置閘極43G以及選擇閘極44G於基底10上所需的面積，進而達到提升記憶單元100C之密度的效果。此外，浮置閘極43G亦可藉由製程控制而具有朝向抹除閘極41G延伸之凸出端43T，藉此可有效提升各記憶單元100C進行抹除操作時的速度，故本發明之非揮發性記憶體裝置100可同時提升記憶單元100C之密度以及其電性操作性能。此外，在本發明的一些實施例中，亦可對同時環繞多個於第一方向D1上相鄰排列之垂直通道60C的抹除閘極41G、控制閘極42G以及選擇閘極44G進行切割分離而使得多個記憶單元100C可共用一個垂直通道60C，藉此達到更進一步提升記憶單元密度之效果。
請參考第11圖。第11圖所繪示為本發明第二實施例之非揮發性記憶體裝置200的示意圖。如第11圖所示，與上述第一實施例不同的地方在於，在非揮發性記憶體裝置200之記憶單元200C中，第三介電層50可為單層之介電材料層例如氧化矽層，但並不以此為限。在此狀況下，浮置閘極43G可為電荷捕捉材料例如氮化物層，但並不以此為限。舉例來說，在本發明之一些其他實施例中，當第三介電層50為單層之介電材料層時，浮置閘極43G亦可包括導電材料例如導電之多晶矽材料。
綜上所述，在本發明之非揮發性記憶體裝置以及其製作方法中，係藉由於貫穿多層導電層之凹陷中填入半導體材料而形成垂直通道，故可使對應各垂直通道之記憶單元中的抹除閘極、控制閘極、浮置閘極以及選擇閘極可於垂直方向上互相堆疊設置且分別於水平方向上環繞垂直延伸之垂直通道。藉此可縮小抹除閘極、控制閘極、浮置閘極以及選擇閘極於基底上所佔的面積，進而達到提升記憶單元密度的效果。此外，浮置閘極亦可藉由製程控制而具有朝向抹除閘極延伸之凸出端，藉此可提升各記憶單元進行抹除操作時的速度，使得本發明之非揮發性記憶體裝置可同時具有高記憶單元密度以及良好的電性操作性能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
20‧‧‧源極線
30‧‧‧層間介電層
31、33、34、36、37、38‧‧‧介電層
32‧‧‧第一介電層
35‧‧‧第二介電層
41‧‧‧第一導電層
41G‧‧‧抹除閘極
42‧‧‧第二導電層
42G‧‧‧控制閘極
42S‧‧‧底表面
43‧‧‧浮置閘極材料層
43G‧‧‧浮置閘極
43T‧‧‧凸出端
44‧‧‧第三導電層
44G‧‧‧選擇閘極
50‧‧‧第三介電層
51‧‧‧第一氧化物層
52‧‧‧氮化物層
53‧‧‧第二氧化物層
60‧‧‧半導體材料
60C‧‧‧垂直通道
70‧‧‧位元線
100、200‧‧‧非揮發性記憶體裝置
100C、200C‧‧‧記憶單元
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧垂直方向
R1‧‧‧第一凹陷
R11‧‧‧第一部
R12‧‧‧第二部
R2‧‧‧第二凹陷
T‧‧‧溝渠
W1、W2‧‧‧寬度
WL‧‧‧字元線
第1圖所繪示為本發明第一實施例之非揮發性記憶體裝置的示意圖。
第2圖至第10圖所繪示為本發明第一實施例之非揮發性記憶體裝置的製作方法示意圖，其中第3圖與第4圖繪示了第2圖之後的製作方法示意圖；第3圖為沿第4圖中A-A’剖線所繪示之剖面示意圖；第5圖繪示了第3圖之後的製作方法示意圖；第6圖與第7圖繪示了第5圖之後的製作方法示意圖；第6圖為沿第7圖中B-B’剖線所繪示之剖面示意圖；第8圖與第9圖繪示了第6圖之後的製作方法示意圖；第8圖為沿第9圖中C-C’剖線所繪示之剖面示意圖；第10圖繪示了第8圖之後的製作方法示意圖。
第11圖所繪示為本發明第二實施例之非揮發性記憶體裝置的示意圖。

Claims (20)

  1. 一種非揮發性記憶體(non-volatile memory，NVM)裝置，包括： 一基底；以及 複數個記憶單元(memory cell)，其中各該記憶單元包括： 一垂直通道，設置於該基底上並沿一垂直方向上向上延伸； 一控制閘極，設置於該基底上並環繞一部分之該垂直通道； 一浮置閘極，設置於該基底上並環繞一部分之該垂直通道，其中部分之該浮置閘極係被該控制閘極環繞；以及 一抹除閘極，設置於該基底上並環繞一部分之該垂直通道，其中該抹除閘極係於該垂直方向上設置於該基底與該浮置閘極之間，且該浮置閘極包括一凸出端朝向該抹除閘極延伸。
  2. 如請求項1所述之非揮發性記憶體裝置，其中該凸出端係於該垂直方向上低於該控制閘極之一底表面。
  3. 如請求項1所述之非揮發性記憶體裝置，其中各該記憶單元更包括： 一介電層，設置於該基底上且環繞部分之該垂直通道，其中一部分之該介電層係設置於該浮置閘極與該控制閘極之間，且另一部分之該介電層係設置於該浮置閘極與該抹除閘極之間。
  4. 如請求項3所述之非揮發性記憶體裝置，其中該介電層包括： 一第一氧化物層； 一氮化物層，設置於該第一氧化物層上；以及 一第二氧化物層，設置於該氮化物層上。
  5. 如請求項1所述之非揮發性記憶體裝置，其中各該記憶單元更包括： 一選擇閘極，設置於該基底上並環繞一部分之該垂直通道，其中該浮置閘極、該控制閘極以及該抹除閘極係於該垂直方向上設置於該選擇閘極與該基底之間。
  6. 如請求項1所述之非揮發性記憶體裝置，更包括： 一源極線設置於該基底中，其中該抹除閘極、該控制閘極以及該選擇閘極係於該垂直方向上設置於該源極線上方。
  7. 如請求項1所述之非揮發性記憶體裝置，更包括： 一位元線設置於該垂直通道上並於該垂直通道連接。
  8. 如請求項1所述之非揮發性記憶體裝置，其中至少部分之該等記憶單元係於該垂直方向上互相堆疊設置。
  9. 如請求項1所述之非揮發性記憶體裝置，其中該浮置閘極包括一導電材料或一電荷捕捉材料。
  10. 一種非揮發性記憶體裝置的製作方法，包括： 於一基底上形成一抹除閘極、一控制閘極以及一浮置閘極，其中部分之該浮置閘極係被該控制閘極環繞，該抹除閘極係於一垂直方向上位於該基底與該浮置閘極之間，且該浮置閘極包括一凸出端朝向該抹除閘極延伸；以及 於該基底上形成一垂直通道，其中該垂直通道係沿該垂直方向上向上延伸，且該浮置閘極、該控制閘極以及該抹除閘極係分別環繞該垂直通道。
  11. 如請求項10所述之製作方法，其中形成該浮置閘極、該控制閘極以及該抹除閘極之步驟包括： 於該基底上依序形成一第一導電層、一第一介電層以及一第二導電層； 形成一第一凹陷，該第一凹陷係貫穿該第二導電層、該第一介電層以及該第一導電層，用以形成該控制閘極與該抹除閘極； 於該第一凹陷中形成一浮置閘極材料層；以及 形成一第二凹陷，該第二凹陷貫穿位於該第一凹陷中之該浮置閘極材料層以形成該浮置閘極，其中該浮置閘極材料層包括一導電材料或一電荷捕捉材料。
  12. 如請求項11所述之製作方法，其中該第一凹陷包括： 一第一部貫穿該第一導電層；以及 一第二部貫穿該第二導電層以及該第一介電層，其中該第一部與該第二部係彼此相連，該第二部之寬度係大於該第一部之寬度，且該第二部係於該垂直方向上暴露出部分之該第一導電層。
  13. 如請求項11所述之製作方法，更包括： 於形成該第二導電層之後以及形成該第二凹陷之前，於該基底上形成一第三導電層，其中該第二凹陷更貫穿該第三導電層而於該浮置閘極、該控制閘極以及該抹除閘極上方形成一選擇閘極，且該選擇閘極係環繞部分之該垂直通道。
  14. 如請求項13所述之製作方法，其中該選擇閘極包括一字元線之一部分。
  15. 如請求項11所述之製作方法，更包括： 將一半導體材料填入該第二凹陷中，用以形成該垂直通道。
  16. 如請求項15所述之製作方法，更包括： 於填入該半導體材料之前，於該第二凹陷中共形地(conformally)形成一第二介電層，其中該垂直通道係被該第二介電層環繞。
  17. 如請求項11所述之製作方法，更包括： 於該基底上形成一第三介電層，該第三介電層環繞部分之該垂直通道，其中一部分之該第三介電層係形成於該浮置閘極與該控制閘極之間，且另一部分之該第三介電層係形成於該浮置閘極與該抹除閘極之間。
  18. 如請求項17所述之製作方法，其中形成該第三介電層之步驟包括： 於形成該浮置閘極材料層之前，於該第一凹陷中依序且共形地形成一第一氧化物層、一氮化物層以及一第二氧化物層，其中該第二凹陷更貫穿該第二氧化物層、該氮化物層以及該第一氧化物層。
  19. 如請求項10所述之製作方法，其中該凸出端係於該垂直方向上低於該控制閘極之一底表面。
  20. 如請求項10所述之製作方法，更包括： 於該基底中形成一源極線，其中該抹除閘極與該控制閘極係於該垂直方向上形成於該源極線之上方。
TW105121399A 2016-07-06 2016-07-06 非揮發性記憶體裝置以及其製作方法 TWI677077B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105121399A TWI677077B (zh) 2016-07-06 2016-07-06 非揮發性記憶體裝置以及其製作方法
US15/231,800 US9691907B1 (en) 2016-07-06 2016-08-09 Non-volatile memory device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105121399A TWI677077B (zh) 2016-07-06 2016-07-06 非揮發性記憶體裝置以及其製作方法

Publications (2)

Publication Number Publication Date
TW201803087A TW201803087A (zh) 2018-01-16
TWI677077B true TWI677077B (zh) 2019-11-11

Family

ID=59070227

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105121399A TWI677077B (zh) 2016-07-06 2016-07-06 非揮發性記憶體裝置以及其製作方法

Country Status (2)

Country Link
US (1) US9691907B1 (zh)
TW (1) TWI677077B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217755B2 (en) * 2017-04-01 2019-02-26 Intel Corporation Flash memory cells, components, and methods
KR102440227B1 (ko) * 2017-10-11 2022-09-05 삼성전자주식회사 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법
US10586875B2 (en) 2018-07-03 2020-03-10 International Business Machines Corporation Gate-all-around transistor based non-volatile memory devices
US11107827B2 (en) * 2019-02-28 2021-08-31 International Business Machines Corporation Integration of split gate metal-oxide-nitride-oxide-semiconductor memory with vertical FET
TWI756043B (zh) * 2021-02-02 2022-02-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構及其製造方法
CN117412585A (zh) * 2022-07-05 2024-01-16 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US8507974B2 (en) * 2011-05-25 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) non-volatile random access memory (NVRAM) device with bottom erase gate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US20070004134A1 (en) 1996-05-29 2007-01-04 Vora Madhukar B Vertically integrated flash EPROM for greater density and lower cost
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US8878281B2 (en) * 2012-05-23 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells
CN103681800B (zh) * 2012-09-05 2016-12-28 中国科学院微电子研究所 多次可编程半导体器件及其制造方法
US9484261B2 (en) 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
US9406689B2 (en) * 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9171855B2 (en) 2013-12-30 2015-10-27 Globalfoundries Singapore Pte. Ltd. Three-dimensional non-volatile memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US8507974B2 (en) * 2011-05-25 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) non-volatile random access memory (NVRAM) device with bottom erase gate

Also Published As

Publication number Publication date
TW201803087A (zh) 2018-01-16
US9691907B1 (en) 2017-06-27

Similar Documents

Publication Publication Date Title
TWI677077B (zh) 非揮發性記憶體裝置以及其製作方法
TWI663715B (zh) 立體垂直通道nand記憶體之串列選擇閘極的氧化方法
US8697524B2 (en) Methods of manufacturing vertical semiconductor devices
US9721668B2 (en) 3D non-volatile memory array with sub-block erase architecture
KR102565716B1 (ko) 메모리 장치
US8519471B2 (en) Vertical channel type nonvolatile memory device and method for fabricating the same
US8916921B2 (en) Non-volatile semiconductor storage device including a dielectric with low permittivity in memory cells arranged in a three dimensional manner
TW201633510A (zh) U型垂直薄通道記憶體
TWI594378B (zh) 非揮發性記憶體單元及其製作方法
US9786677B1 (en) Memory device having memory cells connected in parallel to common source and drain and method of fabrication
US10985170B2 (en) Non-volatile memory device and method for fabricating the same
US10930351B2 (en) Compact non-volatile memory device
US20160322377A1 (en) Semiconductor memory device
US8207572B2 (en) Nonvolatile semiconductor memory device
CN105742287B (zh) 存储器元件
US9142684B2 (en) Semiconductor device and method for fabricating the same
US10797069B2 (en) Semiconductor memory device
US20070069275A1 (en) Bi-directional read/program non-volatile floating gate memory array, and method of formation
CN101271868A (zh) 非易失性存储器及其制造方法
US8178916B2 (en) Nonvolatile semiconductor storage device
TWI846432B (zh) 非揮發性半導體元件及其製作方法
TWI828034B (zh) 半導體儲存裝置及其製造方法
TWI821718B (zh) 半導體記憶裝置
KR100789610B1 (ko) 플래시 메모리 소자의 제조 방법
KR100884979B1 (ko) 플래시 메모리 소자의 제조방법