KR100884979B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 형성하는 단계와, 상기 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트의 양 측벽에 제 1, 제 2 및 제 3 절연스페이서막을 형성하는 단계와, 상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와, 상기 제 1, 제 2 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
층간절연막, 절연스페이서막
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중 에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1은 종래의 플래시 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 플래시 메모리 소자는 반도체 기판(11)의 활성 소자 영역에 차례대로 형성된 터널산화막(15), 플로팅게이트(17), ONO(oxide/nitride/oxide)막(19) 및 콘트롤게이트(21)와, 터널산화막(15), 플로팅게이트(17), ONO(oxide/nitride/oxide)막(19) 및 콘트롤게이트(21)의 양 측벽에 차례대로 형성되는 스페이서(23,25,27)와, 반도체 기판(11)의 전면에 Oxide를 이용하여 형성되는 층간절연막(29)와, 층간절연막(29)을 패터닝하여 형성되는 콘택홀(31)을 포함하여 구성된다.
하지만, 종래의 플래시 메모리 소자는 게이트와 콘택홀의 간격이 좁아지면서 발생하는 갭필(gap fill) 문제로 인하여 브릿지(Bridge) 현상이 발생함으로써 수율이 감소되는 문제점이 있다. 이러한 문제점을 해결하고자 절연스페이서막의 두께를 감소시켜 갭필 문제를 해결하는 방안이 나타났지만, 절연스페이서막의 두께가 감소됨으로써 차지(Charge)가 로스(Loss)되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 증착하여 복수의 스택을 형성하는 단계와, 상기 복수의 스택 양 측벽에 제 1, 제 2 및 제 3 절연스페이서막을 형성하는 단계와, 상기 반도체 기판 전면에 제 1 층간절연막을 SiN으로 형성하는 단계와, 상기 제 1 층간절연막 상에 제 2 층간절연막을 Oxide로 형성하는 단계와, 상기 제 1, 제 2 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 콘택홀과 접촉하는 게이트 부분을 SiN으로 증착한 후, Oxide를 증착시킴으로써 캡(Cap)의 증가없이 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 그리고, 활성 소자 영역의 기판 내부에 웰(Well)을 형성한 후, 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)를 차례로 형성한다. 여기서, 콘트롤게이트(121)는 실리콘산화막으로 형성된다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(110) 상에 형성된 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)의 일부를 소자 분리막에 수직한 방향으로 소정의 폭만큼 제거한다. 이 패터닝 공정을 거치면, 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)가 적층된 복수의 스택이 형성된다.
그리고나서, 도 2c에 도시된 바와 같이, 패터닝 공정 후, 반도체 기판(110) 전체에 대하여 HTO막(123a), TEOS막(123b) 및 SiN막(123c)을 순차적으로 적층형성한다. 이후, HTO막(123a), TEOS막(123b) 및 SiN막(123c)을 선택적으로 패터닝하여 스페이서(123)가 형성된다. 스페이서(123)는 게이트 영역을 분리 및 보호하기 위해 형성되는 것으로, 터널산화막(115), 플로팅게이트(117), ONO(oxide/nitride/oxide)막(119) 및 콘트롤게이트(121)으로 이루어진 복수의 스택의 양 측면에 형성될 수 있다.
이후, 도 2d에 도시된 바와 같이, 스페이서막(123) 및 콘트롤게이트(121)를 마스크로 하여 이온 주입 공정을 수행하여 스페이서막(123)의 양측의 반도체 기 판(110) 상에 소오스/드레인 영역(미도시)을 형성한다. 소오스/드레인 영역은 이온 주입 공정에 의해 이온이 주입되어 도전성을 갖는 영역이다. 이어서, 반도체 기판(110) 전면에 SiN을 이용하여 제 1 층간절연막(132a)을 형성한다. 여기서 제 1 층간절연막(132a)은 3000~4000Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 2e에 도시된 바와 같이, 제 1 층간절연막(132a) 상에 Oxide를 이용하여 제 2 층간절연막(132b)을 형성한다. 그리고, 제 1, 제 2 층간절연막(132a, 132b)를 선택적으로 패터닝하여 콘택홀(134)을 형성한다. 이후, 콘택홀(134) 내에 텅스텐과 같은 도전성 물질을 형성하여 드레인 콘택을 형성하고, 드레인 콘택 상에 전기적으로 연결된 금속 배선이 형성될 수 있다. 여기서, 제 2 층간절연막(132b)는 1500~2000Å의 두께로 형성하는 것이 바람직하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 플래시 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
Claims (6)
- 반도체 기판 상에 터널산화막, 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 증착하여 복수의 스택을 형성하는 단계와,상기 복수의 스택 양 측벽에 제 1, 제 2 및 제 3 절연스페이서막을 형성하는 단계와,상기 반도체 기판 전면에 제 1 층간절연막을 SiN으로 형성하는 단계와,상기 제 1 층간절연막 상에 제 2 층간절연막을 Oxide로 형성하는 단계와,상기 제 1, 제 2 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와,상기 콘택홀 내에 드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 삭제
- 삭제
- 제 1항에 있어서,상기 제 1 절연스페이서막은 HTO로, 제 2 절연스페이서막은 TEOS로, 제 3 절연스페이서막은 SiN으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 층간절연막은 3000~4000Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 층간절연막은 1500~2000Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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