TWI674567B - 光電裝置及電子機器 - Google Patents

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宮坂光敏
百瀬洋一
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日商精工愛普生股份有限公司
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Abstract

本發明之課題在於實現能夠以低消耗電力顯示高解析度且多階調之高品質圖像。 本發明之光電裝置10之特徵在於具備：掃描線42、信號線43、對應於掃描線42與信號線43之交叉而設之像素電路41、低電位線46、及與低電位線46不同電位之高電位線47，像素電路41包含：發光元件20、含有第1電晶體31之記憶電路60、配置於記憶電路60與信號線43間之第2電晶體32、及第3電晶體33，第1電晶體31之源極電性連接於低電位線46，於第1電晶體31之汲極與高電位線47之間，串聯配置有發光元件20與第3電晶體33。

Description

光電裝置及電子機器
本發明係關於光電裝置及電子機器。
近年來，作為可形成及觀察虛像之電子機器，提案有一種將來自光電裝置之映像光朝觀察者之眼睛引導之類型之頭戴顯示器(HMD)。此種電子機器中，作為光電裝置，例如使用具有發光元件即有機EL(Electro Luminescence:電致發光)元件之有機EL裝置。頭戴顯示器所使用之有機EL裝置要求高解析度化(像素之細微化)、顯示之多階調化、低消耗電力化。
先前之有機EL裝置中，若選擇電晶體藉由對掃描線供給之掃描信號而成為接通狀態，則將基於自信號線供給之圖像信號之電位保持於連接於驅動電晶體之閘極之電容元件。若驅動電晶體根據保持於電容元件之電位、即驅動電晶體之閘極電位而成為接通狀態，則對應於驅動電晶體之閘極電位之量之電流流動於有機EL元件，有機EL元件以對應於該電流量之亮度發光。
如此，先前之有機EL裝置中，由於藉由根據驅動電晶體之閘極電位而控制流動於有機EL元件之電流之類比驅動進行階調顯示，故會因驅動電晶體之電壓電流特性或臨限值電壓之偏差，而有於像素間產生明亮度之偏差或階調之偏差，因而顯示品質降低之問題。相對於此，已提出一種具備補償驅動電晶體之電壓電流特性或臨限值電壓之偏差的補償電路之有機EL裝置 (例如參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-062199號公報
[發明所欲解決之問題]
然而，如專利文獻1所記載，若設置補償電路，則電流亦流動於補償電路，會導致消耗電力之增大。又，先前之類比驅動中，為使顯示多階調化，需要增大記憶圖像信號之電容元件之電容，故難以兼顧高解析度化(像素之細微化)，且伴隨電容元件之充放電，消耗電力亦增大。換言之，先前之技術中，有難以實現可以低消耗電力顯示高解析度且多階調之高品質圖像之光電裝置之問題。 [解決問題之技術手段]
本發明係為了解決上述問題之至少一部分而完成者，可作為以下形態或應用例而實現。
(應用例1)本應用例之光電裝置之特徵在於具備：掃描線、信號線、對應於上述掃描線與上述信號線之交叉而設之像素電路、第1電位線、及與上述第1電位線不同電位之第2電位線，上述像素電路包含：發光元件、含有第1電晶體之記憶電路、配置於上述記憶電路與上述信號線之間之第2電晶體、及第3電晶體，上述第1電晶體之源極電性連接於上述第1電位線，於上述第1電晶體之汲極與上述第2電位線之間，串聯配置有上述發光元件與上述第3電晶體。
根據本應用例之構成，由於各像素電路包含具有第1電晶體之記憶電路，且於第1電位線與第2電位線之間配置第1電晶體、發光元件及第3電晶體，故可藉由以接通/斷開2值動作之數位驅動，控制發光元件之發光與非發光之比例而進行階調顯示。因此，由於不易受各電晶體之電壓電流特性或臨限值電壓之偏差之影響，故即使無補償電路，亦可減低像素間之明亮度之偏差或階調之偏差。又，數位驅動中，藉由增加顯示一張圖像之域中成為控制發光元件之發光與非發光之單位之子域之數，即使無電容元件，亦可容易地提高階調數。因此，可使像素細微化且高解析度化，且可減低伴隨電容元件之充放電之電力消耗。其結果，可實現能夠以低消耗電力顯示高解析度且多階調之高品質圖像之光電裝置。
(應用例2)本應用例之光電裝置中，較佳為上述第3電晶體之汲極與上述發光元件係電性連接。
根據本應用例之構成，若將第3電晶體設為斷開狀態，則電流不流動於發光元件，故只要在將第3電晶體設為斷開狀態時對記憶電路寫入信號，便能夠以低消耗電力確實地將信號寫入(或重寫)於記憶電路。藉此，可抑制因未正確地寫入信號所致之錯誤顯示或圖像顯示品質之降低。
(應用例3)本應用例之光電裝置中，較佳為上述第3電晶體之接通電阻與上述發光元件之接通電阻相比充分低。
根據本應用例之構成，將第3電晶體設為接通狀態、將發光元件設為接通狀態而使發光元件發光時，可使第3電晶體大致線性地動作(以下簡稱為線性動作)。其結果，由於發光元件承擔發光元件與第3電晶體所產生之電位下降之大部分，故使發光元件發光時，不易受第3電晶體之臨限值電壓偏差之影響。藉此，可縮小像素間之明亮度偏差或階調偏差。
本應用例之光電裝置中，較佳為上述第1電晶體之接通電阻為上述第3電晶體之接通電阻以下。
根據本應用例之構成，由於第1電晶體之電流驅動能力為第3電晶體之電流驅動能力以上，故可減低使發光元件發光時記憶於記憶電路之信號被重寫之虞。因此，可實現無錯誤顯示之高品質圖像顯示。再者，若第3電晶體之接通電阻與發光元件之接通電阻相比充分低，則使發光元件發光時可使第1電晶體與第3電晶體線性動作。其結果，由於發光元件承擔發光元件、第1電晶體及第3電晶體所產生之電位下降之大部分，故使發光元件發光時不易受第1電晶體或第3電晶體之臨限值電壓偏差之影響。藉此，可更為縮小像素間之明亮度偏差或階調偏差。
(應用例5)本應用例之光電裝置中，較佳為第2電晶體為接通狀態時，上述第3電晶體為斷開狀態。
根據本應用例之構成，將第2電晶體設為接通狀態，將信號寫入記憶電路時，由於第3電晶體為斷開狀態，電流未流動於發光元件，故可確實且高速以低消耗電力寫入記憶電路之信號。藉此，可實現無錯誤顯示之高品質圖像顯示。
(應用例6)本應用例之光電裝置中，較佳為上述第3電晶體為接通狀態時，上述第2電晶體為斷開狀態。
根據本應用例之構成，將第3電晶體設為接通狀態而使發光元件發光時，由於第2電晶體為斷開狀態，未進行記憶電路之信號寫入，故可抑制因錯誤地重寫記憶電路信號所致之錯誤顯示。再者，藉由分時控制非發光(信號之寫入)與發光(信號之保持)，而可實現正確之階調顯示。
(應用例7)本應用例之光電裝置中，較佳為具備控制線，上述第2電晶體之閘極與上述掃描線電性連接，上述第3電晶體之閘極與上述控制線電性連接。
根據本應用例之構成，藉由掃描線與控制線，可獨立控制第2電晶體與第3電晶體。藉此，可將第2電晶體設為接通狀態後將第3電晶體設為斷開狀態，或將第2電晶體設為斷開狀態後將第3電晶體設為接通狀態。
(應用例8)本應用例之光電裝置中，較佳為於對上述掃描線供給將上述第2電晶體設為接通狀態之選擇信號之第1期間，對上述控制線供給將上述第3電晶體設為斷開狀態之非作用信號。
根據本應用例之構成，由於第2電晶體為接通狀態之第1期間，第3電晶體為斷開狀態，故可將第1期間設為以不使發光元件發光之狀態對記憶電路寫入信號之信號寫入期間。
(應用例9)本應用例之光電裝置中，較佳為於對上述控制線供給將上述第3電晶體設為接通狀態之作用信號之第2期間，對上述掃描線供給將上述第2電晶體設為斷開狀態之非選擇信號。
根據本應用例之構成，由於在第3電晶體為接通狀態之第2期間，第2電晶體為斷開狀態，故可將第2期間設為以保持記憶電路之信號之狀態使發光元件發光之發光期間(顯示期間)。又，由於可控制第1期間與第2期間之長度，將第2期間設為短於第1期間，故可以分時驅動實現高階調化。再者，由於可由複數個像素共用供給於控制線之控制信號，故光電裝置之驅動變容易。具體而言，即使有發光期間短於選擇完所有複數條掃描線之一垂直期間之子域，亦可容易地驅動光電裝置。
(應用例10)本應用例之光電裝置中，較佳為上述第2電晶體之閘極與上述第3電晶體之閘極電性連接於上述掃描線，上述第2電晶體與上述第3電晶體互相為相反極性。
根據本應用例之構成，由於第2電晶體及第3電晶體之一者為P型，另一者為N型，故可根據自掃描線供給之一個信號將一電晶體設為接通狀態，將另一電極設為斷開狀態。因此，藉由掃描線兼作控制線之功能，可削減配線數，故亦可削減配線層數。藉此，可提高光電裝置之製造良率。又，由於可藉由配線數減少而縮小遮光區域，故光電裝置可高解析度化(像素之細微化)。
(應用例11)本應用例之電子機器之特徵在於具備上述應用例記載之光電裝置。
根據本應用例之構成，可實現例如顯示於頭戴顯示器等電子機器之圖像之高品質化。
以下，使用圖式說明本發明之實施形態。又，於以下各圖式中，為了將各層或各構件設為可在圖式上辨識之程度之大小，而對各層或各構件以不同的比例顯示。
「電子機器之概要」 首先，參照圖1說明電子機器之概要。圖1係說明本實施形態之電子機器之概要之圖。
頭戴顯示器100為本實施形態之電子機器之一例，疑具備光電裝置10(參照圖3)。如圖1所示，頭戴顯示器100具有如眼鏡般之外觀。對佩戴有該頭戴顯示器100之使用者，使其視認成為圖像之映像光GL(參照圖3)，且使使用者穿透(See Through)視認外界光。要言之，頭戴顯示器100具有使外界光與映像光GL重疊顯示之穿透功能，為廣視角且高性能，並且小型輕量。
頭戴顯示器100具備：透視構件101，其覆蓋使用者之眼前；框架102，其支持透視構件101；第1內置裝置部105a及第2內置裝置部105b，其等附加於自框架102之左右兩端之罩體部至後方之鏡腿部分(Temple)。
透視構件101為以覆蓋使用者之眼前之壁厚彎曲之光學構件(透過眼罩)，分成第1光學部分103a與第2光學部分103b。圖1中將左側之第1光學部分103a與第1內置裝置部105a組合而成之第1顯示機器151為穿透顯示右眼用虛像之部分，且即使在單獨下亦作為附有顯示功能之電子機器發揮功能。又，圖1中將右側之第2光學部分103b與第2內置裝置部105b組合而成之第2顯示機器152為穿透形成左眼用虛像之部分，且在單獨下亦作為附有顯示功能之電子機器發揮功能。於第1顯示機器151與第2顯示機器152中組入有光電裝置10(參照圖3)。
「電子機器之內部構造」 圖2係說明本實施形態之電子機器之內部構造之圖。圖3係說明本實施形態之電子機器之光學系統之圖。其次，參照圖2及圖3說明電子機器之內部構造與光學系統。另，圖2及圖3中，將第1顯示機器151作為電子機器之例進行說明，但對於第2顯示機器152亦為左右對稱之幾乎相同之構造。因此，針對第1顯示機器151進行說明，省略第2顯示機器152之詳細說明。
如圖2所示，第1顯示機器151具備投射透視裝置170、及光電裝置10(參照圖3)。投射透視裝置170具備導光構件即棱鏡110、光透過構件150、及成像用投射透鏡130(參照圖3)。棱鏡110與光透過構件150藉由接合而一體化，例如以棱鏡110之上表面110e與框架161之下表面161e相接之方式穩固地固定於框架161之下側。
投射透鏡130經由收納其之鏡筒162而固定於棱鏡110之端部。投射透視裝置170中，棱鏡110與光透過構件150相當於圖1之第1光學部分103a，投射透視裝置170之投射透鏡130與光電裝置10相當於圖1之內置裝置部105a。
投射透視裝置170中，棱鏡110係於俯視下以沿著臉之方式彎曲之圓弧狀構件，可考慮分成靠近鼻之中央側之第1棱鏡部分111、及自鼻離開之周邊側之第2棱鏡部分112。第1棱鏡部分111配置於光出射側，具有第1面S11(參照圖3)、第2面S12及第3面S13，作為具有光學功能之側面。
第2棱鏡部分112配置於光入射測，具有第4面S14(參照圖3)及第5面S15，作為具有光學功能之側面。其中，第1面S11與第4面S14隣接，第3面S13與第5面S15隣接，於第1面S11與第3面S13之間配置有第2面S12。又，棱鏡110具有隣接於第1面S11至第4面S14之上表面110e。
棱鏡110係以顯示可視範圍內較高之光透過性之樹脂材料形成，例如藉由對模內注入熱塑性樹脂並使之固化而成形。棱鏡110之本體部分110s(參照圖3)為一體形成品，但可考慮分成第1棱鏡部分111與第2棱鏡部分112。第1棱鏡部分111可將映像光GL導波及出射，且可透視外界光。第2棱鏡部分112可將映像光GL入射及導波。
光透過構件150係與棱鏡110一體固定。光透過構件150為輔助棱鏡110之透視功能之構件(輔助棱鏡)。光透過構件150顯示可視範圍內較高之光透過性，以具有與棱鏡110之本體部分110s大致相同折射率之樹脂材料形成。光透過構件150係藉由例如熱塑性樹脂之成形而形成。
如圖3所示，投射透鏡130沿入射側光軸具有例如3個透鏡131、132、133。各透鏡131、132、133為與透鏡之光入射面之中心軸旋轉對稱之透鏡，至少一個以上成為非球面透鏡。
投射透鏡130使自光電裝置10出射之映像光GL入射於棱鏡110內，再成像於眼EY。要言之，投射透鏡130係用以使自光電裝置10之各像素出射之映像光GL經由棱鏡110再成像於眼EY之中繼光學系統。投射透鏡130被保持於鏡筒162內，光電裝置10固定於鏡筒162之一端。棱鏡110之第2棱鏡部分112連結於保持投射透鏡130之鏡筒162，間接地支持投射透鏡130及光電裝置10。
如頭戴顯示器100般佩戴於使用者之頭部、覆蓋眼前之類型之電子機器，要求小型且輕量。又，如頭戴顯示器100般之電子機器所使用之光電裝置10，要求高解析度化(像素之細微化)、顯示之多階調化、及低消耗電力化。
[光電裝置之構成] (第1實施形態) 接著，參照圖4說明光電裝置之構成。圖4係顯示第1實施形態之光電裝置之構成之概略俯視圖。第1實施形態中，將光電裝置10舉例為具備作為發光元件之有機EL元件之有機EL裝置進行說明。如圖4所示，本實施形態之光電裝置10具有元件基板11及保護基板12。於元件基板11設有未圖示之彩色濾光器。元件基板11與保護基板12經由未圖示之填充劑對向配置並接著。
元件基板11例如以單結晶半導體基板(例如單結晶矽基板)構成。元件基板11具有顯示區域E，及包圍顯示區域E之非顯示區域F。於顯示區域E例如矩陣狀排列有例如發出藍色(B)光之子像素48B、發出綠色(G)光之子像素48G、發出紅色(R)光之子像素48R。於子像素48B、子像素48G、子像素48R之各者，設有發光元件20(參照圖6)。光電裝置10中，以包含子像素48B、子像素48G、子像素48R之像素49為顯示單位，提供全彩之顯示。
另，本說明書中，有時不區別子像素48B、子像素48G、子像素48R而通稱為子像素48。顯示區域E係供自子像素48發出之光透過而有助於顯示之區域。非顯示區域F係不供自子像素48發出之光透過而無助於顯示之區域。
元件基板11大於保護基板12，沿著自保護基板12伸出之元件基板11之第1邊，排列有複數個外部連接用端子13。於複數個外部連接用端子13與顯示區域E之間，設有信號線驅動電路53。在與該第1邊正交之另一第2邊與顯示區域E之間，設有掃描線驅動電路52。又，在與正交於該第1邊且和第2邊對向之第3邊與顯示區域E之間，設有控制線驅動電路54。
保護基板12小於元件基板11，且以露出外部連接用端子13之方式配置。保護基板12為光透過性基板，可使用例如石英基板或玻璃基板等。保護基板12具有於顯示區域E中保護配置於子像素48之發光元件20使其不受損傷之作用，以至少對向於顯示區域E之方式配置。
另，彩色濾光器可設置於元件基板11之發光元件20上，亦可設置於保護基板12。自發光元件20發出對應於各色之光之構成之情形時，彩色濾光器並非為必須。又，保護基板12並非為必須，亦可構成為取代保護基板12，而於元件基板11設有保護發光元件20之保護層。
本說明書中，將沿著排列有外部連接用端子13之上述第1邊之方向設為X方向(列方向)，將沿著與該第1邊正交並相互對向之另2邊(第2邊、第3邊)之方向(行方向)設為Y方向。本實施形態中，採用例如將獲得同色發光之子像素48排列於行方向(Y方向)、將獲得不同色發光之子像素48排列於列方向(X方向)之所謂條狀方式之配置。
另，列方向(X方向)之子像素48之配置不限於如圖4所示之B、G、R之順序，亦可為例如R、G、B之順序。又，子像素48之配置不限於條狀方式，亦可為三角形方式或拜耳方式、S型條狀方式，並且，子像素48B、48G、49R之形狀或大小不限於相同。
「光電裝置之電路構成」 接著，參照圖5，說明光電裝置之電路構成。圖5係第1實施形態之光電裝置之電路方塊圖。如圖5所示，於光電裝置10之顯示區域E，形成互相交叉之複數條掃描線42與複數條信號線43，對應於掃描線42與信號線43之各交叉而將子像素48排列成矩陣狀。於各子像素48，設有包含發光元件20及第3電晶體33(參照圖8)等之像素電路41。
於顯示區域E，對應於各掃描線42形成有控制線44。掃描線42與控制線44於列方向(X方向)延伸。又，於顯示區域E，對應於各信號線43形成有互補信號線45。信號線43與互補信號線45於行方向(Y方向)延伸。
於光電裝置10中，於顯示區域E矩陣狀配置有M列×N行子像素48。具體而言，於顯示區域E，形成有M條掃描線42、M條控制線44、N條信號線43及N條互補信號線45。另，M與N為2以上之整數，本實施形態中作為一例，設為M=720，N=1280×p。p為1以上之整數，表示顯示之基本色之數。本實施形態中，舉p=3、即顯示之基本色為R、G、B之3色之情形為例進行說明。
光電裝置10於顯示區域E外具有驅動部50。自驅動部50對排列於顯示區域E之各像素電路41供給各種信號，以像素49(3色子像素48)為顯示單位，於顯示區域E顯示圖像。驅動部50包含驅動電路51與控制裝置55。控制裝置55將顯示用信號向驅動電路51供給。驅動電路51基於顯示用信號，經由複數條掃描線42、複數條信號線43及複數條控制線44，對各像素電路41供給驅動信號。
驅動電路51包含掃描線驅動電路52、信號線驅動電路53及控制線驅動電路54。驅動電路51設置於非顯示區域F(參照圖4)。本實施形態中，驅動電路51與像素電路41係形成於圖4所示之基板11(本實施形態中為單結晶矽基板)上。具體而言，驅動電路51及像素電路41係以形成於單結晶矽基板之電晶體等元件構成。
於掃描線驅動電路52，電性連接有掃描線42。掃描線驅動電路52對各掃描線42輸出將像素電路41於列方向設為選擇或非選擇之掃描信號(Scan)，掃描線42將該掃描信號傳遞至像素電路41。換言之，掃描信號具有選擇狀態與非選擇狀態，掃描線42可接收來自掃描線驅動電路52之掃描信號，並適當加以選擇。
再者，於非顯示區域F，配置有低電位線46與高電位線47。低電位線46對各像素電路41供給低電位(VSS)，高電位線47對各像素電路41供給高電位(VDD)。另，低電位線46與高電位線47於本實施形態中作為一例於行方向延伸，但亦可於列方向延伸，亦可於矩陣方向格子狀配置。
如後述，第2電晶體32與互補第2電晶體37皆為N型之情形(參照圖8)時，選擇狀態下之掃描信號(選擇信號)為高電位VDD(例如VDD=5 V)。又，非選擇狀態下之掃描信號(非選擇信號)為低電位VSS(例如VSS=0 V)。
另，要特定供給於M條掃描線42中第1列掃描線42之掃描信號時，記作第1列掃描信號Scan 1，要特定供給於第i列掃描線42之掃描信號時，記作第i列掃描信號Scan i(參照圖6)，特定供給於第M列掃描線42之掃描信號時，記作第M列掃描信號Scan M。掃描線驅動電路52具備未圖示之移位暫存器電路，將移位暫存器電路移位之信號作為移位輸出信號輸出至每一段。使用該移位輸出信號，形成掃描信號Scan 1～Scan M。
於信號線驅動電路53電性連接有信號線43與互補信號線45。信號線驅動電路53具備未圖示之移位暫存器電路、或解碼器電路、或解多工器電路等。信號線驅動電路53與掃描線42之選擇同步，對N條信號線43各者供給圖像信號(Data)，對N條互補信號線45各者供給互補圖像信號。本實施形態中，圖像信號與互補圖像信號係取低電位(例如VSS=0 V)與高電位(例如VDD=5 V)之任一電位之數位信號。
另，要特定供給於N條信號線43中第1行信號線43之圖像信號時，記作第1行圖像信號Data 1，要特定供給於第j行信號線43之圖像信號時，記作第j行圖像信號Data j(參照圖6)，要特定供給於第N行信號線43之圖像信號時，記作第N行圖像信號Data N。
同樣地，要特定供給於N條信號線45中第1行互補信號線45之互補圖像信號時，記作第1行互補圖像信號XData 1，要特定供給於第j行互補信號線45之互補圖像信號時，記作第j行互補圖像信號XData j(參照圖6)，要特定供給於第N行互補信號線45之互補圖像信號時，記作第N行互補圖像信號XData N。
於控制線驅動電路54電性連接有控制線44。控制線驅動電路54對分成每列之各控制線44輸出列固有之控制信號。控制線44將該控制信號供給於對應列之像素電路41。控制信號取第2低電位VSS2與第2高電位VDD2間之電位。控制信號具有作用狀態之控制信號(作用信號)與非作用狀態之控制信號(非作用信號)，控制線44可接收來自控制線驅動電路54之控制信號，並適當地設為作用狀態。
如後述，第3電晶體33為N型之情形時(參照圖8)，作用狀態下之控制信號(作用信號)為第2高電位VDD2。又，非作用狀態下之控制信號(非作用信號)為第2低電位VSS2。本實施形態中，作為一例，第2高電位VDD2與高電位VDD相等(VDD2=VDD=5 V)，第2低電位VSS2與低電位VSS相等(VSS2=VSS=0 V)。
另，要特定供給於M條信號線44中第1列控制線44之控制信號時，記作第1列控制信號Enb 1，要特定供給於第i列控制線44之控制信號時，記作第i列控制信號Enb i(參照圖6)，要特定供給於第M列控制線44之控制信號時，記作第M列控制信號Enb M。控制信號可對每列供給作用信號，亦可對複數列同時供給作用信號。本實施形態中，對位於顯示區域E之所有像素電路41同時供給作用信號。
控制裝置55包含對驅動電路51供給顯示用信號之顯示用信號供給電路56，及記憶訊框圖像等之VRAM電路57。顯示用信號供給電路56自暫時記憶於VRAM電路57之訊框圖像，建立顯示用信號(圖像信號或時脈信號等)，將其供給於驅動電路51。
控制裝置55係以形成於由與元件基板11不同之單結晶半導體基板等構成之基板(未圖示)之半導體積體電路構成。形成有控制裝置55之基板藉由可撓性印刷電路板(Flexible Printed Circuits:FPC)，連接於設置於元件基板11之外部連接用端子13。經由該可撓性印刷電路板，自控制裝置55對驅動電路51供給顯示用信號。
「像素之構成」 接著，參照圖6，說明本實施形態之像素之構成。圖6係說明本實施形態之像素之構成之圖。
如上述，光電裝置10中，以包含子像素48(子像素48B、48G、49R)之像素49為顯示單位而顯示圖像。本實施形態中，子像素48之列方向(X方向)之長度a為4微米(μm)，子像素48之行方向(Y方向)之長度b為12微米(μm)。換言之，子像素48之列方向(X方向)之配置間距為4 μm，子像素48之行方向(Y方向)之配置間距為12μm。
於各子像素48，設有包含發光元件(Light Emitting Diode：LED，發光二極體)20之像素電路41。發光元件20射出白色光。光電裝置10具備供自發光元件20射出之光透過之未圖示之彩色濾光器。彩色濾光器包含對應於顯示之基本色p之顏色的彩色濾光器。本實施形態中，基本色p=3，對應於子像素48B、子像素48G、子像素48R各者而配置B、G、R之各色之彩色濾光器。
本實施形態中，作為發光元件20之一例，使用有機EL(Electro Luminescence：電致發光)元件。有機EL元件亦可具有放大特定波長光之強度之光共振構造。即，亦可構成為在子像素48B中自發光元件20發出之白色光取出藍色之光成分，在子像素48G中自發光元件20發出之白色光取出綠色之光成分，在子像素48R中自發光元件20發出之白色光取出紅色之光成分。
又，除上述例以外，作為基本色p=4，亦可對彩色濾光器準備B、G、R以外之顏色，例如白色光用彩色濾光器(實質上無彩色濾光器之子像素48)，亦可準備黃色或青色等其他色光用之彩色濾光器。再者，作為發光元件20，亦可使用氮化鎵(GaN)等發光二極體元件或半導體雷射元件等。
「光電裝置之數位驅動」 接著，參照圖7，說明本實施形態之光電裝置10之利用數位驅動之圖像顯示方法。圖7係說明本實施形態之光電裝置之數位驅動之圖。
光電裝置10藉由數位驅動，於顯示區域E(參照圖4)顯示特定之圖像。即，配置於各子像素48之發光元件20(參照圖6)取發光(明顯示)或非發光(暗顯示)之2值之任一狀態，所顯示之圖像之階調係根據各發光元件20之發光期間之比例決定。此稱為分時驅動。
如圖7所示，分時驅動中，將表示一張圖像之1個域(F)，分割成複數個子域(SF)，藉由對每個子域(SF)控制發光元件20之發光與非發光而表現階調顯示。此處，作為一例，列舉藉由6位元之分時階調方式進行26 =64階調之顯示之情形進行說明。6位元之分時階調方式中，將1個域F分割成6個子域SF1～SF6。
圖7中，於1個域F中，以SFi表示第i號子域，顯示第1號子域SF1至第6號子域SF6之6個子域。各子域SF包含作為第2期間之顯示期間P2(P2-1～P2-6)，及視需要作為第1期間之非顯示期間(信號寫入期間)P1(P1-1～P1-6)。
另，本說明書中，有時不區別子域SF1～SF6而通稱為子域SF，不區別非顯示期間P1-1～P1-6而通稱為非顯示期間P1，不區別顯示期間P2-1～P2-6而通稱為顯示期間P2。
發光元件20於顯示期間P2成為發光或非發光，於非顯示期間(信號寫入期間)P1成為非發光。非顯示期間P1使用於圖像信號對記憶電路60(參照圖8)之寫入或顯示時間之調整等，若最短之子域(例如SF1)比較長之情形等，亦可省略非顯示期間(P1-1)。
6位元之分時階調方式中，將各子域SF之顯示期間P2(P2-1～P2-6)設定為(SF1之P2-1)：(SF2之P2-2)：(SF3之P2-3)：(SF4之P2-4)：(SF5之P2-5)：(SF6之P2-6)=1:2:4:8:16:32。例如，以訊框頻率為30 Hz之循序方式顯示圖像之情形時，為1訊框=1域(F)=33.3毫秒(msec)。
上述例之情形時，若將各子域SF之非顯示期間P1(P1-1～P1-6)設為1毫秒，則設定為(SF1之P2-1)=0.434毫秒，(SF2之P2-2)=0.868毫秒，(SF3之P2-3)=1.735毫秒，(SF4之P2-4)=3.471毫秒，(SF5之P2-5)=6.942毫秒，(SF6之P2-6)=13.884毫秒。
此處，若以x(sec)表示非顯示期間P1之時間，以y(sec)表示最短顯示期間P2(如為上述例之情形，為第1號子域SF1之顯示期間P2-1)之時間，以g表示階調之位元數(=子域SF之數)，以f(Hz)表示域頻率，則該等之關係以以下數式1表示。
【數1】
光電裝置10之數位驅動中，基於1個域F內之發光期間相對於總顯示期間P2之比，實現階調顯示。例如，階調「0」之黑顯示中，於6個子域SF1～SF6之所有顯示期間P2-1～P2-6，將發光元件20設為非發光。另一方面，於階調「63」之白顯示中，於6個子域SF1～SF6之所有顯示期間P2-1～P2-6，將發光元件20設為發光。
又，獲得64階調中，如要獲得例如階調「7」之中間階調之顯示，於第1個子域SF1之顯示期間P2-1、第2個子域SF2之顯示期間P2-2、第3個子域SF3之顯示期間P2-3使發光元件20發光，於其他子域SF4～SF6之顯示期間P2-4～P2-6將發光元件20設為非發光。如此針對構成1個域F之每個子域SF，適當選擇於其顯示期間P2使發光元件20設為發光或非發光，藉此可進行中間階調之顯示。
但，先前之類比驅動之光電裝置(有機EL裝置)中，由於是藉由對根據驅動電晶體之閘極電位而流動於有機EL元件之電流進行類比控制而進行階調顯示，故會因驅動電晶體之電壓電流特性或臨限值電壓之偏差，而產生像素間之明亮度偏差或階調偏差，從而顯示品質降低。相對於此，若如專利文獻1所記載，設置補償驅動電晶體之電壓電流特性或臨限值電壓之偏差之補償電路，則因電流亦流動於補償電路而導致消耗電力增大。
又，先前之有機EL裝置中，為進行多階調化顯示，需要增大記憶類比信號即像素信號之電容元件之電容，故難以兼顧高解析度化(像素之細微化)，且伴隨大電容元件之充放電，消耗電力亦增大。換言之，先前之有機EL裝置中，有難以實現能以低消耗電力顯示高解析度且多階調之高品質圖像之光電裝置之問題。
本實施形態之光電裝置10中，由於係以接通/斷開2值動作之數位驅動，故發光元件20取發光或非發光之2值之任一狀態。因此，與類比驅動之情形相比，不易受電晶體之電壓電流特性或臨限值電壓偏差之影響，故可獲得像素49間明亮度偏差或階調偏差較少之高品質顯示圖像。再者，由於數位驅動中，無需保有類比驅動之情形時要求之大電容之電容元件，故像素49(子像素48)可細微化，易於增進高解析度化，且可減低伴隨大電容元件之充放電之電力消耗。
又，光電裝置10之數位驅動中，藉由增加構成1個域F之子域SF之數g，即可容易地提高階調數。該情形時，若如上述具有非顯示期間P1，則可藉由單純地縮短最短顯示期間P2而提高階調數。例如，訊框頻率f=30 Hz之循序方式下，設為g=8，進行256階調之顯示之情形時，若非顯示期間P1之時間設為x=1毫秒，則根據數式1，只要設最短顯示期間(SF1之P2-1)之時間y=0.100毫秒即可。
於下文詳述，光電裝置10之數位驅動中，可將作為第1期間之非顯示期間P1設為對記憶電路60寫入圖像信號之寫入期間(或重寫圖像信號之信號重寫期間)。因此，無需改變信號寫入期間(即，無需改變驅動電路51之時脈頻率)，即可自6位元之階調顯示輕鬆地改變成8位元之階調顯示。
再者，光電裝置10之數位驅動中，於子域SF間或域F間，重寫改變顯示之子像素48之記憶電路60(參照圖8)之圖像信號。另一方面，由於未重寫(保持)不改變顯示之子像素48之記憶電路60之圖像信號，故實現低消耗電力。即，若為本構成，則可實現減低能量消耗、且顯示像素49間之明亮度偏差或階調偏差較少之高階調且高解析度之圖像之光電裝置10。
「像素電路之構成」 接著，舉複數個實施例與變形例，說明第1實施形態之像素電路之構成。首先，參照圖8，說明第1實施形態之實施例1之像素電路之構成。圖8係說明實施例1之像素電路之構成之圖。
(實施例1) 如圖8所示，於對應於掃描線42與信號線43之交叉而配置之每個子像素48，設有像素電路41。沿掃描線42配置有控制線44，沿信號線43配置有互補信號線45。掃描線42、信號線43、控制線44及互補信號線45與各像素電路41對應。
本實施形態中，低電位線46為第1電位線，自低電位線46對像素電路41供給低電位VSS作為第1電位。又，高電位線47為第2電位線，自高電位線47對像素電路41供給高電位VDD作為第2電位。
像素電路41包含：發光元件20、含有第1電晶體31之記憶電路60、配置於記憶電路60與信號線43間之第2電晶體32、第3電晶體33、及互補第2電晶體37。由於像素電路41包含記憶電路60，故光電裝置10可數位驅動，與類比驅動之情形相比，可減低像素49(子像素48)間之顯示不均。
發光元件20於本實施形態中為有機EL元件，包含陽極(像素電極)21、發光部(發光功能層)22及陰極(對向電極)23。發光部22係以如下方式構成：藉由自陽極21側注入之電洞與自陰極23側注入之電子而形成激子，激子消滅時(電洞與電子再結合時)，其能量之一部分變成螢光與燐光並釋出，藉此獲得發光。
發光元件20之陽極21電性連接於第2電位線即高電位線47，發光元件20之陰極23電性連接於第3電晶體33之汲極。即，發光元件20相對於第3電晶體33配置於高電位側。
記憶電路60包含第1反相器61與第2反相器62。記憶電路60係環狀連接該等2個反相器61、62而構成，成為所謂靜態記憶體，記憶圖像信號即數位信號。第1反相器61之輸出端子25電性連接於第2反相器62之輸入端子28，第2反相器62之輸出端子27電性連接於第1反相器61之輸入端子26。
另，本說明書中，端子(輸出或輸入)A與端子(輸出或輸入)B電性連接之狀態，是指端子A之邏輯與端子B之邏輯可成為相同之狀態，例如可謂即使於端子A與端子B之間配置有電晶體及電阻元件、二極體等，亦為電性連接之狀態。
記憶電路60所記憶之數位信號為High(高)或Low(低)2值。本實施形態中，第1反相器61之輸出端子25為Low之情形時(第2反相器62之輸出端子27為High之情形)，發光元件20成為可發光狀態，第1反相器61之輸出端子25為High之情形時(第2反相器62之輸出端子27為Low之情形)，發光元件20為非發光。
本實施形態中，構成記憶電路60之2個反相器61、62配置於第1電位線即低電位線46與第2電位線即高電位線47之間，對2個反相器61、62供給高電位VDD與低電位VSS，故High相當於作為第2電位之高電位VDD，Low相當於作為第1電位之低電位VSS。
例如，若記憶電路60中記憶有數位信號，第1反相器61之輸出端子25成為Low，則Low被輸入第2反相器62之輸入端子28，第2反相器62之輸出端子27成為High。且，High被輸入於第1反相器61之輸入端子26，第1反相器61之輸出端子25成為Low。如此，記憶於記憶電路60之數位信號保持穩定狀態直到下次進行重寫為止。
第1反相器61包含N型之第1電晶體31與P型之第4電晶體34，為CMOS構成。第1電晶體31與第4電晶體34串聯配置於低電位線46與高電位線47之間。第1電晶體31之源極電性連接於第1電位線即低電位線46。第4電晶體34之源極電性連接於第2電位線即高電位線47。
第1電晶體31為記憶電路60(第1反相器61)之一構成部分，且亦為對於發光元件20之驅動電晶體。即，第1電晶體31成為接通狀態時，發光元件20可發光。
第2反相器62包含N型之第5電晶體35與P型之第6電晶體36，為CMOS構成。第5電晶體35與第6電晶體36串聯配置於低電位線46與高電位線47之間。第5電晶體35之源極電性連接於第1電位線即低電位線46。第6電晶體36之源極電性連接於第2電位線即高電位線47。
第1反相器61之輸出端子25為第1電晶體31及第4電晶體34之汲極，第2反相器62之輸出端子27為第5電晶體35及第6電晶體36之汲極。第1反相器61之輸入端子26為第1電晶體31及第4電晶體34之閘極，且電性連接於第2反相器62之輸出端子27。同樣地，第2反相器62之輸入端子28為第5電晶體35及第6電晶體36之閘極，且電性連接於第1反相器61之輸出端子25。
另，本實施形態中，第1反相器61與第2反相器62皆設為CMOS構成，但該等反相器61、62亦可由電晶體與電阻元件構成。例如，第1反相器61亦可以第1電晶體31與取代第4電晶體34之電阻元件構成。又，第2反相器62亦可將第5電晶體35與第6電晶體36之一者置換成電阻元件。
第2電晶體32為N型電晶體。第2電晶體32配置於記憶電路60(第1反相器61)之輸出端子25與信號線43之間。第2電晶體32之源極汲極之一者電性連接於信號線43，另一者電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。第2電晶體32之閘極電性連接於掃描線42。
第3電晶體33為N型電晶體。第3電晶體33與發光元件20串聯配置於第1反相器61之輸出端子25即第1電晶體31之汲極、與第2電位線即高電位線47之間。第3電晶體33配置於較發光元件20更低電位側(輸出端子25側)。
第3電晶體33之汲極電性連接於發光元件20之陰極23。第3電晶體33之源極電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。第3電晶體33之閘極電性連接於控制線44。第3電晶體33為對於發光元件20及記憶電路60之控制電晶體。
另，N型電晶體中，將源極電位與汲極電位進行比較，電位較低者為源極。一般情況下，N型電晶體配置於較發光元件20更低電位側。又，P型電晶體中，將源極電位與汲極電位進行比較，電位較高一者為源極。一般情況下，P型電晶體配置於較發光元件20更高電位側。藉由如此配置，可使各電晶體大致線性地動作(以下簡稱為線性動作)。
本實施形態中，第1電晶體31、第2電晶體32及第3電晶體33皆為N型。因此，藉由將第1電晶體31與第3電晶體33配置於較發光元件20更低電位側，而可使第1電晶體31與第3電晶體33線性動作，可避免該等電晶體31、33之臨限值電位之偏差對顯示特性產生影響。
互補第2電晶體37為N型電晶體。互補第2電晶體37配置於記憶電路60(第2反相器62)之輸出端子27與互補信號線45之間。互補第2電晶體37之源極汲極之一者電性連接於互補信號線45，另一者電性連接於記憶電路60(第2反相器62)之輸出端子27。互補第2電晶體37之閘極電性連接於掃描線42。
本實施形態之光電裝置10於顯示區域E(參照圖5)具備複數條互補信號線45。1條信號線43與1條互補信號線45對應於1條像素電路41。對對應 於1條像素電路41之信號線43及與其成對之互補信號線45，供給互相互補之信號。即，將供給於信號線43之信號之極性反轉後之信號(以下稱為反轉信號)供給於互補信號線45。例如，將High供給於信號線43時，對與其成對之互補信號線45供給Low。又，將Low供給於信號線43時，對與其成對之互補信號線45供給High。
第2電晶體32之閘極與互補第2電晶體37之閘極電性連接於掃描線42。第2電晶體32與互補第2電晶體37對應於供給於掃描線42之掃描信號(選擇信號或非選擇信號)，同時切換接通狀態與斷開狀態。第2電晶體32與互補第2電晶體37為對於像素電路41之選擇電晶體。
若對掃描線42供給選擇信號作為掃描信號，則選擇第2電晶體32與互補第2電晶體37皆成為接通狀態。於是，信號線43與記憶電路60之第1反相器61之輸出端子25成為導通狀態，同時，互補信號線45與記憶電路60之第2反相器62之輸出端子27成為導通狀態。藉此，自信號線43經由第2電晶體32對第2反相器62之輸入端子28寫入圖像信號，自互補信號線45經由互補第2電晶體37對第1反相器61之輸入端子26寫入並記憶圖像信號之反轉信號。
記憶於記憶電路60之數位圖像信號保持穩定狀態直到下次選擇第2電晶體32與互補第2電晶體37皆成為接通狀態，且自信號線43與互補信號線45新寫入圖像信號與圖像信號之反轉信號為止。
另，以第2電晶體32之接通電阻低於第1電晶體31之接通電阻或第4電晶體34之接通電阻之方式，規定各電晶體之極性及尺寸(閘極長度及閘極寬度)、驅動條件(掃描信號為選擇信號時之電位)等。同樣地，以互補第2電晶體37之接通電阻低於第5電晶體35之接通電阻或第6電晶體36之接通電阻之方式，規定各電晶體之極性及尺寸、驅動條件等。藉此，可迅速且確實地重寫記憶於記憶電路60之信號。
又，本實施形態之光電裝置10於顯示區域E具備複數條控制線44。於控制線44電性連接有第3電晶體33之閘極。第3電晶體33根據供給於控制線44之控制信號(作用信號或非作用信號)，切換接通狀態與斷開狀態。
若對控制線44供給作用信號作為控制信號，則第3電晶體33成為接通狀態。第3電晶體33成為接通狀態時，發光元件20可發光。另一方面，若對控制線44供給非作用信號作為控制信號，則第3電晶體33成為斷開狀態。第3電晶體33成為斷開狀態時，記憶電路60可動作無誤地進行所記憶之圖像信號之重寫。以下說明該點。
本實施形態中，由於控制線44與掃描線42相對於各像素電路41相互獨立，故第2電晶體32與第3電晶體33以相互獨立之狀態動作。其結果，將第2電晶體32設為接通狀態時，可必定將第3電晶體33設為斷開狀態。
即，將圖像信號寫入記憶電路60時，將第3電晶體33設為斷開狀態後，將第2電晶體32與互補第2電晶體37設為接通狀態，對記憶電路60供給圖像信號與圖像信號之反轉信號。由於第2電晶體32為接通狀態時第3電晶體33為斷開狀態，故於將圖像信號寫入記憶電路60之期間，發光元件20不發光。藉此，可確實重寫記憶電路60之圖像信號。
其後，使發光元件20發光時，將第2電晶體32與互補第2電晶體37設為斷開狀態後，將第3電晶體33設為接通狀態。此時，自高電位線47(VDD)經由發光元件20、第3電晶體33及第1電晶體31到達低電位線46(VSS)之路徑成為導通狀態，於發光元件20流動電流。
第3電晶體33為接通狀態時，第2電晶體32與互補第2電晶體37為斷開狀態，故使發光元件20發光期間，不對記憶電路60供給圖像信號與圖像信號之反轉信號。藉此，記憶於記憶電路60之圖像信號不會被誤重寫，故可實現無錯誤顯示之高品質圖像顯示。
而即使為數位驅動，若不存在第3電晶體33，或於重寫記憶電路60之圖像信號時第3電晶體33為接通狀態，則發生未重寫記憶電路60之圖像信號之錯誤動作之疑慮增高，且消耗電力亦增大。又，即使重寫記憶電路60之圖像信號，亦會產生圖像信號之重寫耗時之問題。以下說明此點。
作為一例，假設相對於圖8所示之像素電路41不存在第3電晶體33之構成。若第3電晶體33不存在，則發光元件20之陰極23電性連接於第1反相器61之輸出端子25。此種構成中，假設High=VDD=5 V，Low=VSS=0 V，將反相器61、62之邏輯反轉電壓設為2.5 V，將發光元件20發光之臨限值電位設為2 V，考慮將輸出端子25自於第1反相器61之輸出端子25記憶有High(5 V)之狀態重寫為Low(0 V)之狀況。
由於將記憶電路60之第1反相器61之輸出端子25重寫為Low，故信號線43經由未圖示之電晶體而電性連接於低電位線46(VSS)。若於該狀態下第2電晶體32成為接通狀態，則輸出端子25之電位自High之5 V逐漸降低，但若輸出端子25之電位降低至3 V，則發光元件20之陰極21與陰極23間之電位差成為臨限值電壓之2 V以上，故電流開始流動於發光元件20，發光元件20開始發光。
其結果，自高電位線47(VDD)經由發光元件20、第2電晶體32及信號線43到達低電位線46(VSS)之路徑成為導通狀態。其結果，由於輸出端子25之電位下降變慢，故記憶電路60之圖像信號之重寫耗時，且消耗電流亦增大。
最壞之情形為，於輸出端子25之電位低於第1反相器61之邏輯反轉電壓(2.5 V)之前，選擇期間結束，導致第2電晶體32成為斷開狀態。若成為此種狀態，則無法完成自輸出端子25之High向Low之重寫。其結果，由於圖像信號未被正確地寫入記憶電路60，故導致錯誤顯示或圖像顯示之品質降低。
相對於此，本實施形態中，將第2電晶體32設為接通狀態而重寫記憶電路60之圖像信號時，將第3電晶體33設為斷開狀態，將自高電位線47通過發光元件20到達記憶電路60(第1反相器61)之輸出端子25之路徑電性截斷。其結果，可避免如上述之問題，確實地以低消耗電力、短時間重寫記憶電路60。因此，可實現無錯誤顯示之高品質圖像顯示。
再者，重寫記憶電路60之圖像信號時，藉由將第3電晶體33設為斷開狀態，則發光元件20不發光(成為非發光)。且，於將第2電晶體32設為斷開狀態後，將第3電晶體33設為接通狀態，藉此發光元件20根據圖像信號成為發光或非發光。要言之，可防止重寫記憶電路60期間變化之電位對發光元件20造成影響之問題。藉此，由於可分時控制發光元件20之發光與非發光，故可以分時控制之數位階調顯示而顯示正確之階調。
「電晶體之特性」 本實施形態之光電裝置10中，第3電晶體33之接通電阻較佳為與發光元件20之接通電阻相比充分低。所謂充分低是指第3電晶體33線性動作之驅動條件，具體而言，第3電晶體33之接通電阻為發光元件20之接通電阻之1/100以下，較佳為1/1000以下。藉此，於發光元件20發光時，可使第3電晶體33線性動作。
又，第1電晶體31之接通電阻較佳為第3電晶體33之接通電阻以下。若第1電晶體31之接通電阻為第3電晶體33之接通電阻以下，則第3電晶體33之接通電阻與發光元件20之接通電阻相比充分低，故第1電晶體31之接通電阻與發光元件20之接通電阻相比亦充分低。
如此，若第1電晶體31之接通電阻與第3電晶體33之接通電阻與發光元件20之接通電阻相比充分低，則發光元件20成為接通狀態而發光時，可使第1電晶體31與第3電晶體33皆線性動作。藉此，由發光元件20承擔自高電位線47(VDD)至低電位線46(VSS)之路徑中，第1電晶體31、發光元件20及第3電晶體33所產生之電位下降之大部分。換言之，第1電位與第2電位之電位差、即電源電壓之大部分會施加於發光元件20。其結果，發光元件20發光時，不易受第1電晶體31或第3電晶體33之臨限值電壓偏差之影響。
例如，若第3電晶體33之接通電阻為發光元件20之接通電阻之1/100，則第1電晶體31之接通電阻亦為發光元件20之接通電阻之1/100以下。該情形時，由於電源電壓之99%以上施加於發光元件20，故第1電晶體31與第3電晶體33之電位下降成為1%左右以下，故兩個電晶體31、33之臨限值電壓之偏差對發光元件20之發光特性造成之影響變得非常小。藉此，可實現包含皆成為選擇狀態之子像素48之像素49間之明亮度偏差或階調偏差較少之圖像顯示。
再者，第1電晶體31之接通電阻較佳為第3電晶體33之接通電阻之一半以下。該情形時，第1電晶體31之接通電阻成為發光元件20之接通電阻之1/200以下。
又，若第3電晶體33之接通電阻為發光元件20之接通電阻之1/1000以下，則第1電晶體31之接通電阻亦成為發光元件20之接通電阻之1/1000以下。若第1電晶體31之接通電阻為第3電晶體33之接通電阻之一半以下，則第1電晶體31之接通電阻成為發光元件20之接通電阻之1/2000以下。其結果，該等兩個電晶體31、33之串聯電阻成為發光元件20之接通電阻之1/1000左右以下。
該情形時，由於電源電壓之99.9%左右以上施加於發光元件20，故兩個電晶體31、33之電位下降成為0.1%左右以下，故可幾乎忽視兩個電晶體31、33之臨限值電壓之偏差對發光元件20之發光特性造成之影響。藉此，可進而實現像素49間之明亮度偏差或階調偏差較少之高品質圖像顯示。
電晶體之接通電阻依存於電晶體之極性及閘極長度、閘極寬度、臨限值電壓、閘極絕緣膜厚度等。本實施形態中，以滿足上述條件之方式，規定電晶體之極性及閘極長度、閘極寬度、臨限值電壓、閘極絕緣膜厚度等。以下說明該點。
本實施形態中，對發光元件20使用有機EL元件，第1電晶體31、第3電晶體33等電晶體形成於由單結晶矽基板構成之元件基板11。發光元件20之電壓電流特性大致以以下數2表示。
【數2】
數式2中，IEL 為通過發光元件20之電流，VEL 為施加於發光元件20之電壓，LEL 為發光元件20之長度，WEL 為發光元件20之寬度，J0 為發光元件20之電流密度係數，Vtm 為發光元件20所具有之有溫度依存之係數電壓(在一定溫度下為一定電壓)，V0 為相對於發光元件20之發光之臨限值電壓。
另，以Vp 表示電源電壓，以Vds 表示第1電晶體31與第3電晶體33所產生之電位下降時，VEL +Vds =Vp 。又，本實施形態中，LEL =11微米(μm)，WEL =3微米(μm)，J0 =1.449毫安/平方公分(mA/cm2 )，V0 =2.0伏特(V)，Vtm =0.541伏特(V)。
將電源電壓Vp 設為5 V，使第1電晶體31與第3電晶體33線性動作之情形時，發光元件20之電壓電流特性使用Vds ，於Vds 附近，近似以下之數式3。
【數3】
本實施形態之情形時，由數式3定義之係數k為k=2.26×10-7 (Ω-1 )。I0 為電源電壓Vp 全數施加於發光元件20之情形之電流量，I0 =1.2216×10-7 (A)。另，數式3中，V1 為線性近似發光元件20之電壓電流特性時之係數。
另一方面，第1電晶體31與第3電晶體33之汲極電流Ids 係以以下數式4表示。
【數4】
數式4中，第1電晶體31與第3電晶體33為同一導電型，視為閘極寬度及閘極絕緣膜厚度皆相同之一個電晶體。數式4中，W為兩個電晶體31、33之閘極寬度，L1 與L3 為第1電晶體31與第3電晶體33各者之閘極長度，εo 為真空之介電常數，εox 為閘極絕緣膜之介電常數，tox 為閘極絕緣膜之厚度，μ為兩個電晶體31、33之移動率，Vgs 為閘極電壓，Vds 為兩個電晶體31、33之電位下降之汲極電壓，Vth 為兩個電晶體31、33之臨限值電壓。
本實施形態中，W=0.5微米(μm)，L1 =0.5微米(μm)，L3 =1.0微米(μm)，tox =20納米(nm)，μ=240平方公分/伏秒(cm2 /Vs)，Vth =0.36 V，Vgs =5 V-Vds /6。關於Vgs ，由於兩個電晶體31、33之電位下降Vds 之中，第1電晶體31之電位下降為1/3左右，故將第1電晶體31之源極電位與第3電晶體33之源極電位之平均值設為源極電位。
於此種條件下，發光元件20發光之電壓，在數式2與數式4中為IEL =Ids 之電壓。本實施形態中，Vp =5 V，Vds =0.0019 V，VEL =4.9981 V，IEL =Ids =1.2173×10-7 A。又，此時之電晶體之接通電阻為1.56×104 Ω，發光元件20之接通電阻為4.11×107 Ω。
電晶體之接通電阻，第3電晶體33約為1.04×104 Ω，第1電晶體31為0.52×104 Ω。因此，第3電晶體33之接通電阻較發光元件20之接通電阻之1/1000更低，為1/2000左右，電源電壓Vp 之大部分可施加於發光元件20。於該條件下，即使兩個電晶體31、33之臨限值電壓變動33%(以目前之情形，即使Vth 於0.24 V至0.47 V之間變動)，Vds =0.0019 V、VEL =4.9981 V、IEL =Ids =1.2173×10-7 A依然不變。
通常，電晶體之臨限值電壓不會如此大幅變動。因此，藉由將第3電晶體33之接通電阻設為發光元件20之接通電阻之1/1000左右以下，第1電晶體31與第3電晶體33之臨限值電壓之變動實質上不會對發光元件20之發光量造成影響。
藉由近似地使數式3與數式4聯立，設為IEL =Ids ，而可如以下數式5般表現第1電晶體31與第3電晶體33之臨限值電壓之變動相對於電流IEL =Ids 之影響。
【數5】
I0 為電源電壓Vp 全數施加於發光元件20之情形之電流量，如由數式5可知，要使發光元件20於電源電壓Vp 附近發光，只要增大由數式4定義之Z值即可。換言之，愈增大Z，發光元件20之發光強度愈不易受電晶體之臨限值電壓偏差之影響。
本實施形態之情形中，由於k/Z=1.636×10-2 V，成為較小值，故數式5之左邊第2項成為k/(Z(Vgs -Vth ))=3.53×10-3 ，未達0.01(1%)。其結果，發光元件20發光時之電流(發光亮度)幾乎不受兩個電晶體31、33之臨限值電壓之影響。即，藉由將k/(Z(Vgs -Vth ))之值設為未達0.01(1%)，而可排除兩個電晶體31、33之臨限值電壓相對於發光元件20之發光亮度之偏差。
本實施形態中，第1電晶體31之接通電阻為第3電晶體33之接通電阻以下。如上述，第1電晶體31之接通電阻較佳為第3電晶體33之接通電阻之一半以下。因此，以第1電晶體31之接通電阻成為第3電晶體33之接通電阻之一半以下之方式，規定第1電晶體31或第3電晶體33之極性及尺寸(閘極長度及閘極寬度)、驅動條件(控制信號為選擇信號時之電位)等。
若將第1電晶體31之接通電阻設為第3電晶體33之接通電阻以下，則第1電晶體31之電流驅動能力高於第3電晶體33之電流驅動能力。且，若將第1電晶體31之接通電阻設為第3電晶體33之接通電阻之一半以下，則第1電晶體31之電流驅動能力可提高至第3電晶體33之電流驅動能力之1倍以上。其結果，發光元件20發光時，可減低記憶於記憶電路60之圖像信號重寫之虞。對於該點，於以下進行說明。
設想在記憶電路60(第1反相器61)之輸出端子25之電位為Low之狀態下，第3電晶體33自斷開狀態切換為接通狀態，發光元件20開始發光之狀態。此時，若第1電晶體31之接通電阻大於第3電晶體33之接通電阻，且發光元件20之接通電阻比較小之情形時，輸出端子25之電位(第1電晶體31之汲極電位)上升，有超過第1反相器61之邏輯反轉電位之虞。
相對於此，本實施形態中，第1電晶體31之接通電阻為第3電晶體33之接通電阻以下，即使假設發光元件20之接通電阻為零，輸出端子25之電位亦不會上升至電源電位之一半(一般，反相器之邏輯反轉電位大致等於電源電位之一半)，不會超過第1反相器61之邏輯反轉電位。因此，如本實施形態，藉由將第1電晶體31之接通電阻設為第3電晶體33之接通電阻以下，而可幾乎排除發光元件20發光時記憶於記憶電路60之圖像信號重寫之虞。
又，若第1電晶體31之接通電阻大於第3電晶體33之接通電阻，則輸出端子25之電位自接近VSS之Low上昇。第3電晶體33之源極電性連接於輸出端子25，輸出端子25之電位為第3電晶體33之源極之電位。因此，若輸出端子25之電位自Low上昇，則第3電晶體33之閘極-源極間之電壓降低，第3電晶體33之接通電阻上昇，可能致使第3電晶體33停止線性動作。即，因第3電晶體33之臨限值電壓之偏差，而產生發光元件20之發光亮度偏差之可能性。
相對於此，若如本實施形態，若第1電晶體31之接通電阻小於第3電晶體33之接通電阻，第3電晶體33線性動作，則第1電晶體31亦必然地線性動作，因而如上述，第1電晶體31、第3電晶體33之臨限值電壓之偏差不會對發光元件20之發光亮度造成影響。因此，根據本實施形態之像素電路41之構成，可實現獲得無錯誤顯示之高品質圖像之光電裝置10。
「像素電路之驅動方法」 接著，參照圖9，說明本實施形態之光電裝置10之像素電路之驅動方法。圖9係說明本實施形態之像素電路之驅動方法之圖。圖9中，橫軸為時間軸，具有第1期間(非顯示期間)與第2期間(顯示期間)。第1期間相當於圖7所示之P1(P1-1～P1-6)。第2期間相當於圖7所示P2(P2-1～P2-6)。
圖9之縱軸中，Scan 1～Scan M表示供給至M條掃描線42(參照圖5)中第1列至第M列之各掃描線42之掃描信號。掃描信號具有選擇狀態之掃描信號(選擇信號)與非選擇狀態之掃描信號(非選擇信號)。又，Enb表示供給於控制線44(參照圖5)之控制信號。控制信號包含作用狀態之控制信號(作用信號)與非作用狀態之控制信號(非作用信號)。
如參照圖7說明，將顯示一張圖像之1個域(F)分割成複數個子域(SF)，於各子域(SF)包含第1期間(非顯示期間)及於第1期間結束後開始之第2期間(顯示期間)。第1期間(非顯示期間)為信號寫入期間，於該期間，於位於顯示區域E之各像素電路41(參照圖5)中對記憶電路60(參照圖8)寫入圖像信號。第2期間(顯示期間)為位於顯示區域E之各像素電路41中發光元件20(參照圖8)可發光之期間。
如圖9所示，本實施形態之光電裝置10中，於第1期間(非顯示期間)，對所有控制線44供給非作用信號作為控制信號。若對控制線44供給非作用信號，則第3電晶體33(參照圖8)成為斷開狀態，故位於顯示區域E之所有像素電路41中發光元件20成為不發光狀態。
且，於第1期間，於各子域(SF)對掃描線42之任一者供給選擇信號作為掃描信號。若對掃描線42供給選擇信號，則所選擇之像素電路41中第2電晶體32與互補第2電晶體37(參照圖8)成為接通狀態。藉此，於所選擇之像素電路41中，自信號線43及互補信號線45(參照圖8)對記憶電路60寫入圖像信號。如此，於第1期間對各像素電路41之記憶電路60寫入並記憶圖像信號。
於第2期間(顯示期間)，對所有控制線44供給作用信號作為控制信號。若對控制線44供給作用信號，則第3電晶體33成為接通狀態，故於位於顯示區域E之所有像素電路41中，發光元件20成為可發光狀態。於第2期間，對所有掃描線42供給將第2電晶體32設為斷開狀態之非選擇信號作為掃描信號。藉此，各像素電路41之記憶電路60中，保持該子域(SF)中寫入之圖像信號。
如此，於本實施形態中，由於可獨立控制第1期間(非顯示期間)與第2期間(顯示期間)，故可進行利用數位分時驅動之階調顯示，又，其結果，可使第2期間短於第1期間，故可實現更高階調之顯示。
再者，由於複數條像素電路41可共用供給於控制線44之控制信號，故光電裝置10之驅動變容易。具體而言，不具有第1期間之數位驅動之情形時，要使發光期間較選擇完所有掃描線42之一垂直期間更短，要求非常複雜之驅動。相對於此，本實施形態中，藉由以複數條像素電路41共用供給於控制線44之控制信號，即使有發光期間短於選擇完所有掃描線42之一垂直期間之子域(SF)，亦只要單純地縮短第2期間，即可容易地驅動光電裝置10。
以下，針對第1實施形態之像素電路之構成，說明其他實施例與變化例。以下之實施例及變化例之說明中，說明與上述實施例或變化例之不同點，對於與上述實施例或變化例相同之構成要素，於圖式中標註相同符號而省略其說明。另，上述像素電路之驅動方法與實施例1相同，以下之實施例及變化例之構成中，亦獲得與實施例1同樣之效果。
(變化例1) 首先，說明實施例1之變化例即變化例1之像素電路。圖10係說明變化例1之像素電路之構成之圖。如圖10所示，變化例1之像素電路41A相對於第1實施形態之像素電路41之不同點在於，第3電晶體33配置於較發光元件20更高電位側，其他構成相同。
變化例1之像素電路41A中，第3電晶體33之汲極電性連接於第2電位線即高電位線47，第3電晶體33之源極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。
另，變化例1中，由於第3電晶體33配置於較發光元件20更高電位側，為了避免於第2期間第3電晶體33之閘極-源極間之電位降低而使得第3電晶體33停止線性動作，較佳為將自控制線44供給於第3電晶體33之閘極之控制信號(作用信號)之電位設定為高於實施例1(例如10 V左右)。
(實施例2) 接著，參照圖11，說明實施例2之像素電路之構成。圖11係說明實施例2之像素電路之構成之圖。如圖11所示，實施例2之像素電路41B相對於實施例1及變化例1之像素電路41、41A之不同點在於，第3電晶體33A為P型電晶體。
實施例2之像素電路41B包含發光元件20、含有第1電晶體31之記憶電路60、第2電晶體32、第3電晶體33A、及互補第2電晶體37。P型電晶體即第3電晶體33A與發光元件20串聯配置於第1反相器61之輸出端子25即第1電晶體31之汲極、與第2電位線即高電位線47之間。
第3電晶體33A配置於較發光元件20更高電位側。第3電晶體33A之源極電性連接於第2電位線即高電位線47。第3電晶體33A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。
實施例2中，作為自控制線44供給於第3電晶體33A之控制信號，例如於作用狀態下供給第2低電位VSS2(VSS2=VSS=0 V)之控制信號(作用信號)，於非作用狀態下供給第2高電位VDD2(VDD2=VDD=5 V)之控制信號(非作用信號)。
若於第1期間(非顯示期間)自掃描線42供給選擇信號，第2電晶體32及互補第2電晶體37成為接通狀態，則自信號線43及互補信號線45對記憶電路60寫入並記憶圖像信號。若於第2期間(顯示期間)，自控制線44供給作用信號，第3電晶體33A成為接通狀態，則成為以第1電晶體31控制自高電位線47(VDD)經由第3電晶體33A、發光元件20及第1電晶體31到達低電位線46(VSS)之路徑之狀態，發光元件20之發光與非發光對圖像信號響應。
(變化例2) 接著，參照圖12，說明實施例2之變化例即變化例2之像素電路之構成。圖12係說明變化例2之像素電路之構成之圖。如圖12所示，變化例2之像素電路41C相對於實施例2之像素電路41B之不同點在於，第3電晶體33A配置於較發光元件20更低電位側。
變化例2之像素電路41C中，第3電晶體33A之源極電性連接於發光元件20之陰極23，第3電晶體33A之汲極電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。發光元件20之陽極電性連接於第2電位線即高電位線47。
另，變化例2中，由於第3電晶體33A配置於較發光元件20更低電位側，為了避免於第2期間第3電晶體33A之閘極-源極間之電位降低而使得第3電晶體33A停止線性動作，較佳為將自控制線44供給於第3電晶體33A之閘極之控制信號(作用信號)之電壓設定為低於實施例2(例如-5 V左右)。
(實施例3) 接著，參照圖13說明實施例3之像素電路之構成。圖13係說明實施例3之像素電路之構成之圖。如圖13所示，實施例3之像素電路41D相對於實施例1之像素電路41之不同點在於，第1電晶體31A及第5電晶體35A為P型電晶體，第4電晶體34A及第6電晶體36A為N型電晶體。
實施例3之像素電路41D包含發光元件20、含有第1電晶體31A之記憶電路60A、第2電晶體32、第3電晶體33、及互補第2電晶體37。記憶電路60A包含第1反相器61A與第2反相器62A。實施例3中，高電位線47為第1電位線，低電位線46為第2電位線。
第1反相器61A包含P型之第1電晶體31A及N型之第4電晶體34A。第1電晶體31A之源極電性連接於第1電位線即高電位線47。第1電晶體31A為第1反相器61A之一構成部分，且亦為對於發光元件20之驅動電晶體。第4電晶體34A之源極電性連接於第2電位線即低電位線46。
第2反相器62A包含P型之第5電晶體35A，及N型之第6電晶體36A。第5電晶體35A之源極電性連接於第1電位線即高電位線47。第6電晶體36A之源極電性連接於第2電位線及低電位線46。
第3電晶體33與發光元件20串聯配置於第1反相器61A之輸出端子25、即第1電晶體31A之汲極、與第2電位線即低電位線46之間。第3電晶體33配置於較發光元件20更低電位側。更具體而言，第3電晶體33之源極電性連接於低電位線46，第3電晶體33之汲極電性連接於發光元件20之陰極23。發光元件20之陽極21電性連接於第1電晶體31A之汲極。
實施例3中，與實施例1同樣地，自控制線44對第3電晶體33供給第2高電位VDD2(VDD2=VDD=5 V)之控制信號作為作用信號，供給第2低電位VSS2(VSS2=VSS=0 V)之控制信號作為非作用信號。
若於第1期間(非顯示期間)，自掃描線42供給選擇信號，第2電晶體32及互補第2電晶體37成為接通狀態，則自信號線43及互補信號線45對記憶電路60A寫入並記憶圖像信號。若於第2期間(顯示期間)，自控制線44供給作用信號，第3電晶體33成為接通狀態，則成為以第1電晶體31控制自高電位線47(VDD)經由第1電晶體31A、發光元件20及第3電晶體33到達低電位線46(VSS)之路徑之狀態，發光元件20之發光與非發光對圖像信號響應。
(變化例3) 接著，參照圖14說明實施例3之變化例即變化例3之像素電路之構成。圖14係說明變化例3之像素電路之構成之圖。如圖14所示，變化例3之像素電路41E相對於實施例3之像素電路41D之不同點在於，第3電晶體33配置於較發光元件20更高電位側。
變化例3之像素電路41E中，第3電晶體33之汲極電性連接於第1反相器61A之輸出端子25，即第1電晶體31A之汲極，第3電晶體33之源極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於第2電位線即低電位線46。
另，變化例3中，由於第3電晶體33配置於較發光元件20更高電位側，為了避免於第2期間第3電晶體33之閘極-源極間之電壓降低而使得第3電晶體33停止線性動作，較佳為將自控制線44供給於第3電晶體33之閘極之控制信號(作用信號)之電壓設定為高於實施例3(例如10 V左右)。
(實施例4) 接著，參照圖15說明實施例4之像素電路之構成。圖15係說明實施例4之像素電路之構成之圖。如圖15所示，實施例4之像素電路41F相對於實施例3之像素電路41D之不同點在於，第3電晶體33A為P型電晶體。
實施例4之像素電路41F包含發光元件20、含有第1電晶體31A之記憶電路60A、第2電晶體32、第3電晶體33A、及互補第2電晶體37。P型電晶體即第3電晶體33A與發光元件20串聯配置於第1反相器61A之輸出端子25即第1電晶體31A之汲極、與第2電位線即低電位線46之間。
第3電晶體33A配置於較發光元件20更高電位側。第3電晶體33A之源極電性連接於第1電晶體31A之汲極。第3電晶體33A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於低電位線46。
實施例4中，作為自控制線44供給於第3電晶體33A之控制信號，例如於作用狀態下供給第2低電位VSS2(VSS2=VSS=0 V)之控制信號(作用信號)，於非作用狀態下供給第2高電位VDD2(VDD2=VDD=5 V)之控制信號(非作用信號)。
若於第1期間(非顯示期間)，自掃描線42供給選擇信號，第2電晶體32及互補第2電晶體37成為接通狀態，則自信號線43及互補信號線45對記憶電路60A寫入並記憶圖像信號。若於第2期間(顯示期間)，自控制線44供給作用信號，第3電晶體33A成為接通狀態，則成為以第1電晶體31控制自高電位線47(VDD)經由第1電晶體31A、第3電晶體33A及發光元件20到達低電位線46(VSS)之路徑之狀態，發光元件20之發光與非發光對圖像信號響應。
(變化例4) 接著，參照圖16說明實施例4之變化例即變化例4之像素電路之構成。圖16係說明變化例4之像素電路之構成之圖。如圖16所示，變化例4之像素電路41G相對於實施例4之像素電路41F之不同點在於，第3電晶體33A配置於較發光元件20更低電位側。
變化例4之像素電路41G中，第3電晶體33A之源極電性連接於發光元件20之陰極23，第3電晶體33A之汲極電性連接於第2電位線即低電位線46。發光元件20之陽極21電性連接於第1反相器61A之輸出端子25，即第1電晶體31A之汲極。
另，變化例4中，由於第3電晶體33A配置於較發光元件20更低電位側，為了避免於第2期間第3電晶體33A之閘極-源極間之電壓降低而使得第3電晶體33A停止線性動作，較佳為將自控制線44供給於第3電晶體33A之閘極之控制信號(作用信號)之電壓設定為低於實施例4(例如-5 V左右)。
(第2實施形態) 接著，說明第2實施形態之光電裝置之構成。雖省略圖示，但第2實施形態之光電裝置相對於第1實施形態之光電裝置10之不同點在於，不具有控制線驅動電路54與控制線44(參照圖5)。伴隨於此，第2實施形態之像素電路之構成亦與第1實施形態之像素電路之構成不同。具體而言，第2實施形態之像素電路中，相對於第1實施形態之不同點在於，第2電晶體之閘極與第3電晶體之閘極電性連接於掃描線，及第2電晶體與第3電晶體互相為相反極性。
以下，針對第2實施形態之像素電路之構成，舉例說明複數個實施例與變化例。另，以下之實施例及變化例之說明中，說明與第1實施形態之各實施例或變化例之不同點，對於與第1實施形態之實施例或變化例相同之構成要素，於圖式中標註相同符號，省略其說明。
「像素電路之構成」 (實施例5) 首先，參照圖17，說明實施例5之像素電路之構成。圖17係說明實施例5之像素電路之構成之圖。如圖17所示，於掃描線42與信號線43之交叉而配置之每個子像素48，設有像素電路71。掃描線42、信號線43及互補信號線45與各像素電路71對應。如上述，第2實施形態中，成為不具備控制線而由掃描線42兼作控制線之功能之構成。
實施例5之像素電路71包含發光元件20、含有第1電晶體31之記憶電路60、第2電晶體32A、第3電晶體33、及互補第2電晶體37A。實施例5之像素電路71相對於第1實施形態之實施例1之像素電路41之不同點在於，第3電晶體33之閘極電性連接於掃描線42，及第2電晶體32A及互補第2電晶體37A與第3電晶體33為相反極性之P型電晶體。
P型電晶體即第2電晶體32A及互補第2電晶體37A之閘極電性連接於掃描線42，N型電晶體即第3電晶體33之閘極亦電性連接於掃描線42。因此，若根據自掃描線42供給之掃描信號(兼控制信號)，第2電晶體32A及互補第2電晶體37A成為接通狀態，則第3電晶體33成為斷開狀態，若第2電晶體32A及互補第2電晶體37A成為斷開狀態，則第3電晶體33成為接通狀態。
於第1期間(非顯示期間)，供給Low(例如0 V)之信號(選擇信號兼非作用信號)，作為自掃描線42供給之掃描信號(兼控制信號)。於是，第2電晶體32A及互補第2電晶體37A成為接通狀態，故信號線43與記憶電路60(第1反相器61)之輸出端子25成為導通狀態，同時，互補信號線45與記憶電路60(第2反相器62)之輸出端子27成為導通狀態。藉此，對記憶電路60寫入並記憶圖像信號與圖像信號之反轉信號。於第1期間，由於第3電晶體33成為斷開狀態，故發光元件20不發光。
於第2期間(顯示期間)，供給High(例如5 V)之信號(非選擇信號兼作用信號)，作為自掃描線42供給之掃描信號(兼控制信號)。於是，第3電晶體33成為接通狀態，故自高電位線47(VDD)經由發光元件20、第3電晶體33及第1電晶體31到達低電位線46(VSS)之路徑成為導通狀態。藉此，發光元件20成為可發光狀態。且，由於第2電晶體32A及互補第2電晶體37A成為斷開狀態，故記憶於記憶電路60之圖像信號被保持。
另，實施例5之像素電路71中，若不具備第3電晶體33，會導致對記憶電路60寫入圖像信號時電流流動於發光元件20而發光，故記憶電路60之圖像信號之重寫將耗時，且亦可能產生正確之圖像信號未記憶於記憶電路60之情形。本實施例中，對記憶電路60寫入圖像信號時，由於第3電晶體33成為斷開狀態，電流未流動於發光元件20，故獲得無錯誤顯示之高品質圖像顯示。
如此，第2實施形態之實施例5之像素電路71中，第2電晶體32A之閘極與第3電晶體33之閘極電性連接於掃描線42，第2電晶體32A(P型)與第3電晶體33(N型)互相為相反極性。根據此種構成，由於掃描線42兼作控制線，故可削減配線數，故亦可削減配線層數。
一般而言，若配線層數較多，由於經由層間絕緣層形成各配線層，故有導致光電裝置(元件基板)之製造工時增大或製造良率之降低之虞。根據第2實施形態之構成，即使配線層數較少，亦可利用數位驅動顯示圖像。因此，與第1實施形態相比，可謀求製造工時之降低或製造良率之提高。又，藉由具有遮光性之配線數減少而可縮小遮光區域，故可高解析度化(像素之細微化)。
(變化例5) 接著，說明實施例5之變化例即變化例5之像素電路。圖18係說明變化例5之像素電路之構成之圖。如圖18所示，變化例5之像素電路71A相對於實施例5之像素電路71之不同點在於，第3電晶體33配置於較發光元件20更高電位側。
變化例5之像素電路71A中，第3電晶體33之汲極電性連接於第2電位線即高電位線47，第3電晶體33之源極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。
另，變化例5中，由於第3電晶體33配置於較發光元件20更高電位側，為了避免於第2期間第3電晶體33之閘極-源極間之電壓降低而使得第3電晶體33停止線性動作，較佳為將自掃描線42供給於第3電晶體33之閘極之掃描信號(非選擇信號兼作用信號)之電壓設定為高於實施例5(例如10 V左右)。
(實施例6) 接著，說明實施例6之像素電路。圖19係說明實施例6之像素電路之構成之圖。如圖19所示，實施例6之像素電路71B相對於實施例5之像素電路71之不同點在於，第3電晶體33A為P型電晶體，及第2電晶體32及互補第2電晶體37為N型電晶體。
實施例6之像素電路71B包含發光元件20、含有第1電晶體31之記憶電路60、第2電晶體32、第3電晶體33A、及互補第2電晶體37。P型電晶體即第3電晶體33A與發光元件20串聯配置於第1反相器61之輸出端子25即第1電晶體31之汲極、與第2電位線即高電位線47之間。
第3電晶體33A配置於較發光元件20更高電位側。第3電晶體33A之源極電性連接於第2電位線即高電位線47。第3電晶體33A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於記憶電路60(第1反相器61)之輸出端子25，即第1電晶體31之汲極。
於第1期間(非顯示期間)，供給High(例如5 V)之信號(選擇信號兼非作用信號)作為自掃描線42供給之掃描信號(兼控制信號)。於是，由於第2電晶體32及互補第2電晶體37成為接通狀態，故自信號線43及互補信號線45對記憶電路60寫入並記憶圖像信號。於第1期間，第3電晶體33A成為斷開狀態，故發光元件20不發光。
於第2期間(顯示期間)，供給Low(例如0 V)之信號(非選擇信號兼作用信號)作為自掃描線42供給之掃描信號(兼控制信號)。於是，第3電晶體33A成為接通狀態，故成為以第1電晶體31控制自高電位線47(VDD)經由發光元件20、第3電晶體33A及第1電晶體31到達低電位線46(VSS)之路徑之狀態，故發光元件20之發光與非發光對圖像信號響應。且，由於第2電晶體32及互補第2電晶體37成為斷開狀態，故記憶於記憶電路60之圖像信號被保持。
(變化例6) 接著，參照圖20說明實施例6之變化例即變化例6之像素電路之構成。圖20係說明變化例6之像素電路之構成之圖。如圖20所示，變化例6之像素電路71C相對於實施例6之像素電路71B之不同點在於，第3電晶體33A配置於較發光元件20更低電位側。
變化例6之像素電路71C中，第3電晶體33A之源極電性連接於發光元件20之陰極23，第3電晶體33A之汲極電性連接於第2電位線即第1反相器61之輸出端子25，即第1電晶體31之汲極。發光元件20之陽極21電性連接於高電位線47。
另，變化例6中，由於第3電晶體33A配置於較發光元件20更低電位側，為了避免於第2期間第3電晶體33A之閘極-源極間之電壓降低而使得第3電晶體33A停止線性動作，較佳為將自掃描線42供給於第3電晶體33A之閘極之掃描信號(非選擇信號兼作用信號)之電壓設定為低於實施例6(例如-5 V左右)。
(實施例7) 接著，說明實施例7之像素電路。圖21係說明實施例7之像素電路之構成之圖。如圖21所示，實施例7之像素電路71D相對於實施例5之像素電路71之不同點在於，第1電晶體31A及第5電晶體35A為P型電晶體，第4電晶體34A及第6電晶體36A為N型電晶體。
實施例7之像素電路71D包含發光元件20、含有第1電晶體31A之記憶電路60A、第2電晶體32A、第3電晶體33、及互補第2電晶體37A。記憶電路60A包含第1反相器61A與第2反相器62A。實施例7中，高電位線47為第1電位線，低電位線46為第2電位線。
第1反相器61A包含P型之第1電晶體31A及N型之第4電晶體34A。第1電晶體31A之源極電性連接於第1電位線即高電位線47。第1電晶體31A為第1反相器61A之一構成部分，且亦為對於發光元件20之驅動電晶體。第4電晶體34A之源極電性連接於第2電位線即低電位線46。
第2反相器62A包含P型之第5電晶體35A，及N型之第6電晶體36A。第5電晶體35A之源極電性連接於第1電位線即高電位線47。第6電晶體36A之源極電性連接於第2電位線即低電位線46。
第3電晶體33與發光元件20串聯配置於第1反相器61A之輸出端子25即第1電晶體31A之汲極、與第2電位線即低電位線46之間。第3電晶體33配置於較發光元件20更低電位側。更具體而言，第3電晶體33之源極電性連接於低電位線46，第3電晶體33之汲極電性連接於發光元件20之陰極23。發光元件20之陽極21電性連接於第1電晶體31A之汲極。
實施例7中，若於第1期間(非顯示期間)，自掃描線42供給Low之信號(選擇信號兼非作用信號)，第2電晶體32A及互補第2電晶體37A成為接通狀態，則自信號線43及互補信號線45對記憶電路60A寫入並記憶圖像信號。若於第2期間(顯示期間)，自掃描線42供給High信號(非選擇信號兼作用信號)，第3電晶體33成為接通狀態，則成為以第1電晶體31A控制自高電位線47(VDD)經由第1電晶體31A、發光元件20及第3電晶體33到達低電位線46(VSS)之路徑之狀態，發光元件20之發光與非發光對圖像信號響應。
(變化例7) 接著，參照圖22說明實施例7之變化例即變化例7之像素電路之構成。圖22係說明變化例7之像素電路之構成之圖。如圖22所示，變化例7之像素電路71E相對於實施例7之像素電路71D之不同點在於，第3電晶體33配置於較發光元件20更高電位側。
變化例7之像素電路71E中，第3電晶體33之汲極電性連接於第1反相器61A之輸出端子25，即第1電晶體31A之汲極，第3電晶體33之源極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於第2電位線即低電位線46。
另，變化例7中，由於第3電晶體33配置於較發光元件20更高電位側，為了避免於第2期間第3電晶體33之閘極-源極間之電壓降低而使得第3電晶體33停止線性動作，較佳為將自掃描線42供給於第3電晶體33之閘極之掃描信號(非選擇信號兼作用信號)之電壓設定為高於實施例7(例如10 V左右)。
(實施例8) 接著，參照圖23說明實施例8之像素電路之構成。圖23係說明實施例8之像素電路之構成之圖。如圖23所示，實施例8之像素電路71F相對於實施例7之像素電路71D之方面不同，第3電晶體33A為P型電晶體，及第2電晶體32及互補第2電晶體37為N型電晶體。
實施例8之像素電路71F包含發光元件20、含有第1電晶體31A之記憶電路60A、第2電晶體32、第3電晶體33A及互補第2電晶體37。P型電晶體即第3電晶體33A與發光元件20串聯配置於第1反相器61A之輸出端子25即第1電晶體31A之汲極、與第2電位線即低電位線46之間。
第3電晶體33A配置於較發光元件20更高電位側。第3電晶體33A之源極電性連接於第1電晶體31A之汲極。第3電晶體33A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於低電位線46。
實施例8中，若於第1期間(非顯示期間)，自掃描線42供給High之信號(選擇信號兼非作用信號)，第2電晶體32及互補第2電晶體37成為接通狀態，則自信號線43及互補信號線45對記憶電路60A寫入並記憶圖像信號。若於第2期間(顯示期間)，自掃描線42供給Low之信號(非選擇信號兼作用信號)，第3電晶體33A成為接通狀態，則成為以第1電晶體31A控制自高電位線47(VDD)經由第1電晶體31A、第3電晶體33A及發光元件20到達低電位線46(VSS)之路徑之狀態，發光元件20之發光與非法光對圖像信號響應。
(變化例8) 接著，參照圖24說明實施例8之變化例即變化例8之像素電路之構成。圖24係說明變化例8之像素電路之構成之圖。如圖24所示，變化例8之像素電路71G相對於實施例8之像素電路71F之不同點在於，第3電晶體33A配置於較發光元件20更低電位側。
變化例8之像素電路71G中，第3電晶體33A之源極電性連接於發光元件20之陰極23，第3電晶體33A之汲極電性連接於第2電位線即低電位線46。發光元件20之陽極21電性連接於第1反相器61A之輸出端子25，即第1電晶體31A之汲極。
另，變化例8中，由於第3電晶體33A配置於較發光元件20更低電位側，為了避免於第2期間第3電晶體33A之閘極-源極間之電壓降低而使得第3電晶體33A停止線性動作，較佳為將自掃描線42供給於第3電晶體33A之閘極之掃描信號(非選擇信號兼作用信號)之電壓設定為低於實施例8(例如-5 V左右)。
上述之實施形態(實施例及變化例)僅為表示本發明之一態樣者，可於本發明之範圍內任意變化及應用。作為上述以外之變化例，考慮例如如下者。
(變化例9) 上述實施形態(實施例及變化例)之像素電路中，記憶電路60(或60A)包含2個反相器61、62(或61A、62A)，但本發明不限於此種形態。記憶電路60(或60A)亦可為包含2個以上之偶數個反相器之構成。
(變化例10) 上述實施形態中，作為光電裝置，舉例說明於包含單結晶半導體基板(單結晶矽基板)之元件基板11排列有720列×3840(1280×3)行之由有機EL元件構成之發光元件20之有機EL裝置，但本發明之光電裝置不限於此種形態。例如，光電裝置可具有於由玻璃基板構成之元件基板11形成有薄膜電晶體(Thin Film Transistor：TFT)作為各電晶體之構成，亦可具有於包含聚醯亞胺等之可撓性基板形成有薄膜電晶體之構成。又，光電裝置亦可為將細微之LED元件作為發光元件而高密度排列之微型LED顯示器，或對發光元件使用奈米尺寸之半導體結晶物質之量子點(Quantum Dots)顯示器。再者，亦可使用將入射之光轉換成其他波長之光之量子點作為彩色濾光器。
(變化例11) 上述實施形態中，作為電子機器，舉例說明組入光電裝置10之穿透式頭戴顯示器100，但本發明之光電裝置10亦可應用於以密閉式頭戴顯示器為首之其他電子機器。作為其他電子機器，可列舉例如投影機、背投影型電視機、直視型電視機、行動電話、攜帶用音頻機器、個人電腦、攝影機之監視器、汽車導航裝置、平視顯示器、呼叫機、電子記事簿、計算器、手錶等穿載式機器、手持顯示器、文字處理器、工作站、電視電話、POS終端、數位相機、電子看板顯示器等。
10‧‧‧光電裝置
11‧‧‧元件基板
12‧‧‧保護基板
13‧‧‧外部連接用端子
20‧‧‧發光元件
21‧‧‧陽極
22‧‧‧發光部
23‧‧‧陰極
25‧‧‧輸出端子
26‧‧‧輸入端子
27‧‧‧輸出端子
28‧‧‧輸入端子
31、31A‧‧‧第1電晶體
32、32A‧‧‧第2電晶體
33、33A‧‧‧第3電晶體
34‧‧‧P型之第4電晶體
35‧‧‧N型之第5電晶體
35A‧‧‧P型之第5電晶體
36‧‧‧P型之第6電晶體
36A‧‧‧N型之第6電晶體
37‧‧‧互補第2電晶體
37A‧‧‧互補第2電晶體
41‧‧‧像素電路
41A‧‧‧實施例1之像素電路
41B‧‧‧實施例2之像素電路
41C‧‧‧變化例2之像素電路
41D‧‧‧實施例3之像素電路
41E‧‧‧變化例3之像素電路
41F‧‧‧實施例4之像素電路
41G‧‧‧變化例4之像素電路
42‧‧‧掃描線
43‧‧‧信號線
44‧‧‧控制線
45‧‧‧互補信號線
46‧‧‧低電位線(第1電位線或第2電位線)
47‧‧‧高電位線(第1電位線或第2電位線)
48‧‧‧子像素
48B‧‧‧發出藍色(B)光之子像素
48G‧‧‧發出綠色(G)光之子像素
48R‧‧‧發出紅色(R)光之子像素
49‧‧‧像素
50‧‧‧驅動部
51‧‧‧驅動電路
52‧‧‧掃描線驅動電路
53‧‧‧信號線驅動電路
54‧‧‧控制線驅動電路
55‧‧‧控制裝置
56‧‧‧顯示用信號供給電路
57‧‧‧VRAM電路
60、60A‧‧‧記憶電路
61‧‧‧第1反相器
61A‧‧‧第1反相器
62‧‧‧第2反相器
62A‧‧‧第2反相器
71‧‧‧像素電路
71A‧‧‧變化例5之像素電路
71B‧‧‧實施例6之像素電路
71C‧‧‧變化例6之像素電路
71D‧‧‧實施例7之像素電路
71E‧‧‧變化例7之像素電路
71F‧‧‧實施例8之像素電路
71G‧‧‧變化例8之像素電路
100‧‧‧頭戴顯示器(電子機器)
101‧‧‧透視構件
102‧‧‧框架
103a‧‧‧第1光學部分
103b‧‧‧第2光學部分
105a‧‧‧第1內置裝置部
110‧‧‧棱鏡
110e‧‧‧棱鏡110之上表面
110s‧‧‧棱鏡110之本體部分
111‧‧‧第1棱鏡部分
112‧‧‧第2棱鏡部分
130‧‧‧投射透鏡
131‧‧‧透鏡
132‧‧‧透鏡
133‧‧‧透鏡
150‧‧‧光透過構件
151‧‧‧第1顯示機器
152‧‧‧第2顯示機器
161‧‧‧棱鏡
161e‧‧‧棱鏡161之下表面
162‧‧‧鏡筒
170‧‧‧投射透視裝置
a‧‧‧子像素48之列方向(X方向)之長度
b‧‧‧子像素48之行方向(Y方向)之長度
圖1係說明本實施形態之電子機器之概要之圖。 圖2係說明本實施形態之電子機器之內部構造之圖。 圖3係說明本實施形態之電子機器之光學系統之圖。 圖4係顯示第1實施形態之光電裝置之構成之概略俯視圖。 圖5係第1實施形態之光電裝置之電路方塊圖。 圖6係說明本實施形態之像素之構成之圖。 圖7係說明本實施形態之光電裝置之數位驅動之圖。 圖8係說明實施例1之像素電路之構成之圖。 圖9係說明本實施形態之像素電路之驅動方法之圖。 圖10係說明變化例1之像素電路之構成之圖。 圖11係說明實施例2之像素電路之構成之圖。 圖12係說明變化例2之像素電路之構成之圖。 圖13係說明實施例3之像素電路之構成之圖。 圖14係說明變化例3之像素電路之構成之圖。 圖15係說明實施例4之像素電路之構成之圖。 圖16係說明變化例4之像素電路之構成之圖。 圖17係說明實施例5之像素電路之構成之圖。 圖18係說明變化例5之像素電路之構成之圖。 圖19係說明實施例6之像素電路之構成之圖。 圖20係說明變化例6之像素電路之構成之圖。 圖21係說明實施例7之像素電路之構成之圖。 圖22係說明變化例7之像素電路之構成之圖。 圖23係說明實施例8之像素電路之構成之圖。 圖24係說明變化例8之像素電路之構成之圖。

Claims (11)

  1. 一種光電裝置，其特徵在於具備：掃描線、信號線、對應於上述掃描線與上述信號線之交叉而設之像素電路、第1電位線、及與上述第1電位線不同電位之第2電位線，且上述像素電路包含：發光元件、記憶電路、第2電晶體、及第3電晶體，該記憶電路含有第1電晶體、該第2電晶體配置於上述記憶電路與上述信號線之間，上述第1電晶體之源極電性連接於上述第1電位線，於上述第1電晶體之汲極與上述第2電位線之間，串聯配置有上述發光元件與上述第3電晶體。
  2. 如請求項1之光電裝置，其中上述第3電晶體之汲極與上述發光元件係電性連接。
  3. 如請求項1或2之光電裝置，其中上述第3電晶體之接通電阻與上述發光元件之接通電阻相比為低。
  4. 如請求項1或2之光電裝置，其中上述第1電晶體之接通電阻為上述第3電晶體之接通電阻以下。
  5. 如請求項1或2之光電裝置，其中上述第2電晶體為接通狀態時，上述第3電晶體為斷開狀態。
  6. 如請求項1或2之光電裝置，其中上述第3電晶體為接通狀態時，上述第2電晶體為斷開狀態。
  7. 如請求項1或2之光電裝置，其具備控制線，上述第2電晶體之閘極與上述掃描線電性連接，上述第3電晶體之閘極與上述控制線電性連接。
  8. 如請求項7之光電裝置，其中於第1期間，對上述控制線供給非作用信號，該第1期間係對上述掃描線供給將上述第2電晶體設為接通狀態之選擇信號之期間，該非作用信號係將上述第3電晶體設為斷開狀態之信號。
  9. 如請求項8之光電裝置，其中於第2期間，對上述掃描線供給非選擇信號，該第2期間係對上述控制線供給將上述第3電晶體設為接通狀態之作用信號之期間，該非選擇信號係將上述第2電晶體設為斷開狀態之信號。
  10. 如請求項1或2之光電裝置，其中上述第2電晶體之閘極與上述第3電晶體之閘極電性連接於上述掃描線，上述第2電晶體與上述第3電晶體互相為相反極性。
  11. 一種電子機器，其特徵在於具備請求項1至10中任一項之光電裝置。
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