TWI673833B - 扇出型半導體封裝 - Google Patents

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李碩浩
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝包括： 框架，包括絕緣層、線路層以及連接通孔層，且框架具有凹陷部以及設置於凹陷部的底表面上的終止元件層；半導體晶片，具有連接墊且設置於凹陷部中使得非主動面連接至終止元件層；包封體，覆蓋半導體晶片的至少一些部分，且包封體填充凹陷部的至少一些部分；以及連接構件，設置於框架及所述半導體晶片的主動面上，且連接構件包括將線路層與連接墊彼此電性連接的重佈線層。半導體晶片的連接墊經由設置於半導體晶片的連接墊上的焊線柱而電性連接至連接構件的重佈線層。

Description

扇出型半導體封裝
本申請案主張2017年11月29日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0161205號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構可朝向半導體晶片所設置的區域之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現在包括多個引腳的同時具有小型尺寸(compact size)的半導體封裝。
被建議來滿足上述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有小型尺寸，並可藉由對連接端子進行重佈線至位於半導體晶片所設置的區域之外的外部區域而實現多個引腳。
具體而言，在以疊層封裝(package-on-package，POP) 形式所使用的封裝中，可使用一種半導體封裝，在所述半導體封裝中，在框架中形成僅於框架的一個表面中開放的凹陷部(稱為盲凹陷部(blind recess portion))，且在所述框架的另一表面上實作重佈線結構，而非在半導體晶片的後表面(例如，上面不存在連接墊的表面或非主動面)上實作單獨的重佈線層。
本揭露的一個樣態可提供一種扇出型半導體封裝，在所述扇出型半導體封裝中改良了位於背側重佈線層與半導體晶片之間的連接結構。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層、設置於所述多個絕緣層上的多個線路層、以及貫穿所述多個絕緣層並將所述多個線路層彼此電性連接的多個連接通孔層，且框架具有凹陷部以及設置於所述凹陷部的底表面上的終止元件層；半導體晶片，設置於所述凹陷部中，且半導體晶片具有連接墊、上面設置有所述連接墊的主動面、以及與所述主動面相對且設置於所述終止元件層上的非主動面；包封體，覆蓋所述半導體晶片的至少一些部分，且填充所述凹陷部的至少一些部分；以及連接構件，設置於所述框架及所述半導體晶片的所述主動面上，且連接構件包括將所述框架的所述多個線路層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層。所述半導體晶片的所述連接墊可經由設置於所述半導體晶片的所述連接墊上的焊線柱而電性連接至所述連接構件的所述重佈線 層。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層且具有穿透所述框架的一部分的凹陷部，所述多個絕緣層中的至少一者未被所述凹陷部貫穿；第一半導體晶片及第二半導體晶片，設置於所述凹陷部中，所述第一半導體晶片及所述第二半導體晶片中的每一者具有連接墊、上面設置有所述連接墊的主動面、以及與所述主動面相對且設置於所述多個絕緣層中未被所述凹陷部貫穿的所述至少一者上的非主動面；包封體，覆蓋所述第一半導體晶片及所述第二半導體晶片的至少一些部分，且填充所述凹陷部的至少一些部分；連接構件，設置於所述框架上及所述第一半導體晶片及所述第二半導體晶片的所述主動面上，且包括重佈線層；第一焊線柱，設置於所述第一半導體晶片的所述連接墊與所述重佈線層之間，並將所述第一半導體晶片的所述連接墊與所述重佈線層彼此電性連接；以及第二焊線柱，設置於所述第二半導體晶片的所述連接墊與所述重佈線層之間，並將所述第二半導體晶片的所述連接墊與所述重佈線層彼此電性連接。所述第一焊線柱中的每一者可包括：本體部，設置於所述第一半導體晶片的所述連接墊中的一者上；以及引線部，具有較所述第一焊線柱的所述本體部的寬度小的寬度且設置於所述第一焊線柱的所述本體部與所述重佈線層之間。所述第二焊線柱中的每一者可包括：本體部，設置於所述第二半導體晶片的所述連接墊中的一者上；以及引線部，具有較所述第二焊線柱 的所述本體部的寬度小的寬度且設置於所述第二焊線柱的所述本體部與所述重佈線層之間。所述第一半導體晶片的厚度可大於所述第二半導體晶片的厚度，且所述第一焊線柱中的每一者的所述引線部的高度可小於所述第二焊線柱中的每一者的所述引線部的高度。
100、100A‧‧‧扇出型半導體封裝
110‧‧‧框架
110A‧‧‧第一表面
110B‧‧‧第二表面
110H‧‧‧凹陷部
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112‧‧‧線路層
112a‧‧‧第一線路層
112b‧‧‧第二線路層
112c‧‧‧第三線路層
112d‧‧‧第四線路層
113‧‧‧連接通孔層
113a‧‧‧第一連接通孔層
113b‧‧‧第二連接通孔層
113c‧‧‧第三連接通孔層
115‧‧‧佈線結構
120‧‧‧半導體晶片
120A‧‧‧第一半導體晶片
120B‧‧‧第二半導體晶片
120P‧‧‧連接墊
125‧‧‧黏合構件
130‧‧‧包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層/佈線圖案
143‧‧‧重佈線層/連接通孔
150‧‧‧第一焊線柱
150’、150”‧‧‧焊線柱
150a、150a’、150a”‧‧‧本體部
150b‧‧‧引線部
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
171‧‧‧第一鈍化層
172‧‧‧第二鈍化層
200‧‧‧載體膜
201‧‧‧絕緣層
202‧‧‧金屬層
205‧‧‧焊線接合裝置
210‧‧‧注射孔
220‧‧‧內部結構
220S‧‧‧注射口
250‧‧‧第二焊線柱
251‧‧‧遮罩層
250a‧‧‧本體部
250b‧‧‧引線部
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧包封體
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
BL‧‧‧終止元件層
GD‧‧‧研磨裝置
h‧‧‧開口
Ha、Ha1、Ha2、Hb、Hb1、Hb2‧‧‧高度
I-I’‧‧‧線
t1、t2‧‧‧厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
根據以下結合所附圖式的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中：圖1為繪示出電子裝置系統的實例的方塊示意圖。
圖2為繪示出電子裝置的實例的立體示意圖。
圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為繪示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為繪示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為繪示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為繪示出扇出型半導體封裝的剖面示意圖。
圖8為繪示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為繪示出根據本揭露中的示例性實施例的扇出型半導體封裝的剖面側視圖。
圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面圖。
圖11A及圖11B為繪示出可在本揭露的示例性實施例中使用的各種類型的焊線柱的剖視圖。
圖12為繪示出焊線接合裝置的注射口的實例的剖視圖。
圖13A至圖13E為繪示出形成框架的主要製程的剖視圖。
圖14A至圖14E為繪示出製造扇出型半導體封裝的主要製程的剖視圖。
圖15為繪示出根據本揭露中的示例性實施例的扇出型半導體封裝的剖面側視圖。
在下文中，將參照所附圖式說明本揭露中的示例性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接。此外，例如「第一」、「第二」等序數詞是用於區分各個組件，而並非限制對應組件的次序、重要性等。在一些情形中，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範圍。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「示例性實施例」並不意指同一示例性實施例，而是提供來強調與另一示例性實施例的特定特徵或 特性不同的特定特徵或特性。然而，本文中所提供的示例性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一示例性實施例中說明在特定示例性實施例中說明的一個元件，所述元件亦可被理解為與另一示例性實施例相關的說明，除非在另一示例性實施例中提供了相反或矛盾的說明。
本文中所使用的用語僅為說明示例性實施例使用，而非限制本揭露。舉例而言，除非在上下文中另有解釋，否則單數形式需被解釋為包括複數形式。
電子裝置
圖1為繪示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器 (analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括 多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器或多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或是可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，而亦可為處理資料的任何其他電子裝置。
圖2為繪示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接或電性連接至母板1110。另外，可物理連接或電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中，或者可不物理連接或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身不被使用，而是於電子裝置等中封裝並以封裝狀態使用。
需要半導體封裝的原因在於，在半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體與主板之間的電路寬度差的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照附圖更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為繪示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上，並覆蓋連接墊2222的至少一些部分。在此種情形中，由於連接墊2222在尺寸上可為顯著小的， 因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸而形成在半導體晶片2220上，以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實現快速訊號傳遞
然而，由於所有輸入/輸出端子都需要設置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入 型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為繪示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為繪示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使 用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為繪示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141；重佈線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
在本製造製程中，可在於半導體晶片2120外部形成包封體2130之後形成連接構件2140。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層執行用於連接構件2140的製程，且通孔2143可因此隨著其接近半導體晶片而具有變小的寬度(參見放大區域)。
如上所述，扇出型半導體封裝可具有一種形式，其中半 導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為繪示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上而無需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在 其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實作。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，所述封裝技術如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照所附圖式詳細闡述一種扇出型半導體封裝，在所述扇出型半導體封裝中，半導體晶片的連接墊與重佈線層利用由焊線接合製程製造的焊線柱而彼此連接。
圖9為繪示出根據本揭露中的示例性實施例的扇出型半導體封裝的剖面側視圖。圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面圖。
參照圖9及圖10，根據本示例性實施例的扇出型半導體封裝100可包括：框架110，具有其中形成有凹陷部110H的第一表面110A以及與第一表面110A相對的第二表面110B；終止元件層BL，設置於凹陷部110H的底表面上；半導體晶片120，設置於終止元件層BL上；以及包封體130，填充凹陷部110H的至少 一些部分並覆蓋半導體晶片120。終止元件層BL可具有較半導體晶片120的非主動面的平面面積大的平面面積。凹陷部110H的底表面可具有較半導體晶片120的非主動面的平面面積大的平面面積。
半導體晶片120可具有上面設置有連接墊120P的主動面以及與所述主動面相對的非主動面，且半導體晶片120的非主動面可藉由黏合構件125貼附至終止元件層BL。舉例而言，黏合構件125可為任意習知的黏合構件，例如晶粒貼附膜(die attach film，DAF)。
根據本示例性實施例的框架110可包括：第一絕緣層111a，對應於核心層；第二絕緣層111b及第三絕緣層111c，分別設置於第一絕緣層111a的相對表面上；以及佈線結構115，將第一表面110A與第二表面110B彼此連接。佈線結構115可包括連接通孔層113以及經由連接通孔層113而彼此電性連接的線路層112。
根據本示例性實施例的扇出型半導體封裝100可更包括設置於框架110的第一表面110A上的連接構件140。連接構件140可包括連接至佈線結構115及連接墊120P的重佈線層142及重佈線層143。重佈線層可包括連接通孔143以及經由連接通孔143彼此電性連接的佈線圖案142。
在本示例性實施例中，焊線柱150可設置於半導體晶片120的連接墊120P上。焊線柱150可貫穿包封體130，且可具有 實質上與包封體130的表面共面的上表面。重佈線層的連接通孔143可連接至焊線柱150的上表面。如上所述，連接墊120P與重佈線層142及重佈線層143可藉由焊線柱150彼此連接。連接墊120P可為上面未形成有接合金屬(例如，Au、Cu或其合金)的裸露晶片的電極接墊。舉例而言，連接墊120P可由例如Al等金屬形成。
根據本示例性實施例的焊線柱150可由接合焊線形成。由於焊線柱是藉由焊線接合製程而形成的，因此焊線柱150可具有包括本體部150a及引線部150b的獨特結構。詳細而言，本體部150a可設置於連接墊120P上且可具有第一寬度W1，且引線部150b可設置於本體部150a上且可具有小於第一寬度W1的第二寬度W2。由於作為下部結構的本體部150a具有相對大的寬度，因此本體部150a可穩定地支撐提供充分高度的引線部150b。
本體部150a的形狀可由被稱為毛細管(capillary)的焊線接合裝置的注射口(injection port)(具體而言，內部結構)確定，且引線部150b的形狀可由焊線接合裝置的注射口被引導的角度及速度所界定。舉例而言，焊線柱150可由例如Au、Cu或其合金等一般焊線接合金屬形成。
根據本示例性實施例的扇出型半導體封裝100可更包括設置於連接構件140上的第一鈍化層171以及設置於框架110的第二表面上的第二鈍化層172。第一鈍化層171可具有暴露出佈線圖案142的局部區域的開口h。凸塊下金屬層160可設置於第一鈍 化層171的開口中以連接至佈線圖案142的局部區域。電性連接結構170可設置於凸塊下金屬層160上以經由凸塊下金屬層160電性連接至佈線圖案142。
根據本示例性實施例的凹陷部110H可具有盲凹陷部結構(blind recess portion structure)，其中所述盲凹陷部結構在框架110的第一表面110A中是開放的且在框架110的第二表面110B中是閉合的。
凹陷部110H可藉由選擇性地將例如噴砂(sandblast)製程等蝕刻製程應用至框架110的第一表面110A而形成。在此製程中，可使用終止元件層BL以便對框架110進行蝕刻直至所確定的位置。終止元件層BL可界定凹陷部110H的底表面。終止元件層BL可由蝕刻速率低於框架110的絕緣層的蝕刻速率的材料形成。舉例而言，終止元件層BL可包含例如銅(Cu)等金屬。在本示例性實施例中，終止元件層BL可為與設置於同一水平高度上的佈線結構115的佈線圖案(亦即，第二線路層112b)一起形成的金屬圖案。終止元件層BL的被凹陷部110H暴露出的區域可具有較終止元件層BL的被第一絕緣層111a覆蓋的邊緣區域的厚度小的厚度。
在另一實例中，終止元件層BL並不僅限於包含金屬，而是可包含絕緣材料。舉例而言，終止元件層BL可為感光性聚合物，例如乾膜光阻(dry film photoresist，DFR)。
以下將更詳細說明根據本示例性實施例的扇出型半導 體封裝100中所包括的相應組件。
框架110可視特定材料而加強扇出型半導體封裝100的剛性，且可用於輔助包封體130的厚度均勻性。框架110可具有佈線結構115，佈線結構115包括第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d以及第一連接通孔層113a、第二連接通孔層113b以及第三連接通孔層113c。框架110可包括設置於半導體晶片120的非主動面上的第三線路層112c，且可具有盲型凹陷部110H。第四線路層112d因此可被設置為半導體晶片120的背側重佈線層，而無需執行用於形成單獨的背側重佈線層的製程。
框架110可包括：第一絕緣層111a；第一線路層112a及第二線路層112b，分別設置於第一絕緣層111a的相對表面上；以及第一連接通孔層113a，貫穿第一絕緣層111a並將第一線路層112a與第二線路層112b彼此連接。此外，框架110可包括：第二絕緣層111b，設置於第一絕緣層111a的一個表面上並覆蓋第一線路層112a；第三絕緣層111c，設置於第一絕緣層111a的另一表面上且覆蓋第二線路層112b；第三線路層112c，設置於第二絕緣層111b上；第四線路層112d，設置於第三絕緣層111c上；第二連接通孔層113b，貫穿第二絕緣層111b並將第一線路層112a與第三線路層112c彼此電性連接；以及第三連接通孔層113c，貫穿第三絕緣層111c並將第二線路層112b與第四線路層112d彼此電性連接。
在本示例性實施例中，凹陷部110H可貫穿第一絕緣層111a及第二絕緣層111b，但因終止元件層BL的存在可不貫穿第三絕緣層111c。第一絕緣層111a及第二絕緣層111b可提供凹陷部110H的側壁，且終止元件層BL可於第三絕緣層111c上與用於引導的障壁圖案以及第二線路層112b一起設置於同一水平高度上。根據本示例性實施例的終止元件層BL可用作對由半導體晶片120產生的熱進行耗散的散熱構件。若有必要，則終止元件層BL可連接至接地且可用作電磁干擾(electromagetic interference，EMI)阻擋構件。
第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c可包含熱固性樹脂(例如，環氧樹脂)或熱塑性樹脂(例如，聚醯亞胺樹脂)。在具體實例中，第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c中的每一者可包含與無機填料混合或與無機填料一起浸入玻璃纖維等中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當具有高剛性的材料(諸如包含玻璃纖維等的預浸體)用作第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c中的每一者的材料時，框架110可用作用於控制扇出型半導體封裝100的翹曲的支撐構件。
第一絕緣層111a的厚度可大於第二絕緣層111b以及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數 量較多的線路層112c及線路層112d。第二絕緣層111b及第三絕緣層111c可包含與第一絕緣層111a的材料不同的材料。舉例而言，第一絕緣層111a可例如為其中將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。貫穿第一絕緣層111a的第一連接通孔層113a可具有較第二連接通孔層113b的直徑及第三連接通孔層113c的直徑大的直徑。
第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d可與連接構件140的重佈線層142及重佈線層143一起對半導體晶片120的連接墊120P進行重佈線。舉例而言，第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d可包含導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。
第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d可視對應層的設計而執行各種功能。舉例而言，第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。終止元件層BL可電性連接至接地。
第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d的厚度可大於連接構件140的佈線圖案142的厚度。由於框架110的佈線結構115是由基板製程形成，因此佈線結構115可被形成為具有相對大的尺寸，且由於連接構件140的重佈線層142及重佈線層143是由半導體製程形成，因此重佈線層142及重佈線層143亦可被形成為具有相對小的尺寸。
第一連接通孔層113a、第二連接通孔層113b以及第三連接通孔層113c可將形成於不同層上的第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d彼此電性連接，從而在框架110中形成電性通路(electrical path)。第一連接通孔層113a、第二連接通孔層113b以及第三連接通孔層113c可由導電材料形成。第一連接通孔層113a可具有圓柱形狀或沙漏形狀，且第二連接通孔層113b及第三連接通孔層113c可具有方向相對於第一絕緣層111a彼此相反的錐形形狀。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。半導體晶片120可例如為處理器晶片(更具體而言，應用處理器(application processor，AP))，諸如中央處理器(例如中央處理單元(CPU))、圖形處理器(例如圖形處理單元(GPU))、現場可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等，但不以此為限。此外，半導體晶片120可為記憶體晶片，例如揮發性記憶體 (例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體等，但並不以此為限。
半導體晶片120可以主動晶圓為基礎形成，且半導體晶片120的本體的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。各個連接墊120P的材料可為例如鋁(Al)等導電材料。在本體上可形成暴露出連接墊120P的鈍化層，且鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步設置絕緣層等。半導體晶片120可為裸晶粒(bare die)，但若有必要，則半導體晶片120可更包括形成於其主動面上的重佈線層。
包封體130可保護框架110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130包裹框架110及半導體晶片120的形式。舉例而言，包封體130可覆蓋框架110的第一表面110A以及半導體晶片120的主動面，且可填充凹陷部110H的側壁與半導體晶片120的側表面之間的空間。包封體130可填充凹陷部110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲(buckling)情況。
包封體130可包含絕緣材料，例如熱固性樹脂(例如，環氧樹脂)或熱塑性樹脂(例如，聚醯亞胺樹脂)。在具體實例中，包封體130可包含與無機填料混合或與無機填料一起浸入玻璃纖維中的樹脂。舉例而言，可使用預浸體、ABF、FR-4、BT等作為 包封體130的材料。另外，包封體130可包含感光成像包封體(photoimagable encapsulant，PIE)樹脂。
連接構件140可對半導體晶片120的連接墊120P進行重佈線，且可將框架110的第一線路層112a、第二線路層112b、第三線路層112c及第四線路層112d電性連接至半導體晶片120的連接墊120P。數十至數百萬個具有各種功能的半導體晶片120的連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，經由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，設置於框架110上及半導體晶片120的主動面上；佈線圖案142，設置於絕緣層141上；以及連接通孔143，貫穿絕緣層141並將連接墊120P及第三線路層112c連接至鄰近連接墊120P及第三線路層112c的佈線圖案142，或將設置於不同層上的佈線圖案142彼此連接。
除了上述絕緣材料外，絕緣層141中的每一者的材料亦可為感光性絕緣材料，諸如PID樹脂。當絕緣層141具有感光性性質時，絕緣層141可形成為具有較小厚度，並可更容易地達成連接通孔143的精密間距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
連接構件140的佈線圖案142可用於對連接墊120P實 質上進行重佈線。舉例而言，佈線圖案142中的每一者可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142及重佈線層143可根據對應層的設計而執行各種功能，且可包括例如接地圖案、電源圖案及訊號圖案等。
連接通孔143可將在不同層上形成的佈線圖案142、連接墊120P及第三線路層112c等彼此電性連接，從而在扇出型半導體封裝100中形成電性通路。
第一鈍化層171及第二鈍化層172可保護連接構件140及框架110免受外部物理或化學損害。第一鈍化層171可具有開口h，以暴露出連接構件140的佈線圖案142的至少一些部分。第二鈍化層172可具有開口h，以暴露出框架110的第四線路層112d的至少一些部分。在第一鈍化層171及第二鈍化層172中形成的開口h的數量可為數十至數百萬個。除如上所述的絕緣材料以外，第一鈍化層171及第二鈍化層172中的每一者的材料亦可為阻焊劑(solder resist)。
凸塊下金屬層160可改良電性連接結構170的連接可靠性，從而改良扇出型半導體封裝100的板級可靠性(board level reliability)。凸塊下金屬層160可連接至被第一鈍化層171的開口所暴露的連接構件140的佈線圖案142。可藉由任意習知金屬化方法，使用任意習知導電材料(例如金屬)以在第一鈍化層171的開口中形成凸塊下金屬層160，但不以此為限。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，例如Sn-Al-Cu合金等低熔點金屬。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳、球或引腳(pin)等。電性連接結構170可形成為多層結構或單層結構。
電性連接結構170的數量、間隔、設置形式等不受特別限制，但可由熟習此項技術者根據設計細節進行充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170是由低熔點金屬形成的時，電性連接結構170可覆蓋延伸至第一鈍化層171的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更為優異。
電性連接結構170中的至少一者可設置於扇出區域中。所述扇出區域是指半導體晶片120所設置的區域之外的區域。相較於扇入型半導體封裝，扇出型半導體封裝可具有優異的可靠性，扇出型半導體封裝可實作多個輸入/輸出(I/O)端子，且扇出型半導體封裝可有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造為具有較小的厚度，並可具有價格競爭力。
同時，儘管圖式中未繪示，但若有必要，則在凹陷部110H的側壁上可形成金屬膜以散熱或阻擋電磁波。另外，若有必要，則在凹陷部110H中可設置執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，則在凹陷部110H中可設置單獨的被動組件，例如電感器、電容器等。舉例而言，在第一鈍化層171及第二鈍化層172的表面上可設置表面安裝技術(surface mounting technology，SMT)組件，例如電感器或電容器。
圖11A及圖11B為繪示出可在本揭露中的示例性實施例中使用的各種類型的焊線柱的剖視圖，且圖12為繪示出焊線接合裝置的注射口的實例的剖視圖。
參照圖11A，根據本示例性實施例的焊線柱150’可包括：本體部150a’，設置於連接墊120P上且具有梯形橫截面；以及引線部150b，設置於本體部150a’上。焊線柱150’的本體部150a’可具有朝頂部逐漸減小的第一寬度W1，且焊線柱150’的引線部150b可具有較本體部的上端的寬度小的寬度W2。
可使用在圖12中所示的焊線接合裝置205的注射口220S製造在圖11A中所示的焊線柱150’。參照圖12，當經由注射孔210注射接合金屬以填充連接至接合成形表面(連接墊)的內部結構220時，可形成本體部150a’。亦即，可形成對應於注射口220S的內部結構220的焊線柱150’的本體部150a’。同時，在形成本體部150a’之後，可藉由拉動焊線接合裝置205的注射口220S以使其自本體部150a’分離而確定引線部150b。引線部150b可根 據注射口被引導的方向以及注射口被引導的速度而被形成為具有與注射孔210的直徑相同或較注射孔210的直徑小的直徑。
參照圖11B，根據本示例性實施例的焊線柱150”可包括：本體部150a”，設置於連接墊120P上且具有穹頂(dome)結構；以及引線部150b，設置於本體部150a”上。焊線柱150”的本體部150a”可形成為穹頂結構以具有第一寬度W1。本體部150a”的此種形狀可藉由如上所述設計焊線接合裝置205的注射口220S的內部結構而進行恰當改變。焊線柱150”的引線部150b可具有較本體部150a”的第一寬度W1小的寬度W2。
由於焊線柱的作為下部結構的本體部150a’或150a”具有相對大的寬度，因此本體部150a’或150a”可穩定地支撐提供充分高度的引線部150b。本體部150a’或150a”可利用焊線接合裝置的注射口進行恰當設計，且整個焊線柱的焊線高度可利用引線部150b進行恰當選擇。
圖13A至圖13E為繪示出形成框架的主要製程的剖視圖。
首先，參照圖13A，可製備第一絕緣層111a，可分別在第一絕緣層111a上及第一絕緣層111a中形成第一線路層112a、第二線路層112b以及第一連接通孔層113a，且可在第一絕緣層111a的上面設置有第二線路層112b的表面上形成終止元件層BL。
第一絕緣層111a可為例如覆銅層壓基板(copper clad laminate，CCL)。可利用機械鑽孔及/或雷射鑽孔形成第一連接通 孔層113a的孔。可藉由任意習知的鍍覆製程來形成第一線路層112a及第二線路層112b以及第一連接通孔層113a。
終止元件層BL可形成於第一絕緣層111a的上面設置有第二線路層112b的表面上。在以下將闡述的形成凹陷部的製程中，終止元件層BL可充當確定凹陷部的深度的蝕刻障壁。在本示例性實施例中，終止元件層BL可為與第二線路層112b藉由相同的製程一起形成的金屬圖案。舉例而言，終止元件層BL可包含例如銅(Cu)等金屬。
然後，參照圖13B，可在第一絕緣層111a的相對表面上形成第二絕緣層111b及第三絕緣層111c以及所需的佈線結構115。
在本製程中，可藉由對例如ABF等絕緣膜進行層壓及硬化而形成第二絕緣層111b及第三絕緣層111c。可分別在第二絕緣層111b及第三絕緣層111c上以及在第二絕緣層111b及第三絕緣層111c中藉由鍍覆製程形成第三線路層112c及第四線路層112d以及第二連接通孔層113b及第三連接通孔層113c。類似於第一連接通孔層113a的孔，可利用機械鑽孔及/或雷射鑽孔形成第二連接通孔層113b及第三連接通孔層113c的孔。
然後，參照圖13C，可在上述製程中製備的框架110的第二表面110B上形成第二鈍化層172，且可將載體膜200貼附至第二鈍化層172。
除上述各種絕緣材料以外，第二鈍化層172的材料亦可 為阻焊劑。載體膜200可設置於上面形成有第二鈍化層172的第二表面110B上，且可用作支撐體用於在後續製程(例如，用於形成凹陷部的製程等)中對框架110進行處理。在本示例性實施例中使用的載體膜200可為覆銅層壓基板，例如包括絕緣層201及金屬層202的DCF。
然後，參照圖13D，可於框架110的第一表面110A上形成具有開口區域的遮罩層251，且可執行用於形成凹陷部的蝕刻製程。
可於框架110的第一表面110A上形成DFR，且然後可將所述DFR圖案化以形成具有界定所述凹陷部的開口區域的遮罩層251。可藉由例如噴砂製程等蝕刻製程形成貫穿第一絕緣層111a及第二絕緣層111b的凹陷部110H。在此種情形中，終止元件層BL可充當如上所述的蝕刻終止層以界定凹陷部110H的深度。在其中發生蝕刻製程的過蝕刻效應的情形中，終止元件層BL的被凹陷部110H暴露出的區域可具有較終止元件層BL的被第一絕緣層111a覆蓋的邊緣區域的厚度小的厚度。
當用於形成凹陷部110H的製程結束時，如在圖13E中所示，可移除遮罩層251，且可提供包括凹陷部110H及佈線結構115的框架110。
圖14A至圖14E為示出製造扇出型半導體封裝的主要製程的剖視圖。本製造製程可被理解為利用在先前製程中製造的框架110製造扇出型半導體封裝的製程。
參照圖14A，可在凹陷部110H中設置半導體晶片120，且可將半導體晶片120貼附至終止元件層BL。
可利用例如DAF等黏合構件125將半導體晶片120貼附至終止元件層BL。同時，可利用焊線接合裝置於半導體晶片120的連接墊120P上形成焊線柱150。可利用一般焊線接合裝置於上面未形成單獨的導電凸塊的連接墊120P上形成導電柱。如上所述，焊線柱150可包括：本體部150a，設置於連接墊120P上且具有第一寬度；以及引線部150b，設置於本體部150a上且具有較第一寬度小的第二寬度。焊線柱150的高度可與第三線路層112c的高度相同或高於第三線路層112c的高度。
然後，參照圖14B，可利用包封體130包封框架110的第一表面110A以及半導體晶片120，且可利用研磨裝置(grinding device，GD)執行研磨製程使得焊線柱150及第三線路層112c被暴露出。
可藉由對例如ABF等膜進行層壓然後進行硬化而形成包封體130。可將包封體130形成為覆蓋焊線柱150以及框架的至少第一表面110A。藉由本研磨製程可在包封體130的表面上暴露出焊線柱150及第三線路層112c，且包封體130的表面及焊線柱150的上表面以及第三線路層112c的上表面可實質上彼此共面。由於藉由此研磨製程僅移除了在焊線柱150中相對高的引線部150b的一部分，因此最終的焊線柱150可包括本體部150a以及剩餘的引線部150b。然而，根據一些其他示例性實施例，根據研磨 厚度，在最終的焊線柱中，可完全移除引線部且可僅存留本體部。
然後，參照圖14C，可於包封體130上形成包括重佈線層142及重佈線層143的連接構件140。
可藉由塗敷並硬化例如PID等絕緣材料而形成絕緣層141，且可藉由鍍覆製程形成重佈線層142及重佈線層143。重佈線層142及重佈線層143可包括佈線圖案142及連接通孔143，且可經由形成於與其相鄰的絕緣層141中的連接通孔143而連接至焊線柱150及第三線路層112c。根據設計，絕緣層141的層數、佈線圖案142的層數以及連接通孔143的層數可彼此不同。
然後，參照圖14D，可於連接構件140上形成第一鈍化層171，且可藉由任意習知的金屬化方法形成凸塊下金屬層160。
可於第一鈍化層171中形成暴露出佈線圖案142的局部區域的開口，且可於第一鈍化層171的開口中形成凸塊下金屬層160以連接至佈線圖案142的局部區域。可藉由任意習知金屬化方法，使用任意習知導電材料(例如金屬)以在第一鈍化層171的開口中形成凸塊下金屬層160，但不以此為限。
然後，參照圖14E，可移除載體膜200，且可於凸塊下金屬層160上形成電性連接結構170。
電性連接結構170中的每一者可由導電材料形成，例如Sn-Al-Cu合金等低熔點金屬。電性連接結構170中的每一者可為接腳、球或引腳等。電性連接結構170可形成為多層結構或單層結構。電性連接結構170的數量、間隔、設置形式等不受特別限 制，但可由熟習此項技術者根據設計細節進行充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構170可設置於電子裝置的主板上或設置於另一封裝上，且可在藉由回焊製程電性連接至所述主板或另一封裝的同時固定至所述主板或另一封裝。
圖15為示出根據本揭露中的示例性實施例的扇出型半導體封裝的剖面側視圖。
參照圖15，可理解根據本示例性實施例的扇出型半導體封裝100A類似於在圖9及圖10中所示的扇出型半導體封裝100，只是根據本示例性實施例的扇出型半導體封裝100A包括設置於凹陷部110H中的第一半導體晶片120A及第二半導體晶片120B且因此使用第一焊線柱150及第二焊線柱250。根據本示例性實施例的組件可參照對圖9及圖10中所示扇出型半導體封裝100的相同或類似組件的說明進行理解，除非明確進行相反闡述。
根據本示例性實施例的扇出型半導體封裝100A可包括設置於凹陷部110H中且具有不同厚度(厚度t1及厚度t2)的第一半導體晶片120A及第二半導體晶片120B。包封體130可包封第一半導體晶片120A及第二半導體晶片120B，以覆蓋框架110的第一表面110A。
第一焊線柱150可連接至第一半導體晶片120A的連接墊120P，且第二焊線柱250可連接至第二半導體晶片120B的連 接墊120P。第一焊線柱150及第二焊線柱250可貫穿包封體130且以不同高度Ha及Hb形成以具有與包封體130的上表面實質上共面的上表面。
如在圖15中所示，第二焊線柱250可具有較第一焊線柱150的高度Ha高的高度Hb，以補償第一半導體晶片120A與第二半導體晶片120B之間的厚度差。
在本示例性實施例中，第一焊線柱150及第二焊線柱250可分別包括：本體部150a及本體部250a，設置於連接墊120P上且具有第一寬度；以及引線部150b及引線部250b，設置於本體部150a及本體部250a上且具有小於第一寬度的第二寬度。第一焊線柱150及第二焊線柱250的本體部150a及本體部250a可具有實質上相同的形狀。可利用相同的焊線接合裝置獲得所述相同的形狀。
第一焊線柱150的本體部150a與第二焊線柱250的本體部250a可具有實質上相同的高度(Ha1=Hb1)，但第一焊線柱150的引線部150b與第二焊線柱250的引線部250b可具有不同的高度Ha2及Hb2(Ha2<Hb2)。舉例而言，當使用同一焊線接合裝置時，第一焊線柱150的本體部150a及第二焊線柱250的本體部250a根據焊線接合裝置的注射口的內部結構的形狀而形成，且可因此被形成為具有相同的形狀及高度。此外，在研磨製程之後存留的引線部150b及250b在包封體130的表面上被暴露出，且第二焊線柱250的引線部250b可因此具有較第一焊線柱150的引線 部150b的高度Ha2高的高度Hb2。
設置於框架110的第一表面110A上的連接構件140的重佈線層142可經由連接通孔143連接至第一焊線柱150及第二焊線柱250以及佈線結構115。
不同於本示例性實施例，第一焊線柱150及第二焊線柱250可具有不同的形狀。舉例而言，儘管第一焊線柱150與第二焊線柱250是由相同的焊線接合裝置形成，但在與具有較大厚度的第一半導體晶片120A相關的第一焊線柱150中，根據研磨厚度，引線部150b可大部分被移除，且可僅存留被局部移除的本體部150a。結果，第一焊線柱150可具有與包括本體部250a及引線部250b兩者的第二焊線柱250不同的結構。第一焊線柱150及第二焊線柱250可貫穿包封體130，且可具有實質上與包封體130的表面共面的上表面。
如上所述，根據本揭露中的示例性實施例，可於半導體晶片的連接墊(例如，Al墊)上形成藉由焊線接合而形成的焊線柱，以在半導體晶片與重佈線層之間輕易地提供連接結構。具體而言，當安裝於一個封裝中的多個半導體晶片具有不同厚度時，可設置具有不同高度以用於補償厚度偏差的焊線柱以簡化封裝製程。
雖然示例性實施例已顯示及闡述如上，但對熟習此項技術者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。

Claims (20)

  1. 一種扇出型半導體封裝，包括：框架，包括多個絕緣層、設置於所述多個絕緣層上的多個線路層以及貫穿所述多個絕緣層並將所述多個線路層彼此電性連接的多個連接通孔層，且所述框架具有凹陷部以及設置於所述凹陷部的底表面上的終止元件層；半導體晶片，設置於所述凹陷部中，且所述半導體晶片具有連接墊、上面設置有所述連接墊的主動面以及與所述主動面相對且設置於所述終止元件層上的非主動面；包封體，覆蓋所述半導體晶片的至少一些部分，且填充所述凹陷部的至少一些部分；以及連接構件，設置於所述框架及所述半導體晶片的所述主動面上，且所述連接構件包括將所述框架的所述多個線路層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層，其中所述半導體晶片的所述連接墊經由設置於所述半導體晶片的所述連接墊上的焊線柱而電性連接至所述連接構件的所述重佈線層，所述焊線柱包括：本體部，設置於所述連接墊上且具有第一寬度；以及引線部，設置於所述本體部上且具有小於所述第一寬度的第二寬度，且所述本體部的側表面以及所述引線部的側表面與所述包封體接觸。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述焊線柱的上表面與所述包封體的上表面共面。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述框架的所述多個線路層中位於最上方的線路層的上表面或所述多個連接通孔層中位於最上方的連接通孔層的上表面與所述焊線柱的所述上表面及所述包封體的所述上表面共面。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片包括具有不同厚度的多個半導體晶片，且所述多個半導體晶片經由所述焊線柱電性連接至所述連接構件的所述重佈線層，所述焊線柱具有與所述包封體的上表面共面的上表面且具有不同高度。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中各自的所述焊線柱包括：本體部，設置於所述連接墊上且具有第一寬度；以及引線部，設置於所述本體部上且具有小於所述第一寬度的第二寬度，且各自的所述焊線柱的所述本體部具有實質上相同的高度，且各自的所述焊線柱的所述引線部具有與所述包封體的所述上表面共面的上表面且具有不同高度。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件包括設置於所述包封體上的絕緣層，且所述重佈線層包括設置於所述絕緣層上的佈線圖案以及貫穿所述絕緣層並將所述佈線圖案與所述焊線柱彼此連接的連接通 孔。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括：核心絕緣層；一或多個第一積層絕緣層，設置於所述核心絕緣層的下表面上；以及一或多個第二積層絕緣層，設置於所述核心絕緣層的上表面上，且所述核心絕緣層具有較所述第一積層絕緣層及所述第二積層絕緣層中的每一者的厚度大的厚度。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一積層絕緣層的數量與所述第二積層絕緣層的數量彼此相同。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述凹陷部貫穿至少所述核心絕緣層且貫穿所述一或多個第二積層絕緣層中的至少一者。
  10. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述框架的所述多個連接通孔層包括貫穿所述第一積層絕緣層的第一連接通孔以及貫穿所述第二積層絕緣層的第二連接通孔，所述第一連接通孔與所述第二連接通孔以彼此相反的方向呈錐形。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層的被所述凹陷部暴露出的區域具有較所述終止元件層的未被暴露出的邊緣區域的厚度小的厚度。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其 中所述凹陷部的壁是錐形的。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面經由黏合構件貼附至所述終止元件層。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層，所述多個線路層中的至少一者包括接地，且所述金屬層電性連接至所述接地。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層具有較所述半導體晶片的所述非主動面的平面面積大的平面面積。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部的所述底表面具有較所述半導體晶片的所述非主動面的平面面積大的平面面積。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：第一鈍化層，設置於所述連接構件上且具有暴露出所述重佈線層的至少一些部分的開口；凸塊下金屬層，設置於所述第一鈍化層的所述開口中且連接至被暴露出的所述重佈線層的至少一些部分；以及電性連接結構，設置於所述第一鈍化層上且連接至所述凸塊下金屬層。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：第二鈍化層，設置於所述框架的下表面上，且具有暴露出所述多個線路層中位於最下方的線路層的至少一些部分的開口。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述線路層中的至少一者配置於低於所述終止元件層的水平高度上。
  20. 一種扇出型半導體封裝，包括：框架，包括多個絕緣層且具有穿透所述框架的一部分的凹陷部，所述多個絕緣層中的至少一者未被所述凹陷部貫穿；第一半導體晶片及第二半導體晶片，設置於所述凹陷部中，所述第一半導體晶片及所述第二半導體晶片中的每一者具有連接墊、上面設置有所述連接墊的主動面以及與所述主動面相對的非主動面，且設置於所述多個絕緣層中未被所述凹陷部貫穿的所述至少一者上；包封體，覆蓋所述第一半導體晶片及所述第二半導體晶片的至少一些部分，且填充所述凹陷部的至少一些部分；連接構件，設置於所述框架上及所述第一半導體晶片及所述第二半導體晶片的所述主動面上，且所述連接構件包括重佈線層；第一焊線柱，設置於所述第一半導體晶片的所述連接墊與所述重佈線層之間，並將所述第一半導體晶片的所述連接墊與所述重佈線層彼此電性連接；以及第二焊線柱，設置於所述第二半導體晶片的所述連接墊與所 述重佈線層之間，並將所述第二半導體晶片的所述連接墊與所述重佈線層彼此電性連接，其中所述第一焊線柱中的每一者包括：本體部，設置於所述第一半導體晶片的所述連接墊中的一者上；以及引線部，具有較所述第一焊線柱的所述本體部的寬度小的寬度且設置於所述第一焊線柱的所述本體部與所述重佈線層之間，所述第二焊線柱中的每一者包括：本體部，設置於所述第二半導體晶片的所述連接墊中的一者上；以及引線部，具有較所述第二焊線柱的所述本體部的寬度小的寬度且設置於所述第二焊線柱的所述本體部與所述重佈線層之間，且所述第一半導體晶片的厚度大於所述第二半導體晶片的厚度，且所述第一焊線柱中的每一者的所述引線部的高度小於所述第二焊線柱中的每一者的所述引線部的高度。
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