TWI673849B - 扇出型半導體封裝 - Google Patents

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黒柳秋久
明俊佑
金恩實
金暎阿
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括：框架，包括絕緣層、配線層及連接通孔層，且具有凹陷部分及配置在凹陷部分的底表面上的終止元件層；半導體晶片，配置在凹陷部分中；樹脂層，配置於半導體晶片的主動面上；包封體，覆蓋半導體晶片的側表面及樹脂層的側表面的至少部分且填充凹陷部分的至少部分；第一重佈線層，配置於樹脂層及包封體上；第一重佈線通孔，貫穿樹脂層以填充暴露連接墊的至少部分的樹脂層中的通孔孔洞並將連接墊及第一重佈線層彼此電性連接；以及連接構件，配置於樹脂層及包封體上且包括一或多個第二重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
[相關申請案的交叉引用]
本申請案主張2018年2月9日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0016157號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現包括多個引腳的同時具有小型尺寸的半導體封裝。
被建議來滿足上述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
本揭露的一個態樣可提供一種其中藉由減少配線路徑而可實現優異電特性並且可降低成本的扇出型半導體封裝。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中：引入具有凹陷部分以及配置於所述凹陷部分的底表面上的終止元件層的框架；半導體晶片配置於所述凹陷部分中；以及樹脂層預先形成於所述半導體晶片的主動面上以藉由透過鍍覆等形成重佈線層來確保配線路徑，而不使用昂貴的銅柱。
根據本揭露的一態樣，扇出型半導體封裝可包括：框架，包括多個絕緣層、配置於所述多個絕緣層上的多個配線層以及貫穿所述多個絕緣層並將所述多個配線層彼此電性連接的多個連接通孔層，且具有凹陷部分及配置於所述凹陷部分的底表面上的終止元件層；半導體晶片，包括本體及鈍化層，所述本體具有其上配置有連接墊的主動面以及相對於所述主動面的非主動面，所述鈍化層配置於所述主動面上且具有暴露所述連接墊的至少部分的開口，且所述半導體晶片配置於所述凹陷部分中使得所述非主動面連接至所述終止元件層；樹脂層，配置於所述半導體晶片的所述主動面上；包封體，覆蓋所述半導體晶片及所述樹脂層中的每一者的側表面的至少部分且填充所述凹陷部分的至少部分；第一重佈線層，配置於所述樹脂層及所述包封體上；第一重佈線通孔，貫穿所述樹脂層以填充暴露所述連接墊的至少部分的所述樹脂層 中的通孔孔洞並將所述連接墊及所述第一重佈線層彼此電性連接；以及連接構件，配置於所述樹脂層及所述包封體上且包括電性連接至所述第一重佈線層的一或多個第二重佈線層。所述連接墊可電性連接至所述多個配線層。
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧框架
110H‧‧‧凹陷部分
111a‧‧‧絕緣層
111b‧‧‧絕緣層
111b1、111b2、111c1、111c2‧‧‧積層絕緣層
111c‧‧‧絕緣層
112a‧‧‧配線層
112aM‧‧‧終止元件層
112b‧‧‧配線層
112c‧‧‧配線層
112d‧‧‧配線層
112e、112f‧‧‧配線層
113a‧‧‧連接通孔層
113b‧‧‧連接通孔層
113b1、113b2、113c1、113c2‧‧‧連接通孔層
113c‧‧‧連接通孔層
120、2120、2220‧‧‧半導體晶片
120B、1101、2121、2221‧‧‧本體
120D、2150、2223、2250‧‧‧鈍化層
120P、2122、2222‧‧‧連接墊
121‧‧‧樹脂層
122‧‧‧第一重佈線層
123‧‧‧第一重佈線通孔
125‧‧‧黏合構件
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
141‧‧‧介電層
142‧‧‧第二重佈線層
143‧‧‧第二重佈線通孔
151‧‧‧第一鈍化層
152‧‧‧第二鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
200‧‧‧載體膜
201、2141、2241‧‧‧絕緣層
202‧‧‧金屬層
250‧‧‧乾膜
1010、2500‧‧‧主板
1050、1130‧‧‧照相機模組
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2301、2302‧‧‧球柵陣列基板
1000‧‧‧電子裝置
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
1121‧‧‧半導體封裝
2142‧‧‧重佈線層
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
I-I’‧‧‧線
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中：圖1為繪示電子裝置系統的實例的方塊示意圖。
圖2為繪示電子裝置的實例的立體示意圖。
圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為繪示扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為繪示扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為繪示扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為繪示扇出型半導體封裝的剖面示意圖。
圖8為繪示扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為繪示扇出型半導體封裝的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。
圖11至圖15為繪示製造圖9的扇出型半導體封裝的製程的示意圖。
圖16為繪示扇出型半導體封裝的另一實例的剖面示意圖。
圖17為繪示扇出型半導體封裝的另一實例的剖面示意圖。
圖18為繪示扇出型半導體封裝的另一實例的剖面示意圖。
圖19為繪示於其上形成有樹脂層的半導體晶片的實例的剖面示意圖。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，為了方便起見，下側、下部、下表面等用於指涉相對於圖式的剖面的向下方向，而上側、上部、上表面等用於指涉與向下方向相反的方向。然而，這些方向是為了方便解釋而定義，且申請專利範圍並不特別受上述所定義的方向限制。
在說明中，組件與另一組件的「連接」的意義在概念上包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」概念上包括物理連接及物理斷接的。應理解，當以例如「第一」及「第二」的用詞來指代元件時，所述元件並不 因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範疇。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為繪示電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記 憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communication， GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunication，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊 編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為繪示電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限 於此。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為繪示扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上可以是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導 體晶片內的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球 柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為繪示扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等 的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝 2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子元件封裝具有優異的熱特性及電性特性，進而使得扇出型電子元件封裝尤其適合用於行動產品。因此，扇出型電子元件封裝可以較使用印刷電路板(PCB)的一般層疊封裝(POP)型的形式更小型(compact)的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝意指一種如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且其與例如球柵陣列基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式闡述引入有藉由阻隔層而具有盲空穴的核心構件的一種扇出型半導體封裝。
圖9為繪示扇出型半導體封裝的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的線I-I’所截取的平面示意圖。
參照圖9及圖10，根據本揭露中的例示性實施例的扇出 型半導體封裝100A可包括：框架110，包括多個絕緣層111a、111b及111c、多個配線層112a、112b、112c及112d以及多個連接通孔層113a、113b及113c且具有於其底表面上配置有終止元件層112aM的凹陷部分110H；半導體晶片120，具有其上配置有連接墊120P的主動面以及相對於所述主動面的非主動面，且半導體晶片120配置於所述凹陷部分110H中使得所述非主動面連接至終止元件層112aM；樹脂層121，配置於半導體晶片120的所述主動面上；包封體130，覆蓋半導體晶片120及樹脂層121中的每一者的側表面的至少部分且填充凹陷部分110H的至少部分；第一重佈線層122，配置於樹脂層121及包封體130上；第一重佈線通孔123，貫穿樹脂層121且將連接墊120P及第一重佈線層122彼此電性連接；以及連接構件140，配置於樹脂層121及包封體130上且包括一或多個介電層141、一或多個第二重佈線層142以及一或多層第二重佈線通孔143。樹脂層121的上表面可配置為與包封體130的上表面共面，這可藉由研磨製程等來執行，如下所述。類似地，配置在框架110的最上部的第四配線層112d的上表面可配置為與樹脂層121的上表面及包封體130的上表面共面。同時，本文的措辭「共面」是指由於研磨製程等而使表面實質上配置於相同的水平高度上以及表面配置於完全相同的水平高度上。
同時，為了引入具有呈盲形式的凹陷部分的框架、將半導體晶片配置於所述凹陷部分中然後進行包封、以及在所述半導體晶片上形成連接構件，凸塊(例如銅柱)需要預先形成於半導 體晶片的連接墊上。在這種情況下，需要研磨製程以形成用於形成連接構件的平坦表面。原因是需要使凸塊之間的高度台階(heigh step)保持固定。然而，凸塊的研磨表面的面積小，且因此在研磨製程中可能發生其中構成凸塊的材料(例如銅(Cu)等)擴散的毛邊(Burr)現象，導致非預期的電性短路。另外，當配線透過凸塊彼此連接時，配線路徑相對增加，使得在優化電特性方面存在限制。另外，預先在半導體晶片上形成諸如銅柱的凸塊的製程需要高成本，因此可能發生成本問題。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，如從下文將要描述的製程所觀察的，可在預先在半導體晶片120的主動面上形成樹脂層121的狀態下，將半導體晶片120配置在具有盲形式的凹陷部分110H中，並且可藉由研磨製程去除樹脂層121與包封體130之間的高度台階。然後，可藉由鍍覆製程形成第一重佈線層122及第一重佈線通孔123，以促進半導體晶片120的連接墊120P與框架110的第四配線層112d之間的電性連接。因此，可不需要單獨的凸塊。因此，可顯著降低諸如銅毛邊的副作用的發生，電特性可藉由顯著減少配線路徑得到相對改善，並且可降低成本。
在下文中，將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
框架110可視特定材料而定改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。另外，框架110 可包括配線層112a、配線層112b、配線層112c、及配線層112d、以及連接通孔層113a、連接通孔層113b、及連接通孔層113c，且因此充當垂直電性連接構件。另外，框架110可包括配置於半導體晶片120的非主動面下方的水平高度上的第三配線層112c，且因此在不執行形成單獨的背側配線層(backside wiring layer)的製程的情況下為半導體晶片120提供背側配線層。框架110可具有使用終止元件層112aM作為終止元件而形成且具有盲形式的凹陷部分110H，且半導體晶片120的非主動面可藉由例如晶粒貼附膜(die attach film，DAF)等任何習知黏合構件125貼附至終止元件層112aM。凹陷部分110H可藉由如下所述的噴砂製程來形成。在此種情形中，凹陷部分110H可具有錐形。亦即，凹陷部分110H的壁相對於終止元件層112aM可具有預定斜度。在此種情形中，對準半導體晶片120的製程可更容易，且因此可提高半導體晶片120的良率。
框架110可包括：核心絕緣層111a、分別配置在核心絕緣層111a的上表面及下表面上的第一配線層112a及第二配線層112b、配置在核心絕緣層111a的下表面上且覆蓋第一配線層112a的第一積層絕緣層111b、配置在第一積層絕緣層111b上的第三配線層112c、配置在核心絕緣層111a的上表面上且覆蓋第二配線層112b的第二積層絕緣層111c以及配置於第二積層絕緣層111c上的第四配線層112d。另外，框架110可包括：第一連接通孔層113a，貫穿核心絕緣層111a且將第一配線層112a與第二配線層 112b彼此電性連接；第二連接通孔層113b，貫穿第一積層絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第二積層絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可彼此電性連接，且可電性連接至半導體晶片120的連接墊120P。凹陷部分110H可貫穿核心絕緣層111a及第二積層絕緣層111c，但可不貫穿第一積層絕緣層111b。終止元件層112aM可配置在核心絕緣層111a的下表面上且被第一積層絕緣層111b覆蓋。
終止元件層112aM可為包括諸如銅(Cu)等金屬的金屬層。或者，終止元件層112aM可包括對於噴砂製程的蝕刻速率低於所述金屬的蝕刻速率的材料。例如，可使用乾膜光阻作為終止元件層。當終止元件層112aM是金屬層時，終止元件層112aM本身可用作為接地。在這種情況下，終止元件層112aM可電性連接至配線層112a、配線層112b、配線層112c及配線層112d中的至少一者的接地。終止元件層112aM的下表面可被第一積層絕緣層111b覆蓋，且終止元件層112aM的上表面的至少部分可藉由凹陷部分110H暴露出來。藉由凹陷部分110H從核心絕緣層111a暴露的終止元件層112aM的區域的厚度可小於終止元件層112aM未藉由凹陷部分110H從核心絕緣層111a暴露的邊緣區域的厚度。原因在於，部分暴露出的區域亦可在噴砂製程中被移除。終止元件層112aM的平面面積可大於半導體晶片120的非主動面的平面面 積。凹陷部分110H的底表面的平面面積可大於半導體晶片120的非主動面的平面面積。
絕緣層111a、絕緣層111b、及絕緣層111c中的每一者的材料可為絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素積層膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用具有高剛性的材料(例如包括玻璃纖維的預浸體等)作為絕緣層111a、絕緣層111b、及絕緣層111c中的每一者的材料時，框架110可用作為用於控制扇出型半導體封裝100A的翹曲的支撐構件。
核心絕緣層111a的厚度可大於第一積層絕緣層111b及第二積層絕緣層111c的厚度。核心絕緣層111a基本上可為相對較厚以維持剛性，且第一積層絕緣層111b及第二積層絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。核心絕緣層111a可包括不同於第一積層絕緣層111b及第二積層絕緣層111c的絕緣材料的絕緣材料。舉例而言，核心絕緣層111a可例如為將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第一積層絕緣層111b及第二積層絕緣層111c可為包括無機填料及絕緣樹脂的味之素積層膜或感光成像介電膜。然而，核心絕緣層111a的材 料、以及第一積層絕緣層111b及第二積層絕緣層111c的材料並非僅限於此。相似地，貫穿核心絕緣層111a的第一連接通孔層113a的直徑可大於分別貫穿第一積層絕緣層111b及第二積層絕緣層111c的第二連接通孔層113b及第三連接通孔層113c的直徑。
各配線層112a、配線層112b、配線層112c及配線層112d可與第一重佈線層122及第二重佈線層142一起對半導體晶片120的連接墊120P重佈線。配線層112a、配線層112b、配線層112c及配線層112d中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b、配線層112c及配線層112d可視其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b、配線層112c及配線層112d可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地圖案、電源圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，配線層112a、配線層112b、配線層112c、及配線層112d可包括各種接墊圖案等。
各配線層112a、配線層112b、配線層112c、及配線層112d的厚度可大於連接構件140的各第二重佈線層142的厚度。因為框架110的厚度可等於或大於半導體晶片120的厚度，所以配線層112a、配線層112b、配線層112c及配線層112d亦可形成為具有較大尺寸。另一方面，考量薄度，連接構件140的第二重佈線層142可形成為具有相對較小的尺寸。
各連接通孔層113a、連接通孔層113b、及連接通孔層113c可將形成於不同層上的配線層112a、配線層112b、配線層112c、及配線層112d彼此電性連接，從而在框架110中形成電性路徑。連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者的材料可為導電材料。連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。第一連接通孔層113a可具有圓柱形或沙漏形，且第二連接通孔層113b及第三連接通孔層113c可具有錐形。在此種情形中，第二連接通孔層113b與第三連接通孔層113c可具有相對於核心絕緣層111a方向彼此相反的錐形。
半導體晶片120可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路(IC)。半導體晶片120可例如為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等，但並非僅限於此。另外，半導體晶片120可為例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體等記憶體或者可為例如類比至數位轉換器、應用專用積體電路(ASIC)等邏輯。
半導體晶片120可以主動晶圓為基礎形成。在這種情況 下，參照圖19，半導體晶片120可包括本體120B、鈍化層120D及連接墊120P。半導體晶片120的本體120B的基礎材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體120B上形成各種電路。配置在本體120B的主動面上的連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁(Al)等的導電材料。暴露連接墊120P的諸如氧化物層或氮化物層等的鈍化層120D可形成在本體120B的主動面上，並且可為氧化物層及氮化物層的雙層。鈍化層120D可具有暴露連接墊120P的至少部分的開口，並且第一重佈線通孔123可透過鈍化層120D的開口連接至連接墊120P。亦可在需要的位置中進一步配置絕緣層等。半導體晶片120可為裸晶(bare die)。在除了圖19以外的圖式中僅簡單地繪示本體及連接墊，但是於圖19中所繪示的半導體晶片120的形式可應用至根據下面將描述的其他例示性實施例的扇出型半導體封裝100B、100C及100D以及根據例示性實施例的扇出型半導體封裝100A。
樹脂層121可配置在半導體晶片120的主動面上，也就是圖19中的本體120B的主動面上，且樹脂層121可主要用作為用於引入配線的絕緣層。樹脂層121可為包括有機材料的絕緣層，更具體而言，包括感光成像介電質的絕緣層。當樹脂層121包括感光成像介電質時，形成在樹脂層121中的第一重佈線通孔123可以更精細的間距形成。樹脂層121的上表面可藉由下面將描述的研磨製程等配置為與包封體130的上表面共面。因此，第一重 佈線層122可容易地形成在樹脂層121的上表面及包封體130的上表面上。
第一重佈線層122可主要對半導體晶片120的連接墊120P進行重佈線。另外，第一重佈線層122可將半導體晶片120的連接墊120P電性連接至框架110的第四配線層112d。根據例示性實施例，第四配線層112d的上表面也可藉由研磨製程等配置為與包封體130的上表面共面。因此，第一重佈線層122的至少部分可與第四配線層112d的至少部分物理接觸。第一重佈線層122的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一重佈線層122可取決於設計而執行各種功能。舉例而言，第一重佈線層122可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，第一重佈線層122可包括各種接墊圖案等。
第一重佈線通孔123可將第一重佈線層122及連接墊120P彼此電性連接。第一重佈線通孔123可藉由鍍覆填充在樹脂層121中形成的通孔孔洞(例如光通孔孔洞)而形成。第一重佈線通孔123中的每一者可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一重佈線通孔123中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中每一者的壁形成。第一重佈線通 孔123中的每一者可具有錐形。
包封體130可包封半導體晶片120、樹脂層121等。包封體130的包封形式不受特別限制，但可為包封體130環繞框架110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋框架110的至少部分，且填充在凹陷部分110H的壁與半導體晶片120的側表面之間的空間。包封體130可填充凹陷部分110H，藉以充當黏合劑，並視特定材料而定減少半導體晶片120的彎曲(buckling)。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素積層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像包封體(photoimagable encapsulant，PIE)樹脂。
連接構件140可實質上對半導體晶片120的連接墊120P進行重佈線。具有各種功能的數十至數百萬個連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。
連接構件140可包括一或多個介電層141、一或多個第二重佈線層142以及一或多層第二重佈線通孔143。介電層141可配 置在樹脂層121及包封體130上以覆蓋第一重佈線層122。第二重佈線層142可分別配置在介電層141上，且第二重佈線通孔143可將第一重佈線層122及第二重佈線層142彼此電性連接，並且還可將配置在不同層上的第二重佈線層142彼此電性連接。取決於產品的設計，連接構件140的介電層141、第二重佈線層142及第二重佈線通孔143的層的數量可多於或少於圖式中所繪示的數量。
介電層141中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為絕緣材料。亦即，介電層141中的每一者可為感光絕緣層。當介電層141具有感光性質時，介電層141可形成為具有較小的厚度，且可更容易達成第二重佈線通孔143的精密間距。介電層141中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當介電層141為多層時，介電層141的材料可為彼此相同，且必要時亦可為彼此不同。當介電層141為多層時，介電層141可視製程而定彼此整合，使得各介電層之間的邊界亦可為不明顯。
第二重佈線層142可用於對連接墊120P實質上進行重佈線。第二重佈線層142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第二重佈線層142可視對應層的設計而定執行各種功能。舉例而言，第二重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S) 圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，第二重佈線層142可包括各種接墊圖案等。
第二重佈線通孔143可將形成在不同層上的第一重佈線層122、第二重佈線層142等彼此電性連接，從而在扇出型半導體封裝100A中形成電性路徑。第二重佈線通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第二重佈線通孔143中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中每一者的壁形成。另外，第二重佈線通孔143中的每一者可具有錐形等。
必要時，根據例示性實施例的扇出型半導體封裝100A可進一步包括第一鈍化層151、第二鈍化層152、凸塊下金屬層160、電性連接結構170等。
第一鈍化層151可保護連接構件140不受外部物理性或化學性損傷。第一鈍化層151可具有暴露連接構件140的最上面的第二重佈線層142的至少部分的開口。在第一鈍化層151中形成的開口的數量可為數十至數百萬個。第一鈍化層151的材料不受特別限制。舉例而言，可使用絕緣材料作為第一鈍化層151的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機 填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素積層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑(solder resist)。
第二鈍化層152可保護框架110免受外部物理性或化學性損傷。第二鈍化層152可具有暴露框架110的第三配線層112c的至少部分的開口。在第二鈍化層152中形成的開口的數量可為數十至數百萬個。第二鈍化層152的材料不受特別限制。舉例而言，可使用絕緣材料作為第二鈍化層152的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素積層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑(solder resist)。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性(board level reliability)。凸塊下金屬層160可連接至經由第一鈍化層151的開口而暴露的連接構件140的最上面的第二重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電材料(例如金屬)以在第一鈍化層151的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可外部物理連接或外部電性連接扇出型半導體封裝100A。例如，扇出型半導體封裝100A可透過電性 連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由傳導材料形成，例如焊料等。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，且電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，抑或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋凸塊下金屬層160延伸至第一鈍化層151的一個表面上的側表面，且連接可靠性可更為優異。
電性連接結構170中至少一者可配置在扇出區域中。所述扇出區域是指除配置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且有利於三維(3D)內連線。另外，相較於球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價 格競爭力。
同時，儘管圖式中未示出，必要時，凹陷部分110H的壁上可形成金屬薄膜以散熱或阻擋電磁波。另外，必要時，凹陷部分110H中可配置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，必要時，凹陷部分110H中可配置單獨的被動組件，例如電感器或電容器等。另外，必要時，第一鈍化層151及第二鈍化層152的表面上可配置被動組件，例如包括電感器或電容器等的表面安裝技術(surface mounting technology，SMT)組件。
圖11至圖15為繪示製造圖9的扇出型半導體封裝的製程的示意圖。
首先，參照圖11，可使用覆銅層壓板(copper clad laminate，CCL)等製備核心絕緣層111a，且可藉由任何已知的鍍覆製程在核心絕緣層111a上及核心絕緣層111a中形成第一配線層112a及第二配線層112b、終止元件層112aM以及第一連接通孔層113a。可使用機械鑽孔(mechanical drilling)或雷射鑽孔(laser drilling)等形成第一連接通孔層113a的通孔孔洞。接著，可在核心絕緣層111a的相對兩表面上分別形成第一積層絕緣層111b及第二積層絕緣層111c。可藉由層壓味之素積層膜等並接著將所述味之素積層膜等硬化來形成第一積層絕緣層111b及第二積層絕緣層111c。接著，可藉由任何習知鍍覆製程在第一積層絕緣層111b及第二積層絕緣層111c上以及第一積層絕緣層111b及第二積層絕緣 層111c中分別形成第三配線層112c及第四配線層112d以及第二連接通孔層113b及第三連接通孔層113c。亦可使用機械鑽孔或雷射鑽孔等來形成第二連接通孔層113b的通孔孔洞及第三連接通孔層113c的通孔孔洞。可將第二鈍化層152貼附至藉由一系列製程而製備的框架110的第一表面，且可將包括絕緣層201及金屬層202的載體膜200(例如可拆載體膜(detachable carrier film，DCF))貼附至第二鈍化層152。可使用GCP材料引入第二鈍化層152。另外，諸如乾膜光阻(DFR)的乾膜250可貼附到框架110的下表面。
然後，參照圖12，貫穿核心絕緣層111a及第二積層絕緣層111c的凹陷部分110H可藉由噴砂製程形成。在此種情形中，終止元件層112aM可充當終止元件。藉由噴砂製程形成的凹陷部分110H可具有錐形。在形成凹陷部分110H之後，可移除乾膜250。
接著，參照圖13，可在凹陷部分110H中配置半導體晶片120，以使非主動面貼附至終止元件層112aM。可使用任何習知黏合構件125(例如晶粒貼附膜)將非主動面貼附至終止元件層112aM。同時，半導體晶片120可在感光性絕緣膜塗覆在主動面上以形成樹脂層121的狀態下進行貼附。然後，可使用包封體130來包封框架110、半導體晶片120及樹脂層121。可藉由層壓味之素積層膜等並接著將所述味之素積層膜等硬化來形成包封體130。
接著，參照圖14，可對包封體130進行研磨，以使第四配線層112d的上表面及樹脂層121的上表面暴露出來。包封體130 的上表面及樹脂層121的上表面可藉由研磨而配置為彼此共面，並且第四配線層112d的上表面也可藉由研磨而配置為與包封體130的上表面及樹脂層121的上表面共面。
接下來，參照圖15，可藉由微影製程等在樹脂層121中形成光通孔孔洞等，並且可藉由任何已知的鍍覆製程形成第一重佈線層122及第一重佈線通孔123。然後，可藉由塗覆感光性絕緣材料或塗覆感光性絕緣膜來形成介電層141，可在介電層141中形成光通孔孔洞，可藉由鍍覆形成第二重佈線層142及第二重佈線通孔143，且必要時，可藉由重複一系列製程來形成連接構件140。接著，必要時，可藉由層壓味之素積層膜等並接著將所述味之素積層膜等硬化來在連接構件140上形成第一鈍化層151，且可移除載體膜200。另外，可藉由任何習知金屬化方法形成凸塊下金屬層160，且可藉由迴焊製程(reflow process)、使用焊球等形成電性連接結構170。可藉由一系列製程製造根據例示性實施例的扇出型半導體封裝100A。
圖16為繪示扇出型半導體封裝的另一實例的剖面示意圖。
參照圖16，相較於根據例示性實施例的扇出型半導體封裝100A，在根據另一例示性實施例的扇出型半導體封裝100B中，框架110可包括更多數量的積層絕緣層111b1、111b2、111c1及111c2，因此可包括更多數量的配線層112a、112b、112c、112d、112e及112f以及更多數量的連接通孔層113a、113b1、113b2、113c1 及113c2。當框架110包括更多數量的配線層112a、112b、112c、112d、112e及112f時，在框架110中可進行各種配線設計，並且因此可減少連接構件140的第二重佈線層142的數量。因此，扇出型半導體封裝100B可變薄，並且可解決由於形成連接構件140的製程中的製程缺陷而可能發生的晶片良率問題。其他內容與上述內容重複，且因此不再對其予以贅述。
圖17為繪示扇出型半導體封裝的另一實例的剖面示意圖。
參照圖17，與根據例示性實施例的扇出型半導體封裝100A不同，在根據另一例示性實施例的扇出型半導體封裝100C中，框架110的第三連接通孔層113c的上表面可由於研磨製程而暴露，並且因此配置為與包封體130的上表面及樹脂層121的上表面共面。也就是說，可藉由研磨製程移除框架110的第四配線層112d。在這種情況下，第一重佈線層122的至少部分可與第三連接通孔層113c的至少部分物理接觸。同時，由於第三連接通孔層113c的上表面的表面積小於第四配線層112d的上表面的表面積，因此可相對抑制在研磨製程中可能發生的諸如銅毛邊的問題。其他內容與上述內容重複，且因此不再對其予以贅述。
圖18為繪示扇出型半導體封裝的另一實例的剖面示意圖。
參照圖18，相較於根據另一例示性實施例的扇出型半導體封裝100C，在根據另一例示性實施例的扇出型半導體封裝100D 中，框架110可包括更多數量的積層絕緣層111b1、111b2、111c1及111c2，因此可包括更多數量的配線層112a、112b、112c、112d、112e及112f以及更多數量的連接通孔層113a、113b1、113b2、113c1及113c2。其他內容與上述內容重複，且因此不再對其予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供一種可藉由減少配線路徑來實現優異的電特性並減少成本的扇出型半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (19)

  1. 一種扇出型半導體封裝，包括：框架，包括多個絕緣層、配置於所述多個絕緣層上的多個配線層以及貫穿所述多個絕緣層並將所述多個配線層彼此電性連接的多個連接通孔層，且具有凹陷部分及配置於所述凹陷部分的底表面上的終止元件層；半導體晶片，包括本體及鈍化層，所述本體具有其上配置有連接墊的主動面以及相對於所述主動面的非主動面，所述鈍化層配置於所述主動面上且具有暴露所述連接墊的至少部分的開口，且所述半導體晶片配置於所述凹陷部分中使得所述非主動面連接至所述終止元件層；樹脂層，配置於所述半導體晶片的所述主動面上；包封體，覆蓋所述半導體晶片及所述樹脂層中的每一者的側表面的至少部分且填充所述凹陷部分的至少部分；第一重佈線層，配置於所述樹脂層及所述包封體上；第一重佈線通孔，貫穿所述樹脂層以填充暴露所述連接墊的至少部分的所述樹脂層中的通孔孔洞並將所述連接墊及所述第一重佈線層彼此電性連接；以及連接構件，配置於所述樹脂層及所述包封體上且包括電性連接至所述第一重佈線層的一或多個第二重佈線層，其中所述連接墊電性連接至所述多個配線層，其中所述終止元件層的未被所述凹陷部分暴露的邊緣區配置在所述多個絕緣層中的兩個絕緣層之間。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述樹脂層的上表面及所述包封體的上表面彼此共面。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述多個配線層中的最上面的配線層的上表面與所述樹脂層的上表面及所述包封體的上表面共面，且所述第一重佈線層的至少部分與所述多個配線層中的所述最上面的配線層的至少部分物理接觸。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述多個連接通孔層中的最上面的連接通孔層的上表面與所述樹脂層的上表面及所述包封體的上表面共面，且所述第一重佈線層的至少部分與所述多個連接通孔層中的所述最上面的連接通孔層的至少部分物理接觸。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述樹脂層包括感光成像介電質(PID)。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括核心絕緣層、配置於所述核心絕緣層的下表面上的一或多個第一積層絕緣層以及配置於所述核心絕緣層的上表面上的一或多個第二積層絕緣層，且所述核心絕緣層的厚度大於所述第一積層絕緣層及所述第二積層絕緣層中的每一者的厚度。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一積層絕緣層的數量與所述第二積層絕緣層的數量彼此相同。
  8. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述凹陷部分至少貫穿所述核心絕緣層並且貫穿所述一或多個第一積層絕緣層及所述一或多個第二積層絕緣層中的至少一者。
  9. 如申請專利範圍第6項所述的扇出型半導體封裝，其中貫穿所述第一積層絕緣層的第一連接通孔與貫穿所述第二積層絕緣層的第二連接通孔呈方向彼此相反的錐形。
  10. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述凹陷部分不貫穿所述第一積層絕緣層中的至少一個。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述多個配線層中的至少一個包括接地，且所述金屬層電性連接至所述接地。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面透過黏合構件貼附至所述終止元件層。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的壁呈錐形。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層的平面面積比所述半導體晶片的所述非主動面的平面面積大。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述底表面的平面面積比所述半導體晶片的所述非主動面的平面面積大。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層的藉由所述凹陷部分而暴露的區域的厚度小於所述終止元件層的未被所述凹陷部分暴露的邊緣區的厚度。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：第一鈍化層，配置於所述連接構件上且具有暴露所述第二重佈線層的最上面的第二重佈線層的至少部分的開口；凸塊下金屬層，配置於所述第一鈍化層的所述開口中且連接至暴露的所述第二重佈線層的至少部分；以及電性連接結構，配置於所述第一鈍化層上且連接至所述凸塊下金屬層。
  19. 一種扇出型半導體封裝，包括：框架，包括多個絕緣層、配置於所述多個絕緣層上的多個配線層以及貫穿所述多個絕緣層並將所述多個配線層彼此電性連接的多個連接通孔層，且具有凹陷部分及配置於所述凹陷部分的底表面上的終止元件層；半導體晶片，包括本體及鈍化層，所述本體具有其上配置有連接墊的主動面以及相對於所述主動面的非主動面，所述鈍化層配置於所述主動面上且具有暴露所述連接墊的至少部分的開口，且所述半導體晶片配置於所述凹陷部分中使得所述非主動面連接至所述終止元件層；樹脂層，配置於所述半導體晶片的所述主動面上；包封體，覆蓋所述半導體晶片及所述樹脂層中的每一者的側表面的至少部分且填充所述凹陷部分的至少部分； 第一重佈線層，配置於所述樹脂層及所述包封體上；第一重佈線通孔，貫穿所述樹脂層以填充暴露所述連接墊的至少部分的所述樹脂層中的通孔孔洞並將所述連接墊及所述第一重佈線層彼此電性連接；連接構件，配置於所述樹脂層及所述包封體上且包括電性連接至所述第一重佈線層的一或多個第二重佈線層；以及第二鈍化層，配置於所述框架下方且具有暴露所述多個配線層中的最下面的配線層的至少部分的開口，其中所述連接墊電性連接至所述多個配線層。
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