KR101942746B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며, 상기 반도체칩의 접속패드는 상기 반도체칩의 접속패드 상에 배치된 와이어포스트를 통하여 상기 연결부재의 재배선층과 전기적으로 연결된, 팬-아웃 반도체 패키지를 제공한다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃(fan-out) 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역을 벗어난 외부 영역까지 재배선하여 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
특히, 패키지-온-패키지(POP: Package on Package)에 사용되는 패키지에서, 반도체 칩의 배면(예, 접속 패드가 없는 면 또는 비활성면이라고도 함)에 별도의 재배선층을 구현하는 대신에, 프레임에 일측으로만 개방된 리세스부(즉, 블라인드 리세스부(blind cavity)라 함)를 형성하고, 타측의 프레임 부분에 재배선 구조를 구현하는 반도체 패키지가 사용될 수 있다.
본 개시에서 해결하고자 하는 과제들 중 하나는, 백사이드 재배선층과 반도체 칩의 연결 구조를 개선한 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며, 상기 반도체칩의 접속패드는 상기 반도체칩의 접속패드 상에 배치된 와이어포스트를 통하여 상기 연결부재의 재배선층과 전기적으로 연결된, 팬-아웃 반도체 패키지를 제공한다.
삭제
본 개시의 다양한 효과들 중 하나는, 반도체 칩의 접속 패드(예, Al 패드)에 와이어 본딩으로 형성되는 와이어 포스트를 채용함으로써 재배선층과의 연결 구조를 용이하게 제공할 수 있다. 특히, 하나의 패키지에 실장된 복수의 반도체 칩이 다른 두께를 가질 경우에, 두께의 편차를 보상하는 다른 높이의 와이어 포스트를 제공하여 패키지 공정을 간소화할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 각각 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 로 절개하여 본 평면도이다.
도 11a 및 도 11b는 본 개시의 일 실시예에 채용 가능한 다양한 형상의 와이어 포스트를 나타내는 단면도이다.
도 12는 와이어 본딩 장치의 주입구의 일 예를 나타내는 단면도이다.
도 13a 내지 도 13e는 프레임의 형성과정을 설명하기 위한 주요 공정별 단면도이다.
도 14a 내지 도 14e는 반도체 패키지 제조과정을 설명하기 위한 주요 공정별 단면도이다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 와이어 본딩 공정으로 제조된 와이어 포스트를 이용하여 반도체 칩의 접속 패드와 재배선층을 연결하는 팬-아웃 반도체 패키지에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다. 도 10은 각각 도 9의 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 평면도들이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 팬-아웃 반도체 패키지(100)는, 리세스부(110H)가 형성된 제1 면(110A)과 상기 제1 면(110A)과 반대에 위치한 제2 면(110B)을 갖는 프레임(110)와, 상기 리세스부(110H)의 바닥면에 배치된 스타퍼층(BL)과, 상기 스타퍼층(BL) 상에 배치된 반도체 칩(120)과, 상기 리세스부(110H)의 적어도 일부를 충전하고 상기 반도체 칩(120)을 덮는 봉합재(130)를 포함한다.
상기 반도체 칩(120)은 접속 패드(120P)가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며, 상기 반도체 칩(120)의 비활성면은 상기 스타퍼층(BL)과 접착 부재(125)에 의해 부착될 수 있다. 예를 들어, 접착 부재(125)는 다이 부착 필름(DAF: die attach film)과 같은 공지된 접착 수단일 수 있다.
본 실시예에 채용된 프레임(110)는 코어층에 해당하는 제1 절연층(111a)과 상기 제1 절연층(111a)의 양면에 배치된 제2 및 제3 절연층(111b,111c)과, 상기 제1 면(110A)과 상기 제2 면(110B)을 연결하는 배선 구조(115)를 포함할 수 있다. 상기 배선 구조(115)는 접속비아층(113)와 상기 접속비아층(113)를 통하여 전기적으로 연결된 배선층(112)을 포함한다.
본 실시예에 따른 팬-아웃 반도체 패키지(100)는 상기 프레임(110)의 제1 면(110A)에 배치된 연결 부재(140)를 더 포함한다. 상기 연결 부재(140)는 상기 배선 구조(115)와 상기 접속 패드(120P)에 연결된 재배선층(142,143)을 포함할 수 있다. 상기 재배선층은 접속비아(143)와 상기 접속비아(143)를 통하여 전기적으로 연결된 배선 패턴(142)을 포함한다.
본 실시예에서, 상기 반도체 칩(120)의 접속 패드(120P) 상에는 와이어 포스트(150)가 배치된다. 와이어 포스트(150)는 봉합재(130)를 관통하며 봉합재(130) 표면과 실질적으로 평탄한 상면을 갖는다. 와이어 포스트(150)의 상면에는 재배선층의 접속비아(143)가 연결된다. 이와 같이, 와이어 포스트(150)에 의해 상기 접속 패드(120P)와 재배선층(142,143)이 연결될 수 있다. 접속 패드(120P)는 본딩용 금속(예, Au, Cu 또는 그 합금)이 형성되지 않은 베어 칩(bare chip)의 전극 패드일 수 있다. 예를 들어, 접속 패드(120P)는 Al과 같은 금속으로 이루어질 수 있다.
본 실시예에 채용된 와이어 포스트(150)는 본딩 와이어로 이루어진다. 와이어 본딩공정을 이용하여 형성되므로 본체부(150a)와 인장부(150b)로 구성되는 고유한 구조를 가질 수 있다. 구체적으로, 상기 본체부(150a)는, 상기 접속 패드(120P) 상에 위치하며 제1 폭(W1)을 가지며, 인장부(150b)는 상기 본체부(150a) 상에 배치되며 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다. 본체부(150a)는 하부 구조로서 상대적으로 큰 폭을 가지므로, 충분한 높이를 제공하는 인장부(150b)를 안정적으로 지지할 수 있다.
상기 본체부(150a)의 형상은 캐필러리(capilary)로 불리는 와이어 본딩 장치의 주입구(특히, 내부 구조)에 의해 결정되며, 상기 인장부(150b)의 형상은 와이어 본딩 장치의 주입구를 인출하는 각도 및 속도에 의해 정의될 수 있다. 예를 들어, 와이어 포스트(150)는 Au, Cu 또는 그 합금과 같은 통상의 와이어 본딩 금속을 사용할 수 있다.
본 실시예에 따른 팬-아웃 반도체 패키지(100)는, 연결 부재(140) 상에 배치된 제1 패시베이션층(171)과, 프레임(110)의 제2 면 상에 배치된 제2 패시베이션층(172)을 포함한다. 상기 제1 패시베이션층(171)은 배선 패턴(142)의 일부 영역을 노출하는 개구부(h)를 갖는다. 배선 패턴(142)의 일부 영역에 연결되도록 상기 제1 패시베이션층(171)의 개구부 상에 언더범프 금속층(160)이 배치된다. 언더범프 금속층(160)을 통하여 배선 패턴(142)과 전기적으로 연결되도록 언더범프 금속층(160) 상에 전기연결 구조체(170)가 배치된다.
본 실시예에 채용된 리세스부(110H)는 프레임(110)의 제1 면(110A)에서는 개방되고, 프레임(110)의 제2 면(110B)에는 막혀 있는 블라인드(blind) 리세스부 구조를 갖는다.
이러한 리세스부(110H)는 프레임(110)의 제1 면(110A)에 선택적으로 샌드 블라스트(sand blast)와 같은 식각 공정을 적용함으로써 형성될 수 있다. 이 과정에서 정해진 위치까지 식각하기 위해서 스타퍼층(BL)을 사용될 수 있다. 이러한 스타퍼층(BL)은 리세스부(110H)의 바닥면을 정의할 수 있다. 상기 스타퍼층(BL)은 상기 프레임(110)의 절연층들보다 식각율이 낮은 물질로 구성될 수 있다. 예를 들어, 상기 스타퍼층(BL)은 구리(Cu)와 같은 금속을 포함할 수 있다. 본 실시예에서, 상기 스타퍼층(BL)은 동일한 레벨에 위치한 배선구조(115)의 배선 패턴(즉, 제2 배선층(112b))과 함께 형성되는 금속 패턴일 수 있다.
다른 예에서, 스타퍼층(BL)은 금속에 한정되지 않으며, 절연물질을 포함할 수 있다. 예를 들어, 스타퍼층(BL)은 드라이 필름 포토레지스트(DFR: dry film photoresist)과 같은 감광성 폴리머일 수 있다.
이하, 본 실시예에 따른 팬-아웃 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)는 구체적인 재료에 따라 반도체 패키지(100)의 강성을 보강할 수 있으며, 봉합재(130)의 두께 균일성을 보조하는 역할을 수행할 수 있다. 프레임(110)는 제1 내지 제4 배선층(112a,112b,112c,112d)과 제1 내지 제3 접속비아층(113a,113b,113c)를 포함하는 배선 구조(115)를 갖는다. 프레임(110)는 반도체 칩(120)의 비활성면 상에 배치되는 제3 배선층(112c)을 포함하며, 블라인드 타입의 리세스부(110H)를 취함으로써 별도의 백사이드 재배선층의 형성 공정 없이도 반도체 칩(120)을 위한 백사이드 재배선층으로 제공될 수 있다.
프레임(110)는 제1 절연층(111a)과, 제1 절연층(111a)의 양면에 배치된 제1및 제2 배선층(112a,112b)과, 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a,112b)을 연결하는 제1 접속비아층(113a)을 포함한다. 또한, 프레임(110)는 제1 절연층(111a)의 일 면에 배치되어 제1 배선층(112a)을 덮는 제2 절연층(111b)과, 제1 절연층(111a)의 타 면에 배치되어 제2 배선층(112b)을 덮는 제3 절연층(111c)과, 제2 절연층(111b) 상에 배치된 제3 배선층(112c), 제3 절연층(111c) 상에 배치된 제4 배선층(112d)과, 제2 절연층(111b)을 관통하며 제1 및 제3 배선층(112a, 112c)을 전기적으로 연결하는 제2 접속비아층(113b) 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b,112d)을 전기적으로 연결하는 제3 접속비아층(113c)를 포함한다.
본 실시예에서, 리세스부(110H)는 제1 및 제2 절연층(111a,111b)을 관통하며, 스타퍼층(BL)에 의해 제3 절연층(111c)은 관통하지 않는다. 제1 및 제2 절연층(111a,111b)은 리세스부(110H)의 측벽을 제공하며, 스타퍼층(BL)은 가이드용 배리어 패턴(BP) 및 제2 배선층(112b)과 함께 제3 절연층(111c) 상에 제2 동일한 레벨에 배치될 수 있다. 본 실시예에 채용된 스타퍼층(BL)은 반도체 칩(120)으로부터 발생된 열을 방출하는 방열수단으로 사용될 수 있다. 필요에 따라, 상기 스타퍼층(BL)은 그라운드와 연결되어 EMI 차폐 수단으로 사용될 수 있다.
제1 내지 제3 절연층(111a,111b,111c)은, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 특정 예에서, 제1 내지 제3 절연층(111a,111b,111c)은 무기 필러와 혼합되거나, 무기 필러와 함께 유리섬유(glass fiber) 등이 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리 섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)를 반도체 패키지(100)의 워피지 제어를 위한 지지부재로도 활용할 수 있다.
제1 절연층(111a)은 제2 및 제3 절연층(111b,111c)의 두께보다 큰 두께를 가질 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)을 도입함으로써, 더 많은 수의 배선층(112c,112d)을 형성할 수 있다. 제2 및 제3 절연층(111b,111c)은 제1 절연층(111a)과 다른 절연물질을 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 절연수지가 무기 필러와 함께 유리 섬유에 함침된, 예컨대, 프리프레그일 수 있고, 제2 및 제3 절연층(111b,111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(111a)을 관통하는 제1 접속비아층(113a)는 제2 및 제3 접속비아층(113b,113c)의 직경보다 직경이 클 수 있다.
제1 내지 제4 배선층(112a,112b,112c,112d)은 연결 부재(140)의 재배선층(142,143)과 함께 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있다. 예를 들어, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
제1 내지 제4 배선층(112a,112b,112c,112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 내지 제4 배선층(112a,112b,112c,112d)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 연결부재(140)의 배선 패턴(142)의 두께보다 클 수 있다. 프레임(110)의 배선 구조(115)는 기판 공정으로 형성되므로 상대적으로 큰 사이즈로 형성되며, 연결 부재(140)의 재배선층(142,143)는 반도체 공정으로 형성되므로 상대적으로 작은 사이즈로 형성할 수 있다.
제1 내지 제3 접속비아층(113a,113b,113c)는 서로 다른 층에 형성된 제1 내지 제4 배선층(112a,112b,112c,112d)을 전기적으로 연결시킴으로써 프레임(110) 내에 전기적 경로를 제공한다. 제1 내지 제3 접속비아층(113a,113b,113c)는 도전성 물질로 형성될 수 있다. 제1 접속비아층(113a)는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3 접속비아층(113b, 113c)는 제1 절연층(111a)을 기준으로 서로 반대 방향으로 테이퍼된 단면 형상을 가질 수 있다.
반도체 칩(120)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 반도체 칩(120)은, 예를 들면, 센트랄 프로세서(예, CPU), 그래픽 프로세서(예, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니다. 또한, 휘발성 메모리(예, DRAM), 비-휘발성 메모리(예, ROM), 플래시 메모리 등의 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 반도체 칩(120)은 각각 베어 다이(bare die)일 수 있으나, 필요에 따라서, 활성면 상에 재배선층이 형성될 수 있다.
봉합재(130)는 프레임(110) 및 반도체 칩(120)을 보호하도록 형성될 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110) 및 반도체 칩(120)을 포장하는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110)의 제1 면(110A)과 반도체 칩(120)의 활성면을 덮을 수 있으며, 리세스부(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 봉합재(130)가 리세스부(110H)를 충전함으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)는 절연 물질을 포함하며, 예를 들어 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 특정 예에서, 봉합재(130)는 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유에 함침된 수지를 포함할 수 있다. 예를 들면, 봉합재(130)는 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서, 봉합재(130)는 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 포함할 수도 있다.
연결 부재(140)는 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있으며, 프레임(110)의 제1 내지 제4 배선층(112a,112b,112c,112d)을 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 반도체 칩(120)의 접속 패드(120P)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 부재(140)는 프레임(110) 및 반도체 칩(120)의 활성면 상에 배치된 절연층(141)과, 상기 절연층(141) 상에 배치된 배선 패턴(142)과, 상기 절연층(141)을 관통하며 접속 패드(120P)와 제3 배선층(112c)을 인접한 배선 패턴(142)에 연결하거나 다른 층의 배선 패턴(142)을 연결하는 접속비아(143)를 포함한다.
절연층(141)은 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(141)이 감광성을 갖는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연 수지 및 무기 필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화되어 이들 자체로는 경계가 불분명할 수도 있다.
연결부재(140)의 배선 패턴(142)은 실질적으로 접속 패드(120P)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 배선 패턴(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(142,143)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있으며, 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 배선 패턴(142), 접속 패드(120P), 제3배선층(112c)을 전기적으로 연결시키며, 그 결과 반도체 패키지(100) 내에 전기적 경로를 형성시킨다.
제1 및 제2 패시베이션층(171,172)은 연결 부재(140) 및 프레임(110)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(171)은 연결부재(140)의 배선 패턴(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 제2 패시베이션층(172)은 프레임(110)의 제4 배선층(112d)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1 및 제2 패시베이션층(171,172)에 수십 내지 수백 만개 형성될 수 있다. 제1 및 제2 패시베이션층(171,172)은 상술된 절연 물질 외에도 솔더레지스트(solder resist)가 사용될 수도 있다.
언더범프 금속층(160)은 전기연결 구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 반도체 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프 금속층(160)은 제1 패시베이션층(171)의 개구부를 통하여 노출된 연결 부재(140)의 배선 패턴(142)과 연결된다. 언더범프 금속층(160)은 제1 패시베이션층(171)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100)는 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu 합금과 같은 저융점 금속 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다.
전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 구조체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결 구조체(170)가 저융점 금속체인 경우, 전기연결 구조체(170)는 언더범프 금속층(160)의 제1 패시베이션층(171)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결 구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃(fan-out) 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 반도체 패키지는 팬-인(fan-in) 반도체 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도시하지 않았으나, 필요에 따라서 리세스부(110H)의 측벽에 방열 및/또는 전자파 차폐 목적으로 금속막을 형성할 수 있다. 또한, 필요에 따라서 리세스부(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩(120)을 배치할 수도 있다. 또한, 리세스부(110H) 내에 별도의 수동부품, 예를 들어 인덕터나 커패시터 등을 배치할 수도 있다. 예를 들어, 제1 및 제2 패시베이션층(171,172) 표면 상에 인덕터나 커패시터와 같은 표면실장(SMT)형 부품이 배치될 수 있다.
도 11a 및 도 11b는 본 개시의 일 실시예에 채용 가능한 다양한 형상의 와이어 포스트를 나타내는 단면도이며, 도 12는 와이어 본딩 장치의 주입구의 일 예를 나타내는 단면도이다.
도 11a를 참조하면, 본 실시예에 따른 와이어 포스트(150')는, 상기 접속 패드(120P) 상에 위치하며 단면이 사다리꼴인 본체부(150a')와, 상기 본체부(150a') 상에 배치된 인장부(150b)를 갖는다. 와이어 포스트(150')의 본체부(150a')는 상부로 갈수록 점차 좁아지는 제1 폭(W1)을 가지며, 와이어 포스트(150)의 인장부(150b)는 본체부의 상단 폭보다도 작은 제2 폭(W2)을 가질 수 있다.
도 12에 도시된 와이어 본딩 장치의 주입구(200)는 도 11a에 도시된 와이어 포스트(150)를 제조하는데 사용될 수 있다. 도 12를 참조하면, 주입홀(210)을 통해 본딩 금속이 주입되어 본딩 형성면(접속 패드)와 접속된 내부 구조(220)를 충전하면, 본체부(150a')가 형성될 수 있다. 즉, 주입구(200)의 내부 구조(220)에 대응되는 와어어 포스트(150)의 본체부(150a')를 형성할 수 있다. 한편, 인장부(150b)는 본체부(150a')를 형성한 후에 와이어 본딩장치의 주입구(200)를 분리되도록 당기면서 인장부(150b)가 결정될 수 있으며, 인출 방향과 속도에 따라 주입홀(220)의 직경 또는 그보다 작은 직경을 갖도록 형성될 수 있다.
도 11b를 참조하면, 본 실시예에 따른 와이어 포스트(150")는, 상기 접속 패드(120P) 상에 위치하며 돔(dome)구조인 본체부(150a")와, 상기 본체부(150a') 상에 배치된 인장부(150b)를 갖는다. 와이어 포스트(150")의 본체부(150a")는 제1 폭(W1)을 갖는 돔구조를 갖도록 형성될 수 있으며, 이러한 본체부(150a")의 형상은 앞서 설명한 바와 같이, 와이어 본딩 주입구(200)의 내부 구조를 디자인함으로써 적절히 변경될 수 있다. 와이어 포스트(150)의 인장부(150b)는 본체부(150a")의 제1 폭(W1)보다도 작은 제2 폭(W2)을 가질 수 있다.
와이어 포스트의 본체부(150a',150a")는 하부 구조로서 상대적으로 큰 폭을 가지므로, 충분한 높이를 제공하는 인장부(150b)를 안정적으로 지지할 수 있다. 본체부(150a',150a")은 와이어 본딩 장치의 주입구를 이용하여 적절히 디자인할 수 있으며, 인장부(150b)를 이용하여 전체 와이어 포스트를 위한 와이어 높이를 적절히 선택할 수 있다.
도 12a 내지 도 12e는 프레임의 형성과정을 설명하기 위한 주요 공정별 단면도이다.
우선, 도 12a을 참조하면, 제1 절연층(111a)을 준비하고, 제1 절연층(111a)에 제1 및 제2 배선층(112a,112b)과 제1 접속비아층(113a)를 형성하고, 제2 배선층(112b)이 배치된 면에 스타퍼층(BL)을 형성한다.
상기 제1 절연층(111a)은 예를 들어 동박적층판(CCL: Copper Clad Laminated)일 수 있다. 제1 접속비아층(113a)를 위한 홀은 기계적 드릴 및/또는 레이저 드릴을 이용하여 형성될 수 있다. 제1 및 제2 배선층(112a,112b)과 제1 접속비아층(113a)은 공지된 도금 공정을 이용하여 형성될 수 있다.
상기 제1 절연층(111a)의 제2 배선 배턴(112b)이 위치한 면에 스타퍼층(BL)이 형성될 수 있다. 후속 리세스부 형성공정에서, 스타퍼층(BL)은 리세스부 형성 깊이를 정하는 식각 배리어로서의 역할을 한다. 본 실시예에서, 스타퍼층(BL)은 제2 배선층(112b)과 함께 동일한 공정에서 형성되는 금속 패턴일 수 있다. 예를 들어, 스타퍼층(BL)은 구리(Cu)와 같은 금속을 포함할 수 있다.
이어, 도 12b를 참조하면, 제1 절연층(111a)의 양면에 제2 및 제3 절연층(111b,111c)과 원하는 배선구조(115)를 형성한다.
본 공정에서, ABF와 같은 절연 필름을 라미네이션하고 경화하는 방법으로 제2 및 제3 절연층(111b,111c)을 형성할 수 있다. 제2 및 제3 절연층(111b,111c)에 각각 도금 공정을 이용하여 제3 및 제4 배선층(112c,112d)과 제2 및 제3 접속비아층(113a,113b)를 형성할 수 있다. 제2 및 제3 접속비아층(113b,113c)를 위한 홀도 제1 접속비아층(113a)를 위한 홀과 유사하게, 기계적 드릴 및/또는 레이저 드릴을 이용하여 형성할 수 있다.
다음으로, 도 12c를 참조하면, 상술된 공정에서 마련된 프레임(110)의 제2면(110B)에 제2 패시베이션층(172)을 형성하고, 캐리어 필름(200)을 부착한다.
제2 패시베이션층(172)은 상술된 다양한 절연물질 외에도 솔더 레지스트가 사용될 수도 있다. 캐리어 필름(200)은 제2 패시베이션층(172)이 형성된 제2 면(110B)에 배치되며, 리세스부 형성 등의 후속공정에서 프레임(110)를 취급하기 위한 지지체로 사용될 수 있다. 본 실시예에 채용된 캐리어 필름(200)은 절연층(201)과 금속층(202)을 포함하는 DCF와 같은 동박 적층체일 수 있다.
이어, 도 12d를 참조하면, 오픈영역을 갖는 마스크층(250)을 프레임(110)의 제1 면(110A)에 형성하고, 리세스부 형성을 위한 식각 공정을 수행한다.
프레임(110)의 제1 면(110A)에 드라이 필름 포토레지스트(DFR)을 형성하고 패터닝함으로써 리세스부를 정의하는 오픈영역을 갖는 마스크층(250)을 형성한다. 샌드 블라스트와 같은 식각 공정을 이용하여 제1 및 제2 절연층(111a,111b)을 관통하는 리세스부(110H)를 형성한다. 이때에 스타퍼층(BL)은 앞서 설명한 바와 같이 식각 정지층으로 작용하여 리세스부(110H)의 깊이를 정의할 수 있다.
리세스부(110H) 형성 공정을 종료하면, 도 12e에 도시된 바와 같이, 마스크층(250)을 제거하고, 리세스부(110H)와 배선 구조(115)가 형성된 프레임(110)를 제공할 수 있다.
도 13a 내지 도 13f는 반도체 패키지 제조과정을 설명하기 위한 주요 공정별 단면도이다. 본 제조 과정은 앞선 공정에서 제조된 프레임(110)를 이용하여 반도체 패키지를 제조하는 과정으로 이해될 수 있다.
도 13a를 참조하면, 반도체 칩(120)을 리세스부(110H) 내에 배치하여 스타퍼층(BL)에 부착시킨다.
스타퍼층(BL) 부착은 다이 부착 필름(DAF)과 같은 접착 부재(125)를 이용하여 수행될 수 있다. 한편, 반도체 칩(120)은 접속 패드(120P) 상에 와이어 본딩 장치를 이용하여 와이어 포스트(150)를 형성할 수 있다. 별도의 도전성 범프가 형성되지 않은 접속 패드(120P) 상에 통상의 와이어 본딩 장치를 이용하여 전도성 포스트를 형성할 수 있다. 상술한 바와 같이, 와이어 포스트(150)는 상기 접속 패드(120P) 상에 위치하며 제1 폭을 갖는 본체부(150a)와, 상기 본체부(150a) 상에 배치되며 제1 폭보다 작은 제2 폭을 갖는 인장부(150n)를 가질 수 있다. 와이어 포스트(150)의 높이는 프레임(110)의 제3 배선층(112c)과 동일하거나 그보다 높게 형성될 수 있다.
다음으로, 도 13b를 참조하면, 봉합재(130)를 이용하여 프레임(110)의 제1 면(110A)과 반도체 칩(120)를 봉합하고, 연마장치(GD)를 이용하여 와이어 포스트(150)와 제3 배선층(112c)이 노출되도록 연마공정을 수행할 수 있다.
봉합재(130)는 ABF와 같은 필름을 라미네이션한 후 경화하는 방법으로 형성될 수 있다. 봉합재(130)는 적어도 프레임(110)의 제1 면(110A)과 함께 와이어 포스트(150)를 덮도록 형성될 수 있다. 본 연마 공정을 통해서 봉합재(130)의 표면에 와이어 포스트(150)와 제3 배선층(112c)이 노출되며, 봉합재(130)의 표면과 와이어 포스트(150)와 제3 배선층(112c)의 상면들은 실질적으로 평탄한 공면을 가질 수 있다. 이러한 연마과정에서 와이어 포스트(150)에서 상대적으로 높은 인장부(150b)의 일부만이 제거되므로, 최종 와이어 포스트(150)는 본체부(150a)와 잔류하는 인장부(150b)를 포함할 수 있으나, 다른 일부 실시예에서 연마 두께에 따라 최종 와이어 포스트에서 인장부는 모두 제거되고 본체부만이 잔류할 수도 있다.
이어, 도13c를 참조하면, 봉합재(130) 상에 재배선층(142,143)을 갖는 연결부재(140)를 형성한다.
PID와 같은 절연물질을 도포 및 경화하여 절연층(141)을 형성하고, 도금 공정으로 재배선층(142,143)를 형성한다. 재배선층(142,143)은 배선 패턴(142)과 접속비아(143)을 포함하며, 인접한 절연층(141)에 형성된 접속비아(143)를 통해서 와이어 포스트(150)와 제3 배선층(112c)에 연결될 수 있다. 절연층(141)과 배선 패턴(142)과 접속비아(143)를 설계에 따라 다른 층수로 형성할 수 있다.
다음으로, 도 13d를 참조하면, 연결 부재(140) 상에 제1 패시베이션층(171)을 형성하고, 공지의 메탈화 방법으로 언더범프 금속층(160)을 형성할 수 있다.
제1 패시베이션층(171)에 배선 패턴(142)의 일부 영역을 노출하는 개구부를 형성하며, 배선 패턴(142)의 일부 영역에 연결되도록 제1 패시베이션층(151)의 개구부 상에 언더범프 금속층(160)을 형성한다. 언더범프 금속층(160)은 제1 패시베이션층(151)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다
이어, 도 13e를 참조하면, 캐리어 필름(200)은 제거한 후에, 언더범프 금속층(160) 상에 전기연결 구조체(170)를 형성한다.
전기연결 구조체(170)는 도전성 물질, 예를 들면,Sn-Al-Cu 합금과 같은 저융점 금속으로 형성될 수 있다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 구조체(170)의 수는 접속 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결 구조체(170)는 전자기기의 메인 보드 또는 다른 패키지 상에 배치되어 리플로우 공정을 통해 전기적 연결과 함께 메인 보드 또는 다른 패키지에 고정될 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 15를 참조하면, 본 실시예에 따른 팬-아웃 반도체 패키지(200)는 리세스부(110H)에 제1 및 제2 반도체 칩(120A,120B)을 포함하고 이에 따라 제1 및 제2 와이어 포스트(150,250)를 채용한 점을 제외하고, 도9 내지 도10에 도시된 팬-아웃 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 내지 도10b에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(200)는, 리세스부(110H) 내에 배치되며 서로 다른 두께를 갖는 제1 및 제2 반도체 칩(120A,120B)을 포함한다. 봉합재(130)는 상기 프레임(110)의 제1 면(110A)을 덮도록 상기 제1 및 제2 반도체 칩(120A,120B)을 봉합한다.
제1 와이어 포스트(150)는 상기 제1 반도체 칩(120A)의 접속 패드(120P)에 연결되며, 제2 와이어 포스트(250)는 상기 제2 반도체 칩(120B)의 접속 패드(120P)에 연결된다. 상기 제1 및 제2 와이어 포스트(150,250)는 상기 봉합재(130)를 관통하여 상기 봉합재(130)의 상면과 실질적으로 평탄한 상면을 갖도록 서로 다른 높이(Ha,Hb)로 형성될 수 있다.
도14에 도시된 바와 같이, 제1 및 제2 반도체 칩(120A,120B)의 두께 차이를 보상하도록, 제2 와이어 포스트(250)는 상기 제1 와이어 포스트(150)의 높이(Ha)보다 큰 높이(Hb)를 가질 수 있다.
본 실시예에서, 제1 및 제2 와이어 포스트(150,250)는 상기 접속 패드(120P) 상에 위치하며 제1 폭을 갖는 본체부(150a,250a)와, 상기 본체부(150a,250a) 상에 배치되며 제1 폭보다 작은 제2 폭을 갖는 인장부(150b,250b)를 포함한다. 제1 및 제2 와이어 포스트(150,250)의 본체부들(150a,250a)는 실질적으로 서로 동일한 형상을 가질 수 있다. 이러한 동일한 형상은 동일한 와이어 본딩 장치를 이용함으로써 얻어질 수 있다.
제1 및 제2 와이어 포스트(150,250)는 서로 실질적으로 동일한 높이(Ha1=Hb1)를 갖는 본체부(150a,250a)를 가지만, 인장부(150b,250b)는 서로 다른 높이(Ha2<Hb2)를 가질 수 있다. 예를 들어, 동일한 와이어 본딩 장치를 사용할 경우에, 주입구의 내부 구조 형상에 따라 형성되므로, 제1 및 제2 와이어 포스트(150,250)의 본체부(150a,250b)는 동일한 형상과 높이로 형성된다. 또한, 연마과정 후에 잔류하는 인장부(150b,250b)는 봉합재(130)의 표면에 노출되므로, 제2 와이어 포스트(250)의 인장부(250b)가 제1 와이어 포스트(150)의 인장부(150b)의 높이(Hb1)보다 큰 높이(Hb2)를 갖는다.
상기 프레임(110)의 제1 면(110A)에 배치된 연결 부재(140)의 재배선층(142)은 접속비아(143)를 통해서 배선 구조(115)와 함께, 상기 제1 및 제2 와이어 포스트(150,250)에 연결될 수 있다.
본 실시예와 달리, 제1 및 제2 와이어 포스트(150,250)는 서로 다른 형상을 가질 수 있다. 예를 들어, 동일한 와이어 본딩 장치로 형성하더라도 연마 두께에 따라 상대적으로 큰 두께의 제1 반도체 칩(120A)에 관련된 제1 와이어 포스트(150)는 인장부(150b)가 거의 제거되고 부분적으로 제거된 본체부(150a)만이 잔류할 수 있으며, 그 결과 제1 와이어 포스트(150)는 본체부(250b)와 인장부(250b)를 모두 포함한 제2 와이어 포스트(250)와 다른 구조를 가질 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, "제1(first)" 또는 "제2(second)" 등의 서수는 한 구성요소와 다른 구성요소를 구분하기 위해서 사용되며, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 "일 실시예"로 지칭된 형태는 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 예를 들어, 단수로 표현되어도 문맥상 명백하게 단수로 한정되지 않는 한, 복수의 의미를 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임;
    접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 반도체칩의 접속패드는 상기 반도체칩의 접속패드 상에 배치된 와이어포스트를 통하여 상기 연결부재의 재배선층과 전기적으로 연결되며,
    상기 와이어포스트는 상기 접속패드 상에 배치되며 제1폭을 갖는 본체부와 및 상기 본체부 상에 배치되며 상기 제1폭보다 작은 제2폭을 갖는 인장부를 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 와이어포스트의 상면은 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 프레임의 복수의 배선층 중 최상측의 배선층의 상면 또는 복수의 접속비아층 중 최상측의 접속비아층의 상면은 상기 와이어포스트의 상면 및 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  4. 삭제
  5. 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임;
    접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 반도체칩의 접속패드는 상기 반도체칩의 접속패드 상에 배치된 와이어포스트를 통하여 상기 연결부재의 재배선층과 전기적으로 연결되며,
    상기 반도체칩은 서로 다른 두께를 갖는 복수의 반도체칩을 포함하며,
    상기 복수의 반도체칩은 각각 상기 봉합재의 상면과 코플래너(coplanar)한 상면을 갖는 서로 다른 높이의 와이어포스트를 통하여 상기 연결부재의 재배선층과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 각각의 와이어포스트는 상기 접속패드 상에 배치되며 제1폭을 갖는 본체부 및 상기 본체부 상에 배치되며 상기 제1폭보다 작은 제2폭을 갖는 인장부를 포함하며,
    상기 각각의 와이어포스트는 실질적으로 동일한 높이의 본체부 및 상기 봉합재의 상면과 코플래너(coplanar)한 상면을 갖는 서로 다른 높이의 인장부를 포함하는,
    팬-아웃 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결부재는 상기 봉합재 상에 배치된 절연층을 포함하며,
    상기 재배선층은 상기 절연층 상에 배치된 배선패턴과, 상기 절연층을 관통하여 상기 배선패턴과 상기 와이어포스트를 연결하는 접속비아를 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 복수의 절연층은 코어 절연층, 상기 코어 절연층의 하측에 배치된 하나 이상의 제1빌드업 절연층, 및 상기 코어 절연층의 상측에 배치된 하나 이상의 제2빌드업 절연층을 포함하며,
    상기 코어 절연층은 상기 제1 및 제2빌드업 절연층 각각 보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1빌드업 절연층의 층수와 상기 제2빌드업 절연층의 층수가 동일한,
    팬-아웃 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 리세스부는 적어도 상기 코어 절연층을 관통하며, 상기 하나 이상의 제1 및 제2빌드업 절연층 중 적어도 하나의 빌드업 절연층을 관통하는,
    팬-아웃 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 제1빌드업 절연층을 관통하는 제1접속비아와 상기 제2빌드업 절연층을 관통하는 제2접속비아는 서로 반대 방향으로 테이퍼진,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 스타퍼층은 상기 리세스부에 의하여 노출된 영역의 두께가 노출되지 않는 테두리 영역의 두께보다 얇은,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 리세스부의 벽면이 테이퍼진,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 반도체칩의 비활성면은 상기 스타퍼층에 접착부재를 통하여 부착된,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 스타퍼층은 금속층이며,
    상기 복수의 배선층 중 적어도 하나의 배선층은 그라운드를 포함하며,
    상기 금속층은 상기 그라운드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 스타퍼층은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 리세스부의 바닥면은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 연결부재의 상측에 배치되며, 상기 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층;
    상기 제1패시베이션층의 개구부 상에 배치되며, 상기 노출된 재배선층의 적어도 일부와 연결된 언더범프금속층; 및
    상기 제1패시베이션층의 상측에 배치되며, 상기 언더범프금속층과 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 프레임의 하측에 배치되며, 상기 복수의 배선층 중 최하측에 배치된 배선층의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 복수의 배선층 중 적어도 하나는 상기 스타퍼층 보다 하측에 배치된,
    팬-아웃 반도체 패키지.
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