TWI672936B - 具有改善的電荷注入效率之混合式影像感測器 - Google Patents

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Abstract

成像設備(20)包括一光敏介質(22)及一偏壓電極(32)，該偏壓電極至少部分係透明的，覆於該光敏介質上。像素電路(26)的一陣列係形成於一半導體基材(30)上。各像素電路包括一像素電極(24)，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路(75)，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的量；一撇取閘(48)，其係耦合在該像素電極與該讀出電路之間；及一快門閘(46)，其係在該像素電路中之一節點(74)與一匯流位點之間與該撇取閘並聯地耦合。該快門閘及該撇取閘在影像圖框之一序列之各者中係循序地斷開，以便施加一全域快門至該陣列，並接著經由該撇取閘讀出該等經收集的電荷載體至該讀出電路。

Description

具有改善的電荷注入效率之混合式影像感測器
本發明大致上係關於電子裝置，且具體係關於影像感測器。
混合式影像感測器具有一光敏層，其在一矽晶片上覆疊於一讀出積體電路(ROIC)上並連接至該讀出積體電路。舉例而言，該光敏層可包含一光敏膜（諸如含有量子點的一膜（已知為一量子膜））。此類感測器常苦於缺乏電荷注入效率，導致回應於入射光的非線性、遲滯、及不均勻性。
一混合式影像感測器的一般性結構包含一光敏層、頂部及底部電極、及一ROIC。該光敏層可經設計例如作為一毯覆光阻層，其具有隨一施加電壓而變動的線性訊號輸出，或者具有對該施加電壓之非線性回應，類似於一光二極體回應。該光敏層上的該頂部電極一般係共用於陣列的所有像素，且對入射光係透明的。各像素具有其特有的底部電極。此等電極係連接至該ROIC中之像素的前端電路系統。該光敏層中的像素可藉由像素隔離來分開，該像素隔離界定陣列中之光敏像素的大小及節距。或者，該光敏層可經設計為光敏材料的一連續毯覆層。在此情況下，像素節距係藉由該光敏層上之該等底部電極的節距來界定。
本文於下文所述之本發明的實施例提供改善的影像感測器。
因此，根據本發明之一實施例，提供有成像設備，其包括一光敏介質及一偏壓電極，該光敏介質經組態以將入射光子轉換成電荷載體，該偏壓電極至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質。像素電路的一陣列係形成於一半導體基材上。各像素電路界定一各別的像素，並包括一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；一撇取閘(skimming gate)，其係耦合在該像素電極與該讀出電路之間；及一快門閘(shutter gate)，其係在該像素電路中之一節點與一匯流位點(sink site)之間與該撇取閘並聯地耦合。控制電路系統係經耦合以循序地斷開及閉合影像圖框之一序列之各者中的像素各者之該快門閘及該撇取閘，以便施加一全域快門至該陣列，並接著經由該撇取閘讀出該等經收集的電荷載體至該讀出電路。
在一些實施例中，該像素電路包括在該撇取閘與該讀出電路之間的一電荷儲存節點以及連接至該電荷儲存節點的至少一個電荷轉移閘。一重置閘係耦合在該電荷轉移閘與一重置電位之間且經組態以在該控制電路系統的控制下重置儲存於該電荷儲存節點上的電荷。
在一實施例中，該至少一個電荷轉移閘包括一第一電荷轉移閘及一第二電荷轉移閘，該第一電荷轉移閘係耦合在該電荷儲存節點與另一儲存節點之間，該第二電荷轉移閘係連接在該另一儲存節點與該重置閘之間。
額外或替代地，在該影像圖框之各者中，該控制電路系統係經組態以致動該等閘之一者，以便以電荷載體填充該像素電極處之一電位井，並接著閉合該快門閘，藉此在該像素電極處自該光敏介質所取得的該等電荷載體係通過該撇取閘轉移至該讀出電路。在一些實施例中，在該等閘之該一者經致動的同時，該電荷儲存節點的一電位井係以該等電荷載體填充，且該控制電路系統係經組態以在取得該等電荷載體之前致動該重置閘及該至少一個電荷轉移閘，以便在該等電荷載體保持在該像素電極處的該電位井中的同時，允許該等電荷載體自該電荷儲存節點排出。
在一實施例中，該等閘中經致動以便填充該像素電極處之該電位井之該一者係該快門閘。或者，該等閘中經致動以便填充該像素電極處之該電位井之該一者係該重置閘。
在一些實施例中，該控制電路系統係經組態以在該等像素圖框之各者中的該像素電極處之一電位井中取得該等電荷載體之後施加一電荷泵訊號，以便在將該等電荷載體讀出至該讀出電路之前，將一額外數目的電荷載體注入該像素電極處之該電位井中。在所揭示的實施例中，該電荷泵訊號係施加到至少一個電路位置，該至少一個電路位置係選自由該偏壓電極與該撇取閘所組成之一位置群組。
在一實施例中，該設備包括一電荷泵電容器，其係耦合至該像素電極，其中該電荷泵訊號係施加至該電荷泵電容器。
額外或替代地，該控制電路系統係經組態以自已經讀出至該讀出電路之該訊號減去對應於該額外數目的電荷載體之一訊號位準。
在一些實施例中，該光敏介質包括一光敏膜，例如至少一個光偵測器材料，其係選自由元素半導體、化合物半導體、膠態奈米晶體、磊晶量子井、磊晶量子點、有機光導體、及塊材異質接面有機光導體所組成之一第一材料群組。一般而言，該至少一個經選擇的光導體材料具有一裝置組態，其係選自由光導體、p-n接面、異質接面、肖特基二極體、量子井堆疊、量子線、量子點、光電晶體、及此等組態之串聯與並聯連接的組合所組成之一第二組態群組。
根據本發明之一實施例，亦提供有成像設備，其包括一光敏介質及一偏壓電極，該光敏介質經組態以將入射光子轉換成電荷載體，該偏壓電極至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質。像素電路的一陣列係形成於一半導體基材上。各像素電路界定一各別的像素，並包括一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；複數個閘，其等包括一撇取閘，該撇取閘係耦合在該像素電極與該讀出電路之間；及一電荷儲存節點，其介於該撇取閘與該讀出電路之間。控制電路系統係經耦合以在影像圖框之一序列之各者期間的一取得週期前致動該等閘，以便以電荷載體填充該像素電極處之一電位井，並接著在該取得週期之後將該像素電極處之自該光敏介質取得的該等電荷載體通過該撇取閘轉移至該電荷儲存節點以供該讀出電路讀出。
在一些實施例中，該複數個閘包括一重置閘，該重置閘係耦合在該電荷儲存節點與一重置電位之間且經組態以在該控制電路系統的控制下重置儲存於該電荷儲存節點上的電荷。在該等閘經致動的同時，該電荷儲存節點的一電位井亦以該等電荷載體填充，且該控制電路系統係經組態以在取得該等電荷載體之前致動該重置閘，以便在該等電荷載體保持在該像素電極處的該電位井中的同時，允許該等電荷載體自該電荷儲存節點排出。在一經揭示的實施例中，該控制電路系統係進一步經組態以致動該重置閘，以便以該等電荷載體填充該像素電極處之該電位井，並接著閉合該重置閘，藉此在該像素電極處所取得的該光電荷係經轉移至該讀出電路。該控制電路系統亦可經組態以施加一電荷泵訊號，以便在取得該光電荷之後但在將該等電荷載體讀出至該讀出電路之前將一額外數目的電荷載體注入該像素電極之該電位井中。
根據本發明之一實施例，額外提供有成像設備，其包括一光敏介質、一偏壓電極，該光敏介質經組態以將入射光子轉換成電荷載體，該偏壓電極至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質。像素電路的一陣列係形成於一半導體基材上。各像素電路界定一各別的像素，並包括一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；複數個閘，其等包括一撇取閘，該撇取閘係耦合在該像素電極與該讀出電路之間；及一電荷儲存節點，其介於該撇取閘與該讀出電路之間。控制電路系統係經耦合以在影像圖框之一序列之各者中的該像素電極處之一電位井中取得該等電荷載體之後施加一電荷泵訊號，以便將一額外數目的電荷載體注入該像素電極處之一電位井中，並接著致動該等閘，以便將該像素電極處之自該光敏介質取得的該等電荷載體通過該撇取閘轉移至該電荷儲存節點以供該讀出電路讀出。
在一經揭示的實施例中，該設備包括一電荷泵電容器，其係耦合至該像素電極，其中該電荷泵訊號係施加至該電荷泵電容器。
由本發明實施例之下列詳細說明、連同圖式將更完整地了解本發明，其中：
為了增強在ROIC中之光誘發電荷的取得，一些混合式影像感測器設計使用光電流通過一輸入電晶體（亦稱為一撇取閘）至ROIC中之各像素的像素電路中之直接注入以及在像素電路的元件處之電荷的進一步積聚。撇取閘在取得期間使跨光敏膜的電壓穩定，並藉由將電流導向像素電路中的不同積聚位點來實現一全域快門操作模式。
通過撇取閘直接注入的一個問題係關於經連接至光敏元件之ROIC之輸入節點的寄生電容以及此寄生電容在感測器操作期間的空乏。撇取閘電晶體以次臨限模式操作，導致像素電路之輸入節點上的電壓之非常長的安定時間、低電流注入效率、及遲滯。安定速度強烈地取決於來自光敏元件之光電流及/或暗電流的位準。結果，使用不同的光電流位準，在整合時間期間注入像素電路的電子數目可不與來自光敏元件的總電流成比例。因此，感測器光回應曲線將係非線性的。
本文所述之本發明的實施例提供方法及設備，以使用通過撇取閘之一經改善的電荷注入模式來緩解此等問題，本文將其稱為「輔助直接注入(Assisted Direct Injection, ADI)」。ADI不需要複雜的像素電路，並可應用至具有全域及捲動快門像素架構兩者的混合式影像感測器。雖然下文的說明具體係關於全域快門感測器，ADI技術亦可類似地加上必要的修改應用至捲動快門感測器。
圖1係根據本發明之一實施例之一混合式影像感測器20的示意截面圖。混合式影像感測器20包含一光敏介質（諸如一光敏膜22），其將由箭頭34所指示的入射光子轉換成電荷載體（光電荷）。光敏膜22係藉由底部電極24耦合至像素電路26，其係一讀出積體電路(ROIC) 28的一部件。像素電路26及ROIC 28的其他元件兩者係藉由已知之用於在矽基材30上製造半導體積體電路的方法（諸如CMOS程序）來製造。光敏膜22係由頂部電極32覆蓋，該頂部電極對入射光係透明的。頂部電極32作用如用於混合式影像感測器20的一偏壓電極。雖然圖1顯示在影像感測器20的所有像素上方之單一頂部電極32，在替代實施例中（未顯示於圖式中），影像感測器可包含多個頂部電極，各自覆蓋一個別像素或像素群組。
本實例中的光敏膜22包含光敏材料之一連續毯覆層。光敏膜22可包含例如元素半導體、化合物半導體、膠態奈米晶體、磊晶量子井、磊晶量子點、有機光導體、及塊材異質接面有機光導體。此等材料可經混合接合至混合式影像感測器20，並可形成例如光導體、p-n接面、異質接面、肖特基二極體、量子井堆疊、量子線、量子點、光電晶體、以及此等裝置經串聯或並聯連接的組合。混合式影像感測器20包含一光偵測器陣列36，其包含像素38，其中像素節距係藉由光敏膜22上之底部電極24的節距來界定，如虛線39所指示者。底部電極24與不同像素38分開，且其等係連接至ROIC 28的像素電路26。替代或額外地，光敏膜22中的像素38可藉由像素隔離（未圖示）來分開，該像素隔離界定陣列36中之像素的大小及節距。包含氧化銦錫之頂部電極32例如可共用於陣列36的所有像素38。
圖2係根據本發明之一實施例之用於混合式影像感測器20之一6T全域快門像素架構的示意電路圖。此架構係稱為一6T架構（六電晶體架構），且將用於說明本文於下文所述之ADI技術的操作。圖2顯示單一像素的結構，其一般係在陣列36的所有光偵測器中經複製。
光偵測器(PD) 40（諸如像素38在光敏膜22中的對應區域）接收光子42並發射一對應的光電子電流44。快門電晶體(SG) 46與撇取閘(SkG) 48的共同動作允許來自PD 40的電荷在一釘紮集電器(pinned collector) (PC) 50上經收集並儲存、用作一電荷儲存節點、或經匯流至一匯流位點（諸如匯流電壓(SD) 58的電源供應）。在整合時間期間，光電子電流44係經由SkG 48導向至PC 50。另一方面，在快門時間期間，光電子電流44係經由SG 46導向至SD 58。
儲存於PC 50上之電荷的讀出可使用一相關性雙重取樣(CDS)技術來執行，其消除一浮動擴散(FD) 56的kTC雜訊（電容器的重置雜訊）。
圖2之電路系統中之額外的電壓及組件包括基線電壓(VDD ) 60、轉移閘(TX) 62、重置閘(RST) 64、重置電壓(Vpix ) 66、及偏壓電壓(Vph ) 76。列選擇閘(RS) 68、源極隨耦器閘(source follower gate) (SF) 70、及源極隨耦器電流源72係讀出電路75的部件。
PD 40係在輸入節點74處連接至電路系統。輸入節點74係像素電極24在其中經連接至光敏膜22（圖1）之電路系統中的位置。
控制電路系統77係經耦合以控制圖2之電路系統的閘及電壓。作為其功能之一，控制電路系統77循序地斷開及閉合像素38之各者的SG 46及SkG 48，如進一步於本文下文中所述之ADI操作的部分。控制電路系統77在由光偵測器陣列36所記錄的影像圖框之一序列之各者中執行此等功能，以便施加一全域快門至該陣列並接著經由SkG 48讀出經收集的電荷載體至讀出電路75。
根據本發明之實施例的ADI技術係為了明確且清楚起見而參照圖2之像素架構具體描述。替代地，此等技術可應用至其他6T架構以及至所屬技術領域中已知的5T、7T、及其他像素架構。
圖3係根據本發明之另一實施例之用於混合式影像感測器20之一7T全域快門像素架構的示意電路圖。實質上完全相同於圖2中者的組件係使用與該圖式中相同的標示標注。
在所揭示的實施例中，SG 46係放在SkG 48的電晶體後面（亦即，在SkG 48離輸入節點74的遠側上）。下文所述之ADI技術亦可完全應用至此7T像素架構。在此實施例中，除了快門操作以外，SG 46可執行一抗輝散(AB)功能。來自PC 50的電荷首先係經轉移至電荷儲存節點(SN) 78，並接著使用類似於圖2中所用的CDS技術自SN讀出。電路系統包括兩個轉移閘TX1 80及TX2 82。類似於圖2之控制電路77的一控制電路係耦合至圖3的閘，但已為了簡單起見而自圖3省略。
如上文所提及，通過一撇取閘之光電子電流至像素電路的直接注入的挑戰係關於輸入節點74的寄生電容以及其在感測器操作的不同相位期間的空乏。ADI技術包括解決此挑戰的兩階段： - 電荷調平操作，其設定輸入節點74上的電壓並充電輸入節點的寄生電容至低於SkG 48的電位。此操作係在開始於PC 50上取得光電子電流44之前完成。 - 電荷泵，其在整合時間終止處且在讀取訊號值之前，補償在整合時間期間由輸入節點74之寄生電容的空乏所誘發之PC 50上的電荷。
在控制電路系統77的控制下針對影像圖框之各者所執行的此兩操作現將進一步詳細描述。雖然如下文所述連續執行此等階段之兩者可係特別有利的，但在本發明之替代實施例中，兩操作-電荷調平及電荷泵-之任一者可在無另一者的情況下個別執行。 電荷調平操作-實施例1
圖4係根據本發明之一實施例示意地繪示一電荷調平操作的時序圖90。時序圖90顯示在圖2所示之6T全域快門像素架構中之在經選擇位置處的電位對水平時間軸。時序圖90包含六個曲線90a至90f，顯示下列電位： 曲線90a顯示SG 46處的電位。 曲線90b顯示SD 58處的電位。 曲線90c顯示TX 62處的電位。 曲線90d顯示RST 64處的電位。 曲線90e顯示Vpix 66處的電位。 曲線90f顯示SkG 48處的電位。
為了清楚起見，曲線90a至90f已在垂直方向經個別偏移，且並未參照一共用的零電位。時間軸上的時間戳記91以及圖4的其他細節將於下文描述。
圖5a至圖5f係根據本發明之一實施例示意地繪示在圖4之電荷調平操作中之連續階段處跨混合式影像感測器20中之一像素的電位及電荷位準。為了容易遵循電位曲線，圖5a係圖2所示之6T全域快門像素架構中之像素電路26的相關部件之示意截面圖120（沿著不一定筆直的一截面線取得）。圖5b至圖5f顯示電路系統26中之經選擇位置處的電位圖122、124、126、128、及130，其等與圖5a的電路元件水平地對準。此等圖式涉及SG 46及SkG 48係n-MOS電晶體的情況。在圖5b至圖5f中，正（高）電位係向下。
電荷調平操作係在整合時間開始前施加。（整合時間將於稍後詳述。）
在圖4中，電荷調平操作的持續時間係由雙箭頭92表示，且整合時間的初始部分係由箭頭93表示。電荷調平操作在此處係於由時間戳記91表示之五個例證時間處（TS1至TS5）描述： 1) 在時間戳記TS1處，電路的快門係藉由施加高於SkG 48之電位的一電壓至SG 46以及藉由使SD 58上的電壓維持在高位準而接通。SG 46處之電位的上升在圖4係藉由上升邊緣94來顯示。來自PD 40的光電子電流44流至SD 58，如圖5b中由箭頭132所顯示者。電荷134係藉由影線顯示於圖5b以及圖5c至圖5f中。 2) 在時間戳記TS2處，將SD 58的電位帶至低位準，如藉由圖4之下降邊緣96所顯示者。以電荷134填充輸入節點74、SkG 48、及PC 50的電位井，如圖5c所示。 3) 在時間戳記TS3處，SG 46的電位係設置為低於SkG 48的電位，如藉由圖4之下降邊緣98所顯示者。在那之後，將SD 58的電位帶回至高位準，如藉由圖4之上升邊緣100所顯示者。如圖5d所示，仍以電荷134填充輸入節點74、SkG 48、及PC 50的電位井至先前藉由SD 58之低電壓所判定的位準。 4) 在時間戳記TS4處，電晶體TX 62及RST 64係斷開，如在圖4中分別藉由上升邊緣102及104所顯示者。來自SkG 48及PC 50之電位井的電荷134係溢出至Vpix 66的電源供應中，如藉由圖5e之箭頭136所指示者。 5) 在時間戳記TS5處，TX 62及RST 64閉合，如在圖4中分別藉由下降邊緣106及108所顯示者。如圖5f所示，將輸入節點74的電位井填充至SkG 48下之障壁的位準（其中準確度係藉由輸入節點之電容的kTC雜訊值來判定）。使輸入節點74的電位恢復至其初始值，將遲滯抹除，且像素係準備好在PC 50上整合來自光偵測器40的額外光電子電流44。 電荷調平操作-實施例2
在此實施例中，使用圖2所示之6T全域快門像素架構中之TX 62及RST 64的路徑執行填充及溢出兩階段。此路徑自Vpix 66而非如先前實施例自SD 58填充電位井。
圖6係根據本發明之另一實施例示意地繪示一電荷調平操作的時序圖140。時序圖140顯示在圖2所示之6T全域快門像素架構中之在經選擇位置處的電位對水平時間軸。類似於時序圖90，時序圖140包含六個曲線140a至140f，顯示下列電位： 曲線140a顯示SG 46處的電位。 曲線140b顯示SD 58處的電位。 曲線140c顯示TX 62處的電位。 曲線140d顯示RST 64處的電位。 曲線140e顯示Vpix 66處的電位。 曲線140f顯示SkG 48處的電位。
如圖4，曲線140a至140f已在垂直方向經個別偏移，且並未參照一共用的零電位。時間軸上的時間戳記142以及圖6的其他細節將於下文描述。
圖7a至圖7f係根據本發明之一實施例示意地繪示在圖6之電荷調平操作中之連續階段處跨混合式影像感測器20中之一像素的電位及電荷位準。為了容易遵循電位曲線，與圖5a完全相同的圖7a係圖2所示之6T全域快門像素架構中之像素電路26的相關部件之示意截面圖160。圖7b至圖7f顯示電路系統26中之經選擇位置處的電位圖162、164、166、168、及170，其等與圖7a的電路元件水平地對準。此等圖式涉及SG 46及SkG 48係n-MOS電晶體的情況。在圖7b至圖7f中，正（高）電位係向下。
在圖6中，電荷調平操作係由雙箭頭141表示，且整合時間的初始部分係由箭頭143表示。電荷調平操作在此處係於由時間戳記142表示之五個例證時間處（TS1至TS5）描述： 1) 在時間戳記TS1處，電路的快門係藉由施加高於SkG 48之電位的一電壓至SG 46以及藉由使SD 58上的電壓維持在高位準而接通。SG 46處之電位的上升在圖6係藉由上升邊緣144來顯示。來自PD 40的光電子電流44流至SD 58，如圖7b中由箭頭172所顯示者。電荷174係藉由影線顯示於圖7b以及圖7c至圖7f中。 2) 在時間戳記TS2處，電路的快門係藉由使SG 46的電位返回至低於SkG 48之電位的一位準而切斷，如在圖6中藉由下降邊緣146所顯示者。 3) 在時間戳記TS3處，電晶體TX 62及RST 64係斷開，如在圖6中分別藉由上升邊緣148及150所顯示者。在那之後，立即將Vpix 66的電位帶至一較低位準，如在圖6中藉由下降邊緣152所顯示者。此自Vpix 66填充輸入節點74、PC 50、SkG48、及FD 56的電位井，如圖7d所示。 4) 在時間戳記TS4處，將Vpix 66的電位帶回至其先前的位準，如在圖6中藉由上升邊緣154所顯示者，停止來自Vpix 66的電荷流動。電荷174係溢出回到Vpix 66中，如在圖7e中藉由箭頭178所顯示者，使輸入節點74的電位井處於經填充至SkG 48之電位的位準。 5) 在時間戳記TS5處，閘TX 62及RST 64閉合，如在圖6中藉由下降邊緣156及158以及在圖7f中所顯示者，且像素係準備好整合額外的光電子電流44。
在無電荷調平操作的情況下，來自光偵測器40的光電子電流44將必須在前往積聚側之前填充輸入節點74之經空乏的電位井，從而降低注入效率並產生遲滯及訊號回應的非線性。由於上文所述的電荷調平操作，儘管輸入節點74的電位井係藉由切換SG 46及/或藉由在先前讀出循環期間所逸散的電子而空乏，仍使用電子填充該輸入節點的電位井至SkG 48下之障壁的位準。來自光偵測器40的光電子電流44可立即流過SkG 48並可在PC 50上取得，從而將注入效率帶至高且一致的位準。 電荷泵
參照圖2所示之6T全域快門像素架構，ADI操作的第二階段，電荷泵，係意欲在整合時間期間補償輸入節點74的電位井之空乏。當來自光偵測器40的光電子電流44為零或非常低時，電子可通過撇取閘SkG 48自輸入節點74的電位井逸散並於PC 50處取得，其中逸散電子產生電位井中的空乏。任何光電子電流44首先必須前往輸入節點74之經空乏的電位井，因而妨害注入效率並產生訊號的非線性。所以，在PC 50上所取得的電荷將不再正確地代表光電子電流44。
電荷泵的操作係藉由施加作為一電荷泵訊號的一小振幅負電壓脈衝至光偵測器陣列36的一共用電極，從而迫使將一額外數目的電荷載體（所謂的泵電荷）被注入輸入節點74的電位井中來進行。此經注入的泵電荷補償輸入節點74之電位井的空乏，並將在PC 50上所取得的電荷值恢復至代表光電子電流44的正確值。在PC 50上所取得之所得電荷等於經整合的光電子電流44加上在電荷泵操作期間所注入之額外的泵電荷。此額外電荷對光偵測器陣列36的所有像素（亦包括光學黑色像素，光學黑色像素係經覆蓋且不會接收任何光學輻射的像素）而言均係相同的，且將藉由常用於現代影像感測器設計中之黑色位準校正(BLC)程序來自輸出訊號移除。在BLC程序中，控制電路系統77自已經讀出至讀出電路75之訊號減去對應於在泵電荷中經注入之額外數目的電荷載體之一訊號位準。
圖8a至圖8g係根據本發明之一實施例示意地繪示在一輔助直接注入(ADI)程序中之連續階段處跨混合式影像感測器20中之一像素之電位及電荷位準的圖。
圖9a至圖9g係根據本發明之另一實施例示意地繪示在一ADI程序中之連續階段處跨混合式影像感測器20中之一像素之電位及電荷位準的圖。
圖8a至圖8g呈現於電荷泵操作期間沒有來自光偵測器PD 40的電流流動（既無暗電流亦無光電子電流44）之一實施例，而圖9a至圖9g呈現來自光偵測器之一暗電流及/或一非常低的光電流流動之一實施例。
圖8a至圖8g及圖9a至圖9g兩者顯示在電荷調平、整合、及電荷泵操作之經選擇事件的時間時，跨圖2所示之6T全域快門像素架構中之PD 40、SkG 48、及PC 50之電位井之電荷分布的示意圖。為了容易遵循電位曲線，圖8a及圖9a係圖2所示之6T全域快門像素架構中之像素電路26的相關部件之完全相同的示意截面圖222。圖8b至圖8g分別顯示圖184、186、188、190、194、及196，且圖9b至圖9g分別顯示圖202、204、206、208、212、及214。由於PD 40、SkG 48、及PC 50的電位在所選擇的事件之間係恆定的，跨此等位置之電位曲線220對圖8b至圖8g及圖9b至圖9g中的所有圖而言係完全相同的。
圖8b及9b包括用於位置及電位的軸。為了簡單起見，在圖8c至圖8g及圖9c至圖9g中省略此等軸。
由於圖8a至圖8g呈現沒有來自光偵測器40的電流流動（既無暗電流亦無光電流44）之一實施例，預期將見到在整合時間期間於PC 50上取得零電荷。
圖8b顯示一初始階段，其中輸入節點74的電位井係以電荷223部分地填充。
圖8c顯示電荷調平的一中間階段，類似於圖5d。
圖8d顯示電荷調平操作的最終結果：輸入節點74的電位經恢復至其初始值，且電荷223已填充該輸入節點的電位井至SkG 48下之電位障壁的位準。在電荷調平操作完成之後，整合開始。
圖8e顯示整合後的狀態：雖然在整個整合週期期間沒有來自PD 40的電子流動，n個電子224已通過SkG 48的電位障壁在輸入節點74的電位井中自電荷223逸散，如由箭頭226所顯示者。此n個電子已於PC 50上取得，且針對n個電子之一經空乏空間229係留在虛線228下，其表示SkG 48的電位障壁。
圖8f以箭頭232顯示在整合週期終止處於電荷泵操作期間通過SkG 48之K個電子的泵電荷230至輸入節點74中的注入。對泵電荷230而言，n個「新」電子234填充留在SkG 48之電位障壁（虛線228）下的經空乏空間229，且剩餘的K-n個電子236係在SkG的電位障壁上。
圖8g顯示K-n個電子236如何流入PC 50的電位井中，如由箭頭238所顯示者。K-n個電子236及n個電子224（已在電位井中）組合以在PC 50上給出K個電子的總電荷。在其中移除K個電子的經注入泵電荷230之黑色位準校正(BLC)之後，所測量的總電荷等於零，如其當為者。BLC利用在黑色像素中所收集到的電子數目作為用於校準的K個電子。所以，儘管電子通過SkG 48洩漏，黑色位準仍可經校正並精確地減去。
圖9a至圖9g呈現在其中來自光偵測器40之一小電流（暗電流或光電子電流44之任一者或兩者之一組合）流動之一實施例。圖9b至圖9d中所示的階段與圖8b至圖8d中所示者完全相同。
圖9b顯示一初始階段，其中輸入節點74的電位井係以電荷227部分地填充。
圖9c顯示電荷調平的一中間階段，類似於圖5d。
圖9d顯示電荷調平操作的最終結果：輸入節點74的電位經恢復至其初始值，且電荷227已填充該輸入節點的電位井至SkG 48下之障壁的位準。在電荷調平操作完成之後，整合開始。
圖9e顯示整合後的狀態：來自PD 40的m個電子250在整合週期期間流動，且在輸入節點74的電位井中經取得，如由箭頭252所顯示者。n’個電子254已通過藉由如圖8d之虛線228所表示之SkG 48的電位障壁自輸入節點74的電位井逸散，如由箭頭256所顯示者。此n'個電子254已於PC 50上取得，且針對n'-m個電子之一經空乏空間258係留在虛線228下。n’大致上不同於先前實施例中的n，因為通過SkG 48之電位障壁的逸散率取決於來自PD 40的電流流動。
圖9f由箭頭262顯示在整合週期終止處於電荷泵操作期間具有K個電子的泵電荷260至輸入節點74中的注入。對泵電荷260而言，n’-m個電子264填充留在SkG 48之電位障壁（虛線228）下的經空乏空間258，且剩餘的K-(n’-m)個電子266係在SkG的電位障壁之上。
圖9f顯示K-(n’-m)個電子266如何流入PC 50的電位井中，如由箭頭268所顯示者。K-(n’-m)個電子266及n’個電子254組合以在PC 50上給出K+m個電子的總電荷。在其中基於由黑色像素所收集的電子數目而移除K個電子之經注入泵電荷260的BLC之後，所測量的總電荷等於m（亦即歸因於暗電流或光電子電流44之任一者或兩者之一組合的電荷）。
作為ADI技術的概括，電荷調平操作首先藉由填充輸入節點74的電位井至一經良好界定的位準來初始化電路。在整合之後，一已知電荷在電荷泵操作中係添加至此電位井，且最終此已知電荷在BLC中係自PC 50下所收集的電荷減去。基於此等操作，ADI消去遲滯、保存PC 50上之所得電荷的正確值、消去訊號回應的非線性、以及增加注入效率。
雖然具體並非關於ADI技術，具有一撇取閘（直接注入）之像素結構的一根本缺點係在撇取閘的輸入節點處誘發之kTC雜訊。因此，較佳的是使輸入節點的電容維持盡可能小以最小化kTC雜訊。
圖10a至圖10d分別係根據本發明之實施例示意地繪示ADI程序的時序圖280、282、284、及286。時序圖280、282、284、及286針對圖2所示之6T全域快門像素架構分別繪示電荷調平及電荷泵操作的四個實施例。時序圖280、282、284、及286係圖4所示之時序圖90的延伸，其中時間軸經延伸以包含完整的取得時間以及完整的電荷泵操作。
除了圖4之時間戳記TS1至TS5以外，時間戳記292現包括表示電荷泵操作的時間戳記TS6。此操作可藉由在曝露週期終止前施加一負電壓脈衝至Vph 76來達成。在電荷泵操作的一替代實施方案中，一正電壓脈衝係在曝露週期終止前施加至SkG 48。雖然圖10a至圖10d僅針對6T全域快門像素架構顯示全域時序，ADI像素操作可用以針對包括一撇取閘的任何像素結構改善電荷注入效率。
由於已在上文大致描述電荷調平及電荷泵操作，僅在下文針對圖10a至圖10d詳細解釋時序圖280、282、284、及286中的差異點。
時序圖280、282、284、及286之各者分別包含七個曲線280a至280g、282a至282g、284a至284g、及286a至286 g，其中該等曲線顯示電位對水平時間軸。對時序圖280而言，曲線280a至280g顯示的電位如下： 曲線280a顯示SG 46處的電位。 曲線280b顯示SD 58處的電位。 曲線280c顯示TX 62處的電位。 曲線280d顯示RST 64處的電位。 曲線280e顯示Vpix 66處的電位。 曲線280f顯示Vph 76處的電位。 曲線280g顯示SkG 48處的電位。
將曲線分派至電位的一類似標記法係用於時序圖282、284、及286中。
為了清楚起見，曲線280a至280g（以及曲線282a至282g、284a至284g、及286a至286g）已在垂直方向經個別偏移，且並未參照一共用的零電位。再次，為了清楚起見，顯示SkG 48之電位的曲線280g（以及曲線282g、284g、及286g）已自其在圖4中的位置進一步地偏移。首五個時間戳記292（TS1至TS5）以及上升邊緣及下降邊緣94、96、98、100、102、104、106、及108請參照圖4。
在圖10a中，自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106處，並終止於TX 62之電荷轉移脈衝296的下降邊緣294處，其中該電荷轉移脈衝始於上升邊緣298。電荷調平操作及取得時間係分別由雙頭箭頭300及301表示。電荷泵操作係藉由Vph 76的下降邊緣302來起始，並在電荷轉移脈衝296及重置脈衝310之後藉由其上升邊緣304來結束。或者，如Vph 76及SkG 48上的虛線所指示的，電荷泵操作可藉由SkG 48的上升邊緣306來起始，並藉由其下降邊緣308來終止。在整合期間已積聚於FD 56處的電荷係藉由電荷轉移脈衝296來轉移。RST閘64提供重置脈衝310，其始於上升邊緣312並在取得時間終止（電荷轉移脈衝296終止）之前終止於下降邊緣314，以處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。
在圖10b中，電荷泵操作係藉由Vph 76的下降邊緣320來起始並藉由其上升邊緣322來結束。或者，如Vph 76及SkG 48上的虛線所指示的，電荷泵操作可藉由SkG 48的上升邊緣324來起始，並藉由其下降邊緣326來終止。電荷泵操作在重置脈衝330之後但在電荷轉移脈衝336之前終止。自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106，並終止於Vph 76的上升邊緣322。或者，電荷的取得可終止於SkG 48的下降邊緣326。電荷係在整合期間積聚於FD 56處。電荷調平及取得時間係分別由雙頭箭頭327及328表示。
RST閘64為FD 56提供重置脈衝330，始於上升邊緣332並終止於下降邊緣334。重置脈衝330處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。TX 62上的電荷轉移脈衝336始於上升邊緣338並終止於下降邊緣340。藉由上升邊緣322恢復Vph 76的電壓（或者替代地藉由下降邊緣326恢復SkG 48的電壓）在下降邊緣334之後但在上升邊緣338之前發生。
在圖10c中，電荷泵操作係藉由Vph 76的下降邊緣350來起始並藉由其上升邊緣352來結束。或者，如Vph 76及SkG 48上的虛線所指示的，電荷泵操作可藉由SkG 48的上升邊緣354來起始，並藉由其下降邊緣356來終止。電荷泵操作係在藉由上升邊緣360及下降邊緣362所界定之RST 64的重置脈衝358之前以及在電荷轉移脈衝365之前停止。自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106，並終止於電荷泵操作的完成處。電荷係在整合期間積聚於FD 56處。電荷調平操作及取得時間係分別由雙頭箭頭363及364表示。
重置脈衝358處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。
在圖10d中，電荷泵操作係藉由Vph 76的下降邊緣370來起始並藉由其上升邊緣372來停止。或者，如Vph 76及SkG 48上的虛線所指示的，電荷泵操作可藉由SkG 48的上升邊緣374來起始，並藉由其下降邊緣376來停止。電荷泵操作的停止在SG 46的正脈動時間點（上升邊緣378）之前發生。在此實施例中，TX 62之下降邊緣106與SG 46之上升邊緣378之間的時間窗界定取得時間，如由雙箭頭380所表示者。電荷調平操作係由雙箭頭379表示。電荷係在整合期間積聚於FD 56處。SG 46亦可執行一抗輝散(AB)功能。
在電荷讀出相位期間，重置FD 56的RST 64及將電荷轉移至FD 56的TX 62係在一逐列操作中針對光偵測器陣列36的各像素連續地脈衝。由於時序圖286涉及全域訊號，用於自FD 56讀出的逐列重置及電荷轉移脈衝並未顯示於圖中。在圖10d的實施例中，由於施加一脈衝至RST 64而在FD 56處產生的kTC雜訊因而可使用標準相關雙重取樣技術來消除。 專用的電荷泵電容器
圖11係根據本發明之一實施例之用於混合式影像感測器20（在其中加入一專用的電荷泵電容器CCP 400）之一6T全域快門像素架構的示意電路圖。
在此實施例中，電荷泵的操作係藉由施加一電壓脈衝至電荷泵節點402而通過電容器CCP 400注入電荷而非通過PD 40的本質電容來達成。圖11顯示與圖2所示完全相同的一電路（包括標示），在其中加入CCP 400。專用的電荷泵電容器CCP 400可由可使用適用的製造技術（諸如CMOS技術）產生之任何類型的電容器（諸如pn接面電容器、MOSFET閘電容器、或導體-絕緣體-導體電容器）來實現。電容CCP 400的變異可經良好控制，以便可緩解由注入所誘發的固定圖案雜訊。
圖12a至圖12d係根據本發明之實施例示意地繪示使用專用的電荷泵電容器CCP 400之ADI程序的時序圖。圖12a至圖12d針對圖11所示之6T全域快門像素架構中的電荷調平及電荷泵操作顯示四個示意時序圖410、412、414、及416。時序圖410、412、414、及416分別類似於圖10a至圖10d所示的時序圖280、282、284、及286。圖10a至圖10d中所示的實施例與圖12a至圖12d中所示的實施例之間的明顯差異在於前者中的電荷泵操作係由Vph 76上（或替代地SkG 48上）的一電壓脈衝控制，而後者中的此操作係由CP 402上的一電壓脈衝控制。
時序圖410、412、414、及416分別各包含七個曲線410a至410g、412a至412g、414a至414g、及416a至416 g，其中該等曲線顯示不同的電位對水平時間軸。對時序圖410而言，曲線410a至410g顯示的電位如下： 曲線410a顯示SG 46處的電位。 曲線410b顯示SD 58處的電位。 曲線410c顯示TX 62處的電位。 曲線410d顯示RST 64處的電位。 曲線410e顯示Vpix 66處的電位。 曲線410f顯示CP 402處的電位。 曲線410g顯示SkG 48處的電位。
將曲線分派至電位的一類似標記法係用於時序圖412、414、及416中。
為了清楚起見，曲線410a至410g（以及曲線412a至412g、414a至414g、及416a至416g）已在垂直方向經個別偏移，且並未參照一共用的零電位。
時間戳記292（TS1至TS6）以及上升訊號邊緣及下降訊號邊緣94、96、98、100、102、104、106、及108係與圖10a至圖10d中的相同。
在圖12a中，自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106處，並終止於TX 62之電荷轉移脈衝422的下降邊緣420處，其中該電荷轉移脈衝始於上升邊緣424。電荷調平操作及取得時間係分別由雙頭箭頭425及426表示。電荷泵操作係藉由CP 402的下降邊緣428來起始，且其在電荷轉移脈衝422及重置脈衝432之後藉由其上升邊緣430來結束。在整合期間已積聚於FD 56處的電荷係藉由電荷轉移脈衝422來轉移。RST閘64提供重置脈衝432，其始於上升邊緣434並在取得時間終止（電荷轉移脈衝422終止）之前終止於下降邊緣436，以處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。
在圖12b中，電荷泵操作係藉由CP 402的下降邊緣440來起始並藉由其上升邊緣442來停止。自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106，並終止於CP 402的上升邊緣442。電荷係在整合期間積聚於FD 56處。電荷調平操作及取得時間係分別由雙頭箭頭443及444表示。
RST閘64為FD 56提供重置脈衝446，其始於上升邊緣448並終止於下降邊緣450。重置脈衝446處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。TX 62上的電荷轉移脈衝452始於上升邊緣454並終止於下降邊緣456。藉由上升邊緣442恢復CP 402的電壓在重置脈衝446的下降邊緣450之後但在電荷轉移脈衝452的上升邊緣454之前發生。
在圖12c中，電荷泵操作係藉由CP 402的下降邊緣460來起始並藉由上升邊緣462來停止。電荷泵操作係在藉由RST 64之上升邊緣466及下降邊緣468所界定的重置脈衝464之前以及在電荷轉移脈衝471之前停止。自PD 40取得電荷在電荷調平的終止處始於TX 62的下降邊緣106，並終止於電荷泵操作的停止處。電荷係在整合期間積聚於FD 56處。電荷調平操作及取得時間係分別由雙頭箭頭469及470表示。
重置脈衝464處理在整合時間期間積聚於FD 56處的暗電流訊號或寄生光訊號。
在圖12d中，電荷泵操作係藉由CP 402的下降邊緣480來起始並藉由其上升邊緣482來停止。電荷泵操作的停止在SG 46的正脈動時間點（上升邊緣）484之後發生。在此實施例中，TX 62之下降邊緣106 SG 46之上升邊緣484之間的時間窗界定取得時間，如由雙箭頭486所表示者。電荷調平操作係由雙箭頭485表示。電荷係在整合期間積聚於FD 56處。
在電荷讀出相位期間，重置FD 56的RST 64及TX 62係在一逐列操作中於不同列的光偵測器陣列36之間連續地脈衝。由於時序圖416涉及全域訊號，逐列重置及電荷轉移脈衝並未顯示於圖中。因而可消除FD 56處所產生的kTC雜訊。在此實施例中之kTC雜訊的消除類似於參照圖10d所述者。
雖然上文的實施例涉及在其中自一光敏元件收集電子的實例，本發明的原理亦可應用至在其中收集電洞的架構。在此一情況下，反向ADI電荷泵電壓極性注入必需的電洞。
此外，雖然上文所述的實施例具體涉及6T像素架構，本發明的原理可替代地加上必要的修改應用於5T、7T、及其他合適的架構中，以用於自量子膜及其他光敏介質讀出光電荷。
當理解上述實施例係經由實例方式引用，且本發明並未受限於上文已具體顯示及敘述者。毋寧說，本發明的範圍包括上述各種特徵的組合及子組合兩者以及所屬技術領域中具有通常知識者一經閱讀前文敘述所發想且未經先前技術揭示的變化與修改。
20‧‧‧混合式影像感測器
22‧‧‧光敏膜
24‧‧‧底部電極
26‧‧‧像素電路
28‧‧‧讀出積體電路(ROIC)
30‧‧‧矽基材
32‧‧‧頂部電極
34‧‧‧箭頭
36‧‧‧光偵測器陣列
38‧‧‧像素
39‧‧‧虛線
40‧‧‧光偵測器(PD)
42‧‧‧光子
44‧‧‧光電子電流
46‧‧‧快門電晶體(SG)
48‧‧‧撇取閘(SkG)
50‧‧‧釘紮集電器(PC)
56‧‧‧浮動擴散(FD)
58‧‧‧匯流電壓(SD)
60‧‧‧基線電壓(VDD)
62‧‧‧轉移閘(TX)
64‧‧‧重置閘(RST)
66‧‧‧重置電壓(Vpix)
68‧‧‧列選擇閘(RS)
70‧‧‧源極隨耦器閘(SF)
72‧‧‧源極隨耦器電流源
74‧‧‧輸入節點
75‧‧‧讀出電路
76‧‧‧偏壓電壓(Vph)
77‧‧‧控制電路系統
78‧‧‧電荷儲存節點(SN)
80‧‧‧轉移閘TX1
82‧‧‧轉移閘TX2
90‧‧‧時序圖
90a‧‧‧曲線
90b‧‧‧曲線
90c‧‧‧曲線
90d‧‧‧曲線
90e‧‧‧曲線
90f‧‧‧曲線
91‧‧‧時間戳記
92‧‧‧雙箭頭
93‧‧‧箭頭
94‧‧‧上升邊緣
96‧‧‧下降邊緣
98‧‧‧下降邊緣
100‧‧‧上升邊緣
102‧‧‧上升邊緣
104‧‧‧上升邊緣
106‧‧‧下降邊緣
108‧‧‧下降邊緣
120‧‧‧示意截面圖
122‧‧‧電位圖
124‧‧‧電位圖
126‧‧‧電位圖
128‧‧‧電位圖
130‧‧‧電位圖
132‧‧‧箭頭
134‧‧‧電荷
136‧‧‧箭頭
140‧‧‧箭頭
140a‧‧‧曲線
140b‧‧‧曲線
140c‧‧‧曲線
140d‧‧‧曲線
140e‧‧‧曲線
140f‧‧‧曲線
141‧‧‧雙箭頭
142‧‧‧時間戳記
143‧‧‧箭頭
144‧‧‧上升邊緣
146‧‧‧下降邊緣
148‧‧‧上升邊緣
150‧‧‧上升邊緣
152‧‧‧下降邊緣
154‧‧‧上升邊緣
156‧‧‧下降邊緣
158‧‧‧下降邊緣
160‧‧‧示意截面圖
162‧‧‧電位圖
164‧‧‧電位圖
166‧‧‧電位圖
168‧‧‧電位圖
170‧‧‧電位圖
172‧‧‧箭頭
174‧‧‧電荷
178‧‧‧箭頭
184‧‧‧圖
186‧‧‧圖
188‧‧‧圖
190‧‧‧圖
194‧‧‧圖
196‧‧‧圖
202‧‧‧圖
204‧‧‧圖
206‧‧‧圖
208‧‧‧圖
212‧‧‧圖
214‧‧‧圖
220‧‧‧電位曲線
222‧‧‧示意截面圖
223‧‧‧電荷
224‧‧‧n個電子
226‧‧‧箭頭
227‧‧‧電荷
228‧‧‧虛線
229‧‧‧經空乏空間
230‧‧‧具有K個電子的泵電荷
232‧‧‧箭頭
234‧‧‧n個「新」電子
236‧‧‧K-n個電子
238‧‧‧箭頭
250‧‧‧m個電子
252‧‧‧箭頭
254‧‧‧n’個電子
256‧‧‧箭頭
258‧‧‧經空乏空間
260‧‧‧具有K個電子的泵電荷
262‧‧‧箭頭
264‧‧‧n’-m個電子
266‧‧‧K-(n’-m)個電子
268‧‧‧箭頭
280‧‧‧時序圖
280a‧‧‧曲線
280b‧‧‧曲線
280c‧‧‧曲線
280d‧‧‧曲線
280e‧‧‧曲線
280f‧‧‧曲線
280g‧‧‧曲線
282‧‧‧時序圖
282a‧‧‧曲線
282b‧‧‧曲線
282c‧‧‧曲線
282d‧‧‧曲線
282e‧‧‧曲線
282f‧‧‧曲線
282g‧‧‧曲線
284‧‧‧時序圖
284a‧‧‧曲線
284b‧‧‧曲線
284c‧‧‧曲線
284d‧‧‧曲線
284e‧‧‧曲線
284f‧‧‧曲線
284g‧‧‧曲線
286‧‧‧時序圖
286a‧‧‧曲線
286b‧‧‧曲線
286c‧‧‧曲線
286d‧‧‧曲線
286e‧‧‧曲線
286f‧‧‧曲線
286g‧‧‧曲線
292‧‧‧時間戳記
294‧‧‧下降邊緣
296‧‧‧電荷轉移脈衝
298‧‧‧上升邊緣
300‧‧‧雙頭箭頭
301‧‧‧雙頭箭頭
302‧‧‧下降邊緣
304‧‧‧上升邊緣
306‧‧‧上升邊緣
308‧‧‧下降邊緣
310‧‧‧下降邊緣
312‧‧‧上升邊緣
314‧‧‧下降邊緣
320‧‧‧下降邊緣
322‧‧‧上升邊緣
324‧‧‧上升邊緣
326‧‧‧下降邊緣
327‧‧‧雙頭箭頭
328‧‧‧雙頭箭頭
330‧‧‧重置脈衝
332‧‧‧上升邊緣
334‧‧‧下降邊緣
336‧‧‧電荷轉移脈衝
338‧‧‧上升邊緣
340‧‧‧下降邊緣
350‧‧‧下降邊緣
352‧‧‧上升邊緣
354‧‧‧上升邊緣
356‧‧‧下降邊緣
358‧‧‧重置脈衝
360‧‧‧上升邊緣
362‧‧‧下降邊緣
363‧‧‧雙頭箭頭
364‧‧‧雙頭箭頭
365‧‧‧上升邊緣
370‧‧‧下降邊緣
372‧‧‧上升邊緣
374‧‧‧上升邊緣
376‧‧‧下降邊緣
378‧‧‧上升邊緣
379‧‧‧雙箭頭
380‧‧‧雙箭頭
400‧‧‧專用的電荷泵電容器CCP
402‧‧‧電荷泵節點
410‧‧‧時序圖
410a‧‧‧曲線
410b‧‧‧曲線
410c‧‧‧曲線
410d‧‧‧曲線
410e‧‧‧曲線
410f‧‧‧曲線
410g‧‧‧曲線
412‧‧‧時序圖
412a‧‧‧曲線
412b‧‧‧曲線
412c‧‧‧曲線
412d‧‧‧曲線
412e‧‧‧曲線
412f‧‧‧曲線
412g‧‧‧曲線
414‧‧‧時序圖
414a‧‧‧曲線
414b‧‧‧曲線
414c‧‧‧曲線
414d‧‧‧曲線
414e‧‧‧曲線
414f‧‧‧曲線
414g‧‧‧曲線
416‧‧‧時序圖
416a‧‧‧曲線
416b‧‧‧曲線
416c‧‧‧曲線
416d‧‧‧曲線
416e‧‧‧曲線
416f‧‧‧曲線
416g‧‧‧曲線
420‧‧‧下降邊緣
422‧‧‧電荷轉移脈衝
424‧‧‧上升邊緣
425‧‧‧雙頭箭頭
426‧‧‧雙頭箭頭
428‧‧‧下降邊緣
430‧‧‧上升邊緣
432‧‧‧重置脈衝
434‧‧‧上升邊緣
436‧‧‧下降邊緣
440‧‧‧下降邊緣
442‧‧‧上升邊緣
443‧‧‧雙頭箭頭
444‧‧‧雙頭箭頭
446‧‧‧重置脈衝
448‧‧‧上升邊緣
450‧‧‧下降邊緣
452‧‧‧上升邊緣
454‧‧‧下降邊緣
456‧‧‧上升邊緣
460‧‧‧下降邊緣
462‧‧‧上升邊緣
464‧‧‧重置脈衝
466‧‧‧上升邊緣
468‧‧‧下降邊緣
469‧‧‧雙頭箭頭
470‧‧‧雙頭箭頭
471‧‧‧電荷轉移脈衝
480‧‧‧下降邊緣
482‧‧‧上升邊緣
484‧‧‧上升邊緣
485‧‧‧雙箭頭
486‧‧‧雙箭頭
［圖1］係根據本發明之一實施例之一混合式影像感測器的示意截面圖； ［圖2］係根據本發明之一實施例之用於一混合式影像感測器之一6T全域快門像素架構的示意電路圖； ［圖3］係根據本發明之另一實施例之用於一混合式影像感測器之一7T全域快門像素架構的示意電路圖； ［圖4］係根據本發明之一實施例示意地繪示一電荷調平操作的時序圖； ［圖5a至圖5f］係根據本發明之一實施例示意地繪示在圖4之電荷調平操作中之連續階段處跨一混合式影像感測器中之一像素之電位及電荷位準的圖； ［圖6］係根據本發明之另一實施例示意地繪示一電荷調平操作的時序圖； ［圖7a至圖7f］係根據本發明之一實施例示意地繪示在圖6之電荷調平操作中之連續階段處跨一混合式影像感測器中之一像素之電位及電荷位準的圖； ［圖8a至圖8g］係根據本發明之一實施例示意地繪示在一輔助直接注入(ADI)程序中之連續階段處跨一混合式影像感測器中之一像素之電位及電荷位準的圖； ［圖9a至圖9g］係根據本發明之一實施例示意地繪示在一ADI程序的一程序中之連續階段處跨一混合式影像感測器中之一像素之電位及電荷位準的圖； ［圖10a至圖10d］係根據本發明之實施例示意地繪示ADI程序的時序圖； ［圖11］係根據本發明之一實施例之用於一混合式影像感測器（在其中加入一專用的電荷泵電容器）之一6T全域快門像素架構的示意電路圖；及 ［圖12a至圖12d］係根據本發明之實施例示意地繪示使用一專用的電荷泵電容器之ADI程序的時序圖。

Claims (18)

  1. 一種成像設備，其包含：一光敏介質，其經組態以將入射光子轉換成電荷載體；一偏壓電極，其至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質；像素電路的一陣列，其係形成於一半導體基材上，各像素電路界定一各別的像素並包含：一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；一撇取閘(skimming gate)，其係耦合在該像素電極與該讀出電路之間；及一快門閘(shutter gate)，其係在該像素電路中之一節點與一匯流位點(sink site)之間與該撇取閘並聯地耦合；及控制電路系統，其經耦合以循序地斷開及閉合影像圖框之一序列各者中的該等像素各者之該快門閘及該撇取閘，以便施加一全域快門至該陣列，並接著經由該撇取閘讀出經收集的該等電荷載體至該讀出電路，其中該控制電路系統係經組態以在取得該等影像圖框之各者中的該像素電極處之一電位井中的該等電荷載體之後施加一電荷泵訊號，以便在將該等電荷載體讀出至該讀出電路之前，將一額外數目的電荷載體注入該像素電極處之該電位井中。
  2. 如請求項1之設備，其中該像素電路包含：一電荷儲存節點，其介於該撇取閘與該讀出電路之間；至少一個電荷轉移閘，其連接至該電荷儲存節點；及一重置閘，其經耦合在該電荷轉移閘與一重置電位之間且經組態以在該控制電路系統的控制下重置儲存於該電荷儲存節點上的電荷。
  3. 如請求項2之設備，其中該至少一個電荷轉移閘包含：一第一電荷轉移閘，其經耦合在該電荷儲存節點與另一儲存節點之間；及一第二電荷轉移閘，其經連接在該另一儲存節點與該重置閘之間。
  4. 如請求項2之設備，其中在該等影像圖框之各者中，該控制電路系統係經組態以致動該等閘之一者，以便以電荷載體填充該像素電極處之一電位井，並接著閉合該快門閘，藉此在該像素電極處自該光敏介質所取得的該等電荷載體係通過該撇取閘轉移至該讀出電路。
  5. 如請求項4之設備，其中在該等閘之該一者經致動的同時，該電荷儲存節點的一電位井係以該等電荷載體填充，且其中該控制電路系統係經組態以在取得該等電荷載體之前致動該重置閘及該至少一個電荷轉移閘，以便在該等電荷載體保持在該像素電極處的該電位井中的同時，允許該等電荷載體自該電荷儲存節點排出。
  6. 如請求項5之設備，其中該控制電路系統係經組態以在取得該等電荷載體之後但在將該等電荷載體讀出至該讀出電路之前施加該電荷泵訊號。
  7. 如請求項5之設備，其中該等閘中經致動以便填充該像素電極處之該電位井之該一者係該快門閘。
  8. 如請求項5之設備，其中該等閘中經致動以便填充該像素電極處之該電位井之該一者係該重置閘。
  9. 如請求項1-8中任一項之設備，其中該電荷泵訊號係施加到至少一個電路位置，該至少一個電路位置係選自由該偏壓電極與該撇取閘所組成之一位置群組。
  10. 如請求項1-8中任一項之設備，並包含耦合至該像素電極之一電荷泵電容器，且其中該電荷泵訊號係施加至該電荷泵電容器。
  11. 如請求項1-8中任一項之設備，其中該控制電路系統係經組態以自已經讀出至該讀出電路之該訊號減去對應於該額外數目的電荷載體之一訊號位準。
  12. 如請求項1至8中任一項之設備，其中該光敏介質包含一光敏膜。
  13. 如請求項12之設備，其中該光敏膜包含至少一光偵測器材料，該至少一光偵測器材料係選自由元素半導體、化合物半導體、膠態奈米晶體、磊晶量子井、磊晶量子點、有機光導體、及塊材異質接面有機光導體所組成之一第一材料群組，且其中該至少一經選擇的光導體材料具有一裝置組態，該裝置組態係選自由光導體、p-n接面、異質接面、肖特基二極體、量子井堆疊、量子線、量子點、光電晶體、及此等組態之串聯與並聯連接的組合所組成之一第二組態群組。
  14. 一種成像設備，其包含： 一光敏介質，其經組態以將入射光子轉換成電荷載體；一偏壓電極，其至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質；像素電路的一陣列，其係形成於一半導體基材上，各像素電路界定一各別的像素並包含：一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；複數個閘，其等包括一撇取閘，該撇取閘係耦合在該像素電極與該讀出電路之間；及一電荷儲存節點，其介於該撇取閘與該讀出電路之間；及控制電路系統，其經耦合以在影像圖框之一序列之各者期間的一取得週期前致動該等閘，以便以電荷載體填充該像素電極處之一電位井，並接著在該取得週期之後將該像素電極處之自該光敏介質取得的該等電荷載體通過該撇取閘轉移至該電荷儲存節點以供該讀出電路讀出，其中該控制電路系統係經組態以施加一電荷泵訊號，以便在該取得該等電荷載體之後但在將該等電荷載體讀出至該讀出電路之前將一額外數目的該等電荷載體注入該像素電極之該電位井中。
  15. 如請求項14之設備，其中該複數個閘包含一重置閘，該重置閘係耦合在該電荷儲存節點與一重置電位之間且經組態以在該控制電路系統的控制下重置儲存於該電荷儲存節點上的電荷，且 其中在該等閘經致動的同時，該電荷儲存節點的一電位井亦以該等電荷載體填充，且其中該控制電路系統係經組態以在取得該等電荷載體之前致動該重置閘，以便在該等電荷載體保持在該像素電極處的該電位井中的同時，允許該等電荷載體自該電荷儲存節點排出。
  16. 如請求項15之設備，其中該控制電路系統係進一步經組態以致動該重置閘，以便以該等電荷載體填充該像素電極處之該電位井，並接著閉合該重置閘，藉此在該像素電極處所取得的該等電荷載體係經轉移至該讀出電路。
  17. 一種成像設備，其包含：一光敏介質，其經組態以將入射光子轉換成電荷載體；一偏壓電極，其至少部分係透明的，覆於該光敏介質上，且經組態以施加一偏壓電位至該光敏介質；像素電路的一陣列，其係形成於一半導體基材上，各像素電路界定一各別的像素並包含：一像素電極，該像素電極經耦合以自該光敏介質收集該等電荷載體；一讀出電路，其經組態以輸出一訊號，該訊號指示藉由該像素電極所收集之該等電荷載體的一量；複數個閘，其等包括一撇取閘，該撇取閘係耦合在該像素電極與該讀出電路之間；及一電荷儲存節點，其介於該撇取閘與該讀出電路之間；及 控制電路系統，該控制電路系統經耦合以在取得影像圖框之一序列之各者中的該像素電極處之一電位井中的該等電荷載體之後施加一電荷泵訊號，以便將一額外數目的電荷載體注入該像素電極處之一電位井中，並接著致動該等閘，以便將該像素電極處之自該光敏介質取得的該等電荷載體通過該撇取閘轉移至該電荷儲存節點以供該讀出電路讀出。
  18. 如請求項17之設備，並包含耦合至該像素電極之一電荷泵電容器，且其中該電荷泵訊號係施加至該電荷泵電容器。
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