TWI668640B - 積項和加速器陣列 - Google Patents

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Abstract

一種用於產生積項和資料的裝置，其包括可變電阻單元的陣列，該陣列中的每個可變電阻單元包括並聯連接的可編程閥值電晶體以及電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的單元串以及m個單元列。控制和偏壓電路耦接該陣列，該控制和偏壓電路包括使用對應於相應單元的權重因子W mn的閥值來編程該陣列中該可編程閥值電晶體的邏輯。輸入驅動器耦接該m個單元列中的對應單元列，輸入驅動器選擇性地施加輸入X m至該m個單元列。行驅動器用以將電流I n施加到該n個單元行中的對應單元行。電壓感測電路操作地耦接至單元行。

Description

積項和加速器陣列
本發明關於一種可用於執行或支持積項和(sum-of-products)操作的電路。
在類神經型態(neuromorphic)計算系統中，機器學習系統和基於線性代數的一些計算類型的電路，積項和函數可以是重要的組成部分。該功能可以表示如下：
在該表達式中，每個乘積項是可變輸入X i和權重W i.的乘積。權重W i.可以透過不同的術語來表示，例如對應於可變輸入X i的係數。
積項和函數可以被實現為使用交叉點陣列(cross-point array)架構的電路操作，其中陣列單元的電氣特性可實現該功能。
為實現高速運算，需透過相當大的陣列以並行地執行許多操作，或者是執行相當大的積項和序列。在這些系統中，可能有大量的輸入和輸出，因此總電流消耗可能非常大。
本揭露希望提供適用於實現大陣列的積項和函數的結構，並可更加地高效節能。
本揭露描述一種包括可變電阻單元陣列的裝置，其中陣列中的可變電阻單元包括並聯連接的可編程閥值電晶體和電阻器。此裝置可以***作，使得施加到電晶體的輸入電壓和電晶體的可編程閥值可用來表示積項和操作(sum-of-products operation)的變量。在此描述的實施例中，每個可變電阻單元的可變電阻值係作為一函數，此函數係施加到單元中的可編程閥值電晶體的控制閘極的電壓、可編程閥值電晶體的閥值以及電阻器的函數。
在一些實施例中，裝置包括電壓感測放大器，其用以感測由可變電阻單元產生的電壓，作為施加電流和可變電阻單元的電阻的函數。透過這種方式，用以產生積項和結果的電流的大小可以被限制或固定，從而降低功耗。
陣列可透過由一個電晶體和一個電阻器(1T-1R)組成的單元來實現。此外，本文描述的實施例中，針對透過電壓感測進行積項和操作的緊密電路佈局，可以將電阻器實現成一埋設注入(buried implant)電阻器，此電阻器位在單一個可變閥值電晶體的佈局佔用區(footprint)當中，並實際上製造出單一電晶體(1T)單元的陣列。
實施例描述了陣列中的可變電阻單元被配置在串聯連接的可變電阻單元的多個串中。多個字元線可耦接到串聯連接的可變電阻單元的串。字元線驅動器連接到多個字元線以將可變閘極電壓施加到可變電阻單元中的可編程閥值電晶體。
實施例描述了可變電阻單元中的可編程閥值電晶體包括電荷捕捉記憶電晶體(charge trapping memory transistor)，像是浮閘極電晶體(floating gate transistor)或介電電荷捕捉電晶體(dielectric charge trapping transistor)。
實施例描述了可變電阻單元中的電阻器可包括埋設注入電阻器，其連接可編程閥值電晶體的載流端(例如，源極和汲極)。
本揭露提供一種用於產生積項和資料的裝置，其包括可變電阻單元的陣列，陣列中的每個可變電阻單元包括可編程閥值電晶體和並聯連接的電阻器，此陣列包括n行包括串聯單元串的單元以及m個單元列。控制和偏壓電路耦接到陣列，其包括用以對陣列中的可編程閥值電晶體進行編程的邏輯，其中閥值係對應於相應單元的權重因子W mn的值。輸入驅動器耦接到m個單元列中相應的一單元列，輸入驅動器選擇性地將輸入X m施加至列m。行驅動器用以將電流I n施加至n個單元行中的對應單元行。電壓感測電路可操作地耦接至單元行。
本揭露描述一種包括記憶陣列以及積項和加速器陣列的系統，記憶陣列以及積項和加速器陣列使用資料路徑控制器作互連。積項和加速器陣列包括可編程電阻單元陣列。記憶陣列可針對積項和函數的配置以及運算，與積項和加速器陣列進行協作。
一種用於操作可變電阻單元陣列以產生積項和資料的方法，其包括：以閥值對陣列中的可編程閥值電晶體進行編程，此閥值對應於相應單元的權重因子的值；選擇性地將輸入施加到陣列中的單元列或施加電流至陣列中單元行的對應單元行；以及感測陣列中一或多個單元行上的電壓。
本發明的其他方面和優點可見於以下的附圖、詳細描述以及申請專利範圍。
以下係參照圖1~26而提供本發明實施例的詳細描述。
圖1繪示了一積項和操作，其中加總的項次是輸入X i乘以權重W i的乘積，其中在此範例中，i從1變至7。不同項次加總的權重W i可以不同。在操作中，可以將權重指定為一組係數，然後提供輸入以計算隨著輸入變化的加總。而且，在執行學習過程的演算法中，隨著學習過程改變係數以從可用結果的加總中學習，權重可以不時地改變。
在所示範例中，輸出的加總被提供至S形函數(sigmoid function)以產生介於最小值和最大值之間的非線性輸出，例如介於0和1之間。這是類神經形態計算中使用的突觸(synapse)的常見模型。其他激活函數(activation function)也可被使用，例如logit函數。積項和操作也可以應用於不是類神經型態的配置，或者不被認為是模擬神經系統的配置。
圖2是可變電阻單元陣列的示意圖，其中陣列中的每個單元包括並聯連接的可編程閥值電晶體(例如12)和電阻器(例如14)。在此例示中，陣列包括四串可變電阻單元，其中每一串包括串聯於加總節點SUM 1~SUM 4與參考線(像是接地，如26)之間的四個可變電阻單元。四條字元線WL1~WL4連接至每個串中的可變電阻單元的控制端子。如圖所示，行的數量可以是任意的，並且加總節點的數量可到SUM n，另外字元線的數量可以是任意的而到WL m。位於n行、m列的可變電阻單元具有權重W nm的集合，其作為單元的可編程閥值V t、單元中的電阻器的電阻R nm、以及行中的電流I n的函數。
施加到字元線的電壓對應於可變輸入X 1到X 4，...，X m。透過此方式，串中每個可變電阻單元的可變電阻係一函數，此函數係施加在字元線上對單元的控制閘極的電壓、單元中可編程閥值電晶體的閥值、單元中的電流、以及電阻器的函數。
加總節點(SUM 1到SUM 4，... SUM n)耦接到電壓感測放大器以產生表示每個串的積項和輸出的訊號。電流源21~24耦接到每個串，以在代表性範例中在感測操作期間將恆定電流施加到每個串。
圖3繪示一個可變電阻單元的示意圖，其例如使用於圖2中的陣列。可變電阻單元包括第一載流節點30，第二載流節點31和控制端子32。可編程閥值電晶體35和電阻器36並聯連接到第一和第二載流節點。可編程閥值電晶體具有連接到控制端子32的閘極。
控制端子32上的電壓V G可以被表徵為可編程閥值電晶體35的閘極電壓。控制端子32可以對應於圖2所示的陣列中的字元線。第一載流節點30可以被表徵為單元的源極電壓。第二載流節點31上的電壓V D可以被表徵為單元的汲極電壓。
在此範例中，單元電流I C被施加到第二載流節點31，其電流大小可依設計而設定或為可調，以建立單元中的電壓降，此取決於電壓感測放大器的電壓範圍以及電阻器36於單元中的電阻值。電流大小可以根據陣列的特定實施例來調整，使得串上可以產生可用範圍的電壓以供給加總節點。而且，電阻器的電阻大小和可編程閥值電晶體的配置可以被設計為以選定的電流水平和指定的感測範圍來操作。
可編程閥值電晶體35可利用浮閘極記憶單元(floating gate memory cell)、分離閘極浮閘極記憶單元(split gate floating gate memory cell)、介電電荷捕捉單元(像是SONOS裝置或其他類型的介電電荷捕捉單元，例如稱作 BE-SONOS和TANOS)、以及分離閘極、介電電荷捕捉記憶單元來實施。其他的可編程記憶單元技術，例如相變記憶體，金屬氧化物記憶體等也可以被使用。
而且，在本技術的實施例中，電阻器36可以被實現為可編程閥值電晶體35的源極和汲極端子之間的埋設注入電阻器。
圖4繪示浮閘極裝置的簡化橫截面，浮閘極裝置具有與其通道並聯連接的電阻器，且該電阻器是利用離子注入程序(ion implantation process)所實現的埋設注入電阻器110。
在此範例中，裝置實現在基板100上，基板100可以是p型基板。源極端子101和汲極端子102可藉由在基板100上進行n型離子注入來實現。源極端子101和汲極端子102具有形成於其上的接點107、108，其耦接到具有電壓V S的源極節點和具有電壓V D的汲極節點。p型通道區域113設置在埋設注入電阻器110和閘極介電層105(穿隧氧化物(tunnel oxide))之間，閘極介電層105覆蓋於源極端子101與汲極端子102之間的基板100。浮閘極多晶矽層103設置在閘極電介電層105上。多晶矽層間介電質(inter-poly dielectric)106設置在浮閘極多晶矽層103的上方，在一些實施例中，多晶矽層間介電質106是利用包括氧化矽，氮化矽和氧化矽層(ONO)的多層結構來實現。控制閘極多晶矽層104設置在多晶矽層間介電質106上。接觸層109形成於控制閘極多晶矽層104之上。側壁結構(未標號)沿著閘極堆疊的側壁形成。
圖4所示的結構可以使用浮閘極單元製造技術來實現，所述結構可藉由額外的摻雜步驟進行修改以形成埋設注入電阻器110。埋設注入電阻器110連接源極端子101和汲極端子102以作為被動式電阻器。透過此方式，浮閘極裝置和埋設注入電阻器110提供了可編程閥值電晶體以及並聯連接在第一載流端子、源極端子101和第二載流端子、汲極端子102之間的電阻器。
在圖4中，電流路徑112被繪示成穿過源極端子101和汲極端子102之間的埋設注入電阻器110。而且，電流路徑114被繪示成當閘極電壓和電荷被捕捉在浮閘極當中時而激發，結合源極電壓V S，導致電流流過電晶體的通道。
因此，所述裝置具有可變電阻(或可變電導)，可變電阻是埋設注入電阻器110的電阻和浮閘極裝置的通道電阻的函數。浮閘極裝置的通道電阻是閘極電壓和浮閘極中捕捉的電荷的函數。
圖5繪示介電電荷捕捉裝置的簡化橫截面，介電電荷捕捉裝置具有與其通道並聯連接的電阻器，該電阻器是利用離子注入程序所實現的埋設注入電阻器210。
在此範例中，裝置實現在基板200上，基板200可以是p型基板。源極端子201和汲極端子202可藉由在基板200中進行n型離子注入來實現。源極端子201和汲極端子202具有形成於其上的接點207、208，其耦接到具有電壓V S的源極節點和具有電壓V D的汲極節點。p型通道區域213設置在埋設注入電阻器210和穿隧介電層205之間，穿隧介電層205覆蓋於源極端子201與汲極端子202之間的基板200。介電電荷捕捉層203設置在穿隧介電層205上。阻隔介電層206設置在介電電荷捕捉層203的上方。控制閘極多晶矽層204設置在阻隔介電層206上。接觸層209形成於控制閘極多晶矽層204之上。側壁結構(未標號)沿著閘極堆疊的側壁形成。
圖5中所示的結構可使用介電電荷捕捉記憶單元製造技術來實施，並透過額外的摻雜步驟來修飾以形成埋設注入電阻器210。埋設注入電阻器210連接源極端子201以及汲極端子202以作為被動式電阻器。透過此方式，介電電荷捕捉裝置和埋設注入電阻器210可提供可編程閥值電晶體以及並聯連接在源極端子201和汲極端子202之間的電阻器。
在圖5中，電流路徑212被繪示成穿過源極端子201和汲極端子202之間的埋設注入電阻器210。而且，電流路徑214被繪示成當閘極電壓和電荷被捕捉在介電電荷捕捉層當中，激發而導致電流流過裝置的通道。
因此，所述裝置具有可變電阻(或可變電導)，可變電阻是埋設注入電阻器210的電阻和介電電荷捕捉裝置的通道電阻的函數。介電電荷捕捉裝置的通道電阻是閘極電壓和介電電荷捕捉層中的電荷的函數。
在圖4和圖5的兩個實施例中，繪示由一個電晶體和一個電阻器(1T-1R)組成的單元。此外，圖4和圖5的實施例可以將電阻器實現成位在單一個可變閥值電晶體的佈局佔用區內的埋設注入電阻器，針對透過電壓感測進行積項和操作的緊密電路佈局，係實際上製造出單一電晶體(1T)的單元陣列。
在操作上，圖4和圖5中所示的單元可以表徵如下。
雖然閘極至源極的電壓V GS小於閥電壓V t，但電流可流入埋設注入電阻器中，但不形成電晶體通道(「表面通道(surface channel)」)，僅允許埋入電阻器中的電流I B。因此，單元中的電流等於I B，單元的電阻等於汲極至源極的電壓V DS除以電流I B。
當閘極至源極的電壓V GS大於閥電壓V t，將引發表面通道電流I S和埋入式電阻器電流I B。通道電阻可能遠遠小於埋入式電阻器的電阻，因此當電晶體導通時，可以占主導地位。因此，行中的電流I n在單元中被分成加總I S+I B，且單元電阻等於汲極至源極的電壓V DS除以電流I n。
由於浮閘極或介電電荷捕捉單元的閥值是可編程的，因此單元電阻可模擬參數X(i)以及參數W(i)的乘積，其中參數X(i)由閘極電壓表示，參數W(i)由單元捕捉的電荷、單元中的電阻器的電阻、以及單元電流表示。參數W(i)可以是二進制值，其中單元操作於兩種狀態之一(僅I B的較高電阻狀態和I B+I S的較低電阻狀態)。如果單元是操作在FET的線性區域，則參數W(i)可為類比，並根據單元中捕捉的電荷在範圍內變化。
圖6~9繪示可用於實現如圖4所示的單元的製程階段。在圖6中，在形成淺溝槽(shallow trench)隔離結構301和302之後，形成了單元的介電邊界。而且，井注入(well implant)被用來形成由邊界303表示的p型井，從而在形成單元的基板300中提供一區域。陣列中不同的單元區塊可以在單獨的區塊中實現，從而允許對單獨區塊中的井提供獨立的偏壓。
圖7繪示執行n型摻雜劑(例如磷和砷)的埋設通道注入而在淺溝槽隔離結構301和302之間形成埋設注入電阻器304之後的階段。
圖8繪示形成閘極堆疊結構(浮閘極315、控制閘極316、隧穿介電質、以及沿著側壁320的多晶矽間介電質)以及使用n型摻雜劑注入來形成源極區域310和汲極區域311之後的階段。
圖9繪示形成層間(interlayer)介電質322和層間接點325和326之後的製造階段。在所示範例中，結構是透過在源極區域和汲極區域上形成矽化物接點，並接著在閘極堆疊以及源極區域310和汲極區域311之上形成薄電介質和蝕刻停止層321的程序所形成。沉積層間介電質322，並且蝕刻通孔(via)以形成開口，其中源極接點325和汲極接點326是透過鎢沉積(tungsten deposition)或其他技術來形成。
可以看出，如圖4中所示的可變電阻單元可依據此些程序而被製造。此些相同的製程可被修飾以用於製造如圖5所示的單元，例如透過修飾包括閘極介電質、電荷捕捉層、阻隔層以及控制閘極的閘極堆疊。
具有如圖4、圖5所示結構的可變電阻單元可以使用連接到接點325、326的圖案化導體層而作串聯配置。
圖10A和圖10B繪示以類似於NAND結構作串聯配置的可變電阻單元的橫截面圖和佈局圖。
圖10A繪示基板的簡化橫截面，其中串聯連接的可變電阻單元串400係形成於基板。閘極堆疊410~415包括電荷捕捉層(浮閘極或介電質)和字元線，其覆蓋在基板上並且在垂直於圖式頁的方向上作為字元線的延伸元素。在代表性的實施中，可能有例如32條或64條有效(active)的字元線。在一些實施例中，串聯連接的串可以包括更少或更多條的有效字元線以符合特定的實施方式。在一些情況下，可能存在一個或多個虛擬(dummy)字元線，其可以設置在串的相對側上，以例如作為典型的高密度NAND快閃記憶體。虛擬字元線可以基於製造品質或偏壓之目的而被製造，但不使用於串的積項和操作當中。
在此範例中，基板是p型基板，並且可變電阻單元的載流端子(即，源極/汲極端子)是由n型注入420~427來實現。在一些高密度的實施例中，在單元之間的載流端子中不使用注入物(implant)，因此載流端子依賴於通道區域中電荷載子的反轉。如圖所示，在類NAND的實施例中，接點並不會做成直接與所有單元之間的載流端子接觸。
串選擇字元線401和402設置在串聯連接串的相對兩側上。主動區504和505包括位於基板中的n型注入，其作為連接串聯連接串的位元線以及源極線。主動區504和505可以是比可變電阻單元的載流端子更深的注入或更高導電率的注入。位元線接點502將主動區504連接到覆蓋的圖案化導體層中的位元線。源極線接點503則是將主動區505連接到覆蓋的圖案化導體層中的源極線。
n型埋設注入電阻器451的實現在本範例中係從位元線側串選擇字元線401控制的選擇閘極的通道的邊緣延伸到由源極線側串選擇線402控制的選擇閘極的通道邊緣。以此方式，可操作選擇閘極以將埋設注入電阻器451與主動區504、505連接或斷開。
在此範例中，具有比可變電阻單元的通道區更高的p型雜質濃度的p型保護層450係設置在通道和埋設注入電阻器451之間。p型保護層450有助於將埋設注入電阻器451屏蔽於閘極電壓，並且保持並聯電阻值的穩定性。
圖10B是如圖10A所示的串聯連接的可變電阻單元串的平面圖。閘極堆疊(包括字元線)和選擇線被賦予共通的參考符號(401、402、410~415)。類似地，位元線和源極線接點被賦予共通的參考符號502、503。
圖10B繪示與位元線500、501並聯設置的兩條串聯連接串，此兩條串聯連接串實現在閘極堆疊410~415上的覆蓋圖案化導體層。
使用可變電阻單元的積項和陣列的實施例可具有相當大的陣列，包括具有數千或數百萬個可變電阻單元的陣列。可將使用於大規模NAND裝置的製造技術(配合用來實現埋設注入電阻器或其他電阻器結構的額外步驟)應用在如第10A及10B圖所示的類NAND結構中的大型積項和陣列。用來將權重寫入(編程和擦除)至可編程電阻單元的操作技術可以像是那些大規模NAND裝置所採用的技術。如上所述，可編程電阻單元可以操作在類比模式。在類比模式下，用來感測電路和訊號路由的周邊電路可能很複雜。
透過將單元陣列中的可編程電阻單元規劃成以「二進制」模式操作，可以簡化周邊電路。可編程閥值電晶體可以存儲二進制狀態。 施加到列上的電流可以是恆定的，或者應用於固定數量的二進制位準。可編程電阻單元中的電阻在整個陣列中可以是恆定的，或是以固定數量的二進制位準來實現。
藉由降低需用來對單元中的閥值作編程的編程算法的複雜度、用來將電流施加到陣列中的行的電流源的複雜度以及用來產生輸出值的感測電路的複雜度，二進制模式操作可以簡化周邊電路。
圖11A繪示單一個可編程電阻單元的電路示意圖。圖11B提供了IV曲線(電流對電壓曲線圖)，通過該曲線可以理解每個單元的1位元操作的二進制模式。單元作為載流節點600和601。如上所述，輸入節點602連接到可編程電晶體的閘極。單元中並聯電阻的電阻值設定為值R mn，其中m對應於單元所在的列，n對應於單元所在的行。
圖11B中的曲線圖呈現兩條電壓對電流的跡線。第一電壓對電流跡線對應於單元權重w mn「1」，其中單元具有低閥值的低Vt。第二跡線對應於單元權重w mn「0」，其中單元具有高閥值的高Vt。當輸入值很低，低Vt大於輸入電壓，單元中的電晶體關閉，並為單元的二進制權重傳導非常低的電流。當輸入值為高位準時，高Vt低於輸入電壓，且輸入電壓低於低Vt，則若權重「1」是對應低Vt，單元中的電晶體開啟，而若權重是對應於高Vt的「0」，則電晶體關閉。
當電晶體關閉，將引起由流過電阻器的電流引起的電壓降I*R mn主導的較大電壓降V dLg。當電晶體導通時，將引起較小的電壓降V dSm，此電壓降可被認為接近於0V，其主要是流經電晶體通道的電流所引起的電壓降。下面的表1說明了此種關係。 表1
Vn(電壓降) 權重Wmn
電晶體狀態 「0」高Vt (HVt) 「1」低Vt (LVt)
「1」 高 : HVt ＞ 輸入 ＞ LVt 關閉，(I*R, VdLg) 開啟，(~0, VdSm)
「0」低 : LVt ＞ 輸入 關閉，(I*R, VdLg) 開啟，(I*R, VdLg)
二進制操作可以擴展到如圖12所示的一串可變電阻單元。在圖12中，在陣列的行n中的單個串上繪示了三個單元。 該行在各列上接收恆定電流I n和輸入值X 1至X 3。行中的電壓降取決於該行中單個單元的權重W 1n，W 2n和W 3n以及輸入值。此例是使用三個單獨的單元來實現積項和運算中的三個項次X iW i(i從1到3)，以產生代表加總的電壓V n。
根據第一行所示的三個輸入變量和橫跨表格第二列的三個潛在權重，並且假設每個單元的恆定電流和恆定電阻值，可從下面表2中的直欄中看出電壓降V n的變化(假設V dSm接近(「〜」)零)。 表2
Vn 權重[W1nW2n W3n]
輸入[x1 x2 x3] [000] [001] [010] [011] [100] [101] [110] [111]
[000] 3VdLg 3VdLg 3VdLg 3VdLg 3VdLg 3VdLg 3VdLg 3VdLg
[001] 3VdLg ~ 2VdLg 3VdLg ~ 2VdLg 3VdLg ~ 2VdLg 3VdLg ~ 2VdLg
[010] 3VdLg 3VdLg ~ 2VdLg ~ 2VdLg 3VdLg 3VdLg ~ ~ 2VdLg
[011] 3VdLg ~2VdLg ~ 2VdLg ~ VdLg 3VdLg ~ 2VdLg ~ VdLg
[100] 3 VdLg 3VdLg 3VdLg 3VdLg ~ 2VdLg ~ 2VdLg ~ ~ 2VdLg
[101] 3VdLg ~ 2VdLg 3VdLg ~ 2VdLg ~ 2VdLg ~ VdLg 2VdLg ~ VdLg
[110] 3VdLg 3VdLg ~ 2VdLg ~ 2VdLg ~ 2VdLg ~ 2VdLg ~ VdLg ~ VdLg
[111] 3VdLg ~ 2VdLg ~ 2VdLg ~ VdLg ~ 2VdLg ~ VdLg ~ VdLg ~0
根據V n的四個位準來設定感測參考電壓，可將跨於該行上的電壓轉換成介於0和3之間的數值輸出，如下面的表3所示。 表3
電壓降 (3-Vn/VdLg) 權重[W1n W2n W3n]
輸入[x1 x2 x3] [000] [001] [010] [011] [100] [101] [110] [111]
[000] 0 0 0 0 0 0 0 0
[001] 0 1 0 1 0 1 0 1
[010] 0 0 1 1 0 0 1 1
[011] 0 1 1 2 0 1 1 2
[100] 0 0 0 0 1 1 1 1
[101] 0 1 0 1 1 2 1 2
[110] 0 0 1 1 1 1 2 2
[111] 0 1 1 2 1 2 2 3
隨著提供特定輸入的列數量以及單元的行數量增加，同時依賴於各個獨立可編程電阻單元的「二進制」操作(即，將電晶體編程至低閥值或是高閥值)，陣列可以產生複雜的積項和。
在一些實施例中，多位元的二進制權重可以存儲在陣列中的部分或全部的單元中，以進一步增加單元的可編程權重的解析度。
圖13是感測電路的方塊圖，所述感測電路可利用如上所述的電壓感測，和用於積項和操作的可變電阻單元陣列一起使用。此例子中的感測電路包括例如使用運算放大器或其他類型比較器實現的感測放大器650。到感測放大器650的輸入包括線652上的電壓V n和參考電壓V ref。電壓V n在選定的行上產生，並且可以通過緩衝器651遞送。緩衝器651可以例如透過單位增益(unity gain)運算放大器或其他電壓電壓放大器來實現。線652上的參考電壓V ref由參考電壓電路655提供，參考電壓電路655被配置為可回應於線656上的序列信號而排序對應於要由感測放大器650區分的每個電壓位準的一組參考電壓。參考電壓電路655可接收輸入電壓V max和V min，輸入電壓V max和V min可確定線652上要形成的最小和最大電壓作為參考電壓V ref。
圖13A是圖解說明感測操作的圖表。給定電壓V max和V min，圖14的電路可以生成如圖所示的感測範圍內的多個位準的參考電壓。在陣列中的選定行上產生的電壓V n可落在感測範圍內，其具有高於電壓V min的電壓差。感測電路決定電壓V n的位準。在此例中，電壓V n高於參考電壓V 1至V 5中的每一個並且低於參考電壓V 6。因此，電路可賦予對應參考電壓V 6的電壓V n一數位值。
感測放大器650的輸出包括對應於輸入參考電壓位準的一系列訊號。此些訊號可以存儲在暫存器660中，暫存器660可提供給算術邏輯單元661或其他類型的處理電路，如數位訊號處理器、通用處理器等等，其中可執行進一步的算術運算以執行進一步的積項和運算。舉例來說，根據如下所述的可編程電阻單元陣列的配置方式，可以將陣列的多個行上產生的輸出進行組合，以產生積項和操作的單個項。
圖14是可與類似於圖13的感測放大器一起使用的參考電壓電路的方塊圖。在圖14中，可編程電阻單元陣列中的一或多個參考行665或是使用像陣列中所使用的單元結構可以被規劃用來提供電壓V max和V min的其中一或兩者。在此例子中，電壓V max和V min被施加到電阻分壓器666，並在分壓器666的電阻器之間的節點處產生多個參考電壓位準。響應參考電壓位準的節點係耦接到選擇器667。選擇器667可回應於線656上的序列訊號而在線652(耦接到圖13配置中的感測放大器650)上提供參考電壓V ref的序列。
圖15繪示用來產生電壓V min的一種參考行的配置，電壓V min可參考如圖13和14所描述地那樣被使用，以產生使用於感測電路中的參考電壓。在此範例中，行n上的三個單元操作串680被配置用於積項和操作，其中單元具有輸入X 1至X 3以及權重W 1n，W 2n和W 3n。根據欲執行的積項和操作項次，權重將被編程到操作串680當中。電流I n流過串所產生的電壓被指定為V n。
參考行681在陣列中使用三個單元來實現，該三個單元可以具有與在操作串680中使用的三個單元相匹配的電氣特性。為了產生電壓V min，參考串681中的單元的權重被指定為W 1ref、W 2ref和W 3ref，該些權重都被設置為對應於低閥值狀態的值(在本例中為「1」)。參考串681的單元中的電阻器可具有與操作串680中的單元中的R值相匹配的恆定R值。提供至參考串681中的單元的輸入被連接在一起並且在操作期間耦接到電壓V ON，使得參考串681中的所有單元都導通，並產生小的電壓降V dSm。因此，此例子中的電壓V min將約等於3*V dSm，或者是操作串680中使用的單位單元的小電壓降的3倍。下面的表4顯示了用於操作串(運算行)和參考行的給定輸入和權重配置的操作範例。 表4
運算行 參考行 針對每位元的電壓差
輸入 權重 電壓降 輸入/權重 電壓降
x1 1 W1n 1 VdSm 1/1 VdSm VdSm–VdSm=0
x2 0 W2n 1 VdLg 1/1 VdSm VdLg–VdSm =Vd
x3 1 W3n 0 VdLg 1/1 VdSm VdLg–VdSm=Vd
在一實施例中，參考串只用來產生V min ­，參考電壓電路使用的V min ­­的值可以設定在足夠高的值以提供裝置良好的操作邊際(operating margin)。第15圖中的例子是基於包括三個可變電阻單元的串。
在本技術的實施例中，可變電阻單元可透過類NAND技術而實現在大規模陣列當中。因此，任何給定的單元(耦接於串當中)的行可例如具有16、32、64或更多的單元。在任何積項和操作的配置中，可以使用比給定行中所有單元數量還要少的單元。
圖16繪示一範例配置，其包括在行n中的操作串690以及在參考行中的參考串691，其中有多個未使用的單元在操作行以及參考行中的區域692。在此範例中，參考行用以產生電壓V min­­，電壓V min可參照如圖13和14描述地那般使用，以產生感測電路中所使用的參考電壓。
在所示的範例中，操作行n上的三單元操作串690被配置用於積項和操作，其中操作串690上的單元具有輸入X 1至X 3以及權重W 1n，W 2n和W 3n。根據欲執行的積項和操作的項次，可將權重編程至操作串690中。操作行n上未使用的單元被賦予輸入Y 1和Y 2以及權重W 4n和W 5n。電流I n通過串而產生的電壓被指定為V n。輸入Y 1和Y 2以及權重W 4n和W 5n被配置成用來在積項和操作期間開啟操作行n中未使用的單元。
參考串691實現在陣列或參考陣列當中，也就是實現在使用具有匹配操作串690中三個單元的電氣特性的三個單元的參考行當中。在包括參考串691的參考行中，未使用的單元具有權重W 4ref和W 5ref。為了產生電壓V min，參考串691中的單元的權重(被指定成W 1ref、W 2ref和W 3ref)以及行中的未使用部分的單元的權重W 4ref和W 5ref全部被設置為對應低閥值狀態的值(此例中為「1」)。在區域692中行的未使用部分當中，參考串691的單元中的電阻器可具有一恆定R值，該恆定R值匹配於操作串690的單元R值，且位在同行中的區域692中的單元R值即操作串690。在操作期間，參考串691(包括未使用單元)中的單元的輸入連接在一起並且耦接到電壓V ON，使得包括參考串691的行中的所有單元都被開啟，並產生小電壓降V dSm。因此，在此範例中，具有五個單元的串的電壓V min將約等於5*V dSm，或者等於操作串680中使用的單位單元的小電壓降的5倍。隨著串中的單元變多，V min的值也將相應地改變。
下面的表5呈現一操作範例，其針對圖16的配置給定針對操作串(運算行)以及參考行的輸入以及權重配置。 表5
運算行 參考行 針對每個位元的電壓差
輸入 權重 電壓降 輸入/權重 電壓降
X1 1 W1n 1 VdSm 1/1 VdSm VdSm–VdSm=0
X2 0 W2n 1 VdLg 1/1 VdSm VdLg–VdSm = Vd
X3 1 W3n 0 VdLg 1/1 VdSm VdLg–VdSm = Vd
Y1 1 Wy1n 1 VdSm 1/1 VdSm VdSm–VdSm = 0
Y2 1 Wy2n 1 VdSm 1/1 VdSm VdSm–VdSm = 0
圖17繪示產生電壓V min和V max的範例配置。在此配置中，如圖15和圖16的範例，操作行n中的操作串700包括三個單元。因此，操作行n被配置用於積項和操作，其中操作串700中的單元具有輸入X 1至X 3和權重W 1n、W 2n和W 3n。根據欲執行的積項和操作的項次，權重將被編程到操作串700當中。操作行n上未使用的單元被給予輸入Y 1和Y 2以及權重W 4n和W 5n。電流I n通過串而產生的電壓被指定為V n。輸入Y 1和Y 2以及權重W 4n和W 5n被配置為在積項和操作期間開啟操作行n中未使用的單元。
V min參考行包括參考串701以及陣列的區域703中的未使用單元。參考串701包括三個單元，其可具有與在操作串700中使用的三個單元的電氣特性相匹配的電氣特性。V min參考行上的未使用單元包括參考串691的權重W 4Lref和W 5Lref。為了產生電壓V min，參考串701中單元的權重(標記為W 1Lref、W 2Lref和W 3Lref)以及在行中的未使用部分裡，具有權重W 4Lref和W 5Lref的V min行的未使用單元皆被設置為對應於低閥值狀態的值(在本例中為「1」)。位在參考串701的單元中的電阻器以及位在行的未使用部分中的電阻器可具有恆定R值，其匹配至操作串700中的單元的R值以及操作行n中的區域703的單元的R值。輸入提供至包括參考串701的V min參考行中的單元，未使用的單元連接在一起並耦接電壓V ON，使得包括參考串701的V min參考行中的所有單元中的電晶體導通，假設I ref等於I n，將產生小電壓降V dSm。因此，在此範例中，具有五個單元的串的電壓V min約等於5*V dSm，或者等於操作串700中使用的單位單元的小電壓降的5倍。隨著串中的單元變多，V min的值也將相應地移位。
V max參考行包括參考串702和陣列的區域703中的未使用的單元。參考串702包括三個單元，其可以具有與在操作串700中使用的三個單元的電氣特性相匹配的電氣特性。包括參考串702的V max參考行上的未使用單元具有權重W 4Href和W 5Href。為了產生電壓V max，在V max參考行中單元的權重(標記為W 1Href、W 2Href和W 3Href)以及在行中未使用部分裡，參考串702中單元的權重W 4Href和W 5Href都被設置為對應於高閥值狀態的值(在本例中為「0」)。位在參考串701的單元中的電阻器以及位在行中未使用部分中的電阻器可具有恆定R值，其匹配至操作串700中的單元的R值以及操作行n中的區域703的單元的R值。輸入提供至包括參考串702的V max參考行中的單元，在操作期間，該些單元連接在一起並耦接電壓V OFF，而未使用的單元耦接電壓V ON，使得包括V min參考串701的行中的三個單元中的電晶體關閉，假設I ref等於I n，將產生大電壓降V dLg。因此，在此範例中，具有五個單元的串的電壓V max約等於3*V dLg，或者等於操作串700中使用的單位單元的大電壓降的3倍。隨著串中的單元變多，V max的值也將相應地移位。
下面的表6呈現一操作範例，其針對圖17的配置給定針對操作串(運算行)以及參考行的輸入以及權重配置。 表6
運算行(Vn) 參考行， 低邊界(Vmin) 參考行， 高邊界(Vmax) 針對每個位元的電壓差
輸入 權重 電壓降 輸入權重 電壓降 輸入權重 電壓降
X1 1 W1n 1 VdSm 1/1 VdSm 1/0 VdLg VdSm–VdSm=0
X2 0 W2n 1 VdLg 1/1 VdSm 1/0 VdLg VdLg– VdSm=Vd
X3 1 W3n 0 VdLg 1/1 VdSm 1/0 VdLg VdLg– VdSm=Vd
Y1 1 W4n 1 VdSm 1/1 VdSm 1/1 VdSm VdSm– VdSm=0
Y2 1 W5n 1 VdSm 1/1 VdSm 1/1 VdSm VdSm– VdSm=0
在參照圖12和圖15~17描述的實施例中，可編程電阻單元的陣列被配置成具有一個輸入X i並且包括一個構件(member)單元的功能集合，操作行中的每個單元係實現一項次X iW i，其具有1位元的二進制權重W i，此二進制權中W i是由單元中的可編程閥值電晶體的閥值來決定。單元中電阻器的電阻R和串中的電流I n是常數。
在一些實施例中，可編程電阻單元的陣列可以被配置成具有一個輸入和多個構件的功能集合以實現積項和操作的項次X iW i，其中，藉由編程至單元的可編程電晶體的單一位元值，權重W i可以是除了二進制位元「0」或「1」以外的值，像是多位元的二進制值。
圖18~22繪示實現多位二進制值的功能集合的一些範例配置。
圖18繪示一功能集合，其包括陣列的行n中的單一個串上的三個構件單元。該行接收恆定電流I n。輸入值X m連接到所有三列中的單元中的電晶體的閘極。在此例子中，集合中的三個單元中的電阻器R 1,mn、R 2,mn以及R 3,mn的電阻是不同的。因此，電阻器R3具有電阻R，電阻器R2具有電阻2*R，而電阻器R1具有電阻4*R。因此，基於組合使有效電阻從0*R(功能集合中所有的電晶體皆導通)到7*R(功能集合中所有的電晶體皆關閉)，功能集合的權重可具有3位元的二進制值，其值從0到7。利用圖18的功能集合所實現的積項和操作的項次可以表徵為X m(W1*4R+W2*2R+W3*R)。在其他實施例中，類似圖18的陣列中的單元的功能集合可以包含多於三個構件，該些構件連接於一行當中，並具有共同輸入X m。
上述單元的陣列可利用邏輯電路來規劃，以使用配置成實現操作的項次的許多形式的許多功能集合來實現積項和操作的項次。
圖19繪示一功能集合，其包括位在陣列的三個不同行n1、n2、n3上的一列中的三個構件單元。三行中的每一行均接收恆定電流I n。輸入值X m連接到該列中的單元中的電晶體的閘極。在此範例中，集合中的三個單元中的電阻器R 1mn、R 2,mn和R 3,mn的電阻是不同的。因此，電阻器R3具有電阻R，電阻器R2具有電阻2*R，且電阻器R1具有電阻4*R。在行V n1、V n2和V n3中的每一行中產生的電壓會在周邊電路中相加，以提供項次的總合輸出。
使用圖19的功能集合實現的積項和操作的項次可以表徵為X m(W1*I4R+W2*I2R+W3*IR)，其中每個行可產生代表項次的一部分的電壓。因此，基於組合使電壓從0*IR(功能集合中的所有電晶體皆導通)到7*IR(功能集合中的所有電晶體皆關閉)，功能集合的權重可具有3位元的二進制值，其範圍從0到7。
用以執行加總的周邊電路可包括類比加總放大器或數位邏輯。在一範例中，可依次感測每行上的電壓，並且將每個感測步驟的結果以算術邏輯作相加，如圖13所示。
在其他實施例中，類似於圖19的陣列中的單元的功能集合可以具有多於三個的構件，該些構件連接於一行當中，並具有共同輸入X m。
圖20繪示一功能集合，其包括三個構件單元，該些構件單元位在陣列的三個不同行n1、n2和n3上的一列。輸入值X m連接到該列中的單元中的電晶體的閘極。在此範例中，集合中的三個單元中的電阻器R 1,mn、R 2,mn以及R 3,mn的電阻是相同的。三個行中的每一行接收不同的恆定電流I n。因此，一電流源以電流I提供行3電流I 3，一電流源以電流2*I提供行2電流I 2，一電流源以電流4*I提供行1電流I 1。在功能集合的列中產生的電壓V n1、V n2和V n3在周邊電路中相加後，可提供該項次的加總輸出。因此，基於組合使得輸出值從0*IR(功能集合中的所有電晶體皆導通)到7*IR(功能集合中的所有電晶體皆關閉)，功能集合的權重可具有3位元二進制值，其範圍從0到7。
使用圖19的功能集合所實現的積項和操作的項次可以表徵為X m(W1*4IR+W2*2IR+W3*IR)，其中每個行可產生代表項次的一部分的電壓。
用以執行加總的周邊電路可包括類比加總放大器或數位邏輯。在一範例中，可依次感測每個行上的電壓，並且將每個感測步驟的結果以算術邏輯作相加，如圖13所示。
在其他實施例中，類似於圖20的陣列中的單元的功能集合可以具有多於三個的成員連接在具有共同輸入Xm的列中。在其他實施例中，類似於圖20的陣列中的單元的功能集合可包含多於三個構件，該些構件連接於一行當中，並具有共同輸入X m。
圖21繪示一功能集合，其包括三個構件單元，該些構件單元位在陣列的三個不同行n1、n2和n3上的一列。輸入值X m連接到該列中的單元中的電晶體的閘極。在此範例中，集合中的三個單元中的電阻器R 1,mn、R 2,mn以及R 3,mn的電阻是相同的。三個行中的每一行接收相同的恆定電流I n。產生於功能集合的行中的電壓V n1、V n2以及V n3分別被除以4、2以及1，並接著在周邊電路中被加總以提供項次的加總輸出。因此，基於組合使得輸出值從0*IR(功能集合中的所有電晶體皆導通)到7*IR(功能集合中的所有電晶體皆關閉)，功能集合的權重可具有3位元二進制值，其範圍從0到7。
使用圖21的功能集合所實現的積項和操作的項次可以表徵為X m(W1*4IR+W2*2IR+W3*IR)，其中每個行可產生被周邊電路相除的電壓，以表示項次的一部分。
用以執行加總的周邊電路可包括類比加總放大器或數位邏輯。在一範例中，可依次感測每個行上的電壓，並且將每個感測步驟的結果以算術邏輯作相加，如圖13所示。
在其他實施例中，類似於圖21的陣列中的單元的功能集合可包含多於三個構件，該些構件連接於一行當中，並具有共同輸入X m。
圖22繪示一功能集合，其包括四個構件單元，該些構件單元中的兩個單元位在陣列的一列，兩個單元位在陣列的第二列，並位在陣列的兩個不同行n1、n2上。輸入值X m連接到功能集合的兩個列中的所有單元中的電晶體的閘極。在此範例中，集合中的四個單元中的電阻器R 1,mn、R 2,mn、R 3,mn及R 4,mn的電阻是不同的。因此，電阻器R3及R4具有電阻R，電阻器R1及R2具有電阻4*R。兩個行中的每一者係接收不同的恆定電流I n。因此，一電流源以電流I提供行2電流I 2，一電流源以電流2*I提供行1電流I 1。在功能集合的兩個行中產生的電壓V n1和V n2在周邊電路中相加後，可提供項次的加總輸出。
使用圖22的功能集合所實現的積項和操作的項次可以表徵為X m(W1*2I*4R+W2*I*4R+W3*2I*R+W3*I*R)，其中每個行可產生代表項次的一部分的電壓。因此，基於組合使得輸出值從0*IR(功能集合中的所有電晶體皆導通)到15*IR(功能集合中的所有電晶體皆關閉)，功能集合的權重可具有4位元二進制值，其範圍從0到15。
用以執行加總的周邊電路可包括類比加總放大器或數位邏輯。在一範例中，可依次感測每個行上的電壓，並且將每個感測步驟的結果以算術邏輯作相加，如圖13所示。
在其他實施例中，類似於圖22的陣列中的單元的功能集合可包含多於四個構件，該些構件連接於一行當中，並具有共同輸入X m。
其他功能集合的配置也可以被使用。
按照執行的每個運算的需要，可以在操作之間配置可編程電阻單元的大型陣列，以針對加總項執行具有各種功能的複雜積項和操作。而且，加總項的係數(即權重)可以非揮發性(nonvolatile)的形式設置在單元的電晶體中，並且可根據每次運算執行的需要，透過編程和抹除操作來改變。
圖23是積體電路901的簡化晶片方塊圖，積體電路901包括具有電壓感測的積項和陣列以及如圖5、6以及圖10A/10B所示的埋設通道單元，其被配置為類神經型態記憶陣列960。
字元線驅動器940耦接到多條字元線945。在一些實施例中，驅動器例如包括數位-類比轉換器，其為每個選定的字元線產生輸入變量x(i)，或者，在一替代實施例中，二進制字元線驅動器可以採用二進制輸入。行解碼器970經由線965耦接到串聯連接單元的串的一或多層，其沿著陣列960中的行而設置，其用以選擇串，以從記憶陣列960讀取積項和資料或對記憶陣列960寫入參數資料。位址在匯流排930上從控制邏輯(控制器)910提供到解碼器970以及驅動器940。電壓感測放大器經由線975耦接行解碼器，並且轉而耦接緩衝器電路980。施加負載電流I n的電流源耦接感測電路。一個編程緩衝器可包含於電路980的感測放大器中以儲存編程資料，編程資料係用於單元中可編程閥值電晶體的二階或多階編程。而且，控制邏輯910可包括電路，其可回應編程緩衝器中的編程資料值，選擇性地對記憶體中的串施加編程及禁止(inhibit)電壓。
在總線930上從控制邏輯(控制器)910提供給解碼器970和驅動器940.電壓檢測感測放大器經由線975耦接到列解碼器，並且又耦接到緩衝器電路980.施加負載電流與傳感電路耦接。程序緩衝器可以與電路980中的感測放大器一起被包括以存儲用於單元中的可編程閥值電晶體的兩位準或多位準編程的編程資料。而且，控制邏輯910可以包括用於響應於編程緩衝器中的編程資料值選擇性地將編程和禁止電壓施加到記憶中的串的電路。
來自感測放大器的感測資料經由第二資料線985提供給資料緩衝器990，資料緩衝器990又經由資料路徑993耦接到輸入/輸出電路991。感測放大器可以包括運算放大器，該運算放大器被規畫成用來施加單位增益或期望的增益位準，並將類比輸出提供給數位-類比轉換器或其他訊號處理或訊號路由電路。還可包含額外的算術單元和路由電路，以提供將單元串的多層配置成類神經形態電路。
而且，還可包括算術單元和路由電路，以提供將串的層配置成矩陣乘法單元。
輸入/輸出電路991可驅動資料至積體電路901外部的目的地。輸入/輸出資料和控制訊號經由資料匯流排905而在輸入/輸出電路991、控制邏輯910和積體電路901上的輸入/輸出端口或積體電路901內部或外部的其他資料源(例如通用處理器或專用應用電路)之間移動，像是通用處理器或專用應用電路，或是由記憶陣列960支持的晶片上系統(system-on-a-chip)功能的模組組合。
在圖23中所示的範例中，使用偏壓配置狀態機的控制邏輯910係控制著方框920中透過電壓源或電源所產生或提供的電源電壓的應用，其係用於積項和的讀取操作以及參數寫入操作以設置諸如單元權重的參數，所述參數可由電荷捕捉位準來表示，當中包括針對電荷捕捉單元和浮閘極單元的抹除、驗證和編程的偏壓電壓。控制邏輯910耦接到緩衝器990和記憶陣列960。
控制邏輯910可以使用本領域已知的專用邏輯電路來實現。在替代實施例中，控制邏輯包括通用處理器，該通用處理器可以在執行計算機程序以控制裝置操作的相同積體電路上實現。在其他實施例中，可以利用專用邏輯電路和通用處理器的組合來實現控制邏輯。
圖24~26繪示系統1000的配置，系統1000包括記憶陣列1002以及積項和加速器陣列1001，積項和加速器陣列1001透過資料路徑控制器1003而與記憶陣列互連。積項和加速器陣列1001包括根據上述任何實施例的可編程電阻單元的陣列。記憶陣列可包括NAND快閃記憶體陣列、SRAM陣列、DRAM陣列、NOR快閃記憶體陣列或者是可與積項和加速器陣列1001協調使用的其他類型記憶體。
系統可從系統外部接收輸入/輸出資料，如圖24所示，並將資料路由到記憶陣列。所述資料可包括配置資料，其用於配置單元的功能集合，所述功能集合係實現一或多個積項和操作的項次、用於操作的陣列中的功能集合的權重、以及用於積項和操作的輸入值。
如圖25所示，來自記憶陣列1002的資料可以利用受控於資料控制器1003的直接資料路徑而傳遞至積項和加速器陣列1001。或者，通過資料路徑控制器1003的資料路徑可以用來將資料從記憶陣列1002傳送到積項和加速器陣列1001，以符合於特定的實施方式。
如圖26所示，來自積項和加速器陣列的輸出資料可以通過資料路徑控制器1003施加至系統1000的輸入輸出資料路徑。系統1000的輸入輸出資料路徑可耦接至處理單元，該處理單元用以計算權重、提供輸入、並且利用積項和加速器陣列的輸出。
而且，來自積項和加速器陣列1001的輸出資料可以通過資料路徑控制器1003而路由回記憶陣列1002，以用於迭代積項和操作。
在一些實施例中，包括記憶體、積項和加速器陣列以及資料路徑邏輯的系統1000可以實現在單個積體電路上。而且，系統1000可以包括位在相同或不同的積體電路上的算術邏輯單元、數位訊號處理器、通用CPU、狀態機等，其用以在運算程序的執行期間利用積項和加速器陣列1001。
根據本文所述任何實施例的使用可編程電阻單元的陣列的方法，可使用類似於圖24~26所示的系統來執行，所示系統可使用實現在相同積體電路上的邏輯，耦合到積體電路，或是透過兩者的組合來執行配置步驟，其中，陣列中單元的功能集合是用各別的權重和操作步驟來編程，且該陣列係用於產生積項和資料。
一種用於操作可變電阻單元的陣列以產生積項和資料的方法包括：用對應於相應單元的權重因子的閥值對所述陣列中的可編程閥值電晶體進行編程；選擇性地將輸入施加到陣列中的單元列，並將電流施加到陣列中對應的單元行；以及感測陣列中的一或多列單元上的電壓。
此種方法可包括將陣列中的單元配置成單元的功能集合，當中包括一或多個構件；其中功能集合係實現積項和函數中的各別項次。每個功能集合可以接收對應的輸入項次，並且可以用權重來編程，所述權重係功能集合的一或多個構件的可編程閥值函數。功能集合可以用各種方式配置，諸如以上參照圖18~22所描述的方式。如此一來，陣列中的可編程電阻單元可以被配置成具有多位元權重的功能集合，其中可編程電阻單元係以1位元二進制模式配置的權重作為獨立單元進行操作。可以使用具有不同電阻值的電阻器的單元的功能集合、在對功能集合中的不同行作感測的期間使用不同的電流位準、使用算數邏輯以結合具有不同權重的功能集合中的各別行上感測到的電壓、以及其他如本文所述的方式來配置多位元權重。
而且，在一些實施例中，可操作系統以利用單元的參考行來產生適合特定實現方式的行參考電壓，或是低行參考電壓和高行參考電壓。此方法可包括產生感測參考電壓，其作為一或多個行參考電壓的函數。感測操作可包括將選定的單元行上的電壓與感測參考電壓進行比較，以產生指示所選行上的電壓位準的輸出。
儘管本發明揭露於上述較佳的實施方式和實施例，但應該理解，該等實施例旨在說明而非是限制性的。可理解本領域具有通常知識者可在本發明的精神範疇和以下所附的申請專利範圍內輕易地作修飾和組合。
X1~Xi、Y1、Y2、Xm‧‧‧輸入
W1~Wi、W11~W44、W1ref~W5ref、W1n~W5n、W1Lref~W5Lref、W1Href~W5Href‧‧‧權重
SUM1~SUMn‧‧‧加總節點
WL1~WLm‧‧‧字元線
12、35‧‧‧可編程閥值電晶體
21~24‧‧‧電流源
I1~In、IC‧‧‧電流
14、36、R1,mn~R3,mn‧‧‧電阻器
26‧‧‧參考線
30‧‧‧第一載流節點
31‧‧‧第二載流節點
32‧‧‧控制端子
VG、VS、VD、Vmin、Vmax、Vn、VGS、V1~V6、VON‧‧‧電壓
100、200、300‧‧‧基板
101、201‧‧‧源極端子
102、202‧‧‧汲極端子
103‧‧‧浮閘極多晶矽層
203‧‧‧介電電荷捕捉層
104、204‧‧‧控制閘極多晶矽層
105‧‧‧閘極介電層
205‧‧‧穿隧介電層
106‧‧‧多晶矽層間介電質
206‧‧‧阻隔介電層
107、108、207、208‧‧‧接點
109、209‧‧‧接觸層
110、210、304、451‧‧‧埋設注入電阻器
112、114、212、214‧‧‧電流路徑
113、213‧‧‧p型通道區域
301、302‧‧‧淺溝槽隔離結構
303‧‧‧邊界
310‧‧‧源極區域
311‧‧‧汲極區域
315‧‧‧浮閘極
316‧‧‧控制閘極
320‧‧‧側壁
321‧‧‧蝕刻停止層
322‧‧‧層間介電質
325、326‧‧‧層間接點
400‧‧‧可變電阻單元串
410~415‧‧‧閘極堆疊
401、402‧‧‧字元線
504、505‧‧‧主動區
502‧‧‧位元線接點
503‧‧‧源極線接點
420~427‧‧‧n型注入
450‧‧‧p型保護層
500、501‧‧‧位元線
600、601‧‧‧載流節點
602‧‧‧輸入節點
Rmn‧‧‧電阻值
HVt‧‧‧高Vt
LVt‧‧‧低Vt 650‧‧‧感測放大器
651‧‧‧緩衝器
655‧‧‧參考電壓電路
652、656‧‧‧線
Vref‧‧‧參考電壓
660‧‧‧暫存器
661‧‧‧算術邏輯單元
665‧‧‧參考行
666‧‧‧電阻分壓器
667‧‧‧選擇器
680、690、700‧‧‧操作串
681、691、701、702‧‧‧參考串
692、703‧‧‧區域
Vn1~Vn3‧‧‧行
901‧‧‧積體電路
960‧‧‧類神經型態記憶陣列
940‧‧‧字元線驅動器
945‧‧‧字元線
970‧‧‧行解碼器
965、975、985‧‧‧線
930‧‧‧匯流排
910‧‧‧控制器
980‧‧‧電壓感測放大器
990‧‧‧資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧資料路徑
905‧‧‧資料匯流排
920‧‧‧偏壓配置供給電壓
1000‧‧‧系統
1001‧‧‧積項和加速器陣列
1002‧‧‧記憶陣列
1003‧‧‧資料路徑控制器
圖1是積項和操作的功能圖，其可以是現有技術中已知的類神經型態計算系統的基本元件。 圖2繪示用於積項和操作的可變電阻單元陣列的一部分。 圖3是根據本文描述的實施例的可變電阻單元的示意圖。 圖4是包括浮閘極記憶電晶體和埋設注入電阻器的可變電阻單元的簡化橫截面。 圖5是包括介電電荷捕捉電晶體和埋設注入電阻器的可變電阻單元的簡化橫截面。 圖6~9繪示根據本文描述實施例的針對可變電阻單元的製程階段。 圖10A和圖10B是在類NAND結構(NAND-like structure)中串聯配置的可變電阻單元的橫截面圖和佈局圖。 圖11A和11B繪示可變電阻單元的範例操作。 圖12繪示用以實現積項和操作的可變電阻單元串。 圖13是感測電路的簡化方塊圖，感測電路可基於積項和操作之目的而與可變電阻單元陣列一起使用。 圖13A是為了描述使用圖13的電路的感測操作而參照的捷思圖(heuristic diagram)。 圖14是可與如圖13的感測電路一起使用的參考電壓電路的簡化圖。 圖15繪示包括參考串的可變電阻單元陣列的配置。 圖16繪示可變電阻單元陣列的另一種配置，其包括參考串和未使用的單元。 圖17繪示包括兩個參考串和未使用單元的可變電阻單元陣列的另一種配置。 圖18-22繪示用於實施具有多個位元權重的積項和操作項的可變電阻單元的功能集合。 圖23是包括例如應用於類神經型態記憶的可變電阻單元陣列的裝置的簡化方塊圖。 圖24~26繪示包括積項和加速器陣列及其各種操作的系統。

Claims (20)

  1. 一種用於產生積項和的裝置，包括： 可變電阻單元的陣列，該陣列中的每個可變電阻單元包括並聯連接的可編程閥值電晶體以及電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的單元串以及m個單元列； 控制和偏壓電路，耦接該陣列，該控制和偏壓電路包括使用對應於相應單元的權重因子W mn的閥值來編程該陣列中該可編程閥值電晶體的邏輯； m個輸入驅動器，耦接該m個單元列中的對應單元列，該m個輸入驅動器選擇性地施加輸入X m至該m個單元列； n個行驅動器，將電流I n施加到該n個單元行中的對應單元行；以及 電壓感測電路，操作地耦接至該n個單元行。
  2. 根據申請專利範圍第1項所述的裝置，其中該可編程閥值電晶體是電荷捕捉記憶電晶體，且該控制和偏壓電路用以將編程偏壓電壓施加至該陣列中的該可編程電阻單元，以選擇性地設定該些單元中該可編程閥值電晶體中的該閥值。
  3. 根據申請專利範圍第2項所述的裝置，其中該可變電阻單元中的該電阻器包括位在該電荷捕捉記憶電晶體中的一埋設注入電阻器。
  4. 根據申請專利範圍第2項所述的裝置，其中該可變電阻單元中的該可編程閥值電晶體是浮閘極電荷捕捉電晶體，且該可變電阻單元中的該電阻器包括位在該浮閘極電荷捕捉電晶體中的一埋設注入電阻器。
  5. 根據申請專利範圍第2項所述的裝置，其中該可變電阻單元中的該可編程閥值電晶體是介電電荷捕捉電晶體，且該可變電阻單元中的該電阻器包括位在該介電電荷捕捉電晶體中的一埋設注入電阻器。
  6. 根據申請專利範圍第1項所述的裝置，其中該陣列中的單元被配置成包括一個或多個構件的功能集合，實現一積項和函數的各項次X iW i，每個功能集合接收對應的項次輸入X i和項次權重W i，該項次權重是該功能集合的該一或多個構件的可編程閥值的函數。
  7. 根據申請專利範圍第1項所述的裝置，其中該陣列中的單元被配置成功能集合，該功能集合包括在行n上串聯連接的複數個構件，且該功能集合中的該些單元中的該些電阻器具有不同的電阻值，該功能集合實現一積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值的函數。
  8. 根據申請專利範圍第1項所述的裝置，其中該陣列中的單元被配置成功能集合，該功能集合包括設置在該陣列中的不同行上的複數個構件，且該功能集合中的該些單元中的該些電阻器具有不同的電阻值，該功能集合實現一積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值的函數；以及該電壓感測電路包括電壓加總電路，其操作地連接到在該功能集合中的該些單元行上產生的加總電壓。
  9. 根據申請專利範圍第8項所述的裝置，其中該電壓感測電路包括該電壓加總電路，其操作地連接到該功能集合中的該些單元行上產生的加總電壓，並且將固定比例的權重因子應用到加總不同行上的電壓，該項次權重是該功能集合的該些構件的可編程閥值以及該固定比率的函數。
  10. 根據申請專利範圍第1項所述的裝置，其中該陣列中的單元被配置成包括複數個單元串的功能集合，該些單元串設置在該陣列中的不同行上，且該n個行驅動器將電流I n施加到該n個單元行中的對應單元行，並將不同大小的電流施加到不同行，該功能集合實現積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值以及該些不同大小的電流的函數；以及該電壓感測電路包括電壓加總電路，其操作地連接到在該功能集合中的單元行上產生的加總電壓。
  11. 根據申請專利範圍第1項所述的裝置，其中該陣列中的單元被配置為包括設置在該陣列中的不同行上的單元的功能集合，該功能集合的該些單元中的該些電阻器具有不同的電阻值，且該n個行驅動器施加電流I n到該n個單元行中的對應單元行，並施加不同大小的電流至不同行，該功能集合實現一積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的複數個構件的可編程閥值、不同的電阻值、以及該不同大小的電流的函數；以及該電壓感測電路包括電壓加總電路，其操作地連接到在該功能集合中的單元行上產生的加總電壓。
  12. 根據申請專利範圍第1項所述的裝置，其中該陣列包括用以產生一行參考電壓的一參考單元行；該裝置包括：一電路，產生感測參考電壓作為該行參考電壓的函數；其中該電壓感測電路包括比較器，該比較器用以將選定單元行上的電壓與該感測參考電壓進行比較，以產生指示該選定行上的電壓位準的輸出。
  13. 根據申請專利範圍第1項所述的裝置，其中該陣列包括用以產生一低行參考電壓的第一參考單元行以及用以產生一高行參考電壓的一第二參考單元行；該裝置包括：一電路，產生感測參考電壓作為該高行參考電壓以及該低行參考電壓的函數；以及其中該電壓感測電路包括比較器，該比較器用以將選定單元行上的電壓與該感測參考電壓進行比較，以產生指示該選定行上的電壓位準的輸出。
  14. 一種用於操作可變電阻單元的陣列的方法，該陣列中的可變電阻單元包括並聯連接的可編程閥值電晶體以及電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的單元串以及m個單元列，以產生積項和資料，該方法包括： 使用對應於相應單元的權重因子W mn的閥值來編程該陣列中的該可編程閥值電晶體； 選擇性地施加輸入X m至該m個單元列； 將電流I n施加到該n個單元行中的對應單元行；以及 感測該n個單元行的一或多單元行上的電壓。
  15. 如申請專利範圍第14項所述的方法，包括將該陣列中的單元被配置成包括一個或多個構件的功能集合，實現一積項和函數的各項次X iW i，每個功能集合接收對應的項次輸入X i和項次權重W i，該項次權重是該功能集合的該一或多個構件的可編程閥值的函數。
  16. 如申請專利範圍第14項所述的方法，包括將該陣列中的單元被配置成功能集合，該功能集合包括在行n上串聯連接的複數個構件，其中該功能集合中的該些單元中的該些電阻器具有不同的電阻值，該功能集合實現一積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值的函數。
  17. 如申請專利範圍第14項所述的方法，包括將該陣列中的單元被配置成功能集合，該功能集合包括設置在該陣列中的不同行上的複數個構件，其中該功能集合中的該些單元中的該些電阻器具有不同的電阻值，該功能集合實現一積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值的函數；以及加總該功能集合中的該些單元行上產生的電壓。
  18. 如申請專利範圍第14項所述的方法，包括將該陣列中的單元被配置成包括複數個單元串的功能集合，該些單元串設置在該陣列中的不同行上，將電流I n施加到該n個單元行中的對應單元行，並將不同大小的電流施加到不同行，該功能集合實現積項和函數的項次X iW i，該功能集合接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的該些構件的可編程閥值以及該些不同大小的電流的函數；以及加總該功能集合中的該些單元行上產生的電壓。
  19. 如申請專利範圍第14項所述的方法，包括將該陣列中的單元被配置為包括設置在該陣列中的不同行上的單元的功能集合，其中該功能集合的該些單元中的該些電阻器具有不同的電阻值，且施加電流I n到該n個單元行中的對應單元行，並施加不同大小的電流至不同行，該功能集合實現一積項和函數的項次X iW i，接收對應的項次輸入X i並且具有項次權重W i，該項次權重是該功能集合的複數個構件的可編程閥值、不同的電阻值、以及該不同大小的電流的函數；以及加總該功能集合中的該些單元行上產生的電壓。
  20. 如申請專利範圍第14項所述的方法，包括 使用參考單元行以產生行參考電壓； 產生感測參考電壓作為該行參考電壓的函數；以及 將選定單元行上的電壓與該感測參考電壓進行比較，以產生指示該選定行上的電壓位準的輸出。
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