CN108109576B - 多工器电路及其显示面板 - Google Patents
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Abstract
本发明涉及一种多工器电路及其显示面板。多工器电路包括第一开关、第二开关及下拉电路。第一开关具有耦接第一源极线的第一端、接收第一开关信号的控制端以及耦接源极驱动器的第二端。第二开关具有耦接第二源极线的第一端、接收第二开关信号的控制端以及耦接源极驱动器的第二端。下拉电路耦接第一开关的控制端,并且接收***低电压,其中下拉电路在第二开关信号的上升沿期间向第一开关的该控制端传送***低电压,以在第二开关导通之前截止第一开关。
Description
技术领域
本发明涉及一种多工器电路,且特别是涉及一种多工器电路及其显示面板。
背景技术
在现在的显示器技术中,源极驱动器通过多工器电路将像素电压传送至像素,以减少源极驱动器中的数据通道的数目是种常见的手段。
然而若是多工器中的开关在相同时间都被开启,就会造成源极驱动器在一瞬间的电阻电容负载(RC loading)增加,因而影响了所传送的像素电压,进而造成亮暗线现象发生。
发明内容
本发明提供一种多工器电路及其显示面板,可在降低显示面板中的触控噪声的情况下,并且抑制亮暗线现象的发生。
本发明的多工器电路,包括第一开关、第二开关及下拉电路。第一开关具有耦接第一源极线的第一端、接收第一开关信号的控制端以及耦接源极驱动器的第二端。第二开关具有耦接第二源极线的第一端、接收第二开关信号的控制端以及耦接源极驱动器的第二端。下拉电路耦接第一开关的控制端,并且接收***低电压,其中下拉电路在第二开关信号的上升沿期间向第一开关的该控制端传送***低电压,以在第二开关导通之前截止第一开关。
本发明的显示面板,包括像素阵列、源极驱动器及如上所述的多工器电路。像素阵列具有多个像素、第一源极线及第二源极线,其中像素分别耦接第一源极线及第二源极线。源极驱动器接收显示数据以提供像素电压。所述的多工器电路耦接于第一源极线及第二源极线与源极驱动器之间,且接收第一开关信号及第二开关信号以向第一源极线或第二源极线提供像素电压。
基于上述内容,本发明实施例的多工器电路及其显示面板,通过下拉电路的运作,致使在线路上开关信号的上升沿及下降沿相互对齐,但在开关晶体管的控制端处,这些控制端处的下降沿会早于对应开关信号的下降沿。藉此,可避免相邻开关晶体管在瞬间同时导通,以避免先充电的像素的灰阶值无法达到目标水平,同时抑制亮暗线的发生。
以下结合附图和具体实施例对本发明进行详细描述,但不作为对本发明的限定。
附图说明
图1为依据本发明一实施例的显示装置的***示意图。
图2A及图2B为依据本发明的一实施例的驱动波形的示意图。
图3A及图3B分别为依据本发明的一实施例的下拉电路的***示意图。
图4A及图4B分别为依据本发明的另一实施例的下拉电路的***示意图。
其中,附图标记:
100:显示装置
110:时序控制器
120:显示面板
121:源极驱动器
123:多工器电路
125:栅极驱动器
127:像素阵列
CPD1′、CPD1′a:下拉电路
CPD1、CPD1a:第一下拉电路
CPD2:第二下拉电路
CPD3:第三下拉电路
DL:源极线
DL1:第一源极线
DL2:第二源极线
GL:栅极线
M1:第一开关晶体管
M2:第二开关晶体管
M3:第三开关晶体管
MUX1、MUX2:多工器
PA:部分
PX:像素
SCD:下拉控制信号
SG:栅极信号
SSW1:第一开关信号
SSW2:第二开关信号
SSW3:第三开关信号
t1:时间点
TA1:第一下拉开关晶体管
TA2:第二下拉开关晶体管
TA3:第三下拉开关晶体管
TA4:第四下拉开关晶体管
TA5:第五下拉开关晶体管
TA6:第六下拉开关晶体管
VP:像素电压
VP_S、VG_M1、VA_PX、VB_PX:电压
VSS:***低电压
VTH:临界电压
XDD:显示数据
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述:
图1为依据本发明一实施例的显示装置的***示意图。请参照图1,在本实施例中,显示装置100包括时序控制器110及显示面板120,显示面板120包括源极驱动器121、多工器电路123、栅极驱动器125及像素阵列127。
源极驱动器121耦接时序控制器110,并依据时序控制器110所提供的显示数据XDD产生像素电压VP。多工器电路123耦接于时序控制器110、像素阵列127与源极驱动器121之间,并且包括多个多工器(如MUX1、MUX2),其中各个多工器(如MUX1、MUX2)耦接于时序控制器110、源极驱动器121及像素阵列127之间,并同步受控于时序控制器110所提供的开关信号(如SSW1、SSW2、SSW3),将多个像素电压VP交替地传送至像素阵列127,其中像素阵列127的行数大于源极驱动器121的输出端的数量且为源极驱动器121的输出端的数量的倍数。
栅极驱动器125耦接时序控制器110,且受控于时序控制器110并提供多个栅极信号SG。像素阵列127具有多个像素PX、多个源极线DL及多个栅极线GL,其中各个像素PX耦接一条对应的源极线DL及一条对应的栅极线GL。各个栅极线GL耦接栅极驱动器125以接收对应的栅极信号SG,并且依据对应的栅极信号SG开启一列的像素PX。各个源极线DL耦接多工器电路123以接收对应的像素电压VP,并且通过对应的像素电压VP将灰阶值写入至一列开启的像素PX中。
在本实施例中,多工器(如MUX1、MUX2)分别包括多个开关晶体管(如M1、M2、M3)、以及多个下拉电路(如CPD1、CPD2、CPD3)。各个开关晶体管(如M1、M2、M3)的第一端耦接对应的源极线DL,各个开关晶体管(如M1、M2、M3)的控制端耦接于时序控制器110以接收对应的开关信号(如SSW1、SSW2、SSW3),各个开关晶体管(如M1、M2、M3)的第二端耦接源极驱动器121以接收对应的像素电压VP。
在本实施例中,假设各个多工器(如MUX1、MUX2)分别具有三个开关晶体管(如M1、M2、M3)及三个下拉电路(如CPD1、CPD2、CPD3),其中下拉电路(如CPD1、CPD2、CPD3)是靠近开关晶体管(如M1、M2、M3),亦即下拉电路(如CPD1、CPD2、CPD3)是远离时序控制器110,可以使下拉电路(如CPD1、CPD2、CPD3)仅影响到开关晶体管(如M1、M2、M3)的栅极电压,但不影响开关信号(如SSW1、SSW2、SSW3)。并且,第一开关晶体管M1(对应第一开关)、第二开关晶体管M2(对应第二开关)及第三开关晶体管M3为依序开启,以依序传送像素电压VP至三条相邻源极线DL的其中之一。
详细来说,第一开关信号SSW1、第二开关信号SSW2及第三开关信号SSW3为依序致能,其中第一开关信号SSW1的下降沿对齐第二开关信号SSW2的上升沿,第二开关信号SSW2的下降沿对齐第三开关信号SSW3的上升沿,第三开关信号SSW2的下降沿对齐第一开关信号SSW3的上升沿。
另一方面,第一下拉电路CPD1的输入端耦接第二开关晶体管M2的控制端以及接收***低电压VSS,第一下拉电路CPD1的输出端耦接第一开关晶体管M1的控制端。第一下拉电路CPD1在第二开关信号SSW2的上升沿期间传送***低电压VSS至第一开关晶体管M1的控制端,以在第二开关晶体管M2导通之前截止第一开关晶体管M1。
第二下拉电路CPD2的输入端耦接第三开关晶体管M3的控制端以及接收***低电压VSS,第二下拉电路CPD2的输出端耦接第二开关晶体管M2的控制端。第二下拉电路CPD2在第三开关信号SSW3的上升沿期间传送***低电压VSS至第二开关晶体管M2的控制端,以在第三开关晶体管M3导通之前截止第二开关晶体管M2。
第三下拉电路CPD3的输入端耦接第一开关晶体管M3的控制端以及接收***低电压VSS,第三下拉电路CPD3的输出端耦接第三开关晶体管M2的控制端。第三下拉电路CPD3在第一开关信号SSW1的上升沿期间传送***低电压VSS至第三开关晶体管M3的控制端,以在第一开关晶体管M1导通之前截止第三开关晶体管M3。
依据上述内容,在线路上,第一开关信号SSW1、第二开关信号SSW2及第三开关信号SSW3的上升沿及下降沿相互对齐,但在第一开关晶体管M1、第二开关晶体管M2及第三开关晶体管M3的控制端处,这些控制端处的下降沿会早于对应开关信号的下降沿。藉此,可避免相邻开关晶体管在瞬间同时导通,以避免像素PX的灰阶值无法达到目标水平。
在本实施例中,开关晶体管M1、M2、M3是以NMOS晶体管为例,但在其他实施例中,开关晶体管M1、M2、M3可以是PMOS晶体管。此时,第一下拉电路CPD1在第二开关信号SSW2的下降沿期间向第一开关晶体管M1的控制端传送相对于***低电压VSS的***高电压VDD,以在第二开关晶体管M2导通之前截止第一开关晶体管M1;第二下拉电路CPD2在第三开关信号SSW3的下降沿期间向第二开关晶体管M2的控制端传送***高电压VDD,以在第三开关晶体管M3导通之前截止第二开关晶体管M2;第三下拉电路CPD3在第一开关信号SSW1的下降沿期间向第三开关晶体管M3的控制端传送***高电压VDD,以在第一开关晶体管M1导通之前截止第三开关晶体管M3。
图2A及图2B为依据本发明的一实施例的驱动波形的示意图。请参照图1、图2A及图2B,其中图2B进一步示出图2A的PA部分,并且相同或相似部分使用相同或相似标号。在此,以多工器MUX1为例,电压VP_S表示源极驱动器120提供至多工器MUX1的像素电压VP,电压VG_M1表示第一开关晶体管M1的控制端的电压电平变化,电压VA_PX表示多工器MUX1未配置下拉电路(如CPD1、CPD2、CPD3)时像素PX的电压电平变化,电压VB_PX绘示多工器MUX1已配置下拉电路(如CPD1、CPD2、CPD3)时像素PX的电压电平变化。
由图2A及图2B所示,第一开关信号SSW1的下降沿开始的时间点t1是对齐第二开关信号SSW2的上升沿的结束时间点,并且在第二开关信号SSW2的电压电平大于导通晶体管(如图3A所示TA1)的临界电压VTH时,***低电压VSS会传送到第一开关晶体管M1的控制端,以下拉电压第一开关晶体管M1的控制端的电压电平。
藉此,第一开关晶体管M1的控制端的下降沿的开始时间点会早于第二开关信号SSW2的上升沿的结束时间点,以防止第一开关晶体管M1及第二开关晶体管M2同时导通的可能。换言之,电压VA_PX在时间点t1会稍微下降,但是电压VB_PX在时间点t1没有电压下降的情况。
图3A及图3B分别为依据本发明的一实施例的下拉电路的***示意图。请参照图1及图3A,在此是以第一开关晶体管M1与第二开关晶体管M2之间的第一下拉电路CPD1为例,其中相似或相同元件使用相似或相同标号。在本实施例中,第一下拉电路CPD1包括第一下拉开关晶体管TA1(对应第一下拉开关)。第一下拉开关晶体管TA1具有接收***低电压VSS的第一端、耦接第一开关晶体管M1的控制端的第二端以及接收第二开关信号SSW2的控制端。
依据上述内容,在第二开关信号SSW2的上升沿,第一下拉开关晶体管TA1会受控于第二开关信号SSW2而导通,以致于***低电压VSS会传送至第一开关晶体管M1的控制端,以提早截止第一开关晶体管M1。因此,可避开第一开关晶体管M1的第一端所耦接的第一源极线DL1(源极线DL的其中之一)与第二开关晶体管M2的第一端所耦接的第二源极线DL2(源极线DL的其中另一)同时导通的可能。
请参照图3B,在本实施例中,第一下拉电路CPD1a更包括第二下拉开关晶体管TA2(对应第二下拉开关)及第三下拉开关晶体管TA3(对应第三下拉开关)。第二下拉开关晶体管TA2具有接收第二开关信号SSW2的第一端、第二端以及接收第二开关信号SSW2的控制端。第三下拉开关晶体管TA3具有接收第二开关信号SSW2的第一端、耦接第一下拉开关晶体管TA1的控制端的第二端以及耦接第二下拉开关晶体管TA2的第二端的控制端。
依据上述,通过第二下拉开关晶体管TA2及第三下拉开关晶体管TA3的迭接,可加快***低电压VSS的传送,亦即加快第一开关晶体管M1的截止速度。
图4A及图4B分别为依据本发明的另一实施例的下拉电路的***示意图。请参照图1及图4A,在此是以下拉电路CPD1′取代第一开关晶体管M1与第二开关晶体管M2之间的第一下拉电路CPD1为例,其不同之处在于下拉电路CPD1′接收时序控制器110所提供的下拉控制信号SCD,而非接收第二开关信号SSW2,但是下拉控制信号SCD的波形是镜射自第二开关信号SSW2,亦即下拉控制信号SCD的波形相同于第二开关信号SSW2,其中相似或相同元件使用相似或相同标号。由于晶体管是压控元件,因此下拉控制信号SCD可以是低电流信号。
在本实施例中,下拉电路CPD1′包括第四下拉开关晶体管TA4(对应第四下拉开关)。第四下拉开关晶体管TA4具有接收***低电压VSS的第一端、耦接第一开关晶体管M1的控制端的第二端、以及接收下拉控制信号SCD的控制端。
依据上述内容,由于下拉控制信号SCD的波形是镜射自第二开关信号SSW2,因此在第二开关信号SSW2的上升沿,第四下拉开关TA4会受控于下拉控制信号SCD而导通,以致于***低电压VSS会传送至第一开关晶体管M1的控制端,以提早截止第一开关晶体管M1。因此,可避开第一开关晶体管M1的第一端所耦接的第一源极线DL1与第二开关晶体管M2的第一端所耦接的第二源极线DL2同时导通的可能。
请参照图4A及图4B,在本实施例中,下拉电路CPD1′a更包括第五下拉开关晶体管TA5(对应第五下拉开关)及第六下拉开关晶体管TA6(对应第六下拉开关)。第五下拉开关晶体管TA5具有接收下拉控制信号SCD的第一端、第二端、以及接收下拉控制信号SCD的控制端。第六下拉开关晶体管TA6具有接收下拉控制信号SCD的第一端、耦接第四下拉开关晶体管TA4的控制端的第二端、以及耦接第五下拉开关晶体管TA5的第二端的控制端。
依据上述内容,通过第五下拉开关晶体管TA5及第六下拉开关晶体管TA6的迭接,可加快***低电压VSS的传送,亦即加快第一开关晶体管M1的截止速度。
综上所述,本发明实施例的多工器电路及其显示面板,通过下拉电路的运作,致使在线路上开关信号的上升沿及下降沿相互对齐,但在开关晶体管的控制端处,这些控制端处的下降沿会早于对应开关信号的下降沿。藉此,可避免相邻开关晶体管在瞬间同时导通,以避免先充电的像素的灰阶值无法达到目标电平,同时抑制亮暗线的发生。
在说明书及权利要求中使用了某些词汇来指称特定的元件。然而,所属技术领域中具有通常知识者应可理解,同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异做为区分元件的方式,而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求所提及的「包含」为开放式的用语,故应解释成「包含但不限定于」。另外,「电性耦接」在此包含任何直接及间接的连接手段。因此,若文中描述第一元件电性耦接于第二元件,则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件,或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的「及/或」的描述方式,包含所列举的其中之一或多个项目的任意组合。另外,除非说明书中特别指明,否则任何单数格的用语都同时包含复数格的涵义。虽然本发明已以实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,故本发明的保护范围当视后附的权利要求所界定者为准。
当然,本发明还可有其它多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (13)
1.一种多工器电路,其特征在于,包括:
一第一开关,具有耦接一第一源极线的一第一端、接收一第一开关信号的一控制端以及耦接一源极驱动器的一第二端;
一第二开关,具有耦接一第二源极线的一第一端、接收一第二开关信号的一控制端以及耦接该源极驱动器的一第二端;以及
一下拉电路,耦接该第一开关的该控制端,并且接收一***低电压,其中该下拉电路在该第二开关信号的一上升沿期间传送该***低电压至该第一开关的该控制端,以在该第二开关导通之前截止该第一开关。
2.如权利要求1所述的多工器电路,其特征在于,该下拉电路接收该第二开关信号。
3.如权利要求2所述的多工器电路,其特征在于,该下拉电路包括:
一第一下拉开关,具有接收该***低电压的一第一端、耦接该第一开关的该控制端的一第二端、以及接收该第二开关信号的一控制端。
4.如权利要求3所述的多工器电路,其特征在于,该下拉电路包括:
一第二下拉开关,具有接收该第二开关信号的一第一端、一第二端以及接收该第二开关信号的一控制端;以及一第三下拉开关,具有接收该第二开关信号的一第一端、耦接该第一下拉开关的该控制端的一第二端以及耦接该第二下拉开关的该第二端的一控制端。
5.如权利要求1所述的多工器电路,其特征在于,该下拉电路接收一下拉控制信号,其特征在于,该下拉控制信号的波形是镜射自该第二开关信号。
6.如权利要求5所述的多工器电路,其特征在于,该下拉电路包括:
一第四下拉开关,具有接收该***低电压的一第一端、耦接该第一开关的该控制端的一第二端以及接收该下拉控制信号的一控制端。
7.如权利要求6所述的多工器电路,其特征在于,该下拉电路包括:
一第五下拉开关,具有接收该下拉控制信号的一第一端、一第二端以及接收该下拉控制信号的一控制端;以及
一第六下拉开关,具有接收该下拉控制信号的一第一端、耦接该第四下拉开关的该控制端的一第二端以及耦接该第五下拉开关的该第二端的一控制端。
8.如权利要求1所述的多工器电路,其特征在于,该第二开关信号的该上升沿期间的一结束时间对齐该第一开关信号的一下降沿期间的一起始时间。
9.一种显示面板,包括:
一像素阵列,具有多个像素、一第一源极线及一第二源极线,其特征在于,该些像素分别耦接该第一源极线及该第二源极线;
一源极驱动器,接收一显示数据以提供一像素电压;
一如权利要求1所述的多工器电路,耦接于该第一源极线及该第二源极线与该源极驱动器之间,且接收该第一开关信号及该第二开关信号以向该第一源极线或该第二源极线提供该像素电压。
10.如权利要求9所述的显示面板,其特征在于,该显示数据、该第一开关信号及该第二开关信号由一时序控制器所提供。
11.如权利要求10所述的显示面板,其特征在于,该下拉电路接收该第二开关信号。
12.如权利要求9所述的显示面板,其特征在于,该下拉电路接收一下拉控制信号,其特征在于,该下拉控制信号的波形是镜射自该第二开关信号。
13.如权利要求12所述的显示面板,其特征在于,该下拉控制信号由一时序控制器所提供。
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