JP7146141B2 - 半導体集積回路 - Google Patents
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Description
図1は、実施の形態1に係る半導体集積回路100の機能構成を示すブロック図である。図1に示されるように、半導体集積回路100は、積分器110と、ループフィルタ102と、ADC(Analog-Digital Converter)120(第1ADC)と、ADC130(第2ADC)と、デジタル演算部140と、DFF(Digital Flip-Flop)190とを備える。半導体集積回路100は、ΔΣモジュレータであり、アナログ信号である差動入力信号VIP,VINを受けて、差動入力信号VIP,VINに対応するパルス密度変調信号である出力信号PDM(Pulse-Density Modulation)_OUTを出力する。
実施の形態2においては、図3の全差動DAC131が容量アレイ型の全差動DACである場合の当該全差動DACの具体的な構成について説明する。実施の形態2に係る半導体集積回路の構成は、図3のADC120,130が図5に示される容量型のADC220(第1ADC),ADC230(第2ADC)にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態1と同様であるため、説明を繰り返さない。
実施の形態2においては、半導体集積回路に含まれる2つのADCの各々が1.5bitADCであり、アナログ信号を3つの離散値に変換する構成について説明した。実施の形態3においては、当該ADCがアナログ信号を3つより大きい個数の離散値に変換する構成について説明する。実施の形態3に係る半導体集積回路の構成は、図3のADC120,130、コンパレータ1343、およびエンコーダ1344が図6に示される容量型のADC320(第1ADC)、ADC330(第2ADC)、コンパレータ3343、およびエンコーダ3344にそれぞれ置き換えられた構成である。これら以外の構成は、実施の形態1と同様であるため、説明を繰り返さない。
実施の形態1~3において、差動入力信号がフィードフォワード用のADCに直接入力される構成について説明した。実施の形態4においては、差動入力信号が積分器を介して当該ADCに入力される構成について説明する。
実施の形態1~4においては、差動入力信号をフィードフォワードする構成について説明した。実施の形態5においては、差動入力信号に加えて積分器の出力信号をフィードフォワードする構成について説明する。
Claims (6)
- 差動入力信号を受けて出力信号を出力する半導体集積回路であって、
前記差動入力信号および前記出力信号の差分の積分値を出力する積分器と、
前記積分器の出力を受けるループフィルタと、
前記ループフィルタからの信号を受けて第1デジタル信号を出力する第1ADCと、
前記差動入力信号を受けて第2デジタル信号を出力する第2ADCと、
重み付けられた前記第2デジタル信号に前記第1デジタル信号を加算して前記出力信号を生成するデジタル演算部とを備え、
前記第1ADCおよび前記第2ADCの各々は、アナログ信号を互いに異なる3つ以上の離散値に変換する、半導体集積回路。 - 前記第1ADCおよび前記第2ADCの各々は、
容量アレイ型の全差動DACと、
前記全差動DACからの信号に対応する電流を出力する第1差動対と、
前記差動入力信号に対応する電流を出力する第2差動対と、
前記第1差動対からの電流および前記第2差動対からの電流の加算値を電圧に変換し、当該電圧を前記第2デジタル信号に変換するエンコード部とを含む、請求項1に記載の半導体集積回路。 - 前記全差動DACは、
前記第1差動対の一方の入力端子に接続された第1スイッチと、
前記第1差動対の他方の入力端子に接続された第2スイッチと、
前記第1スイッチと前記第1差動対の一方の入力端子との間の第1信号線に接続された少なくとも3つの第1容量サブアレイと、
前記第2スイッチと前記第1差動対の他方の入力端子との間の第2信号線に接続された少なくとも3つの第2容量サブアレイとを含み、
前記第1容量サブアレイの数は、前記第2容量サブアレイの数と同じであり、
前記第1容量サブアレイの各々は、
前記第1信号線に接続された第1キャパシタと、
前記第1キャパシタと特定電圧のノードとの間に接続された第3スイッチと、
前記第1キャパシタと接地電圧のノードとの間に接続された第4スイッチとを含み、
前記第2容量サブアレイの各々は、
前記第2信号線に接続され、前記第1キャパシタと同じ容量を有する第2キャパシタと、
前記第2キャパシタと前記特定電圧のノードとの間に接続された第5スイッチと、
前記第2キャパシタと前記接地電圧のノードとの間に接続された第6スイッチとを含む、請求項2に記載の半導体集積回路。 - 前記第1容量サブアレイの数および前記第2容量サブアレイの数の各々は、4以上である、請求項3に記載の半導体集積回路。
- 前記積分器は、
全差動増幅器と、
前記出力信号を受ける第1DACおよび第2DACと、
前記全差動増幅器の一方の入力端子と一方の出力端子との間に接続された第1積分用キャパシタと、
前記全差動増幅器の他方の入力端子と他方の出力端子との間に接続された第2積分用キャパシタと、
前記差動入力信号の一方を受ける第7スイッチと、
前記全差動増幅器の一方の入力端子に接続される第8スイッチと、
前記第7スイッチおよび前記第8スイッチとの間に接続された第1サンプリング用キャパシタと、
前記第1DACと、前記第7スイッチおよび前記第1サンプリング用キャパシタの間のノードとの間に接続された第9スイッチと、
接地電圧のノードと、前記第1サンプリング用キャパシタおよび前記第8スイッチの間のノードとの間に接続された第10スイッチと、
前記差動入力信号の他方を受ける第11スイッチと、
前記全差動増幅器の他方の入力端子に接続される第12スイッチと、
前記第11スイッチおよび前記第12スイッチとの間に接続された第2サンプリング用キャパシタと、
前記第2DACと、前記第11スイッチおよび前記第2サンプリング用キャパシタの間のノードとの間に接続された第13スイッチと、
前記接地電圧のノードと、前記第2サンプリング用キャパシタおよび前記第12スイッチの間のノードとの間に接続された第14スイッチとを含み、
前記半導体集積回路は、
前記接地電圧のノードと、前記第1サンプリング用キャパシタおよび前記第2ADCの一方の入力端子との間に接続された第15スイッチと、
前記接地電圧のノードと、前記第2サンプリング用キャパシタおよび前記第2ADCの他方の入力端子との間に接続された第16スイッチとをさらに備える、請求項1~4のいずれか1項に記載の半導体集積回路。 - 前記半導体集積回路は、前記積分器からの信号を受けて第3デジタル信号を出力する第3ADCをさらに備え、
前記デジタル演算部は、重み付けられた前記第2デジタル信号および重み付けられた前記第3デジタル信号に、前記第1デジタル信号を加算して前記出力信号を生成し、
前記第3ADCは、アナログ信号を互いに異なる3つ以上の離散値に変換する、請求項1~5のいずれか1項に記載の半導体集積回路。
Applications Claiming Priority (1)
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PCT/JP2020/018324 WO2021220489A1 (ja) | 2020-04-30 | 2020-04-30 | 半導体集積回路 |
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JP2012160956A (ja) | 2011-02-01 | 2012-08-23 | Sony Corp | Ad変換装置および信号処理システム |
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JP2012160956A (ja) | 2011-02-01 | 2012-08-23 | Sony Corp | Ad変換装置および信号処理システム |
JP2012249262A (ja) | 2011-05-31 | 2012-12-13 | Sony Corp | Ad変換装置および信号処理システム |
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