KR20060052937A - 공간 효율적 저전력 주기적 ａ／ｄ 변환기 - Google Patents

공간 효율적 저전력 주기적 ａ／ｄ 변환기 Download PDF

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KR20060052937A
KR20060052937A KR1020067002043A KR20067002043A KR20060052937A KR 20060052937 A KR20060052937 A KR 20060052937A KR 1020067002043 A KR1020067002043 A KR 1020067002043A KR 20067002043 A KR20067002043 A KR 20067002043A KR 20060052937 A KR20060052937 A KR 20060052937A
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아메드 에이치. 아트리스
스티븐 피. 알렌
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프리스케일 세미컨덕터, 인크.
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Abstract

아날로그 변환기(60)를 제공하기 위한 방법들 및 장치가 제공된다. 장치는 제 1 리던던트 사인된 디지트(RSD) 스테이지(62) 및 구성가능 블록(61)을 포함한다. 구성가능 블록(61)은 단일 종단형 아날로그 신호를 샘플링하도록 샘플/홀드 회로로 변환한다. 샘플링된 신호는 이어서 스케일링되고 차동 신호로 변환되고 제 1 RSD 스테이지(62)에 제공된다. 제 1 RSD 스테이지(62)는 디지털 신호의 크기에 대응하는 비트값을 출력한다. 다음 하프 클럭 사이클에서, 제 1 RSD 스테이지(62)는 구성가능 블록(61)에 제공된 나머지를 계산한다. 구성가능 블록(61)은 제 2 리던던트 사인된 디지트 스테이지로 변환되고 제 1 RSD 스테이지에 의해 제공된 나머지의 크기에 대응하는 비트값을 생성한다. 제 1 및 제 2 RSD 스테이지들은 원하는 비트 분해능이 성취될 때까지 각각의 하프 클럭 사이클에서 생성 논리값을 전후로 순환한다. 구성가능 블록(61)은 이어서 다른 변환 처리를 시작하도록 샘플/홀드 회로로 재차 변환된다.
아날로그 디지털 변환기, 디지털 워드, 디지털 신호

Description

공간 효율적 저전력 주기적 Ａ／Ｄ 변환기{SPACE EFFICIENT LOW POWER CYCLIC A/D CONVERTER}
본 발명은 일반적으로 아날로그 디지털 변환기들에 관한 것이고, 더 구체적으로는 리던던트 사인된 디지트 주기적 아날로그 디지털 변환기들에 관한 것이다.
디지털 신호 처리는 대량의 데이터를 취급하고 조작하는데 매우 효과적인 것으로 판명되었다. 디지털 신호 처리에 의존하여 동작하는 무선 디바이스들, 디지털 카메라들, 모터 제어기들, 자동차들 및 장난감들 등과 같은 통상 사용되고 있는 다수의 제품들이 있다. 이들 제품들의 다수는 시스템에 대한 조정들을 생성하도록 모니터링되고 사용되어 최적의 성능을 유지하는 정보를 연속적으로 수신한다. 데이터는 종종 대표적인 디지털 신호로 변환되어야 하는 아날로그 신호이다. 예를 들면, 광 강도, 온도, 분당 회전수, 공기압 및 전력은 종종 측정되는 소수의 파라미터들이다. 일반적으로, 아날로그 디지털(A/D) 변환기는 아날로그 신호를 디지털 신호로 변환하는데 사용되는 컴포넌트이다. 일반적으로, 변환 처리는 아날로그 신호를 주기적으로 샘플링하고 각각의 샘플링된 신호를 대응하는 디지털 신호로 변환하는 것을 포함한다.
다수의 어플리케이션들은 높은 데이터율들로 샘플링되고 낮은 전력에서 동작 하고 높은 분해능(resolution)을 제공하도록 아날로그 디지털 변환기(들)를 필요로 한다. 이들 요구들은 종종 서로 상충한다. 광범위하게 사용되고 있는 일 유형의 아날로그 디지털 변환기는 리던던트 사인된 디지트(redundant signed digit; RSD) 아날로그 디지털 변환기이다. RSD 아날로그 디지털 변환기는 일반적으로 하나 이상의 RSD 스테이지들 및 샘플/홀드 회로(sample/hold circuit)를 포함한다. 일 실시예에서, 샘플링된 전압은 높은 기준 전압 및 낮은 기준 전압에 대해 비교된다. 비교의 결과는 RSD 스테이지로부터 추출된 비트(1 또는 0)에 대응한다. 다음, 잔류 전압이 추출된 비트의 전압값보다 낮은 샘플링된 전압에 관련하여 생성된다. 다음, 잔류 전압은 최하위 비트가 생성될 때까지 비트들을 추출하기 위한 변환 처리를 계속하도록 다른 RSD 스테이지 또는 루프 내의 피드백에 제공된다. 일반적으로, RSD 아날로그 디지털 변환기는 곱셈 디지털 아날로그 변환기 또는 MDAC로서 알려진 아날로그 연산 유닛을 사용한다. MDAC는 고성능 연산 증폭기를 포함한다. 증폭기의 이득, 대역폭 및 슬루율(slew rate)과 같은 특징들이 아날로그 디지털 변환기의 샘플링 속도를 결정하는 정착 시간(settling time)에 영향을 준다. 고성능 증폭기의 디자인은 RSD 아날로그 디지털 변환기의 상당한 양의 공간을 차지할 수 있다. RSD 아날로그 디지털 변환기에 의해 소모(dissipate)되는 총 전력은 회로에 사용된 증폭기에 밀접하게 연관된다.
따라서, 높은 클럭율로 동작하는 아날로그 디지털 변환기를 제공하는 것이 바람직하다. 게다가, 아날로그 디지털 변환기의 크기를 감소시켜 제조 비용을 절감하는 것이 바람직하다. 또한 전력 소비를 감소시키는 것이 이점이 있을 수 있다. 더욱이, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 상기 기술분야 및 배경기술과 관련하여 취한 후속의 상세한 설명 및 첨부된 청구범위로부터 명백해질 것이다.
본 발명은 유사한 도면 부호들이 유사한 요소들을 나타내는 이하의 도면들과 관련하여 이하에 설명될 것이다.
도 1은 종래의 리던던트 사인된 디지트(RSD) 주기적 아날로그 디지털 변환기의 블록도.
도 2는 종래의 샘플/홀드 회로의 개략도.
도 3은 리던던트 사인된 디지트(RSD) 스테이지의 블록도.
도 4는 본 발명에 따른 2-스테이지 리던던트(RSD) 주기적 아날로그 디지털 변환기의 블록도.
도 5는 도 4의 2-스테이지 리던던트(RSD) 주기적 아날로그 디지털 변환기의 타이밍도.
도 6은 본 발명에 따른 샘플/홀드 회로 및 RSD 스테이지에 구성가능 블록의 도면.
도 7은 본 발명에 따른 구성가능 블록의 개략도.
도 8은 도 7의 구성가능 블록의 동작을 예시하는 타이밍도.
이하의 상세한 설명은 단지 본질적으로 예시적인 것이며 본 발명 또는 본 발명의 어플리케이션 및 사용들을 한정하려고 의도되는 것은 아니다. 더욱이, 상기 기술분야, 배경기술, 간단한 요약 또는 하기의 상세한 설명에 제시된 임의의 명시적 또는 암시적 이론에 의해 한정되는 것을 의도하지 않는다.
도 1은 두 개의 RSD 스테이지들을 갖는 종래의 리던던트 사인된 디지트(RSD) 주기적 아날로그 디지털 변환기(10)의 블록도이다. 일반적으로, RSD 주기적 아날로그 디지털 변환기(10)는 아날로그 전압을 샘플링하고 샘플링된 아날로그 전압을 표현하는 N-비트 디지털 워드를 생성하는 클럭킹된 시스템이다. 디지털 워드의 비트들의 수(N)는 변환 처리의 분해능에 대응하고 어플리케이션 요건들에 기초하여 선택된다. 일반적으로, 변환기의 복잡성, 크기 및 전력은 변환 및 분해능의 속도에 따라 증가한다.
RSD 주기적 아날로그 디지털 변환기(10)는 다수의 상이한 유형들의 어플리케이션들에 적합하고 광범위하게 사용된다. RSD 주기적 아날로그 디지털 변환기(10)는 샘플/홀드 회로(11) 및 주기적 아날로그 디지털 변환기 섹션(15)을 포함한다. 샘플/홀드 회로(11)는 입력 및 차동 출력을 갖는다. 샘플/홀드 회로(11)는 종종 다수의 작업들을 수행한다. 일 실시예에서, 샘플/홀드 회로(11)는 출력에 인가된 단일-종단형(single-ended) 아날로그 전압을 샘플링하고 단일-종단형 아날로그 전압을 차동 전압으로 변환하여 스케일링한다. 공급 전압으로부터 접지로 요동할 수 있는 신호의 샘플링시에, 스케일링은 주기적 아날로그 디지털 변환기 섹션(15)에 의해 취급될 수 있는 스케일링된 값으로 샘플링된 아날로그 전압을 감소시키도록 요구된다. 차동 전압으로의 변환은 변환 처리의 나머지를 위한 증가된 노이즈 면역성(immunity)을 제공한다.
주기적 아날로그 디지털 변환기 섹션(15)은 멀티플렉서(12), 리던던트 사인된 디지트(RSD) 스테이지(13), 및 리던던트 사인된 디지트(RSD) 스테이지(14)를 포함한다. 멀티플렉서(12)는 샘플/홀드 회로(11)의 차동 출력에 연결된 제 1 차동 입력, 제 2 차동 입력, 및 차동 출력을 갖는다. RSD 스테이지(13)는 멀티플렉서(12)의 차동 출력에 연결된 차동 입력, 비트 출력, 및 차동 출력을 갖는다. RSD 스테이지(14)는 RSD 스테이지(13)의 차동 출력에 연결된 차동 입력, 비트 출력, 및 멀티플렉서(12)의 제 2 차동 입력에 연결된 차동 출력을 갖는다.
RSD 주기적 아날로그 디지털 변환기(10)의 동작은 샘플/홀드 회로(11)에 의해 샘플링되고 스케일링되어 차동 신호로 변환되는 입력 신호로 시작한다. 샘플/홀드 회로(11)는 주기적 아날로그 디지털 변환기 섹션(15)에 차동 신호를 제공한다. 멀티플렉서(12)는, 제 1 비트가 차동 신호로부터 추출되고 RSD 스테이지(13)의 비트 출력에 제공되는 RSD 스테이지(13)에 차동 신호를 연결한다. 샘플링된 입력 신호를 표현하는 디지털 워드의 제 1 비트(1 또는 0)가 저장된다. RSD 주기적 아날로그 디지털 변환기(10)의 실시예에서, RSD 스테이지(13)는 클럭 사이클의 φ1 동안에 비트를 추출한다.
클럭 사이클의 φ2 동안에, 나머지가 RSD 스테이지(13)에 의해 계산되어, 제 2 비트(1 또는 0)가 나머지로부터 추출되어 RSD 스테이지(14)의 비트 출력에 제공 되는 RSD 스테이지(14)에 제공된다. 샘플링된 입력 신호를 표현하는 디지털 워드의 제 2 비트가 저장된다. 샘플/홀드 회로(11)에 의해 제공된 차동 신호는, RSD 스테이지(13)가 정보를 수신하여 처리한 후에 필요하지 않다. 멀티플렉서(12)는 RSD 스테이지(14)의 차동 출력이 RSD 스테이지(13)의 차동 입력에 멀티플렉서(12)를 통해 연결되도록 적절한 시간에 스위칭된다.
주기적 아날로그 디지털 변환기 섹션(15)이 이제, RSD 스테이지들(13, 14)이 각각의 클럭 사이클의 φ1 및 φ2 동안에 각각 비트를 추출하여 제공하는 주기적 모드로 연결된다. 예를 들면, 상기 예를 계속하면, RSD 스테이지(14)는 다음 클럭 사이클의 φ1 동안에 나머지를 계산하여, 제 3 비트가 추출되어 RSD 스테이지(13)의 비트 출력에 제공되는 RSD 스테이지(13)에 나머지를 제공한다. 제 3 비트가 저장된다. 처리는 RSD 주기적 아날로그 디지털 변환기(10)가 초기 샘플링된 전압에 대응하여 생성될 때까지 제 4 비트가 추출되는 클럭 사이클의 φ2 동안에 계속되고, 여기서 입력 신호가 재차 샘플링되어 다른 변환 처리를 시작한다. 따라서, 리던던트 사인된 디지트 아날로그 디지털 변환기는 전력 소비, 변환이 수행되는 속도, 분해능, 및 칩 영역 사이의 양호한 절충을 제공한다.
도 2는 단일-종단형 아날로그 전압을 샘플링하고 샘플링된 전압을 스케일링하고 샘플링된 단일-종단형 아날로그 전압을 차동 전압으로 변환하는 것이 가능한 종래의 샘플/홀드 회로(20)의 개략도이다. 샘플/홀드 회로(20)는 입력(21), 입력(22), 출력(23), 및 출력(24)을 갖는다. 샘플/홀드 회로(20)는 차동 증폭기(25), 커패시터들(26-29), 및 스위치들(30-38)을 포함한다. 샘플/홀드 회로(20)의 스위치들(30-38)은 클럭 신호에 의해 주로 제어된다. 닫힌 스위치를 지시하는 클럭 신호의 위상은 스위치들(30-38)에 의해 위치된다. 스위치들(30-38)은 대향 클럭 위상(각각의 스위치에 의해 도시되지 않음) 동안에 열린다. φ2는 제 1 하프 클럭 사이클(half clock cycle)에 대응한다. φ1은 제 2 하프 클럭 사이클에 대응한다.
샘플/홀드 회로(20)는 클럭 사이클의 φ2 동안에 입력(21)에 인가된 입력 신호를 샘플링하도록 구성된다. 스위치들(30-35)은 클럭 사이클의 φ2 동안에 닫힌다. 스위치(30)는 입력(21)에 연결된 제 1 단자 및 제 2 단자를 갖는다. 커패시터(26)는 스위치(30)의 제 2 단자에 연결된 제 1 단자 및 제 2 단자를 갖는다. 스위치(32)는 커패시터(26)의 제 2 단자에 연결된 제 1 단자 및 기준 전압(VCM)을 수신하기 위해 연결된 제 2 단자를 갖는다. 스위치(31)는 입력(22)에 연결된 제 1 단자 및 제 2 단자를 갖는다. 커패시터(27)는 스위치(31)의 제 2 단자에 연결된 제 1 단자 및 제 2 단자를 갖는다. 스위치(33)는 커패시터(27)의 제 2 단자에 연결된 제 1 단자 및 기준 전압(VCM)을 수신하기 위해 연결된 제 2 단자를 갖는다. 스위치(34)는 차동 증폭기(25)의 네가티브 입력에 연결된 제 1 단자 및 차동 증폭기(25)의 포지티브 출력에 연결된 제 2 단자를 갖는다. 스위치(35)는 차동 증폭기(25)의 포지티브 입력에 연결된 제 1 단자 및 차동 증폭기(25)의 네가티브 출력에 연결된 제 2 단자를 갖는다.
커패시터(26)는 입력(21)에 인가된 입력 신호와 기준 전압(VCM) 사이의 차동 전압을 저장한다. 유사하게, 커패시터(27)는 기준 전압(Vref/2)과 기준 전압(VCM) 사이의 차이를 저장한다. φ12 동안에 커패시터들(26, 27)에 저장된 전압들은 입력(21)에 인가된 단일-종단형 신호 아날로그 신호를 스케일링하고 차동 신호로 변환하는데 사용된다.
커패시터들(26, 27)은 클럭 신호가 φ2로부터 φ1으로 위상 변화할 때 입력(21) 및 입력(22)으로부터 각각 분리된다. 스위치들(30-35)이 이제 열리고 스위치들(36-38)이 이제 닫힌다. 스위치(38)는 커패시터(26)의 제 1 단자에 연결된 제 1 단자 및 커패시터(27)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(36)는 커패시터(26)의 제 2 단자에 연결된 제 1 단자 및 차동 증폭기(25)의 네가티브 입력에 연결된 제 2 단자를 갖는다. 스위치(37)는 커패시터(26)의 제 2 단자에 연결된 제 1 단자 및 차동 증폭기(25)의 포지티브 입력에 연결된 제 2 단자를 갖는다. 커패시터들(26, 27)은 차동 증폭기(25)의 포지티브 및 네가티브 입력들 사이에 직렬로 배치된다. 커패시터(28)는 차동 증폭기(25)의 네가티브 입력에 연결된 제 1 단자 및 차동 증폭기(25)의 포지티브 출력에 연결된 제 2 단자를 갖는다. 커패시터(29)는 차동 증폭기(25)의 포지티브 입력에 연결된 제 1 단자 및 차동 증폭기(25)의 네가티브 출력에 연결된 제 2 단자를 갖는다.
차동 증폭기(25)는 클럭 사이클의 φ2 동안에 샘플링되는 단일-종단형 아날로그 신호에 대응하는 차동 신호를 스케일링하고 생성한다. 차동 증폭기(25)는 클 럭 사이클의 φ1 동안에 커패시터들(26, 28) 및 커패시터들(27, 29)의 비에 대응하여 스케일링한다. 증폭되는 전압은 직렬 접속된 커패시터들(26, 27)을 가로지르는 총합 전압(net voltage)이다. 차동 전압 출력은 출력들(23, 24)에 제공된다.
도 3은 리던던트 사인된 디지트(RSD) 스테이지(40)의 블록도이다. RSD 스테이지(40)는 1.5 비트 플래시 양자화기(41), 디지털 논리 회로(42), 및 1.5 비트 곱셈 디지털 아날로그 변환기(MDAC)(43)를 포함한다. RSD 스테이지(40)는 입력(44), 비트 출력(45), 및 나머지 출력(46)을 갖는다. RSD 스테이지(40)는 입력 신호의 크기에 따라 논리 비트(1 또는 0)를 생성하고 나머지를 계산한다. 나머지는 RSD 스테이지(40)에 의해 생성된 논리 비트의 값보다 적은 입력 신호의 나머지이다. 나머지는 일반적으로 다음 RSD 스테이지로의 입력 신호이다. 일반적으로, 나머지는 1.5 비트 플래시 양자화기(41)가 사용된 각각의 RSD 스테이지에 대해 동일하도록 2의 팩터만큼 증폭된다. 샘플링된 전압에 대응하는 디지털 워드의 생성이 최상위 비트(MSB)로부터 최하위 비트(LSB)로 비트들을 순차적으로 생성함으로써 RSD 아날로그 디지털 변환기에 의해 생성된다.
RSD 스테이지(140)는 0.5 비트 리던던시가 비교기 (오프셋) 요구들을 감소시키도록 디지털 보정을 위해 사용되는 1.5 비트 스테이지이다. RSD 스테이지(40)는 입력 신호 또는 나머지의 수신시에 출력 비트를 즉시 생성한다. 디지털 논리 회로(42) 및 1.5 비트 플래시 양자화기(41)는 입력 신호의 크기가 논리 1 또는 논리 0에 대응하는지 여부를 결정한다. 1.5 비트 플래시 양자화기(41)는 비교기(47) 및 비교기(48)를 포함한다. 비교기(47)는 입력(44)에 연결된 포지티브 입력, 기준 전압(Vh)에 연결된 네가티브 입력 및 출력을 갖는다. 비교기(47)는 입력(44)에 인가된 입력 신호가 Vh 보다 크면 논리 1을 출력하고 입력 신호가 Vh 보다 작으면 논리 0을 출력한다. 비교기(48)는 입력(44)에 연결된 포지티브 입력, 기준 전압(V1)에 연결된 네가티브 입력 및 출력을 갖는다. 비교기(48)는 입력(44)에 인가된 입력 신호가 Vl 보다 크면 논리 1을 출력하고 입력 신호가 Vl 보다 작으면 논리 0을 출력한다. 디지털 논리 회로(42)는 비교기(47)의 출력에 연결된 제 1 출력, 비교기(48)의 출력에 연결된 제 2 입력, 비트 출력(45)에 연결된 제 1 출력, 및 제 2 출력을 갖는다. 3개의 가능한 출력들이 비교기들(47, 48)로부터 디지털 논리 회로(42)로 생성될 수 있다. 디지털 논리 회로(42)는 입력 신호 크기에 대응하는 비트 출력(45)에 논리값을 즉시 제공한다.
1.5 비트 곱셈 아날로그 디지털 변환기(MDAC)(43)는 RSD 스테이지(40)의 중심이다. 1.5 비트 MDAC(43)는 다음 RSD 스테이지의 입력 신호로서 일반적으로 사용되는 아날로그 나머지 신호를 계산한다. 상술한 바와 같이, 나머지는 1.5 비트 MDAC(43)에 의해 증폭된다(일반적으로, 2x). 1.5 비트 MDAC(43)는 증폭 스테이지(49) 및 합산 스테이지(50)를 포함한다. 증폭 스테이지(49)는 입력(44)에 연결된 입력 및 출력을 갖는다. 합산 스테이지(50)는 증폭 스테이지(49)의 출력에 연결된 제 1 입력 및 디지털 논리 회로(42)의 제 2 출력에 연결된 제 2 출력, 및 나머지 출력(46)에 연결된 출력을 갖는다.
RSD 스테이지(40)가 동작하는 속도는 부분적으로 증폭 스테이지(49)의 성능에 관련된다. 일반적으로, RSD 스테이지(40)는 클럭 사이클 내에서 동작하고, 이에 의해 샘플링된 입력 신호의 비트값이 클럭 사이클의 제 1 위상 동안에 출력 비트(45)에 제공되고 나머지가 클럭 사이클의 제 2 위상 동안에 계산되어 나머지 출력(46)에 제공된다. 동작 속도는 종종 증폭 스테이지(49)에서 사용된 증폭기의 정착 시간에 의해 제한된다. 증폭 스테이지(49)의 출력은 하프 클럭 사이클에 동등한 시간 기간 전에 정착되어야 한다. 정착 시간은 증폭기의 슬루율 및 이득 대역폭의 함수이다. 일반적으로, 증폭 스테이지(49)에 사용된 증폭기는 상당한 웨이퍼 영역을 차지하는 고품질 증폭기 디자인이고 종종 집적 회로 총 전력 소모의 상당한 양을 소비한다.
합산 스테이지(50)는 증폭 스테이지(49) 및 디지털 논리 회로(42)로부터 수신된 신호를 합산한다. 디지털 논리 회로(42)는 전압 Vref, 0, 또는 -Vref를 합산 스테이지(50)에 제공한다. 디지털 논리 회로(42)에 의해 제공된 값은 비교기들(47, 48)로부터의 출력에 의해 결정된다. 변환 처리의 정확도는 나머지를 계산하기 위해 1.5 비트 MDAC(43)의 능력에 의해 크게 영향을 받는다.
도 4는 본 발명에 따른 2-스테이지 리던던트 사인된 디지트(RSD) 주기적 아날로그 디지털 변환기(60)의 블록도이다. RSD 주기적 아날로그 디지털 변환기(60)는 블록(61) 및 RSD 스테이지(62)를 포함한다. 블록(61)은 차동 입력, 아날로그 입력 신호를 수신하기 위해 연결된 입력, θff 신호를 수신하기 위한 제어 입력, 아 날로그 디지털 변환기(ADC) 클럭 신호를 수신하기 위해 연결된 클럭 입력, 비트 입력, 및 차동 출력을 갖는다. RSD 스테이지(62)는 블록(61)의 차동 출력에 연결된 차동 입력, ADC 클럭 신호를 수신하기 위해 연결된 클럭 입력, 비트 출력, 및 블록(61)의 차동 출력에 연결된 차동 출력을 포함한다.
RSD 주기적 아날로그 디지털 변환기(60)는 표준 RSD 아날로그 디지털 변환기와 비교할 때 전력 및 영역 양자 모두 감소한다. 특히, RSD 주기적 아날로그 디지털 변환기(60)는 샘플/홀드 회로 및 제 2 RSD 스테이지의 기능들을 블록(61)에 조합한다. 샘플/홀드 회로는 변환 사이클마다 단지 1회만 사용되면서 RSD 아날로그 디지털 변환기의 공간 및 출력의 거의 1/3 정도를 취한다. RSD 주기적 아날로그 디지털 변환기(60)는 논리 비트값 및 나머지가 클럭 신호의 상이한 위상들 동안에 생성되는 사실의 장점을 취한다. RSD 스테이지(62)는 제 1 논리값 또는 최상위 비트(MSB)를 생성하는데 사용된다. 따라서, 블록(61)은 샘플링된 신호를 RSD 스테이지(62)에 제공하여 제 1 논리값을 생성하는 샘플/홀드 회로로서 구성된다. 다음, 블록(61)은 RSD 스테이지(62)가 나머지를 계산함에 따라 제 2 RSD 스테이지로서 재구성된다. 블록(61) 내의 적어도 하나의 컴포넌트는 블록(61)의 샘플/홀드 회로와 RSD 스테이지 구성들 사이에 공유된다는 것을 주목해야 한다. 이 구성-재구성 처리의 타이밍은 이하에 더 상세히 설명될 것이다.
일반적으로, 블록(61)은 θff 신호에 의해 가능화될 때 샘플/홀드 회로에 구성된다. 샘플/홀드 회로는 샘플링하고 스케일링하여 샘플링된 단일-종단형 아날로 그 신호를 차동 신호로 변환한다. 블록(61)의 차동 출력은 RSD 스테이지(62)의 비트 출력에 제공된 제 1 논리 비트값(최상위 비트)을 결정하기 위해 RSD 스테이지(62)에 차동 신호를 제공한다.
도 5는 도 4의 2-스테이지 리던던트(RSD) 주기적 아날로그 디지털 변환기의 타이밍도(70)이다. 타이밍도(70)는 샘플링된 아날로그 신호에 대응하는 12 비트 디지털 워드를 생성하는 변환 처리이다. 변환의 분해능은 사용된 클럭 사이클들의 수의 함수이다. 아날로그 디지털 변환기(ADC) 클럭 신호가 위상(θ1) 및 위상(θ2)을 갖는 것으로 도시되어 있다. 도 4를 참조하면, RSD 스테이지 상의 θ1은 논리 비트값이 클럭 신호의 위상(θ1)으로 RSD 스테이지(62)의 비트 출력에 제공되는 것을 지시한다. 유사하게, 블록(61) 상의 θ2는 논리 비트값이 클럭 신호의 위상(θ2)으로 블록(61)의 비트 출력에 제공되는 것을 지시한다.
도 5를 재차 참조하면, 높은 논리 상태로 전이하는 θff 신호는 변환 처리를 개시한다. 일 실시예에서, θff 신호는 전체 ADC 클럭 신호에 대해 높은 논리 상태에 있다. θff 신호는 샘플/홀드 회로로 블록(61)을 구성한다. 샘플/홀드 회로는 θff 신호의 제 1 절반(θ2) 동안에 아날로그 입력 신호를 샘플링한다. 샘플/홀드 회로의 실시예에서, 샘플링된 단일-종단형 아날로그 전압이 스케일링되어 θff 신호의 제 2 절반(θ1) 동안에 차동 신호로 변환된다. 차동 신호는 블록(61)(도 4)으로 부터 제 1 논리값(비트 1)이 생성되어 RSD 스테이지(62)(도 4)의 비트 출력이 출력되는 RSD 스테이지(62)(도 4)에 즉시 제공된다. 도시된 바와 같이, 이는 θff 신호가 높은 논리 상태에 있는 동안에 θ1 중에 실행한다. 일반적으로, 논리 비트값은 ADC 클럭 신호의 하프 클럭 각각에 발생된다.
θff 신호는 다음 ADC 클럭 신호의 위상(θ2) 동안에 낮은 논리 상태로 전이된다. 블록(61)은 샘플/홀드 회로로부터 RSD 스테이지로 구성된다. 블록(61)은 변환 처리 동안에 RSD 스테이지로서 체류한다. RSD 스테이지(62)(도 4)는 나머지를 계산하여 블록(61)의 새로이 재구성된 RSD 스테이지로 나머지를 제공한다. 블록(61)(도 4)의 RSD 스테이지는 블록(61)(도 4)의 비트 출력에 제 2 논리값(비트 2)을 즉시 출력한다. 다음, 블록(61)(도 4)의 RSD 스테이지는 ADC 클럭 신호의 다음 위상(θ1) 동안에 나머지를 계산한다. 블록(61)의 RSD 스테이지로부터의 나머지는 제 3 논리값이 생성되어 출력되는 RSD 스테이지(62)(도 4)에 제공된다. 따라서, 논리값의 생성 및 나머지의 계산은 블록(61)의 RSD 스테이지와 RSD 스테이지(62)(도 4) 사이에 전후방으로 실행된다.
상술한 바와 같이, 타이밍도는 12 비트 변환을 예시한다. θff 신호는 제 11 논리값(비트 11)이 생성된 후에 낮은 논리 상태로부터 높은 논리 상태로 전이한다. θff 신호는 ADC 클럭 신호의 위상(θ2) 동안에 높은 논리 상태로 전이한다. 블록(61)(도 4)은 θff 신호가 높은 논리 상태로 전이할 때 RSD 스테이지로부터 샘플/홀 드 회로로 재구성된다. 블록(61)(도 4)의 재구성으로 진행은 RSD 스테이지(62)(도 4)에 의한 나머지의 계산이다. RSD 스테이지(62)로부터의 나머지는 제 12 논리값(비트 12)이 생성되어 블록(61)의 비트 출력에 제공되는 블록(61)(도 4)에 제공된다. 논리값이 블록(61)(도 4)에 의해 생성될 수 있는 이유는, 샘플/홀드 회로로서 구성되는 동안에 논리값을 결정하는 것과 관계하는 회로가 구성 변화에 영향을 받지 않기 때문이다. 일 실시예에서, 변화의 대부분은 최하위 비트가 생성된 후에 요구되지 않는 나머지의 계산과 관련된 회로에서 발생한다.
도 6은 본 발명에 따른 샘플/홀드 회로와 리던던트 사인된 디지트(RSD) 스테이지 양자에 구성가능한 블록(80)이다. 특히, 블록(80)은 RSD 스테이지로서 및 샘플/홀드 회로에 사용하기 위한 증폭기(81)를 스위칭 가능하게 연결한다. 이 실시예에서, 다른 회로는 두 개의 상이한 회로 구성들에 대해 증폭기(81) 이외에는 공유되지 않는다. 일반적으로, 샘플/홀드 회로 및 RSD 스테이지 모두는 고성능 증폭기를 필요로 한다. 증폭기는 칩 영역의 상당한 양을 취하고 전력 소비의 상당한 양을 차지한다. 샘플/홀드 회로 및 RSD 스테이지에 대한 증폭기의 공유는 아날로그 디지털 변환기를 위한 큰 영역 및 전력 절약을 생성한다. 예를 들면, 공유 컴포넌트들을 사용하여 대략 33% 만큼 2-스테이지 RSD 주기적 아날로그 디지털 변환기의 크기 및 전력 소비를 감소시키는 것이 가능하다.
블록(80)은 증폭기(81), 샘플/홀드 회로(82), RSD 스테이지 회로(83), 및 스위치들(84-91)을 포함한다. 블록(80)은 클럭 신호를 수신하기 위한 클럭 입력, 아날로그 신호를 수신하기 위한 아날로그 입력, 비트 출력, 차동 출력, 제어 입력(θ ff)(도시되지 않음), 및 제어 입력(θfb)(도시되지 않음)을 갖는다. 블록(80)의 실시예에서, 샘플/홀드 회로(82)는 단일-종단형 아날로그 신호를 샘플링하고, 스케일링하여 차동 신호로 변환하기 위해 고성능 증폭기 주위에 통상적으로 사용되는 스위치들 및 커패시터들과 같은 컴포넌트들을 포함한다. 유사하게, RSD 스테이지 회로(83)는 증폭기(81) 주위에 배치될 때 샘플링된 입력 신호에 대응하는 논리값을 생성하고 나머지를 계산하는 스위치들, 커패시터들, 및 디지털 논리 회로와 같은 컴포넌트들을 포함한다.
샘플/홀드 회로(82)는 아날로그 입력에 연결된 제 1 입력, 클럭 입력에 연결된 제 2 입력, 제 1 단자, 제 2 단자, 제 3 단자, 및 제 4 단자를 갖는다. 스위치(84)는 샘플/홀드 회로(82)의 제 1 단자에 연결된 제 1 단자와 증폭기(81)의 네가티브 입력에 연결된 제 2 단자를 갖는다. 스위치(85)는 샘플/홀드 회로(82)의 제 2 단자에 연결된 제 1 단자와 증폭기(81)의 포지티브 입력에 연결된 제 2 단자를 갖는다. 스위치들(84, 85)은 증폭기(81)의 차동 입력들에 샘플/홀드 회로(82)를 연결한다. 스위치(86)는 샘플/홀드 회로(82)의 제 3 단자에 연결된 제 1 단자와 증폭기(81)의 포지티브 출력에 연결된 제 2 단자를 갖는다. 스위치(87)는 샘플/홀드 회로(82)의 제 4 단자에 연결된 제 1 단자와 증폭기(81)의 네가티브 출력에 연결된 제 2 단자를 갖는다. 스위치들(86, 87)은 증폭기(81)의 차동 출력들에 샘플/홀드 회로(82)를 연결한다.
스위치들(84-87)은 블록(80)의 θff 제어 회로에 인가된 θff 제어 신호에 의 해 가능화된다. θff 제어 신호는 증폭기(81)에 샘플/홀드 회로를 연결한다. 블록(80)의 실시예에서, θff 제어 신호는 클럭 입력에 인가된 클럭 신호의 클럭 사이클 동안에 가능화된다. θfb 신호가 스위치들(88-91)을 불능화하는 논리 상태에 있다. 아날로그 입력에 인가된 아날로그 신호의 샘플은 스위치들(84-87)이 가능화될 때 클럭 사이클의 제 1 위상 동안에 취해진다. 샘플링된 아날로그 신호에 대응하는 스케일링된 차동 신호는 스위치들(84-87)이 가능화될 때 클럭 사이클의 제 2 위상 동안에 블록(80)의 차동 출력에 제공된다.
RSD 스테이지 회로(83)는 클럭 입력에 연결된 입력, 블록(80)의 차동 입력에 연결된 차동 입력, 제 1 단자, 제 2 단자, 제 3 단자, 제 4 단자, 및 비트 출력을 갖는다. 스위치(88)는 RSD 스테이지 회로(83)의 제 1 단자에 연결된 제 1 단자와 증폭기(81)의 네가티브 입력에 연결된 제 2 단자를 갖는다. 스위치(89)는 RSD 스테이지 회로(83)의 제 2 단자에 연결된 제 1 단자와 증폭기(81)의 포지티브 입력에 연결된 제 2 단자를 갖는다. 스위치들(88, 89)은 증폭기(81)의 차동 입력들에 RSD 스테이지 회로(83)를 연결한다. 스위치(90)는 RSD 스테이지 회로(83)의 제 3 단자에 연결된 제 1 단자와 증폭기(81)가 포지티브 출력에 연결된 제 2 단자를 갖는다. 스위치(91)는 RSD 스테이지 회로(83)의 제 4 단자에 연결된 제 1 단자와 증폭기(81)의 네가티브 출력에 연결된 제 2 단자를 갖는다. 스위치들(90, 91)은 증폭기(81)의 차동 출력들에 RSD 스테이지 회로(83)를 연결한다.
스위치들(88-91)은 블록(80)의 θfb 제어 입력에 인가된 θfb 제어 신호에 의 해 가능화된다. θfb 제어 신호는 증폭기(81)의 RSD 스테이지 회로(83)에 연결된다. 블록(80)의 실시예에서, θfb 제어 신호는 아날로그 디지털 변환 처리가 완료될 때까지 또는 다중 클럭 사이클들 동안에 일반적으로 가능화된다. θff 신호는 스위치들(84-87)을 불능화하는 논리 상태에 있고, θfb 신호들은 일반적으로 이 때 가능화된다. 블록(80)의 실시예에서, 논리값은 차동 신호가 블록(80)의 차동 입력에 인가될 때 클럭 사이클의 위상 동안에 생성되고 θfb 신호가 스위치들(88-91)을 가능화한다. 나머지가 계산되어 클럭 사이클의 다음 위상 동안에 블록(80)의 차동 출력에 제공되고 스위치들(88-91)이 가능화된다.
도 7은 본 발명에 따른 구성가능 블록(configurable block; 100)의 개략도이다. 구성가능 블록(100)은 샘플/홀드 회로 및 1.5 비트 곱셈 디지털 아날로그 변환기(MDAC)로서 구성 가능하다. 일반적으로, MDAC는 리던던트 사인된 디지트 스테이지의 실리콘 영역의 대부분을 취한다. 구성가능 블록(100)은 두 개의 상이한 회로 구성들(샘플/홀드 회로 및 1.5 비트 MDAC)의 공유된 회로 사이에 있지 않기 때문에 예를 들면 플래시 양자화기 및 몇몇 디지털 논리 회로와 같은 리던던트 사인된 디지트 스테이지의 몇몇 컴포넌트들이 도시를 단순화하기 위해 도시되어 있지 않은 것을 제외하고는 도 4의 블록(61)과 관련된다. 이 실시예에서, 구성가능 블록(100)은 도 6의 리던던트 사인된 디지트 스테이지(80)와는 달리 증폭기보다 더 재사용한다. 구성가능 블록(100)은 샘플/홀드 회로 및 1.5 비트 MDAC 양자 모두에 서 상당한 영역을 차지하여 영역 효율을 더 증가시키는 커패시터들과 같은 다른 소자들과 공유한다. 구성가능 블록(100)은 Vanalog 신호를 수신하기 위해 연결된 제 1 입력, Vrefp 신호를 수신하기 위한 제 2 입력, Vrefm 신호를 수신하기 위한 제 3 입력, Vinp 신호를 수신하기 위한 제 4 입력, Vinm 신호를 수신하기 위한 제 5 입력, VCM 전압을 수신하기 위한 제 6 입력, 및 차동 출력을 갖는다. 구성가능 블록(100)은 증폭기(101), 커패시터들(102-107), 및 스위치들(108-134)을 포함한다. 스위치들(108-111)은 RSD 스테이지 2 클럭 신호의 위상(θ1) 동안에 가능화된다(닫힌다). 스위치들(112-117)은 샘플 신호에 의해 또는 RSD 스테이지 2 클럭 신호의 위상(θ1) 동안에 가능화된다(닫힌다). 스위치들(118-121)은 RSD 스테이지 2 클럭 신호의 위상(θ2) 동안에 가능화된다(닫힌다). 스위치들(122-129)은 스케일 신호 또는 RSD 스테이지 2 클럭 신호의 위상(θ2) 동안에 가능화된다(닫힌다). 스위치(130)는 신호(Mθ2)(가능화 논리 상태에 있음) 및 RSD 스테이지 2 클럭 신호 모두가 위상 θ2에 있을 때 가능화된다(닫힌다). 스위치들(131-134)은 샘플 신호에 의해 가능화된다(닫힌다). 가능화 신호는 스위치들(108-134) 각각에 의해 도 7에 지시된다.
구성가능 블록(100)은 스위치들(112-117) 및 스위치들(131-134)이 가능화될 때 샘플링하도록 구성된다. 스위치(131)는 구성가능 블록(100)의 제 1 입력(VRef/2 신호)에 연결된 제 1 단자와 제 2 단자를 갖는다. 커패시터(103)는 스위치(131)의 제 2 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스위치(112)는 커패시터(103)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 커패시터(102)는 스위치(112)의 제 1 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스위치(134)는 커패시터(102)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다.
스위치(132)는 구성가능 블록(100)의 제 1 입력(Vanalog 신호)에 연결된 제 1 단자와 제 2 단자를 갖는다. 커패시터(104)는 스위치(132)의 제 2 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스위치(113)는 커패시터(104)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 커패시터(105)는 스위치(113)의 제 1 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스위치(133)는 커패시터(105)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다.
스위치(114)는 증폭기(101)의 네가티브 입력에 연결된 제 1 단자와 제 2 단자를 갖는다. 커패시터(106)는 스위치(114)의 제 2 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스위치(115)는 커패시터(106)의 제 2 단자에 연결된 제 1 단자와 증폭기(101)의 포지티브 입력에 연결된 제 2 단자를 갖는다. 스위치(116)는 증폭기(101)의 포지티브 입력에 연결된 제 1 단자와 제 2 단자를 갖는다. 커패시터(107)는 스위치(116)의 제 2 단자에 연결된 제 1 단자와 제 2 단자를 갖는다. 스 위치(117)는 커패시터(107)의 제 2 단자에 연결된 제 1 단자와 증폭기(101)의 네가티브 출력에 연결된 제 2 단자를 갖는다.
구성가능 블록(100)은 스위치들(122-129)이 가능화될 때 샘플링된 아날로그 신호에 대응하는 차동 전압을 스케일링하고 제공하도록 구성된다. 스위치(122)는 증폭기(101)의 네가티브 입력에 연결된 제 1 단자와 스위치(112)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(124)는 스위치(134)의 제 1 단자에 연결된 제 1 단자와 증폭기(101)의 포지티브 출력에 연결된 제 2 단자를 갖는다. 스위치(125)는 커패시터(106)의 제 1 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(126)는 커패시터(106)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다.
스위치(123)는 증폭기(101)의 포지티브 입력에 연결된 제 1 단자와 스위치(113)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(127)는 커패시터(105)의 제 2 단자에 연결된 제 1 단자와 증폭기(101)의 네가티브 출력에 연결된 제 2 단자를 갖는다. 스위치(128)는 커패시터(107)의 제 1 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(129)는 커패시터(107)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다.
샘플링, 스케일링, 및 입력 아날로그 신호의 차동 신호로의 변환 후에, 구성가능 블록(100)은 1.5 비트 MDAC로서 구성되고 아날로그 디지털 변환에 참여한 아 날로그 디지털(A/D) 변환기의 리던던트 사인된 비트(RSD) 스테이지를 형성하도록 다른 회로와 연계하여 작동한다. 구성가능 블록(100)의 실시예에서, RSD 스테이지는 2-스테이지 RSD 아날로그 디지털 변환기의 제 2 RSD 스테이지이다. 일반적으로, 제 2 RSD 스테이지로서의 구성가능 블록(100)은 RSD 스테이지 2 클럭 신호의 위상(θ1) 동안에 차동 입력 신호의 크기에 대응하는 논리 비트값을 생성한다. 다음, 제 2 RSD 스테이지는 RSD 스테이지 2 클럭 신호의 위상(θ2) 동안에 나머지를 생성한다.
스위치들(108-117)은 구성가능 블록(100)이 1.5 비트 MDAC로서 구성되고 논리 비트값이 생성될 때 가능화된다. 스위치(108)는 구성가능 블록(100)의 제 4 입력(Vinp 신호)에 연결된 제 1 단자와 커패시터(102)의 제 2 단자에 연결된 제 2 단자를 갖는다. 스위치(109)는 구성가능 블록(100)의 제 4 입력(Vinp 신호)에 연결된 제 1 단자와 커패시터(103)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(112)는 커패시터(102)의 제 1 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(114)는 증폭기(101)의 네가티브 입력에 연결된 제 1 단자와 커패시터(106)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(115)는 커패시터(106)의 제 2 단자에 연결된 제 1 단자와 증폭기(101)의 포지티브 입력에 연결된 제 2 단자를 갖는다.
스위치(110)는 구성가능 블록(100)의 제 5 입력(Vinm 신호)에 연결된 제 1 단 자와 커패시터(104)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(111)는 구성가능 블록(100)의 제 5 입력(Vinm 신호)에 연결된 제 1 단자와 커패시터(105)의 제 2 단자에 연결된 제 2 단자를 갖는다. 스위치(113)는 커패시터(104)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(116)는 증폭기(101)의 포지티브 입력에 연결된 제 1 단자와 커패시터(107)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(117)는 커패시터(107)의 제 2 단자에 연결된 제 1 단자와 증폭기(101)의 네가티브 출력에 연결된 제 2 단자를 갖는다.
스위치들(118-129)은 구성가능 블록(100)이 1.5 비트 MDAC로서 구성되고 나머지가 생성될 때 가능화된다. 스위치(118)는 구성가능 블록(100)의 제 2 입력(Vrefp 신호)에 연결된 제 1 단자와 커패시터(103)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(119)는 구성가능 블록(100)의 제 3 입력(Vrefm 신호)에 연결된 제 1 단자와 커패시터(103)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(122)는 증폭기(101)의 네가티브 입력에 연결된 제 1 단자와 스위치(112)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(124)는 스위치(134)의 제 1 단자에 연결된 제 1 단자와 증폭기(101)의 포지티브 출력에 연결된 제 2 단자를 갖는다. 스위치(125)는 커패시터(106)의 제 1 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(126)는 커패시터(106)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전 압)에 연결된 제 2 단자를 갖는다.
스위치(120)는 구성가능 블록(100)의 제 3 입력(Vrefm 신호)에 연결된 제 1 단자 및 커패시터(104)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(121)는 구성가능 블록(100)의 제 2 입력(Vrefp 신호)에 연결된 제 1 단자 및 커패시터(104)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(123)는 증폭기(101)의 포지티브 입력에 연결된 제 2 단자 및 스위치(113)의 제 1 단자에 연결된 제 2 단자를 갖는다. 스위치(127)는 커패시터(105)의 제 2 단자에 연결된 제 1 단자 및 증폭기(101)의 네가티브 출력에 연결된 제 2 단자를 갖는다. 스위치(128)는 커패시터(107)의 제 1 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다. 스위치(129)는 커패시터(107)의 제 2 단자에 연결된 제 1 단자와 구성가능 블록(100)의 제 6 입력(VCM 전압)에 연결된 제 2 단자를 갖는다.
도 8은 도 7의 구성가능 블록(100)의 동작을 예시하기 위한 타이밍도(140)이다. 타이밍도(140)는 도 4에 도시된 바와 같은 2-스테이지 리던던트 사인된 디지트(RSD) 아날로그 디지털 변환기의 부분인 것처럼 구성가능 블록(100)(도 7)을 시뮬레이션한다. 타이밍도(140)의 클럭킹 시퀀스는 아날로그 신호가 샘플링되고 잉어서 샘플링된 아날로그 신호에 대응하는 디지털 워드를 형성하는 논리 비트들이 생성되는 전형적인 변환 사이클을 도시한다. RSD 스테이지 2 신호로의 클럭은 스위치들(108-117)을 가능화하고 스위치들(118-130)을 불능화하는 위상(θ1)과, 구성 가능 블록(100)(도 7)의 스위치들(118-130)을 가능화하고 스위치들(108-130)을 불능화하는 위상(θ2)을 갖는다.
변환 사이클은 낮은 논리 상태로부터 높은 논리 상태로 전이하는 샘플 신호로 시작한다. 도 7을 재차 참조하면, 구성가능 블록(100)은 샘플/홀드 회로로서 구성된다. 샘플/홀드 회로는 샘플 모드에 있다. 샘플 신호는 스위치들(112-117 및 131-134)을 가능화한다. 구성가능 블록(100)은 구성가능 블록(100)의 제 1 입력에 인가된 Vanalog 신호를 샘플링한다. 특히, 커패시터들(103, 104)은 Vanalog 신호와 VCM 전압 사이의 차이인 전압을 저장한다. VCM 전압은 공통 모드 또는 기준 전압이다. 커패시터들(102, 105)의 제 1 및 제 2 단자들은 VCM 전압에 연결되고 따라서 전압을 저장하지 않는다. 증폭기(101)는 커패시터(106)가 증폭기(101)의 네가티브 입력과 포지티브 출력 사이에 연결되는 구성으로 배치된다. 또한, 커패시터(107)는 증폭기(101)의 포지티브 입력과 네가티브 출력 사이에 연결된다.
도 8을 재차 참조하면, 샘플 신호는 높은 논리 상태로부터 샘플 모드로부터 구성가능 블록(100)을 제거하는 낮은 논리 상태로 전이한다. 스케일 신호는 낮은 논리 상태로부터 높은 논리 상태로 전이하다. 도 7을 재차 참조하면, 스케일 신호는 스위치들(122-129)을 가능화한다. 구성가능 블록(100)은 여전히 샘플/홀드 회로이지만 스케일 모드에 있다. 커패시터들(106, 107)은 증폭기(101)로부터 분리된다. 커패시터들(106, 107)의 제 1 및 제 2 단자들은 VCM 전압에 연결되고 따라서 전압을 저장하지 않는다. 커패시터(102)는 증폭기(101)의 네가티브 입력과 포지티 브 출력 사이에 연결된다. 커패시터(105)는 증폭기(101)의 포지티브 입력과 네가티브 출력 사이에 연결된다. 커패시터들(102, 105)은 그들 상에 전압을 저장하지 않는다. 커패시터(103) 및 커패시터(104)는 직렬로 연결된다. 커패시터(103)는 증폭기(101)의 네가티브 입력에 연결된다. 커패시터(104)는 증폭기(101)의 포지티브 입력에 연결된다. 증폭기(101) 및 커패시터들(102-105)은 샘플링된 Vanalog 신호가 스케일링되어 구성가능 블록(100)의 차동 출력에 제공된 차동 신호로 변환되는 구성이다. 구성가능 블록(100)이 샘플/홀드 회로로 변환되는 동안에 생성된 차동 신호는 2-스테이지 RSD 주기적 아날로그 디지털 변환기의 부분인 구성가능 블록(100)의 예를 사용하여 제 1 논리값을 결정하기 위해 제 1 RSD 스테이지(도시되지 않음)에 제공될 수 있다.
도 8을 재차 참조하면, RSD 스테이지 2 신호로의 클럭은 구성가능 블록(100)이 샘플/홀드 회로로서 구성되는 동안 낮은 논리 상태에 있다. 스케일 신호는 높은 논리 상태로부터 낮은 논리 상태로 전이한다. RSD 스테이지 2 신호로의 클럭은 위상(θ1)에서 시작하여 이어서 위상(θ2)으로 그 후에 반복하여 클럭킹을 시작한다. 위상(θ1)은 낮은 논리 상태이다. 도 7을 재차 참조하면, 구성가능 블록(100)은 1.5 비트 곱셈 아날로그 디지털 변환기(MDAC)로서 구성된다. 위상(θ1)에서의 RSD 스테이지 2 신호로의 클럭은 스위치들(108-117)을 가능화한다. RSD 주기적 아날로그 변환기의 제 2 RSD 스테이지의 주요부로서 구현되는 구성가능 블록(100)은 샘플/홀드 회로로부터 제 2 RSD 스테이지(1.5 비트 MDAC)로의 변화를 위한 시간을 갖는다. 제 2 RSD 스테이지는 먼저 그로부터 논리 비트값이 RSD 스테이지 2 신호에 클럭의 위상(θ1) 동안에 제 2 RSD 스테이지에 의해 결정될 수 있는 제 1 RSD 스테이지로부터 나머지를 수신할 수 있다.
제 2 RSD 스테이지는 제 1 RSD 스테이지(도시되지 않음)로부터 나머지 전압을 수신할 때 비트값을 생성한다. 나머지 전압(차동 전압임)은 위상(θ1) 동안에 구성가능 블록(100)의 제 4(Vinp 신호) 및 제 5(Vinm 신호) 입력들에 제공된다. Vinp 신호와 VCM 전압 사이의 차이에 대응하는 차이 전압이 양 커패시터들(102, 103)에 저장된다. Vinm 신호와 VCM 전압 사이의 차이에 대응하는 차이 전압은 양 커패시터들(104, 105)에 저장된다. 선택적으로, 구성가능 블록(100)은 증폭기(101)의 오프셋 전압을 상쇄하기 위해 회로에 부가되도록 수정될 수 있다.
구성가능 블록(100)은 위상(θ1)으로부터 위상(θ2)으로의 RSD 스테이지 2 전이들로의 클럭으로서 1.5 비트 MDAC로 잔류한다. 제 2 RSD 스테이지의 디지털 논리(도시되지 않음)는 구성가능 블록(100)의 제 2 및 제 3 입력들에 각각 연결된 Vrefp 및 Vrefm 신호들을 생성한다. 전압 Vrefp, 0, 또는 Vrefm은 1.5 비트 MDAC로부터 나머지의 계산을 보조하는 제 1 RSD 스테이지에 의해 제공된 나머지의 크기에 대응하는 구성가능 블록(100)에 제공된다. 커패시터들(106, 107)이 증폭기(101)로부터 분리된다. 커패시터(106, 107)의 제 1 및 제 2 단자들은 전압(VDM)에 연결되고 따라서 전압을 저장하지 않는다. 커패시터(103)는 전압 Vrefp, 0, 또는 Vrefm을 수신하 도록 연결된다. 유사하게, 커패시터(104)는 전압 Vrefp, 0, 또는 Vrefm을 수신하도록 연결된다. 커패시터(102)는 증폭기의 네가티브 입력과 포지티브 출력 사이에 연결된다. 커패시터(105)는 증폭기의 포지티브 입력과 네가티브 출력 사이에 연결된다. 1.5 비트 MDAC로서의 구성가능 블록(101)이 나머지를 계산할 준비가 된 상태로 배치된다.
도 8을 재차 참조하면, RSD 스테이지 2 전이들로의 클럭은 위상(θ1)으로부터 위상(θ2)으로 반복적으로 전이한다. 각각의 위상(θ1)에서, 비트값이 제 2 RSD 스테이지에 의해 계산되고, 위상(θ2)에서, 1.5 비트 곱셈 아날로그 디지털 변환기(MDAC)로서의 구성가능 블록(100)이 제 1 RSD 스테이지로 재차 제공되는 나머지를 생성한다. 변환은 각각의 하프 클럭 사이클의 비트값을 계산하는 제 1 및 제 2 RSD 스테이지들 사이에서 전후로 순환한다. RSD 스테이지 2로의 클럭의 클럭 사이클들의 수는 샘플링된 입력 아날로그 전압에 대응하여 생성된 디지털 워드의 분해능을 결정한다. 샘플 신호가 낮은 논리 상태로부터 높은 논리 상태로 전이되고 RSD 스테이지 2로의 클럭이 낮은 논리 상태로 강제 유도될 때 다음의 샘플/변환 사이클이 개시된다.
적어도 하나의 예시적인 실시예가 상기의 상세한 설명에 제시되었지만, 광대한 수의 변형들이 존재한다는 것을 이해해야 한다. 또한 예시적인 실시예 또는 예시적인 실시예들은 단지 예시들이고, 본 발명의 범주, 적용성 또는 구성을 임의의 방식으로 한정하는 것으로 의도되지는 않는다는 것을 이해해야 한다. 오히려, 상 기 상세한 설명은 당업자들에게 예시적인 실시예 또는 예시적인 실시예들을 구현하기 위한 편리한 로드 맵(road map)을 제공할 것이다. 다양한 변경들이 첨부된 청구범위 및 이들의 법적 등가물들에 설명된 바와 같은 본 발명의 범주로부터 일탈하지 않고 요소들의 기능 및 배열에 이루어질 수 있다는 것을 이해해야 한다.

Claims (20)

  1. 주기적 아날로그 디지털(A/D) 변환기에 있어서,
    입력, 클럭 입력, 차동 입력, 비트 출력, 및 차동 출력을 갖는 블록; 및
    상기 블록의 상기 차동 출력에 연결된 차동 입력, 클럭 입력, 비트 출력, 및 상기 블록의 상기 차동 입력에 연결된 차동 출력을 갖는 제 1 리던던트 사인된 디지트(redundant signed digit; RSD) 스테이지를 포함하며, 상기 블록은 아날로그 신호를 샘플링하기 위한 샘플/홀드 회로로서 구성되고, 상기 블록은 이어서 변환 처리 동안에 논리값 및 나머지를 생성하기 위한 제 2 리던던트 사인된 디지트 스테이지로서 구성되는, 주기적 아날로그 디지털(A/D) 변환기.
  2. 제 1 항에 있어서, 상기 블록은 증폭기를 포함하며, 상기 증폭기는 상기 블록이 상기 샘플/홀드 회로 또는 상기 제 2 리던던트 사인된 디지트 스테이지로서 구성될 때 사용되는, 주기적 아날로그 디지털(A/D) 변환기.
  3. 제 2 항에 있어서, 상기 증폭기는 차동 증폭기인, 주기적 아날로그 디지털(A/D) 변환기.
  4. 제 3 항에 있어서, 상기 증폭기는 상기 블록이 상기 리던던트 사인된 디지트 스테이지로서 구성될 때 상기 나머지를 생성하기 위해 곱셈 디지털 아날로그 변환 기에 사용되는, 주기적 아날로그 디지털(A/D) 변환기.
  5. 제 4 항에 있어서, 리던던트 사인된 디지트 스테이지로서 구성된 상기 블록은:
    상기 블록의 상기 차동 입력에 연결된 차동 입력, 제 1 출력, 및 제 2 출력을 갖는 플래시 양자화기; 및
    상기 플래시 양자화기의 상기 제 1 및 제 2 출력들에 각각 연결된 제 1 입력 및 제 2 입력, 및 상기 곱셈 디지털 아날로그 변환기에 연결된 출력을 갖는 디지털 논리 회로의 블록을 더 포함하는, 주기적 아날로그 디지털(A/D) 변환기.
  6. 제 5 항에 있어서, 상기 샘플/홀드 회로로서 구성된 상기 블록은, 상기 블록의 상기 입력에 인가된 단일-종단형(single-ended) 아날로그 신호를 샘플링하는, 주기적 아날로그 디지털(A/D) 변환기.
  7. 제 6 항에 있어서, 상기 샘플/홀드 회로는 샘플링된 단일-종단형 아날로그 신호를 스케일링하고 차동 신호로 변환하는, 주기적 아날로그 디지털(A/D) 변환기.
  8. 제 7 항에 있어서, 상기 제 1 리던던트 사인된 디지트 스테이지는 상기 차동 신호를 수신하고, 상기 차동 신호에 대응하는 제 1 논리값을 생성하고, 제 1 나머지를 계산하는, 주기적 아날로그 디지털(A/D) 변환기.
  9. 제 8 항에 있어서, 상기 블록은 상기 샘플/홀드 회로로부터 상기 제 2 리던던트 사인된 디지트 스테이지로 변환되고 상기 제 1 스테이지로부터 상기 제 1 나머지를 수신하며, 상기 제 2 리던던트 사인된 비트 스테이지로서 구성된 상기 블록은 상기 제 1 나머지에 대응하는 제 2 논리값을 생성하고 상기 제 1 사인된 디지트 스테이지에 제공된 제 2 나머지를 계산하는, 주기적 아날로그 디지털(A/D) 변환기.
  10. 제 9 항에 있어서, 상기 변환 처리는 미리 결정된 분해능(resolution)이 성취될 때까지 상기 제 1 및 제 2 리던던트 사인된 디지트 스테이지들 사이에서 전후로 순환하고, 상기 블록은 상기 아날로그 신호를 샘플링하도록 상기 제 2 리던던트 사인된 비트 스테이지로부터 상기 샘플/홀드 회로로 구성되는, 주기적 아날로그 디지털(A/D) 변환기.
  11. 아날로그 신호를 대응 디지털 워드로 변환하는 방법에 있어서,
    상기 아날로그 신호에 대응하는 샘플링된 전압을 저장하는 단계;
    스케일링된 차동 전압을 생성하기 위해 이득 구성(gain configuration)으로 증폭기를 사용하여 상기 샘플링된 전압을 스케일링 및 변환하는 단계;
    상기 스케일링된 차동 전압에 대응하는 제 1 논리값을 생성하기 위해 상기 스케일링된 차동 전압을 제 1 리던던트 사인된 디지트 스테이지에 제공하는 단계;
    상기 제 1 리던던트 사인된 디지트 스테이지로 제 1 나머지 전압을 계산하는 단계;
    제 2 리던던트 사인된 디지트 스테이지의 곱셈 디지털 아날로그 변환기에 상기 증폭기를 사용하는 단계;
    상기 제 1 나머지 전압을 수신하기 위해 상기 제 2 리던던트 스테이지에 상기 제 1 리던던트 사인된 디지트 스테이지를 연결하는 단계;
    상기 제 2 리던던트 사인된 디지트 스테이지로 상기 제 1 나머지에 대응하는 제 2 논리값을 생성하는 단계; 및
    상기 제 2 리던던트 사인된 디지트 스테이지의 상기 곱셈 디지털 아날로그 변환기로 제 2 나머지를 계산하는 단계를 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  12. 제 11 항에 있어서, 상기 아날로그 신호에 대응하는 샘플링된 전압을 저장하는 단계는:
    상기 아날로그 신호에 대응하는 차동 전압 및 공통 모드 기준 전압을 제 1 커패시터에 저장하는 단계; 및
    상기 아날로그 신호에 대응하는 차동 전압 및 상기 공통 모드 기준 전압을 제 2 커패시터에 저장하는 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  13. 제 11 항에 있어서, 상기 스케일링된 차동 전압을 생성하기 위해 이득 구성 으로 증폭기를 사용하여 상기 샘플링된 전압을 스케일링 및 변환하는 단계는:
    상기 제 1 및 제 2 커패시터들에 저장된 전압을 상기 증폭기의 제 1 입력 및 제 2 입력 각각에 제공하는 단계;
    상기 증폭기의 제 1 출력으로부터 상기 제 1 입력에 이득 구성의 제 3 커패시터를 연결하는 단계; 및
    상기 증폭기의 제 2 출력으로부터 상기 제 2 입력에 상기 이득 구성의 제 4 커패시터를 연결하는 단계로서, 상기 스케일링된 차동 전압은 상기 증폭기의 제 1 및 제 2 출력들에 제공되는, 상기 연결 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  14. 제 13 항에 있어서, 상기 제 2 리던던트 사인된 디지트 스테이지로 상기 제 1 나머지에 대응하는 제 2 논리값을 생성하는 단계는:
    상기 제 1 나머지 전압에 대응하는 차동 전압 및 상기 공통 모드 기준 전압을 상기 제 1 및 제 3 커패시터들에 저장하는 단계; 및
    상기 제 1 나머지 전압에 대응하는 차동 전압 및 상기 공통 모드 기준 전압을 상기 제 2 및 제 4 커패시터들에 저장하는 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  15. 제 14 항에 있어서, 상기 제 2 리던던트 사인된 디지트 스테이지로 상기 제 1 나머지에 대응하는 제 2 논리값을 생성하는 단계는:
    상기 증폭기의 상기 제 1 입력과 상기 제 1 출력 사이에 제 5 커패시터를 연결하는 단계; 및
    상기 증폭기의 상기 제 2 입력과 상기 제 2 출력 사이에 제 6 커패시터를 연결하는 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  16. 제 15 항에 있어서, 상기 제 2 리던던트 사인된 디지트 스테이지의 상기 곱셈 디지털 아날로그 변환기로 제 2 나머지를 계산하는 단계는:
    상기 증폭기로부터 상기 제 5 및 제 6 커패시터들을 분리하는 단계;
    상기 증폭기의 상기 제 1 입력과 상기 제 1 출력 사이에 상기 제 3 커패시터를 연결하는 단계;
    상기 제 1 커패시터에 상기 제 1 나머지 전압의 크기에 대응하는 조정 전압을 연결하는 단계;
    상기 제 1 나머지 전압의 크기에 대응하는 상기 조정 전압 및 상기 제 1 커패시터에 저장된 상기 제 1 나머지 전압 및 상기 공통 모드 기준 전압에 대응하는 상기 차동 전압의 조합 전압(combined voltage)을 상기 증폭기의 제 1 입력에 연결하는 단계;
    상기 증폭기의 상기 제 2 입력과 상기 제 2 출력 사이에 제 4 커패시터를 연결하는 단계;
    상기 제 2 커패시터에 상기 제 1 나머지 전압의 크기에 대응하는 상기 조정 전압을 연결하는 단계; 및
    상기 제 1 나머지 전압의 크기에 대응하는 상기 조정 전압 및 상기 제 2 커패시터에 저장된 상기 제 1 나머지 전압 및 상기 공통 모드 기준 전압에 대응하는 상기 차동 전압의 조합 전압을 상기 증폭기의 제 2 입력에 연결하는 단계로서, 상기 제 2 나머지 전압은 상기 증폭기의 상기 제 1 및 제 2 출력들에 제공되는, 상기 연결 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  17. 제 11 항에 있어서,
    상기 제 1 리던던트 사인된 디지트 스테이지에 상기 제 2 리던던트 사인된 디지트 스테이지를 연결하는 단계; 및
    상기 대응 디지털 워드의 논리값들을 생성하기 위해 상기 제 1 및 제 2 리던던트 사인된 디지트 스테이지들 사이에 전후로 순환하는 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  18. 제 17 항에 있어서,
    상기 대응 디지털의 분해능이 충족될 때 변환 처리를 중지하는 단계; 및
    새로운 변환 처리를 시작하는 단계를 더 포함하는, 아날로그 신호를 대응 디지털 워드로 변환하는 방법.
  19. 아날로그 디지털 변환기에 의해 점유된 물리적 영역 및 전력 소비를 감소시키기 위한 방법에 있어서,
    아날로그 신호를 주기적으로 샘플링하기 위한 샘플링용 샘플/홀드 회로; 및
    샘플링된 전압에 대응하는 디지털 워드의 논리값들을 순차적으로 생성하기 위한 적어도 두 개의 변환 스테이지들로서, 상기 샘플/홀드 회로에 사용된 증폭기는 상기 적어도 두 개의 변환 스테이지들 중 하나에 사용되는, 상기 변환 스테이지들을 포함하는, 아날로그 디지털 변환기에 의해 점유된 물리적 영역 및 전력 소비 감소 방법.
  20. 아날로그 디지털 변환기에 의해 점유된 물리적 영역 및 전력 소비를 감소시키기 위한 방법에 있어서,
    상기 아날로그 디지털 변환기는 리던던트 사인된 디지트(RSD) 주기적 아날로그 디지털 변환기이고, 상기 (RSD) 주기적 아날로그 디지털 변환기는 영역 및 전력 절약을 최대화하기 위한 2-스테이지 RSD 주기적 아날로그 디지털 변환기이고, 상기 증폭기는 제 1 RSD 스테이지가 논리값 및 나머지를 생성하는 동안에 샘플/홀드 회로로부터 제 2 RSD 스테이지로 변환하기 위한 시간을 허용하도록 상기 샘플/홀드 회로와 상기 제 2 RSD 스테이지 사이에 공유되는, 아날로그 디지털 변환기에 의해 점유된 물리적 영역 및 전력 소비 감소 방법.
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