TWI628664B - 雙軌記憶體、記憶體巨集及其相關之混合電源供應方法 - Google Patents

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Abstract

一雙軌記憶體操作在一第一電壓及一第二電壓，該雙軌記憶體包括：一記憶體陣列操作在一第一電壓；一字線驅動電路設置以驅動該記憶體陣列之一字線至該第一電壓；一資料路徑設置以傳輸一輸入資料訊號或一輸出資料訊號；及一控制電路設置以產生複數控制訊號至該記憶體陣列、字線驅動電路及該資料路徑；其中該資料路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。相關之記憶體巨集及方法亦被揭示。

Description

雙軌記憶體、記憶體巨集及其相關之混合電源供應方法
一種雙軌記憶體、記憶體巨集及其相關之電源供應方法，特別為關於使用混合電源供應方法之雙軌記憶體及記憶體巨集，及其混合電源供應方法。
記憶體裝置受限於一種已知為漏泄功率之現象。任何記憶體為開啟時，漏泄功率一般為周邊內之邏輯及複數核心記憶體陣列所消耗。當技術持續縮小裝置特徵至次奈米幾何形狀時，一記憶體裝置內之漏泄功率消耗增加。漏泄功率成為記憶體內整體功率消耗之顯著因素。
一種減少漏泄功率之方法係減少一記憶體裝置之電源供應電壓。然而，記憶體裝置中之位元格之電壓位準需要被維持在一最小電壓規格以供保持，而記憶體裝置之複數周邊區塊則可操作於該特定電壓下。因此，已發展雙軌記憶體電壓供應源，其中一記憶體之周邊及核心以不同電壓供應源操作於不同電壓，以致力於減少漏泄功率。具有雙軌記憶體電壓供應源之記憶體使用複數電位位準轉換器以將用於一電路組之一高電壓域(例如，VDDM)與用於另一電路組之一低電壓 域(例如，VDD)隔離，且以電位位準轉換器轉換複數訊號電壓至適當的電壓域。
本發明一些實施例提供一雙軌記憶體操作在一第一電壓及一第二電壓，該雙軌記憶體包含：一記憶體陣列操作在該第一電壓；一字線驅動電路設置以驅動該記憶體陣列之一字線至該第一電壓；一資料路徑設置以傳輸一輸入資料訊號或一輸出資料訊號；及一控制電路設置以產生複數控制訊號至該記憶體陣列、該字線驅動電路及該資料路徑；其中該資料路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。
依據本發明一些實施例，該第一電壓高於該第二電壓。
依據本發明一些實施例，該資料路徑包含一寫入電路，其用以傳輸該輸入資料訊號，及一讀取電路，其用以傳輸該輸出資料訊號，及一位線預充器。
依據本發明一些實施例，該寫入電路包含一資料輸入鎖存器、一寫入驅動器及一寫入行多工器。
依據本發明一些實施例，資料輸入鎖存器設置以鎖存該輸入資料訊號其參考至該第二電壓。
依據本發明一些實施例，該寫入驅動器設置以該資料輸入鎖存器之一鎖存之輸入資料驅動，其中該寫入驅動器之一前階設置以操作在該第二電壓，該寫入驅動器之一後階設置以操作在該第一電壓。
依據本發明一些實施例，該位線預充器預充對應該記憶體陣列之一位元格之一位線及一互補位線至該第二電壓。
依據本發明一些實施例，該讀取電路包含一讀取行多工器、一感應放大器，及一輸出驅動器。
依據本發明一些實施例，該感應放大器設置以操作在該第二電壓。
依據本發明一些實施例，該輸出驅動器設置以操作在該第二電壓。
本發明一些實施例提供一種記憶體巨集包含：複數記憶體陣列設置以操作在一第一電壓；一讀取路徑設置以操作在一第二電壓；一寫入路徑設置以操作在該第一電壓與該第二電壓兩者；一字線驅動電路設置以驅動對應該等記憶體陣列之複數字線至一第三電壓；以及一控制電路設置以產生複數控制訊號至該等記憶體陣列、該讀取路徑、該寫入路徑及該字線驅動電路；其中該讀取路徑設置以操作在該第二電壓，該寫入路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。
依據本發明一些實施例，該字線驅動電路包含複數字線驅動器及一字線抑制電路。
依據本發明一些實施例，該字線抑制電路設置以抑制該等字線驅動器之一驅動電壓位準至該第三電壓，及該第三電壓低於該第一電壓。
依據本發明一些實施例，該第三電壓高於該該第二電壓。
依據本發明一些實施例，該控制電路包含一位址鎖存器、一字線行解碼器、一脈衝產生器、一讀取/寫入控制，及一跟蹤路徑。
依據本發明一些實施例，該位址鎖存器、該字線行解碼器、該脈衝產生器及該讀取/寫入控制設置以操作在該第一電壓。
依據本發明一些實施例，該跟蹤路徑包含一跟蹤陣列及一傳輸閘，及該跟蹤陣列設置以操作在該第一電壓，及該傳輸閘設置以操作在該第二電壓。
本發明一些實施例提供一種混合電源供應方法，用以將一雙軌 記憶體設置操作在一第一電壓及一第二電壓，其中該雙軌記憶體之一記憶體陣列操作在該第一電壓，該方法包含：驅動該記憶體陣列之一字線至該第一電壓；及透過操作在該第二電壓之一讀取電路以讀取儲存於該記憶體陣列之一輸出資料。
依據本發明一些實施例，該第一電壓高於該第二電壓。
依據本發明一些實施例，該方法更包含透過操作在該第一電壓及該第二電壓兩者之一寫入電路寫入一輸入資料至該記憶體陣列。
100‧‧‧記憶體巨集
110‧‧‧資料路徑
1102‧‧‧位線預充器
1104‧‧‧位線預充器
1106‧‧‧寫入行多功器
1108‧‧‧寫入驅動器
1110‧‧‧資料輸入鎖存器
1112‧‧‧讀取行多工器
1114‧‧‧感應放大器
1116‧‧‧輸出驅動器
1118‧‧‧寫入行多工器
1120‧‧‧寫入驅動器
1122‧‧‧資料輸入鎖存器
1124‧‧‧讀取行多工器
1126‧‧‧感應放大器
1128‧‧‧輸出驅動器
1130‧‧‧寫入驅動器前階
1132‧‧‧寫入驅動器後階
1134‧‧‧反向器
1136‧‧‧反向器
1138‧‧‧PMOS裝置
1140‧‧‧PMOS裝置
1142‧‧‧PMOS裝置
1144‧‧‧PMOS裝置
1146‧‧‧NMOS裝置
1148‧‧‧NMOS裝置
120‧‧‧控制電路
1202‧‧‧位址鎖存器
1204‧‧‧字線行解碼器
1206‧‧‧脈衝產生器
1208‧‧‧讀取/寫入控制
1210‧‧‧跟蹤路徑
1212‧‧‧跟蹤陣列
1214‧‧‧PMOS裝置
1216‧‧‧NMOS裝置
1218‧‧‧反向器
130‧‧‧子陣列
140‧‧‧字線驅動電路
1402‧‧‧字線驅動器
1404‧‧‧字線驅動器
150‧‧‧記憶體陣列
1502‧‧‧位元格
1504‧‧‧位元格
1506‧‧‧位元格
1508‧‧‧位元格
600‧‧‧記憶體巨集
640‧‧‧字線驅動電路
6406‧‧‧字線抑制控制電路
6408‧‧‧字線抑制電路
6410‧‧‧字線抑制電路
當結合附圖閱讀時，自以下實施方式最好地理解本發明之各方面。應提及，根據業界中之標準慣例，各種特徵未按比例繪製。事實上，為了論述清楚起見，可任意增加或減小各種特徵之尺寸。
圖1為根據本發明之一示例性實施例概念性所繪示之用於記憶體巨集之混合雙軌記憶體電源供應方案之方塊圖。
圖2為根據本發明之一示例性實施例所繪示之圖1之記憶體巨集之更為細部之示意圖。
圖3為根據本發明之一示例性實施例所繪示之控制電路之一部分之示意圖。
圖4為根據本發明之一示例性實施例所繪示之寫入驅動器之示意圖。
圖5為根據本發明之一示例性實施例所繪示之混合雙軌記憶體電源供應方案及現存之複數雙軌記憶體電源供應方案於讀取操作時之複數波形之時序圖。
圖6為根據本發明之一示例性實施例概念性所繪示之用於記憶體巨集之具有抑制之字線電壓之混合雙軌記憶體電源供應方案之方塊圖。
圖7為根據本發明之一示例性實施例所繪示之字線抑制電路之示意圖。
圖8為根據本發明之一示例性實施例所繪示之具有抑制之字線電壓之混合雙軌記憶體電源供應方案於讀取操作時之複數波形之時序圖。
圖9為根據本發明之一示例性實施例所繪示之混合電源供應方案及複數現存電源供應方案之針對速度效能及不同第二電壓設置所消耗之功率之複數測量曲線之圖。
以下揭示內容提供用於實施本發明之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本發明。當然，此等僅為實例而並不希望為限制性。例如，在以下描述中，第一特徵在第二特徵之上或上之形成可包括第一特徵及第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複參考標號及/或字母。此重複係出於簡單及清楚之目的，且本身並不限定所論述之各種實施例及/或組態之間的關係。
進一步來說，諸如「下墊」、「以下」、「下」、「以上」、「上」及類似等空間相對術語可為了描述方便而於本文中用來描述如圖式中所顯示之一個元件或一個特徵與另一或多元件或另一或多特徵之關係。除圖中所描繪之定向之外，空間上相對之術語意圖涵蓋在使用或操作中之器件之不同定向。裝置可以其他方式定向(旋轉90度或處於其他些定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
雖然數值範圍及參數所闡述本發明之廣泛的範圍為近似值，特 定示例所闡述之數值則盡可能地精準地呈現。然而，任何數值隱含一些誤差，其必要地由各自之測試測量所發現之標準差所造成。本文中亦使用「約」之術語，其一般地解釋為一特定值或一範圍之10%、5%、1%或0.5%之內。或者，「約」之術語係解釋為當所屬領域中具有通常知識者考量時可接受之平均之標準差內。除了在操作/工作示例中以外，或除非另外明確特地說明，所有的例如像用於材料的數量、時間的長度、溫度、操作狀態、量之比值，及其類似等之數值範圍、量、值及百分比應知曉係為以「約」之術語在所有的情況中修改。因此，除非係相反地指出，在本發明及所其附之申請專利範圍中所闡述之數值參數為可依需求變化之近似值。最起碼，每一數值參數應至少以根據所呈現之數字之有效位數及使用一般地四捨五入法解釋。範圍可於本文中以從一端點至另一端點或兩端點之間表示。本文中所有的範圍，除另外特地說明外，為包含端點。
本發明之實施例將於本文中以示例性之用於記憶體之混合雙軌記憶體電源供應方案之前後文說明。然而，應理解的是本發明並不受限於本文中所繪示及說明之特定電路及系統。更確切的說，本發明之實施例廣泛地針對用於有利地整合混合雙軌記憶體電源供應方案至高密度記憶體之技術而無考量記憶體為嵌入或獨立。如此，本發明之實施例提供混合雙軌記憶體電源供應方案，其可有優勢地使用在多種記憶體設置及類型，例如像隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、內容可定址記憶體(CAM)、快閃記憶體、複數暫存器檔案，及其類似等。另外，對所屬領域中具有通常知識者而言，依據本文所提供之教示，所示實施例可經過數種修改而仍於本發明之範圍內。也就是說，沒有本文所描述之特定實施例所對應之限定係為特意或應被推斷。
圖1為根據本發明之一示例性實施例概念性所繪示之用於記憶體 巨集100之混合雙軌記憶體電源供應方案之方塊圖。記憶體巨集100可為靜態隨機存取記憶體(SRAM)，且可於電腦中或其他電子系統中安裝。請參照圖1，記憶體巨集100包含複數記憶體陣列150，其一般為二維，及具有複數記憶體位元格設置以分別儲存邏輯狀態，也就是邏輯高(邏輯「1」)或邏輯低(邏輯「0」)。記憶體位元格通常安排在一或多平行之行130(其每一為一維子陣列130)。
在示例性實施例中，記憶體巨集100具有對稱結構。舉例而言，記憶體巨集100之左側具有與記憶體巨集100之右側相似之複數元件。圖1顯示複數記憶體子陣列130設置於記憶體巨集100之左側與右側兩者。二資料路徑110係配置成對稱狀態，一在左側一在右側。
資料路徑110包括電路以於對應記憶體子陣列130及記憶體巨集100外之複數電路之間傳輸資料。舉例而言，於一些實施例中，資料路徑110包括複數電路以進行複數寫入遮罩操作、複數電路以控制行冗餘、複數電路以編碼及解碼誤差校正碼(ECC)、複數感應放大電路用於對應之複數整體位線、複數寫入驅動電路用於對應之整體位線等。然而，本發明不受限於此。
位於兩對稱之記憶體陣列150間之複數字線驅動電路140係用以驅動記憶體陣列150之一字線至具有特定電壓位準之字線驅動電壓。控制電路120提供用於左側及右側記憶體陣列150之該等子陣列130及資料路徑110之複數控制訊號。在一些實施例中，控制電路120產生用於感應記憶體陣列150中之複數位元格之複數感應放大器之複數控制及時序訊號。控制電路120亦包括複數電路以選擇複數記憶位元格之庫、複數電路以解碼字線及複數字線驅動器等。
於本實施例中，第一電源供應以具有第一電壓VDDM採用，第二電源供應以具有低於第一電壓VDDM之第二電壓VDD採用。圖1繪示第一電壓VDDM及第二電壓VDD之電源域分配。記憶體巨集100架構 以致於記憶體陣列150及字線驅動電路140實質操作在第一電壓VDDM，而資料路徑110及控制電路120設置以操作在第一電壓VDDM及第二電壓VDD兩者。明確地說，資料路徑110之一部分及控制電路120之一部分設置以操作在第一電壓VDDM；及資料路徑110之剩餘部分及控制電路120之剩餘部分操作在較低之第二電壓VDD。
圖1之混合雙軌記憶體電源供應方案具有可達成平衡速度及功率消耗兩者之效能之優點，特別是相較於現存之介面電位位準轉換器雙軌記憶體電源供應方案及真雙軌記憶體電源供應方案。當整體之記憶體巨集操作在具有較記憶體巨集外之第二電壓域為高之電源供應之第一電壓域時，雙軌記憶體巨集係稱為介面電位位準轉換器雙軌記憶體，其中，複數電位位準轉換器設置於記憶體巨集之接角邊界。以真雙軌記憶體電源供應方案而言，僅有記憶體巨集之記憶體陣列及字線驅動器之一部分操作在第一電壓，及記憶體巨集之剩餘電路操作在低於第一電壓之第二電壓之其他域。
為簡化，於每一資料路徑110、控制電路120、記憶體陣列150及字線驅動電路140之多種電路未顯示於方塊圖中。關於該多種電路之細節於以下之圖式提供，及於以下之段落提供說明。對所屬領域中具有通常知識者而言，依據本文所提供之教示，所示實施例可經過數種修改而仍於本發明之範圍內。
圖2為根據本發明之一示例性實施例所繪示之圖1之記憶體巨集100之更為細部之示意圖。為便於理解，圖2中相似於圖1之元件以相同之參考標號標示。在圖2之右上側，記憶體陣列150包括複數位元格1502-1508，其僅為說明目的而繪示。如上所述，整體記憶體陣列150操作在高於第二電壓VDD之第一電壓VDDM以減少在讀取/寫作操作時之誤差發生。另外，記憶體陣列150之電源供應電壓之減少可造成記憶體陣列150較易受軟性誤差率效應之影響。軟性誤差率為每一位 元格在有例如像阿爾發(α)粒子之環境雜訊存在時，維持資料狀態的能力量測。阿爾發粒子為一種通常於環境中找到之輻射能量之形式。阿爾發粒子為非常高能量之粒子，其非常可穿透環境中之許多物體。
在圖2之左下側，控制電路120包含位址鎖存器1202、字線行解碼器1204、脈衝產生器1206、讀取/寫入控制1208及跟蹤路徑1210。控制電路120之複數控制輸入可包括，例如，複數位址、讀取/寫入致能及晶片選擇致能。位址鎖存器1202、字線行解碼器1204、讀取/寫入控制1208及脈衝產生器1206操作在第一電壓VDDM。跟蹤路徑1210操作在第一電壓VDDM及第二電壓VDD兩者。複數輸入電位位準轉換器(未示於圖2)係位於位址鎖存器1202之前以鎖存控制輸入，及將控制輸入由記憶體巨集100外部之周邊電壓(例如，第二電壓VDD)轉換為第一電壓VDDM。如此，記憶體陣列150之存取時間不受影響。相較而言，於現存之介面電位位準轉換器雙軌記憶體電壓供應方案、字線電位位準轉換器係位於複數位址鎖存器之後，記憶體存取時間則受電位位準轉換器之延遲而有不利地影響。
字線行解碼器1204作為記憶體陣列150之一特定行之介面。脈衝產生器1206產生一脈衝，其具有一脈衝寬度。脈衝的寬度係選擇以致使記憶體陣列150中的一特定的位元格之電壓位準在一段夠長而使資料值能寫入此位元格但仍夠短而使在行中的其他位元格避免變得不穩定的時間減少。
圖3為根據本發明之一示例性實施例所繪示之控制電路120之一部分之示意圖。如圖3所示，跟蹤路徑1210包括跟蹤陣列1212、p通道金氧半場效電晶體(此後稱為PMOS裝置)1214及NMOS裝置1216。透過使用操作在第一電壓VDDM之反向器1218，跟蹤路徑1210之反向輸出係與記憶體陣列150之位元格耦接以使得特定位元格之電壓位準根據脈衝產生器1206之輸出寬度減少。如此，脈衝產生器1206、跟蹤陣 列1212及PMOS裝置1214如記憶體陣列150係操作在第一電壓VDDM。NMOS裝置1216係用以做為耦接於跟蹤陣列1212及記憶體陣列150之位元格之間的傳輸閘。NMOS裝置1216之閘極與第二電壓VDD耦接。雖然第二電壓VDD較第一電壓VDDM為低，NMOS裝置1216仍可開啟而允許訊號通過。
請再次參照圖2，在左上側，字線驅動電路140包括兩個字線驅動器1402及1404。在圖2之右下側，資料路徑110包括一對資料路徑。左路徑包括位線預充器1102，其與寫入資料路徑及讀取資料路徑耦接。左資料路徑之寫入資料路徑包括寫入行多功器1106、寫入驅動器1108及資料輸入鎖存器1110。左資料路徑之讀取資料路徑包括讀取行多工器1112、感應放大器1114及輸出驅動器1116。相似地，右資料路徑包括位線預充器1104，其與寫入資料路徑及讀取資料路徑耦接。右資料路徑之寫入資料路徑包括寫入行多工器1118、寫入驅動器1120及資料輸入鎖存器1122。右資料路徑之讀取資料路徑包括讀取行多工器1124、感應放大器1126及輸出驅動器1128。
寫入驅動器1108係用以於寫入操作時以資料輸入鎖存器1110由中央處理單元或另一處理器所接收而鎖存之輸入資料驅動，其中輸入資料可為互補資料。輸入資料需要被寫入控制電路120所辨認出記憶體陣列150之特定位元格。寫入驅動器1108之複數輸出訊號依據控制電路120之字線行解碼器1204之解碼結果選擇性地通過對應之寫入行多工器1106。寫入驅動器1108之輸出訊號透過位線預充器1102預充。
位線預充器1102及資料輸入鎖存器1110設置以操作在第二電壓VDD，而寫入驅動器1108設置以操作在第一電壓VDDM及第二電壓VDD兩者。請參照圖4。圖4為根據本發明之一示例性實施例所繪示之寫入驅動器1108之示意圖。寫入驅動器1108包括寫入驅動器前階1130及寫入驅動器後階1132。寫入驅動器前階1130包括反向器1134及 1136，兩者皆設置以操作在第一電壓VDDM。寫入驅動器前階1130經由電位位準轉換器(未示於圖4)而由資料輸入鎖存器1110接收寫入資料。由於資料輸入鎖存器1110及寫入驅動器前階1130係操作在不同之電壓域，電位位準轉換器將寫入資料由第二電壓VDD域轉換至第一電壓VDDM域。
寫入驅動器後階1132包括交叉耦合之PMOS裝置1138-1144及NMOS裝置1146及1148。依據混合雙軌記憶體電源供應方案，寫入驅動器後階1132設置以操作在第二電壓VDD以消除任何加入之直流電流。
請再次參照圖2，左資料路徑之讀取資料路徑包括讀取行多工器1112、感應放大器1114及輸出驅動器1116。於讀取操作時，跨對應位線而形成之電壓差透過讀取行多工器1112傳遞至感應放大器1114。當達成足夠之電壓差分時，感應放大器1114開啟。讀取行多工器1112、感應放大器1114及輸出驅動器1116設置以操作在第二電壓VDD，因而可忽略在讀取資料路徑之介面之電位位準轉換器。資料路徑110之右資料路徑與左資料路徑實質相同，且為簡短說明細節不於此贅述。
圖5為根據本發明之一示例性實施例所繪示之混合雙軌記憶體電源供應方案及現存之複數雙軌記憶體電源供應方案於讀取操作時之複數波形之時序圖。如圖5所示，對應於三個不同之方案，即本發明之混合雙軌記憶體電源供應方案、介面電位位準轉換器記憶體電源供應方案及真雙軌記憶體電源供應方案於讀取操作時之複數訊號被繪示以方便比較時序序列。最上端之時脈訊號CK用以做為三個不同電源供應方案之參考時序索引。每一電源供應方案具有字線訊號WL、位線訊號BL及其互補訊號BLB，及由感應放大器所感應出之訊號Q。
如上所述，採用介面電位位準轉換器雙軌記體電源供應方案之記憶體巨集單純具有操作在與記憶體陣列電壓域相同之電壓域(例 如，第一電壓VDDM)之控制電路及讀取資料路徑；而採用真雙軌記體電源供應方案之記憶體巨集具有操作在較記憶體陣列於其中操作之電壓域(例如，第一電壓VDDM)為低之電壓域(例如，第二電壓VDD)之控制電路及讀取資料路徑。至於本發明之混合雙軌記憶體電源供應方案，控制電路120操作在第一電壓VDDM及第二電壓VDD兩者，且讀取資料路徑操作在第二電壓VDD。
如圖5所示，在時脈訊號CK於時間T1判定後之時間T2，介面電位位準轉換器雙軌記憶體電源供應方案具有最快之字線訊號WL之上升時序。在時間T3，混合雙軌記憶體電源供應方案之字線訊號WL之上升時序係因事實上控制電路部分操作在第二電壓VDD而多少影響字線訊號WL之上升速度，而稍較介面電位位準轉換器雙軌記憶體電源供應方案為後。介面電位位準轉換器雙軌電源供應方案之字線訊號WL及混合雙軌記憶體電源供應方案之字線訊號WL均由操作在第一電壓VDDM之字線驅動器上拉至第一電壓VDDM；而在真雙軌記憶體電源供應方案中，因為字線驅動器設置以操作在第二電壓VDD，字線訊號WL上升直到達到第二電壓VDD。因此，在時間T4，真雙軌記憶體電源供應方案之字線訊號WL之上升時序多較時序圖中所顯示之介面電位位準轉換器雙軌記憶體電源供應方案及混合雙軌記憶體電源供應方案為後。字線訊號WL之寬度亦多較其他兩種電源供應方案為長，以保留供位線BL或其互補位線BLB放電較長之時間。
對於介面電位位準轉換器雙軌記憶體電源供應方案而言，位線BL及其互補位線BLB先預充至第一電壓VDDM，而在混合雙軌記憶體電源供應方案及真雙軌記憶體電源供應方案，位線BL及其互補位線BLB先預充至第二電壓VDD。當字線在讀取操作開始後上升，位線BL及其互補位線BLB其中之一稍微放電，及可在時序圖中看出，位線BL及其互補位線BLB之電壓開始分開。如前段所述，差分位線電 壓在位線BL及其互補位線BLB之間形成；此差分電壓接著可由耦接至該對位線之感應放大器感應及放大，及接著從感應放大器而來的讀取資料由記憶體陣列輸出。
在介面電位位準轉換器雙軌記憶體電源供應方案中，差分位線電壓成功地在時間T5由感應放大器感應。混合雙軌記憶體電源供應方案之感應係在時間T6完成，其稍在介面電位位準轉換器雙軌電源供應方案之後，而真雙軌記憶體電源供應方案之感應係在時間T7完成，其較介面電位位準轉換器雙軌記憶體電源供應方案及混合雙軌記憶體電源供應方案之感應速度大為慢。由時序圖可看出，混合雙軌記憶體電源供應方案之感應速度係大約介於介面電位位準轉換器雙軌記憶體電源供應方案與真雙軌記憶體電源供應方案之間。明確地說，混合雙軌記憶體電源供應方案之感應速度效能與介面電位位準轉換器雙軌記憶體電源供應方案相對較接近。
當周邊電壓(即第二電壓VDD)繼續減低，記憶體陣列電壓(即第一電壓VDDM)及周邊電壓之間之間隔變寬。此間隔可能在讀取操作時造成不正確之功能，例如像讀取/寫入干擾。有鑒於此問題，形成各種輔助方式以於讀取/寫入操作於這些位元格進行時，尋求輔助個別記憶體位元格操作正確。於這些實施例中，用以實施抑制字線電壓之技術可包含於記憶體巨集100內。圖6為根據本發明之一示例性實施例概念性所繪示之用於記憶體巨集600之具有抑制之字線電壓之混合雙軌記憶體電源供應方案之方塊圖。記憶體巨集600除字線驅動器640之外與記憶體巨集100相同。在字線驅動電路640中，字線抑制控制電路6406、字線抑制電路6408及字線抑制電路6410係用以調整字線驅動器1402及1404驅動之字線電壓由第一電壓VDDM至較第一電壓VDDM為低之抑制電壓位準。於這些實施例中，抑制電壓較第一電壓VDDM為低，而較第二電壓VDD為高。
圖7為根據本發明之一示例性實施例所繪示之字線抑制電路之示意圖。可由圖7看出，字線抑制電路6408為PMOS裝置，其具有與字線抑制電路6406耦接之閘極，及與字線耦接之源極。在這些實施例中，字線抑制電路6408可由NMOS裝置實施。圖8為根據本發明之一示例性實施例所繪示之具有抑制之字線電壓之混合雙軌記憶體電源供應方案於讀取操作時之複數波形之時序圖。
圖9為根據本發明之一示例性實施例所繪示之混合電源供應方案及複數現存電源供應方案之針對速度效能及不同第二電壓設置所消耗之功率之複數測量曲線之圖。請參照圖9，x軸表示量化之對於介面電位位準轉換器雙軌記憶體電源供應方案之比較結果；y軸表示第二電壓VDD。圖9之上曲線D與真雙軌記憶體電源供應方案之讀取延遲相關。可由圖中看出，當第二電壓VDD與第一電壓VDDM相同時，真雙軌記憶體電源供應方案之讀取延遲與介面電位位準轉換器雙軌記憶體電源供應方案之讀取延遲實質相同。然而，當第二電壓VDD達到0.8 VDDM時，真雙軌記憶體電源供應方案之讀取延遲增加至介面電位位準轉換器雙軌記憶體電源供應方案之讀取延遲之約180%。
請注意對於所屬領域中具有通常知識者而言，第一電壓VDDM及/或第二電壓VDD中可因一些例如像IR位降，熱效應或製程變異之非理想因素而發生變異應係為明顯的。事實上，每一第一電壓VDDM及第二電壓VDD可為具有變異範圍舉例為±10%之實質電壓值。然而，本發明不限於此。
在上曲線D以下，由上至下，於圖9之曲線A與混合記憶體電源供應方案之讀取延遲相關；曲線B與混合記憶體電源供應方案之待機功率相關；曲線C與混合記憶體電源供應方案之有效功率相關；曲線F與真記憶體電源供應方案之有效功率相關；曲線E與真記憶體電源供應方案之待機功率相關。由測量曲線可看出，混合記憶體電源供應方 案相較於真記憶體電源供應方案具有就速度及功率消耗而言較佳之效能。
本發明一些實施例提供一雙軌記憶體操作在一第一電壓及一第二電壓，該雙軌記憶體包含：一記憶體陣列操作在該第一電壓；一字線驅動電路設置以驅動該記憶體陣列之一字線至該第一電壓；一資料路徑設置以傳輸一輸入資料訊號或一輸出資料訊號；及一控制電路設置以產生複數控制訊號至該記憶體陣列、該字線驅動電路及該資料路徑；其中該資料路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。
依據本發明一些實施例，該第一電壓高於該第二電壓。
依據本發明一些實施例，該資料路徑包含一寫入電路，其用以傳輸該輸入資料訊號，及一讀取電路，其用以傳輸該輸出資料訊號，及一位線預充器。
依據本發明一些實施例，該寫入電路包含一資料輸入鎖存器、一寫入驅動器及一寫入行多工器。
依據本發明一些實施例，資料輸入鎖存器設置以鎖存該輸入資料訊號其參考至該第二電壓。
依據本發明一些實施例，該寫入驅動器設置以該資料輸入鎖存器之一鎖存之輸入資料驅動，其中該寫入驅動器之一前階設置以操作在該第二電壓，該寫入驅動器之一後階設置以操作在該第一電壓。
依據本發明一些實施例，該位線預充器預充對應該記憶體陣列之一位元格之一位線及一互補位線至該第二電壓。
依據本發明一些實施例，該讀取電路包含一讀取行多工器、一感應放大器，及一輸出驅動器。
依據本發明一些實施例，該感應放大器設置以操作在該第二電壓。
依據本發明一些實施例，該輸出驅動器設置以操作在該第二電壓。
本發明一些實施例提供一種記憶體巨集包含：複數記憶體陣列設置以操作在一第一電壓；一讀取路徑設置以操作在一第二電壓；一寫入路徑設置以操作在該第一電壓與該第二電壓兩者；一字線驅動電路設置以驅動對應該等記憶體陣列之複數字線至一第三電壓；以及一控制電路設置以產生複數控制訊號至該等記憶體陣列、該讀取路徑、該寫入路徑及該字線驅動電路；其中該讀取路徑設置以操作在該第二電壓，該寫入路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。
依據本發明一些實施例，該字線驅動電路包含複數字線驅動器及一字線抑制電路。
依據本發明一些實施例，該字線抑制電路設置以抑制該等字線驅動器之一驅動電壓位準至該第三電壓，及該第三電壓低於該第一電壓。
依據本發明一些實施例，該第三電壓高於該該第二電壓。
依據本發明一些實施例，該控制電路包含一位址鎖存器、一字線行解碼器、一脈衝產生器、一讀取/寫入控制，及一跟蹤路徑。
依據本發明一些實施例，該位址鎖存器、該字線行解碼器、該脈衝產生器及該讀取/寫入控制設置以操作在該第一電壓。
依據本發明一些實施例，該跟蹤路徑包含一跟蹤陣列及一傳輸閘，及該跟蹤陣列設置以操作在該第一電壓，及該傳輸閘設置以操作在該第二電壓。
本發明一些實施例提供一種混合電源供應方法，用以將一雙軌記憶體設置操作在一第一電壓及一第二電壓，其中該雙軌記憶體之一記憶體陣列操作在該第一電壓，該方法包含：驅動該記憶體陣列之一 字線至該第一電壓；及透過操作在該第二電壓之一讀取電路以讀取儲存於該記憶體陣列之一輸出資料。
依據本發明一些實施例，該第一電壓高於該第二電壓。
依據本發明一些實施例，該方法更包含透過操作在該第一電壓及該第二電壓兩者之一寫入電路寫入一輸入資料至該記憶體陣列。
前文概述若干實施例的特徵以使得一般熟習此項技術者可更好地理解本發明之各方面。一般熟習此項技術者應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入之實施例的相同目的及/或獲得相同優點之其他過程及結構之基礎。一般熟習此項技術者亦應認識到，此類等效構造並不脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下在本文中進行各種改變、替代及更改。

Claims (10)

  1. 一種雙軌記憶體操作在一第一電壓及一第二電壓，該雙軌記憶體包含：一記憶體陣列操作在該第一電壓；一字線驅動電路設置以驅動該記憶體陣列之一字線至該第一電壓；一資料路徑設置以傳輸一輸入資料訊號或一輸出資料訊號；及一控制電路設置以產生複數控制訊號至該記憶體陣列、該字線驅動電路及該資料路徑，其中該資料路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者；該資料路徑包含一寫入驅動器，其經設置以驅動該輸入資料訊號；及該寫入驅動器的一前階設置以操作於該第二電壓，及該寫入驅動器的一後階經設置以操作於該第一電壓。
  2. 如請求項1之雙軌記憶體，其中該第一電壓高於該第二電壓。
  3. 如請求項1之雙軌記憶體，其中該資料路徑包含一寫入電路，其用以傳輸該輸入資料訊號；該寫入電路包含一資料輸入鎖存器、及一寫入行多工器；該資料輸入鎖存器設置以鎖存該輸入資料訊號其參考至該第二電壓；及該寫入驅動器設置以該資料輸入鎖存器之一鎖存之輸入資料驅動。
  4. 如請求項1之雙軌記憶體，其中該資料路徑包含一位線預充器；及該位線預充器預充對應該記憶體陣列之一位元格之一位線及一互補位線至該第二電壓。
  5. 如請求項1之雙軌記憶體，其中該資料路徑包含一讀取電路，其用以傳輸該輸出資料訊號；該讀取電路包含一讀取行多工器、一感應放大器，及一輸出驅動器；該感應放大器設置以操作在該第二電壓；及該輸出驅動器設置以操作在該第二電壓。
  6. 一種記憶體巨集包含：複數記憶體陣列設置以操作在一第一電壓；一讀取路徑設置以操作在一第二電壓；一寫入路徑設置以操作在該第一電壓與該第二電壓兩者；一字線驅動電路設置以驅動對應該等記憶體陣列之複數字線至一第三電壓；及一控制電路設置以產生複數控制訊號至該等記憶體陣列、該讀取路徑、該寫入路徑及該字線驅動電路，其中該控制電路設置以操作在該第一電壓及該第二電壓兩者。
  7. 如請求項6之記憶體巨集，其中該字線驅動電路包含複數字線驅動器及一字線抑制電路；及該字線抑制電路設置以抑制該等字線驅動器之一驅動電壓位準至該第三電壓，及該第三電壓低於該第一電壓。
  8. 如請求項7之記憶體巨集，其中該第三電壓高於該該第二電壓。
  9. 如請求項6之記憶體巨集，其中該控制電路包含一位址鎖存器、一字線行解碼器、一脈衝產生器、一讀取/寫入控制，及一跟蹤路徑；該位址鎖存器、該字線行解碼器、該脈衝產生器及該讀取/寫入控制設置以操作在該第一電壓；及該跟蹤路徑包含一跟蹤陣列及一傳輸閘，及該跟蹤陣列設置以操作在該第一電壓，及該傳輸閘設置以操作在該第二電壓。
  10. 一種混合電源供應方法，用以將一雙軌記憶體設置操作在一第一電壓及一第二電壓，其中該雙軌記憶體之一記憶體陣列操作在該第一電壓，該方法包含：驅動該記憶體陣列之一字線至該第一電壓；透過操作在該第二電壓之一讀取電路以讀取儲存於該記憶體陣列之一輸出資料；及透過操作在該第一電壓及該第二電壓兩者之一寫入電路，寫入一輸入資料至該記憶體陣列，包括；鎖存該輸入資料，其參考至該第二電壓；及藉由使用操作於該第二電壓的一前階和使用操作於該第一電壓的一後階，驅動該鎖存的輸入資料。
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