JP2012023730A - 二段電圧レベルシフト - Google Patents
二段電圧レベルシフト Download PDFInfo
- Publication number
- JP2012023730A JP2012023730A JP2011154688A JP2011154688A JP2012023730A JP 2012023730 A JP2012023730 A JP 2012023730A JP 2011154688 A JP2011154688 A JP 2011154688A JP 2011154688 A JP2011154688 A JP 2011154688A JP 2012023730 A JP2012023730 A JP 2012023730A
- Authority
- JP
- Japan
- Prior art keywords
- voltage level
- voltage
- output
- input
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008859 change Effects 0.000 claims abstract description 22
- 230000004044 response Effects 0.000 claims description 18
- 210000004027 cell Anatomy 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 210000000352 storage cell Anatomy 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000005055 memory storage Effects 0.000 claims description 2
- 230000007704 transition Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010454 slate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
【解決手段】第1の電圧レベルから第2の電圧レベルに、次に追加のブーストされた第2の電圧レベルに出力信号をシフトするための電圧レベルシフタが開示される。電圧レベルシフタは、入力信号を受信するための入力、出力信号を出力するための出力、前記第1の電圧レベルを供給する第1の電圧源に接続するための第1のパワーサプライ入力、前記第2の電圧レベルを供給する第2の電圧源に接続するための第2のパワーサプライ入力、前記ブーストされた第2の電圧レベルを供給する第3の電圧源に接続するための第3のパワーサプライ入力を含み、前記電圧レベルシフタは、前記出力から前記第1のパワーサプライ入力を隔離するため、及び前記出力に前記第2のパワーサプライ入力を接続するために前記入力信号の所定の変化に応える。
【選択図】図2
Description
30 トランジスタ
40 トランジスタ
50 トランジスタ
60 トランジスタ
70 トランジスタ
80 トランジスタ
90 トランジスタ
Vddg 高電圧ライン
Vgb ブースト高電圧
Claims (17)
- 第1の電圧レベルから第2の電圧レベルに、次に追加のブーストされた第2の電圧レベルにシフトするための電圧レベルシフタであって、
入力信号を受信するための入力と、
出力信号を出力するための出力と、
前記第1の電圧レベルを供給する第1の電圧源に接続するための第1のパワーサプライ入力と、
前記第2の電圧レベルを供給する第2の電圧源に接続するための第2のパワーサプライ入力と、
前記ブーストされた第2の電圧レベルを供給する第3の電圧源に接続するための第3のパワーサプライ入力と、
を備え、
前記電圧レベルシフタが、前記出力から前記第1のパワーサプライ入力を隔離するため、及び前記出力に前記第2のパワーサプライ入力を接続するために前記入力信号の所定の変化に応え、前記出力に前記第3のパワーサプライ入力を接続するため、及び前記出力から前記第2のパワーサプライ入力を隔離するために、所定の値を達成する前記出力信号に応える、電圧レベルシフタ。 - 前記所定の値が、前記第2の電圧レベルに実質的に等しい、請求項1に記載の電圧レベルシフタ。
- 前記電圧レベルシフタが、前記第1の電圧レベルから前記第2のブースト電圧レベルへ変化する前記出力をトリガする前記入力電圧の前記所定の変化が、前記第2の電圧レベルから前記第1電圧レベルへの入力信号変化を含むようにインバータを備える、請求項1に記載の電圧レベルシフタ。
- 前記電圧レベルシフタが、
前記第1のパワーサプライ入力に前記出力を接続するために前記入力信号の第1の値に応え、前記パワーサプライ入力から前記出力を隔離するために前記入力信号の第2の値に応える第1のスイッチと、
前記第2のパワーサプライ入力に前記出力を接続するために前記入力信号の第2の値に応え、前記出力から前記第2のパワーサプライ入力を隔離するために前記入力信号の前記第1の値に応える第2のスイッチと、
前記出力に前記第3のパワーサプライ入力を接続するために前記所定の値を達成する前記出力信号に応える追加のスイッチであって、前記第2のスイッチが、前記所定の値を達成する前記出力信号に応えて、前記第2のパワーサプライ入力から前記出力信号を隔離するために制御されるように、前記第2のスイッチに供給される前記第2の値を無効にすることによって前記第2のスイッチを制御するために信号を供給するためのフィードバック経路の一部を形成する前記追加のスイッチと、
を備える、請求項1に記載の電圧レベルシフタ。 - 前記第2のスイッチが、前記追加のスイッチの内の任意の1つよりも実質的に大きい、請求項4に記載の電圧レベルシフタ。
- 前記追加のスイッチが、前記所定値から前記第2のブースト電圧レベルへの前記出力電圧レベルの変化の速度が、前記第1の電圧レベルから前記所定値への前記出力電圧レベルの変化の速度よりも遅くなるように構成される、請求項5に記載の電圧レベルシフタ。
- 前記電圧レベルシフタがトライステート電圧レベルシフタを備え、前記トライステート電圧レベルシフタが3つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第1の電圧レベル、及び前記第2のブースト電圧レベルを出力するように構成され、前記電圧レベルシフタが、トライステート制御信号を受信するための追加の入力を備え、前記電圧レベルシフタが、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させるために所定の値を有する前記トライステート制御信号に応える、請求項1に記載の電圧レベルシフタ。
- 少なくとも1つの、請求項1に記載の電圧レベルシフタを備える装置であって、
それぞれ、前記第1の電圧レベル、前記第2の電圧レベル及び前記ブーストされた第2の電圧レベルを供給するように構成される第1の電圧源、第2の電圧源、及び第3の電圧源と、
前記第1の電圧源と前記第2の電圧源の間の電圧差によって電力を供給される回路と、
をさらに備え、
前記第3の電圧源が、前記第2のブースト電圧レベルを、バイアス電圧レベルとして、前記少なくとも1つの電圧レベルシフタを介して前記装置内の少なくとも1つの構成部品に供給するように構成され、
前記第3の電圧源が、前記第1の電圧源及び前記第2の電圧源の内の少なくとも1つに比較して小さい電圧源である、装置。 - 前記装置が、前記第1の電圧源と前記第2の電圧源の間の電圧差によって電力を供給される処理回路を備え、
前記第1の電圧源及び前記第2の電圧源の内の1つと、前記処理回路の間に配設される少なくとも1つの電力制御スイッチであって、前記少なくとも1つの電力制御スイッチが、前記少なくとも1つの電圧レベルシフタからの前記出力信号によって制御され、前記少なくとも1つの電力制御スイッチが、
前記処理回路に、前記第1の電圧源及び前記第2の電圧源の内の前記1つを接続するための前記第1の電圧レベルと、
前記処理回路から、前記第1の電圧源及び前記第2の電圧源の内の前記1つを隔離するための前記第2の電圧レベルと、
前記処理回路から前記第1の電圧源及び前記第2の電圧源の内の前記1つを隔離するため、及び前記電力制御スイッチを通して削減された漏れ電流を提供するための前記ブーストされた第2の電圧レベルと、
を出力する前記少なくとも1つの電圧レベルシフタに応答する、少なくとも1つの電力制御スイッチをさらに備えるデータ処理装置を備える、請求項8に記載の装置。 - 前記少なくとも1つの電圧レベルシフタが、トライステート電圧レベルシフタを備え、
前記トライステート電圧レベルシフタが、3つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第1の電圧レベル、及び前記第2のブースト電圧レベルを出力するように構成され、前記電圧レベルシフタが、トライステート制御信号を受信するための追加の入力を備え、
前記トライステート電圧レベルシフタが、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させるために所定の値を有する前記トライステート制御信号に応答し、前記データ処理装置が、
前記トライステート制御信号によって制御され、前記少なくとも1つの電力制御スイッチの出力と、前記少なくとも1つの電力制御スイッチの制御入力の間で接続される保持モードスイッチをさらに備え、前記所定値を有する前記トライステート制御信号に応えて、前記トライステート電圧レベルシフタが前記高インピーダンストライステート出力を出力し、前記少なくとも1つの電力制御スイッチの前記出力が前記制御入力に接続され、前記処理回路に供給される前記電圧差の一部が、前記少なくとも1つの電力制御スイッチ全体で低下するように前記トライステートスイッチがオンにされる、
請求項9に記載のデータ処理装置。 - 前記データ処理装置がSCMOS装置を備える、請求項9に記載のデータ処理装置。
- データを記憶するための複数の記憶セルと、
それぞれが前記複数の記憶セルの内の少なくとも1つへのアクセスを制御するための、少なくとも2つのアクセス制御ラインと、
を備える半導体メモリ記憶素子を備え、
アクセスされる選択されたセルを示すアクセス制御信号に応えて、前記少なくとも1つの電圧レベルシフタが、前記アクセス制御ラインの内の1つに前記ブーストされた第2の電圧レベルを出力し、前記アクセス制御ライン上の電圧レベルにブーストを提供するように制御される、請求項8に記載の装置。 - 第1の電圧レベルから第2の電圧レベルに出力信号をシフトし、次に追加のブーストされた第2の電圧レベルに前記出力信号をシフトする方法であって、
第1のパワーサプライ入力に前記第1の電圧レベルを供給する第1の電圧源を接続するステップと、
第2のパワーサプライ入力に前記第2の電圧レベルを供給する第2の電圧源を接続するステップと、
第3のパワーサプライ入力に前記ブーストされた第2の電圧レベルを供給する第3の電圧源を接続するステップと、
第1の値を有する入力信号を受信するステップと、
前記入力信号の受信に応えて、出力に前記第1の電圧源を接続し、前記出力信号を発生させるステップと、
前記第1の値から第2の値に変化する入力信号を受信するステップと、
前記変化に応えて、
前記出力から前記第1のパワーサプライ入力を隔離するステップと、
前記出力に前記第2のパワーサプライ入力を接続するステップと、
所定の値を達成する前記出力信号に応えて、
前記出力に前記第3のパワーサプライ入力を接続し、前記出力から前記第2のパワーサプライ入力を隔離するステップと、
を含む方法。 - 前記所定値が、前記第2の電圧レベルに実質的に等しい、請求項13に記載の方法。
- 前記電圧レベルシフタが、前記入力信号の前記第1の値が前記第2の電圧レベルを含み、前記入力信号の前記第2の値が前記第1の電圧レベルを含むように、インバータを備える、請求項13に記載の方法。
- 第1の電圧レベルから第2の電圧レベルに、次に追加のブーストされた第2の電圧レベルに出力信号をシフトするための電圧シフト手段であって、
入力信号を受信するための入力手段と、
出力信号を出力するための出力手段と、
前記第1の電圧レベルを供給する第1の電圧源に接続するための第1のパワーサプライ入力手段と、
前記第2の電圧レベルを供給する第2の電圧源に接続するための第2のパワーサプライ入力手段と、
前記ブーストされた第2の電圧レベルを供給する第3の電圧源に接続するための第3のパワーサプライ入力手段と、
を備え、
前記電圧シフト手段が、前記出力から前記第1の電圧源を隔離するため、及び前記入力信号の所定の変化に応えて前記出力に前記第2のパワーサプライ入力手段を接続するため、及び前記出力手段に前記第3のパワーサプライ入力手段を接続するため、及び所定値を達成する前記出力信号に応えて、前記出力手段から前記第2のパワーサプライ入力手段を隔離するためである、
電圧シフト手段。 - 少なくとも1つの、請求項16に記載の電圧シフト手段を備える装置であって、
電圧を供給するための3つの手段、つまり前記第1の電圧レベルを供給するための第1の手段と、前記第2の電圧レベルを供給するための第2の手段と、前記ブーストされた第2の電圧レベルを供給するための第3の手段と、
前記第1の手段及び第2の手段の電圧差によって電力を供給される回路と、
をさらに備え、
前記第3の手段が、前記第2のブーストされた電圧レベルを、バイアス電圧レベルとして、前記少なくとも1つの電圧シフト手段を介して前記装置内の少なくとも1つの構成部品に供給するためであり、
前記第3の手段が、前記第1の手段及び前記第2の手段の内の少なくとも1つと比較して小さい、装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/805,147 | 2010-07-14 | ||
US12/805,147 US8228745B2 (en) | 2010-07-14 | 2010-07-14 | Two stage voltage level shifting |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012023730A true JP2012023730A (ja) | 2012-02-02 |
JP5622677B2 JP5622677B2 (ja) | 2014-11-12 |
Family
ID=44485289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011154688A Active JP5622677B2 (ja) | 2010-07-14 | 2011-07-13 | 二段電圧レベルシフト |
Country Status (4)
Country | Link |
---|---|
US (1) | US8228745B2 (ja) |
JP (1) | JP5622677B2 (ja) |
CN (1) | CN102340303B (ja) |
GB (1) | GB2482044A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI628664B (zh) * | 2015-09-18 | 2018-07-01 | 台灣積體電路製造股份有限公司 | 雙軌記憶體、記憶體巨集及其相關之混合電源供應方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI511153B (zh) * | 2009-12-21 | 2015-12-01 | Advanced Risc Mach Ltd | 在半導體裝置中降低漏電流 |
US8816748B2 (en) | 2012-06-12 | 2014-08-26 | Lsi Corporation | Jitter reduction in high speed low core voltage level shifter |
KR20140029706A (ko) * | 2012-08-29 | 2014-03-11 | 에스케이하이닉스 주식회사 | 집적 회로 및 그의 동작 방법 |
US8963609B2 (en) | 2013-03-01 | 2015-02-24 | Arm Limited | Combinatorial circuit and method of operation of such a combinatorial circuit |
US9379710B2 (en) * | 2014-02-27 | 2016-06-28 | Arm Limited | Level conversion circuit and method |
CN108630249B (zh) | 2017-03-24 | 2022-03-04 | 铠侠股份有限公司 | 半导体存储装置 |
CN109622085B (zh) * | 2019-01-31 | 2021-12-24 | 京东方科技集团股份有限公司 | 微流控芯片的驱动方法及其装置、微流控*** |
CN112242712B (zh) * | 2019-07-17 | 2022-08-19 | 株洲中车时代电气股份有限公司 | 用于两级式光伏逆变***的功率控制方法 |
CN112187253B (zh) * | 2020-11-05 | 2022-12-02 | 安徽大学 | 低功耗的强锁存结构电平转换器电路 |
US11916549B1 (en) | 2022-08-29 | 2024-02-27 | Sandisk Technologies Llc | Two-stage high speed level shifter |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08288816A (ja) * | 1995-04-18 | 1996-11-01 | Rohm Co Ltd | スイッチ回路 |
JPH0974673A (ja) * | 1995-09-08 | 1997-03-18 | Nec Corp | 電源切換回路および該電源切換回路を備える半導体集積回路 |
JP2008259182A (ja) * | 2007-03-09 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 昇圧回路に用いられる電流制御回路 |
US20100008162A1 (en) * | 2008-07-09 | 2010-01-14 | Hynix Semiconductor, Inc. | Semiconductor memory device and method for generating bit line equalizing signal |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100561871C (zh) * | 2005-08-30 | 2009-11-18 | 上海复旦微电子股份有限公司 | 电平转换电路 |
CN100561869C (zh) * | 2007-05-23 | 2009-11-18 | 中芯国际集成电路制造(上海)有限公司 | 电平转换电路 |
DE102007046729B4 (de) | 2007-09-28 | 2013-11-28 | Qimonda Ag | Integrierte Schaltung |
US20110149661A1 (en) | 2009-12-18 | 2011-06-23 | Rajwani Iqbal R | Memory array having extended write operation |
-
2010
- 2010-07-14 US US12/805,147 patent/US8228745B2/en active Active
-
2011
- 2011-06-28 GB GB1110958.4A patent/GB2482044A/en not_active Withdrawn
- 2011-07-13 JP JP2011154688A patent/JP5622677B2/ja active Active
- 2011-07-14 CN CN201110205220.4A patent/CN102340303B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08288816A (ja) * | 1995-04-18 | 1996-11-01 | Rohm Co Ltd | スイッチ回路 |
JPH0974673A (ja) * | 1995-09-08 | 1997-03-18 | Nec Corp | 電源切換回路および該電源切換回路を備える半導体集積回路 |
JP2008259182A (ja) * | 2007-03-09 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 昇圧回路に用いられる電流制御回路 |
US20100008162A1 (en) * | 2008-07-09 | 2010-01-14 | Hynix Semiconductor, Inc. | Semiconductor memory device and method for generating bit line equalizing signal |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI628664B (zh) * | 2015-09-18 | 2018-07-01 | 台灣積體電路製造股份有限公司 | 雙軌記憶體、記憶體巨集及其相關之混合電源供應方法 |
Also Published As
Publication number | Publication date |
---|---|
GB2482044A (en) | 2012-01-18 |
GB201110958D0 (en) | 2011-08-10 |
US20120014192A1 (en) | 2012-01-19 |
CN102340303B (zh) | 2015-11-25 |
CN102340303A (zh) | 2012-02-01 |
US8228745B2 (en) | 2012-07-24 |
JP5622677B2 (ja) | 2014-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5622677B2 (ja) | 二段電圧レベルシフト | |
KR101287776B1 (ko) | 전압 레벨 시프터 회로 | |
US7978503B2 (en) | Static semiconductor memory with a dummy call and a write assist operation | |
US9928901B2 (en) | SRAM with first and second precharge circuits | |
US7432748B2 (en) | Sequence-independent power-on reset for multi-voltage circuits | |
US7948819B2 (en) | Integrated circuit having a memory with process-voltage-temperature control | |
US9461648B1 (en) | Power control device | |
US10699777B2 (en) | Access device and associated storage device for performing rewrite operation based on trigger level | |
US20130069690A1 (en) | Power control circuit, semiconductor device including the same | |
US10516384B2 (en) | Circuit for generating voltage | |
US9236859B1 (en) | Power control device | |
US9385723B1 (en) | CMOS level shifter circuit with self-adaptive local supply boosting for wide voltage range operation | |
US10268250B2 (en) | Semiconductor device having active mode and standby mode | |
US9984733B2 (en) | Power control device and semiconductor memory device including the same | |
US8184492B2 (en) | Tri-state driver circuits having automatic high-impedance enabling | |
US10878853B2 (en) | Power supply control | |
US10651732B2 (en) | Charge pumps and methods of operating charge pumps | |
US20080303573A1 (en) | Data-retention latch for sleep mode application | |
JP5591621B2 (ja) | 半導体装置及びその制御方法 | |
KR20220056785A (ko) | 멀티 뱅크 sram에서 전력 관리 모드를 위한 비트 라인 프리차지 회로 | |
US8531895B2 (en) | Current control circuit | |
US8649237B2 (en) | Power-up signal generation circuit | |
JP2016032223A (ja) | 半導体集積回路 | |
US10937489B2 (en) | Pre-charge circuit of SRAM controller and pre charging method thereof | |
KR100935729B1 (ko) | 센스앰프 오버드라이빙 전압 공급 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130904 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140825 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140922 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5622677 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |