CN107045878A - 双轨存储器、存储器宏以及相关的混合供电方法 - Google Patents

双轨存储器、存储器宏以及相关的混合供电方法 Download PDF

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Abstract

本发明提供了一种双轨存储器，双轨存储器可在第一电压和第二电压下工作，并且双轨存储器包括：在第一电压下工作的存储器阵列；配置为将存储器阵列的字线驱动至第一电压的字线驱动器；配置为传输输入数据信号或输出数据信号的数据路径；以及配置为生成到达存储器阵列、字线驱动器电路和数据路径的控制信号的控制电路；其中，数据路径和控制电路配置为在第一和第二电压这两种电压下工作。本发明还公开了相关的存储器宏和混合供电方法。

Description

双轨存储器、存储器宏以及相关的混合供电方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及双轨存储器、存储器宏以及混合供电方法。
背景技术
存储器件经受熟知的泄露功率(leakage power)现象。通常，每当存储器上电时，周边存储器阵列和核心存储器阵列中的逻辑器件会耗散泄露功率。随着技术不断地将器件尺寸缩小至亚纳米几何尺寸以下，存储器件中的泄露功率耗散增加。该泄露功率正在成为存储器中的总功耗的显著因素。
一种降低泄露功率的方式是减小存储器件的电源电压。然而，存储器中的位单元的电压电平需要维持在用于保持的最小电压规格，而存储器件的周边部分可以在低于特定电压的情况下操作。结果，双轨存储器供电电源得到发展，其中存储器的周边部分和核心部分在具有不同电压的不同电源的情况下工作，企图减少泄露功率。具有双轨存储器供电电源的存储器使用电平转换器以将用于一组电路的高电压域(如，VDDM)与用于另一组电路的低电压域(如，VDD)隔离，并且通过电平转换器将信号电压转换为适当的域。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种双轨存储器，所述双轨存储器在第一电压和第二电压下工作，所述双轨存储器包括：存储器阵列，在所述第一电压下工作；字线驱动器电路，配置为将所述存储器阵列的字线驱动至所述第一电压；数据路径，配置为传输输入数据信号或输出数据信号；以及控制电路，配置为生成到达所述存储器阵列、所述字线驱动器电路和所述数据路径的控制信号，其中，所述数据路径和所述控制电路配置为在所述第一电压和所述第二电压这两种电压下工作。
根据本发明的另一方面，提供了一种存储器宏，包括：多个存储器阵列，配置为在第一电压下工作；读路径，配置为在第二电压下工作；写路径，配置为在所述第一电压和所述第二电压这两种电压下工作；字线驱动器电路，配置为将与所述多个存储器阵列对应的多个字线驱动至第三电压；以及控制电路，配置为生成到达所述存储器阵列、所述读路径、所述写路径和所述字线驱动器的控制信号，其中，所述读路径配置为在所述第二电压下工作，所述写路径和所述控制电路配置为在所述第一电压和所述第二电压这两种电压下工作。
根据本发明的又一方面，提供了一种混合供电方法，用于将双轨存储器配置为在第一电压和第二电压下工作，其中，所述双轨存储器的存储器阵列在所述第一电压下工作，所述方法包括：将所述存储器阵列的字线驱动至所述第一电压；以及通过在所述第二电压下工作的读电路来读取存储在所述存储器阵列中的输出数据。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是以概念的方式示出根据本发明的示例性实施例的用于存储器宏的混合双轨存储器供电电源方案的框图；
图2是示出根据本发明的示例性实施例的图1的存储器宏的更详细的示意图；
图3是示出根据本发明的示例性实施例的控制电路的一部分的示意图；
图4是示出根据本发明的实施例的写驱动器的示意图；
图5是示出读操作期间的混合双轨存储器供电电源方案和现有的双轨存储器供电电源方案的波形的时序图；
图6是以概念的方式示出根据本发明的示例性实施例的用于存储器宏的具有抑制字线电压的混合双轨存储器供电电源方案的框图；
图7是示出根据本发明的实施例的字线抑制电路的示意图；
图8是示出读操作期间的具有抑制字线电压的混合双轨存储器供电电源方案的波形的时序图；以及
图9是示出关于速度和功耗性能方面，通过第二电压的不同配置测得的混合供电电源方案和现有的供电电源方案的曲线的示图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语意欲包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
尽管提出本发明宽泛范围的数值范围和参数是近似值，但是在特定实例中提出的数值被尽可能精确地报告。然而，任何数值，固有地包含某些误差，由各自的测试测量结果中发现的标准偏差产生该误差。同样，正如此处使用的术语“约”通常表示在给定值或给定范围的10％、5％、1％或0.5％内。或者，术语“约”表示在本领域普通的技术人员可以考虑到的可接受的平均值的标准误差内。除了操作/工作的实例中之外，或除非另有明确规定，所有的数值范围、总额、值和百分比(例如用于材料数量、持续时间、温度、操作条件、数额以及本发明此处公开的其他型似物)应该被理解为在所有情况下被术语“约”改变。因此，除非有相反规定，否则本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或介于两个端点之间。除非另有说明，否则本文中所公开的所有范围均包括端点。
本文将在用于存储器的示例性混合双轨存储器供电电源方案的背景下描述本发明的实施例。然而，应该理解，本发明不限于本文中说明性地示出和描述的具体电路和***。而且，本发明的实施例广泛地涉及用于有益地将混合双轨存储器供电电源方案的部件集成在高密度存储器中的技术，而不管存储器是嵌入式的还是独立的。以这种方式，本发明的实施例提供了混合双轨存储器供电电源方案，其可以有益地用于各种存储器布置和存储器类型，诸如，例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、内容可寻址存储器(CAM)、闪速存储器、寄存器堆(register file)等。此外，本领域的技术人员应该理解，本文中给出的对所示出的实施例做出诸多更改的技术教导在本发明的范围内的。也就是说，关于本文描述的具体的实施例的非限制性是预期的或者是可推理的。
图1是以概念的方式示出根据本发明的示例性实施例的用于存储器宏100的混合双轨存储器供电电源方案的框图。存储器宏100可以是静态随机存取存储器(SRAM)，并且可以适用于计算机或其他的电子***。参考图1，存储器宏100包括存储器位单元的通常为二维的多个存储器阵列150，该存储器位单元被配置为存储相应的逻辑状态(即，逻辑高(逻辑“1”)或逻辑低(逻辑“0”))。存储器位单元通常布置为一列或多个平行的列130(每一个均为一维子阵列130)。
在示例性实施例中，存储器宏100具有对称结构。例如，存储器宏100的左侧具有与存储器宏100的右侧类似的元件。图1中示出了设置在存储器宏100的左侧和右侧的多个存储器子阵列130。两个数据路径110也以对称的方式进行部署，即一个位于左侧，一个位于右侧。
数据路径110包括在对应的存储器子阵列130与存储器宏100的外部的电路之间传输数据的电路。例如，在一些实施例中，数据路径110包括执行写掩码(mask)操作的电路、控制列冗余的电路、对误差校正码(ECC，又称纠错码)进行编码和解码的电路、用于全局位线的感测放大器电路、用于全局位线的写驱动器电路等。然而，这并不是对本发明的限定。
字线驱动器电路140位于两个对称的存储器阵列150之间，并且用于将存储器阵列150的字线驱动至具有特定电压电平的字线驱动电压。控制电路(CRTL)120为多个子阵列130以及存储器阵列150的左侧和右侧的数据路径110提供控制信号。在一些实施例中，控制电路120生成用于感测放大器的控制和时序信号，该感测放大器用于感测存储器阵列150中的位单元。控制电路120还包括选择存储器单元的组的电路、对字线和字线驱动器进行解码的电路等。
在该实施例中，采用具有第一电压VDDM的第一供电电源，并且采用具有第二电压VDD的第二供电电源，其中，第二电压VDD低于第一电压VDDM。图1示出了第一电压VDDM和第二电压VDD的电压域分配(power domain assignation)。构建存储器宏100，使得存储器阵列150和字线驱动器电路140基本上在第一电压VDDM下工作，而数据路径110和控制电路120配置为在第一电压VDDM和第二电压VDD这两种电压下工作。具体地，数据路径110的一部分和控制电路120的一部分配置为在第一电压VDDM下工作；并且数据路径110的剩余部分和控制电路120的剩余部分配置为在更低的第二电压VDD下工作。
尤其与现有的接口电平转换器双轨存储器和真正的双轨存储器供电电源方案相比，图1的混合双轨存储器供电电源方案具有具有如下优点：可以实现速度和功耗这两者的均衡性能。当整个存储器宏都在比存储器宏外部的第二电压域更高的供电电源的第一电压域下工作时，双轨存储器宏称为接口电平转换器双轨存储器，其中，电平转换器设置在存储器宏的引脚边界处。对于真正的双轨存储器供电电源方案，只有存储器阵列和存储器宏的字线驱动器的一部分在第一电压下工作，而存储器宏的剩余的电路在第二电压的另一域下工作，其中，第二电压低于第一电压。
为了简明，在框图中未示出数据路径110、控制电路120、存储器阵列150和字线驱动器电路140中的每一种的各个电路。在下图中提供了关于各个电路的具体细节并且在以下段落中进行描述。鉴于本文中的技术，对于本领域的技术人员来说，应该理解对所示出的实施例做出的诸多更改均在本发明的范围内。
图2是示出了根据本发明的示例性实施例的图1的存储器宏100的更详细的示意图。为了易于理解，图2中类似元件被标记有与图1相同的参考标号。在图2的右上侧，存储器阵列150包括多个位单元1502-1508，其中仅为了说明的目的进行描述。如以上所述，整个存储器阵列150都在比第二电压VDD更高的第一电压VDDM下工作，以在读/写操作期间减少误差的发生。另外，存储器阵列150的供电电源电压的降低可以导致存储器阵列150更易于受软错误率的影响。软错误率是每一个位单元在诸如阿尔法(α)粒子的噪声环境下维持数据状态的能力的度量。阿尔法粒子是环境中常见的辐射能量的形式。阿尔法粒子是能够轻易地穿透环境中的许多物体的高能粒子。
在图2的左下侧，控制电路120包括地址锁存器1202、字线列解码器1204、脉冲生成器1206、读/写控制器1208和跟踪路径1210。例如，控制电路120的控制输入可以包括地址、读/写使能和芯片选择使能。地址锁存器1202、字线列解码器1204、读/写控制器1208和脉冲生成器1206在第一电压VDDM下工作。跟踪路径1210在第一电压VDDM和第二电压VDD这两种电压下工作。输入电平转换器(未在图2中示出)位于锁存控制输入的地址锁存器1202的前部，并且将来自存储器宏100外部的周边电压(如，第二电压VDD)的控制输入转换为第一电压VDDM。这样，存储器阵列150的访问时间不受影响。通过比较，在现有的接口电平转换器双轨存储器供电电源方案中，字线电平转换器位于地址锁存器之后，由于电平转换器延时，所以对存储器访问时间产生不利影响。
字线列解码器1204用作存储器阵列150的特定列的接口。脉冲生成器1206生成具有脉冲宽度的脉冲。选择脉冲的宽度，使得存储器阵列150中的指定位单元的电压电平在足以将数据值写入该位单元的时间段内减小，同时该时间段足够短以避免列中的其他位单元变得不稳定。
图3是示出了根据本发明的示例性实施例的控制电路120的一部分的示意图。如图3所示，跟踪路径1210包括跟踪阵列1212、p沟道金属氧化物半导体场效应晶体管(下文中称为“PMOS”器件)1214和NMOS器件1216。通过使用在第一电压VDDM下工作的反相器1218，跟踪路径1210的反相输出耦合至存储器阵列150的位单元，以允许响应于脉冲生成器1206的输出宽度而减小指定位单元的电压电平。这样，类似于存储器阵列150，脉冲生成器1206、跟踪阵列1212和PMOS器件1214配置为在第一电压VDDM下工作。NMOS 1216用作耦合在跟踪阵列1212与存储器阵列150的位单元之间的传输门。NMOS 1216的栅极耦合至第二电压VDD。尽管第二电压VDD低于第一电压VDDM，但是NMOS仍可以导通以允许信号传输。
再次参考图2，在左上侧，字线驱动器电路140包括两个字线驱动器1402和1404。在图2的右下侧，数据路径110包括成对数据路径。左侧数据路径包括耦合至写数据路径和读数据路径的位线预充电器1102。左侧数据路径的写数据路径包括写列多路选择器1106、写驱动器1108和数据锁存器1110。左侧数据路径的读数据路径包括读列多路选择器1112、感测放大器1114和输出驱动器1116。类似地，右侧数据路径包括耦合至写数据路径和读数据路径的位线预充电器1104。右侧数据路径的写数据路径包括写列多路选择器1118、写驱动器1120和数据锁存器1122。右侧数据路径的读数据路径包括读列多路选择器1124、感测放大器1126和输出驱动器1128。
在写操作期间，写驱动器1108用于在写操作期间驱动从CPU或另一处理器接收的通过数据锁存器1110锁存的输入数据，其中输入数据可以是互补数据。输入数据需要被写入由控制电路120识别的存储器阵列150的特定位单元中。响应于控制电路120的字线列解码器1204的解码结果，写驱动器1108的输出信号选择性地通过对应的写列多路选择器1106。通过位线预充电器1102对写驱动器1108的输出信号进行预充电。
位线预充电器1102和数据锁存器1110配置为在第二电压VDD下工作，而写驱动器1108配置为在第一电压VDDM和第二电压VDD这两种电压下工作。请参照图4，图4是示出了根据本发明的实施例的写驱动器1108的示意图。写驱动器1108包括写驱动器前级1130和写驱动器后级1132。写驱动器前级1130包括都配置为在第一电压VDDM下工作的反相器1134和1136。写驱动器前级1130通过电平转换器(未在图4中示出)接收来自数据锁存器1110的写入数据。由于数据锁存器1110和写驱动器前级1130在不同的电压域中工作，所以电平转换器将来自第二电压VDD域的写数据转换为第一电压VDDM域。
写驱动器后级1132包括交叉耦合的PMOS器件1138至1144和NMOS器件1146和1148。根据混合双轨存储器供电电源方案，写驱动器后级1132配置为在第二电压VDD下工作以去除引入的任何DC电流。
再次参考图2，左侧数据路径的读数据路径包括读列多路选择器1112、感测放大器1114和输出驱动器1116。在读操作期间，电压差值出现在对应的位线上并且通过对应的读列多路选择器1112传输至感测放大器1114。当获得足够的差分电压时，感测放大器1114导通。读列多路选择器1112、感测放大器1114和输出驱动器1116配置为在第二电压VDD下工作，从而使得可以在读数据路径的接口处省略电平转换器。数据路径110的右侧数据路径与左侧数据路径基本相同，并且为了简洁省略其具体细节。
图5是示出读操作期间的混合双轨存储器供电电源方案和现有的双轨存储器供电电源方案的波形的时序图。如图5所示，关于三个不同的方案，即，本发明的混合双轨存储器供电电源方案、接口电平转换器双轨存储器供电电源方案和真正的双轨存储器供电电源方案，示出了读操作期间的信号以有助于时序序列的比较。最顶部的时钟信号CK用作三个不同的供电电源方案的参考时序指标。每一个供电电源方案都具有字线信号WL、位线信号BL和其互补信号BLB、以及感测放大器感测的信号Q。
如以上所述，完全采用接口电平转换器双轨存储器供电电源方案的存储器宏具有在与存储器阵列电压域相同的电压域(如，第一电压VDDM)下工作的控制电路和读数据路径；而采用真正的双轨存储器供电电源方案的存储器宏具有在比存储器阵列工作的电压域(如，第一电压VDDM)更低的电压域(如，第二电压VDD)下工作的控制电路和读数据路径。对于本发明的混合双轨存储器供电电源方案，控制电路120在第一电压VDDM和第二电压VDD这两种电压下工作，并且读数据路径在第二电压VDD下工作。
如从图5中可以看出的，在时钟信号CK在时间T1处有效之后，接口电平转换器双轨存储器供电电源方案在时间T2处具有字线信号WL的最快的上升时序。由于控制电路部分地在第二电压VDD下工作的事实，这或多或少地会影响字线信号WL的上升速度，所以混合双轨存储器供电电源方案的字线信号WL的上升时序在接口电平转换器双轨存储器供电电源方案稍后的时间T3处。接口电平转换器双轨存储器供电电源方案和混合双轨存储器供电电源方案的字线信号WL都被在第一电压VDDM下工作的字线驱动器上拉至第一电压VDDM；而在真正的双轨存储器供电电源方案中，字线信号WL上升，直到获得第二电压VDD，这是因为字线驱动器配置为在第二电压VDD下工作。结果，如时序图所示，真正的双轨存储器供电电源方案的字线信号WL在时间T4处的上升时序远在接口电平转换器双轨存储器供电电源方案和混合双轨存储器供电电源方案之后。字线信号WL的宽度也远比其他两个供电电源方案的宽度长，以保留用于位线信号BL或其互补信号BLB放电的更长时间。
对于接口电平转换器双轨存储器供电电源方案，位线信号BL和其互补信号BLB首先预充电至第一电压VDDM；而在混合双轨存储器供电电源方案和真正的双轨存储器供电电源方案中，位线信号BL和其互补信号BLB首先预充电至第二电压VDD。当在读操作开始之后字线WL上升时，位线信号BL和其互补信号BLB中的一个稍微放电并且可以从时序图中看出，位线信号BL和其互补信号BLB上的电压开始分开。差分位线电压出现在位线信号BL与其互补信号BLB之间；然后，如先前段落所述，可以通过耦合至该对位线的感测放大器感测并且放大该差分电压，并且然后，从存储器阵列输出来自感测放大器的读数据。
在接口电平转换器双轨存储器供电电源方案中，在时间T5处，感测放大器成功地感测差分位线电压。混合双轨存储器供电电源方案的感测在时间T6处完成，并且稍滞后于接口电平转换器双轨存储器供电电源方案；而真正的双轨存储器供电电源方案的感测在时间T7处完成，这远慢于接口电平转换器双轨存储器供电电源方案和混合双轨存储器供电电源方案的感测速度。如从时序图中看出的，混合双轨存储器供电电源方案的感测速度近似介于接口电平转换器双轨存储器供电电源方案的感测速度和真正的双轨存储器供电电源方案的感测速度之间。具体地，混合双轨存储器供电电源方案的感测速度性能相对地更接近接口电平转换器双轨存储器供电电源方案。
当周边电压(即，第二电压VDD)保持为断开时，加宽了存储器阵列(即，第一电压VDDM)与周边电压之间的差异。在读操作期间，这种差异会导致错误的功能，诸如读/写干扰。鉴于该问题，发展了各种辅助机制，以在那些单元上执行写和读操作时辅助单独的存储器单元正确工作。在一些实施例中，用于实施抑制字线电压的技术可以包括在存储器宏100中。图6是以概念的方式示出根据本发明的示例性实施例的用于存储器宏600的具有抑制字线电压的混合双轨存储器供电电源方案的框图。除了字线驱动器电路640之外，存储器宏600与存储器宏100相同。在字线驱动器电路640中，字线抑制控制电路6406、字线抑制电路6408和字线抑制电路6410用于调节字线电压，该字线电压被字线驱动器1402和1404从第一电压VDDM驱动至比第一电压VDDM低的抑制的电压电平。在一些实施例中，抑制的电压电平低于第一电压VDDM并且高于第二电压VDD。
图7是示出根据本发明的实施例的字线抑制电路的示意图。如从图7中看出的，字线抑制电路6408是PMOS器件，该器件具有耦合至字线抑制控制电路6406的栅极端子和耦合至字线的源极端子。在一些实施例中，可以通过NMOS器件来实施字线抑制电路6408。图8是示出读操作期间的具有抑制字线电压的混合双轨存储器供电电源方案的波形的时序图。
图9是示出通过第二电压VDD的不同配置的混合供电电源方案和现有的供电电源方案测得的关于速度和功耗性能方面的曲线的示图。参考图9，x轴表示与接口电平转换器双轨存储器方案的量化比较结果；并且y轴表示第二电压VDD。图9的上部曲线D涉及真正的双轨存储器供电电源方案的读延时。如从图中可以看出的，当第二电压VDD等于第一电压VDDM时，真正的双轨存储器供电电源的读延时与接口电平转换器双轨存储器供电电源方案基本相同。然而，当第二电压VDD达到0.8VDDM时，真正的双轨存储器供电电源方案的读延时增加至接口电平转换器双轨存储器供电电源方案的读延时的约180％。
请注意，对于本领域的普通技术人员来说，显然，由于诸如IR压降、热效应或工艺变化的一些非理想因素，所以第一电压VDDM和/或第二电压VDD中可以存在变化。实际上，第一电压VDDM和第二电压VDD中的每一个都可以是变化范围为例如±10％的实际电压值。然而，这并不是对本发明的限定。
在上部曲线D下面，从上至下，图9的曲线A涉及混合双轨存储器供电电源方案的读延时；曲线B涉及混合双轨存储器供电电源方案的备用电源；曲线C涉及混合双轨存储器供电电源方案的有功功率；曲线F涉及真正的双轨存储器供电电源方案的有功功率；以及曲线E涉及真正的双轨存储器供电电源的备用电源。如从测得的曲线可以看出的，与真正的双轨存储器供电电源方案相比，混合双轨存储器供电电源方案在速度和功耗方面具有更好的性能。
在一些实施例中，混合双轨存储器供电电源方案可以有益地应用于各种存储器布置和存储器类型，诸如单端口SRAM、两端口SRAM、双端口SRAM和多端口SRAM。存储器宏的存储器阵列中的位单元可以是8-T(8个晶体管)位单元。然而，对于本领域的技术人员来说，本文中给出了以下技术教导，对所示出的实施例作出的诸多更改在本发明的范围内。
本发明的一些实施例提供了可在第一电压和第二电压下工作的双轨存储器，并且双轨存储器包括：在第一电压下工作的存储器阵列；配置为将存储器阵列的字线驱动至第一电压的字线驱动器；配置为传输输入数据信号或输出数据信号的数据路径；以及配置为生成到达存储器阵列、字线驱动器电路和数据路径的控制信号的控制电路；其中，数据路径和控制电路配置为在第一电压和第二电压这两种电压下工作。在本发明的一些实施例中，第一电压高于第二电压。
在本发明的一些实施例中，数据路径包括用于传输输入数据信号的写电路、用于传输输出数据信号的读电路和位线预充电器。
在本发明的一些实施例中，写电路包括数据锁存器、写驱动器和写列多路选择器。
在本发明的一些实施例中，数据锁存器配置为参考第二电压锁存输入数据信号。
在本发明的一些实施例中，写驱动器配置为驱动锁存的输入数据，其中，写驱动器的前级配置为在第一电压下工作，并且写驱动器的后级配置为在第二电压下工作。
在本发明的一些实施例中，位线预充电器将与存储器阵列的位单元对应的位线和互补位线预充电至第二电压。
在本发明的一些实施例中，读电路包括读列多路选择器、感测放大器和输出驱动器。
在本发明的一些实施例中，感测放大器配置为在第二电压下工作。
在本发明的一些实施例中，输出驱动器配置为在第二电压下工作。
本发明的一些实施例提供存储器宏，包括：配置为在第一电压下工作的多个存储器阵列；配置为在第二电压下工作的读路径；配置为在第一和第二电压这两种电压下工作的写路径；配置为将与多个存储器阵列对应的多个字线驱动至第三电压的字线驱动器电路；以及配置为生成到达存储器阵列、读路径、写路径和字线驱动器的控制信号的控制电路；其中，读路径配置为在第二电压下工作，写路径和控制电路配置为在第一电压和第二电压下工作。
在本发明的一些实施例中，字线驱动器电路包括多个字线驱动器和字线抑制电路。
在本发明的一些实施例中，字线抑制电路配置为将多个字线驱动器的驱动电压电平抑制至第三电压，并且第三电压低于第一电压。
在本发明的一些实施例中，第三电压高于第二电压。
在本发明的一些实施例中，控制电路包括地址锁存器、字线列解码器、脉冲生成器、读/写控制器和跟踪路径。
在本发明的一些实施例中，地址锁存器、字线列解码器、脉冲生成器和读/写控制器配置为在第一电压下工作。
在本发明的一些实施例中，跟踪路径包括跟踪阵列和传输门，并且跟踪路径配置为在第一电压下工作，传输门配置为在第二电压下工作。
本发明的一些实施例提供混合供电电源方法，以用于将双轨存储器配置为在第一电压和第二电压下工作，其中，双轨存储器的存储器阵列可在第一电压下工作，并且方法包括：将存储器阵列的字线驱动至第一电压；并且通过可在第二电压下工作的读电路读取存储在存储器阵列中的输出数据。
在本发明的一些实施例中，第一电压高于第二电压。
在本发明的一些实施例中，方法还包括：通过可在第一和第二电压这两种电压下工作的写电路将输入数据写入存储器阵列。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种双轨存储器，所述双轨存储器在第一电压和第二电压下工作，所述双轨存储器包括：
存储器阵列，在所述第一电压下工作；
字线驱动器电路，配置为将所述存储器阵列的字线驱动至所述第一电压；
数据路径，配置为传输输入数据信号或输出数据信号；以及
控制电路，配置为生成到达所述存储器阵列、所述字线驱动器电路和所述数据路径的控制信号，
其中，所述数据路径和所述控制电路配置为在所述第一电压和所述第二电压这两种电压下工作。
2.根据权利要求1所述的双轨存储器，其中，所述第一电压高于所述第二电压。
3.根据权利要求1所述的双轨存储器，其中，所述数据路径包括用于传输所述输入数据信号的写电路、用于传输所述输出数据信号的读电路和位线预充电器。
4.根据权利要求3所述的双轨存储器，其中，所述写电路包括数据锁存器、写驱动器和写列多路选择器。
5.根据权利要求4所述的双轨存储器，所述数据锁存器配置为参考所述第二电压锁存所述输入数据信号。
6.根据权利要求4所述的双轨存储器，其中，所述写驱动器配置为驱动锁存的输入数据，其中，所述写驱动器的前级配置为在所述第一电压下工作，并且所述写驱动器的后级配置为在所述第二电压下工作。
7.根据权利要求3所述的双轨存储器，其中，所述位线预充电器将与所述存储器阵列的位单元对应的位线和互补位线预充电至所述第二电压。
8.根据权利要求3所述的双轨存储器，其中，所述读电路包括读列多路选择器、感测放大器和输出驱动器。
9.一种存储器宏，包括：
多个存储器阵列，配置为在第一电压下工作；
读路径，配置为在第二电压下工作；
写路径，配置为在所述第一电压和所述第二电压这两种电压下工作；
字线驱动器电路，配置为将与所述多个存储器阵列对应的多个字线驱动至第三电压；以及
控制电路，配置为生成到达所述存储器阵列、所述读路径、所述写路径和所述字线驱动器的控制信号，
其中，所述读路径配置为在所述第二电压下工作，所述写路径和所述控制电路配置为在所述第一电压和所述第二电压这两种电压下工作。
10.一种混合供电方法，用于将双轨存储器配置为在第一电压和第二电压下工作，其中，所述双轨存储器的存储器阵列在所述第一电压下工作，所述方法包括：
将所述存储器阵列的字线驱动至所述第一电压；以及
通过在所述第二电压下工作的读电路来读取存储在所述存储器阵列中的输出数据。
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