JP2008010645A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体基板1の(001)面上に形成され、データ保持可能な電荷蓄積層FGを有するn型の第1MISトランジスタ3と、電流経路が直列接続された3個以上の前記第1MISトランジスタ3を含むメモリセルブロック21とを具備し、前記第1MISトランジスタ3におけるソースSからドレインDに沿った方向は、前記半導体基板1の[001]方向と[010]方向とのいずれかに平行である。
【選択図】 図1
Description
この発明の第1の実施形態に係る半導体記憶装置について、図1を用いて説明する。図1は、本実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図であり、ウェハ上におけるトランジスタ配置の概略を示している。なお、図中において“S”、“D”と付記した領域は、それぞれトランジスタのソース及びドレインが形成された領域を示している。
(1)NAND型EEPROMの動作信頼性を向上出来る(その1)。
本実施形態に係る構成であると、メモリセル3は、ソースからドレインに沿った方向が[010]方向または[100]方向(及びそれらに等価な方向)であるように、半導体ウェハ1の(001)面上に形成されている。そのため、メモリセルとなるn型MISFETのホットキャリアのライフタイムを長くすることが出来る。その結果、NAND型EEPROMにおける誤書き込みの発生を抑制出来る。本効果について、以下詳細に説明する。
本実施形態に係る構成であると、p型MISFETは、そのソースからドレインに沿った方向が[100]方向または[010]方向となるように、ウェハ1の(001)面上に配置される。その結果、p型MISFETの電流駆動力を向上出来る。図4は、本実施形態におけるp型MISFET、及び従来のp型MISFETの電流駆動力特性を示すグラフであり、実線は本実施形態、破線は従来例を示し、横軸はオン電流、縦軸はオフ電流を示している。図示するように、本実施形態に係る構成であると、従来に比べて電流駆動力が向上し、本発明者らによる一測定結果では、従来に比べて10%の電流駆動力の向上が確認できた。
次に、この発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1の実施形態における選択トランジスタの配置に関するものである。図14は、本実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図であり、ウェハ上におけるトランジスタ配置の概略を示している。なお、図中において“S”、“D”と付記した領域は、それぞれトランジスタのソース及びドレインが形成された領域を示している。
(3)NAND型EEPROMの動作信頼性を向上出来る(その2)。
本実施形態に係る構成であると、メモリセル3のみならず選択トランジスタST1、ST2も、そのソースからドレインに沿った方向が[010]方向または[100]方向(及びそれらに等価な方向)であるように、半導体ウェハ1の(001)面上に形成されている。そのため、選択トランジスタST1、ST2におけるホットキャリアのライフタイムを長くすることが出来る。その結果、NAND型EEPROMにおける誤動作の発生を抑制出来る。本効果について、以下詳細に説明する。
Claims (5)
- 半導体基板の(001)面上にゲート絶縁膜を介在して形成され、且つデータ保持可能な電荷蓄積層を有する、n型の第1MISトランジスタと、
電流経路が直列接続された3個以上の前記第1MISトランジスタを含むメモリセルブロックと
を具備し、前記第1MISトランジスタにおけるソースからドレインに沿った方向は、前記半導体基板の[001]方向と[010]方向とのいずれかに平行である
ことを特徴とする半導体記憶装置。 - 前記データの書き込み時において、前記第1MISトランジスタの前記ソース及び前記ドレインの電位が等しくされ、且つゲートに正電圧が印加されることにより、前記ゲート絶縁膜を通じて前記電荷蓄積層に電子が注入される
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1MISトランジスタへの前記データの書き込みは、FNトンネリングにより行われる
ことを特徴とする請求項1記載の半導体記憶装置。 - 電流経路がいずれかの前記第1MISトランジスタの前記電流経路に直列接続された選択トランジスタと、
前記選択トランジスタに接続され、前記選択トランジスタを介して前記第1MISトランジスタに書き込みデータを与えるデータ転送線と
を更に備え、前記データの書き込み時において、前記第1MISトランジスタのゲート電圧は、前記選択トランジスタのゲート電圧よりも高くされる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記半導体基板の前記(001)面上に形成された、p型の第2MISトランジスタを更に備え、
前記第2MISトランジスタにおけるソースからドレインに沿った方向は、前記半導体基板の[001]方向と[010]方向とのいずれかに平行である
ことを特徴とする請求項1記載の半導体記憶装置。
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