TWI611660B - 可程式邏輯裝置及半導體裝置 - Google Patents

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Abstract

本發明提供一種包括排列在多個列的邏輯元件的可程式邏輯裝置。連接邏輯元件的佈線排列在所述多個列之間。控制佈線與所述邏輯元件之間的電連接的開關電路也排列在所述多個列之間。所述開關電路的每一個根據組態資料選擇所述佈線之一與所述邏輯元件之一的輸入端子之間的電連接。

Description

可程式邏輯裝置及半導體裝置
本發明係關於一種物體、方法或製造方法。或者，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或元件(composition of matter)。尤其是，本發明係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、上述裝置的驅動方法或它們的製造方法。尤其是，本發明的一個實施例係關於一種能夠改變硬體的結構的可程式邏輯裝置和使用上述可程式邏輯裝置的半導體裝置等。
在可程式邏輯裝置(PLD：Programmable Logic Device)中，由適當的規模的邏輯元件(基本塊)構成邏輯電路，在製造之後也可以改變各邏輯元件的功能或邏輯元件之間的連接結構。明確而言，上述PLD包括多個邏輯元件、控制邏輯元件之間的連接的佈線資源和暫存器。在上述暫存器中，儲存用來定義各邏輯元件的功能和由佈線資源構成的邏輯元件之間的連接結構的資料(組態資 料)。
用來儲存組態資料的暫存器被稱為組態記憶體。將組態資料儲存到組態記憶體被稱為組態(configuration)。尤其是，將組態資料重新重寫到組態記憶體被稱為重組態(reconfiguration)。
另外，能夠進行被稱為動態重組態(dynamic reconfiguration)的工作中的邏輯電路的重組態的PLD具有面積效率比通常的PLD高的優點。多上下文(Multi-Context)系統是指如下方法：將從記憶體元件讀出的組態資料儲存到分別對應於邏輯元件或佈線資源的組態記憶體，由此實現動態重組態。藉由使用多上下文系統，與組態資料發送(configuration data transfer)方式相比，可以高速地進行邏輯電路的重組態。另外，組態資料發送方式是指如下方法：從記憶體元件依次將組態資料發送到對應於邏輯元件或佈線資源的組態記憶體，由此實現動態重組態。
下述專利文獻1公開了：藉由將從DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)被發送的組態資料儲存到由SRAM(Static Random Access Memory：靜態隨機存取記憶體)構成的組態記憶體，在短時間內進行重組態的可程式LSI。
[專利文獻1]日本專利申請公開第平H10-285014號公報
另外，在使用上述多上下文系統的PLD中，除了記 憶體元件之外，還需要設置組態記憶體，因此，與實現動態重組態的其他方法諸如組態資料發送方式等相比，在PLD中記憶體元件及組態記憶體等記憶體裝置所占的面積大，而不能充分利用面積效率高的動態重組態的優點。尤其是，由於SRAM的每個記憶單元的元件數多，所以難以將記憶體裝置的面積抑制為小。另外，DRAM的每個記憶單元的元件數比SRAM少，由此從將記憶體裝置的面積抑制為小的角度來看是有利的，但是因為需要進行更新工作，所以難以抑制耗電量。
此外，當提高可程式邏輯裝置中的設計的自由度時，有包括在佈線資源中的開關的個數增加的傾向。因為根據組態資料決定佈線資源的開關的導通狀態或非導通狀態的選擇(導通/截止的切換)，所以當增加上述開關的個數時，相對於可程式邏輯裝置的電路規模，對應於一個電路結構的組態資料的容量增大。因此，將組態資料發送到組態記憶體需要長時間。另外，當增加上述開關的個數時，需要記憶容量大的記憶體元件或組態記憶體，難以將記憶體裝置的面積抑制為小。此外，當增加開關的個數時，在可程式邏輯裝置內部經過開關的信號的延遲變得明顯，而可程式邏輯裝置的高速工作被阻擋。
另外，在關閉可程式邏輯裝置的電源之後，有時與佈線資源的開關連接的各種佈線的電位成為不定狀態。再者，根據用於組態記憶體的記憶元件的結構，當關閉可程式邏輯裝置的電源時，有時決定包括在佈線資源中的開關 的導通/截止的切換的組態資料消失。例如，因為在上述專利文獻1所記載的可程式LSI中，組態記憶體由SRAM構成，所以當關閉可程式邏輯裝置的電源時，組態資料消失。並且，當佈線的電位成為不定狀態且組態資料消失時，在開啟可程式邏輯裝置的電源之後，有時在通常的工作中電分離的佈線藉由上述開關彼此成為導通狀態。在此情況下，當上述佈線之間的電位不同時，有可能大量的電流流到這些佈線而導致可程式邏輯裝置的損壞。
鑒於上述技術背景，本發明的一個實施例的課題之一是提供一種可以在提高設計的自由度的同時將控制邏輯元件之間的連接的開關的個數抑制為少的可程式邏輯裝置。另外，本發明的一個實施例的另一課題是提供一種可靠性高的可程式邏輯裝置。
另外，本發明的一個實施例的課題之一是提供一種藉由使用上述可程式邏輯裝置，可以實現高速工作或高可靠性的半導體裝置。
此外，當可程式邏輯裝置的電路規模增大時，需要具有更大的記憶容量的組態記憶體，所以難以將可程式邏輯裝置的面積抑制為小。
於是，本發明的一個方式的課題之一是提供一種即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。
另外，本發明的一個實施例的課題之一是提供一種可以將記憶體裝置的面積抑制為小的可程式邏輯裝置。另外，本發明的一個實施例的另一課題之一是提供一種可以高速地進行邏輯電路的重組態且將記憶體裝置的面積抑制為小的可程式邏輯裝置。另外，本發明的一個實施例的另一課題之一是提供一種可以高速地進行邏輯電路的重組態，將記憶體裝置的面積抑制為小，且實現高速工作的可程式邏輯裝置。
另外，本發明的一個實施例的另一課題之一是提供一種藉由使用上述可程式邏輯裝置，可以實現小型化或高功能化的半導體裝置。
本發明的一個實施例的另一課題之一是提供一種新穎的半導體裝置等。注意，這些課題的記載不妨礙其他課題的存在。此外，本發明的一個實施例未必解決所有上述課題。另外，從說明書、圖式、申請專利範圍等的記載這些課題以外的課題是顯然的，而且可以從說明書、圖式、申請專利範圍等的記載中抽出這些以外的課題。
在本發明的第一個實施例中，對包括在佈線資源中的開關電路附加保持其導通狀態的作為記憶體裝置的功能。明確而言，上述開關電路包括多個具有用作第一開關的第一電晶體和用作第二開關的第二電晶體的組，該用作第一開關的第一電晶體用來控制佈線或端子彼此之間的電連接，該用作第二開關的第二電晶體用來在該第一電晶體的閘極中將根據組態資料決定的量的電荷供應、保持、釋 放。並且，根據組態資料上述多個組之一中的上述第一電晶體成為導通狀態，由此決定多個佈線與邏輯元件所具有的輸入端子之間的藉由開關電路的連接結構。
與通常的在矽或鍺等的半導體中具有通道形成區的電晶體相比，在其帶隙比矽的帶隙寬且其本質載流子密度比矽的本質載流子密度低的半導體膜中具有通道形成區的電晶體可以具有極小的關態電流(off-state current)。作為其帶隙比矽的帶隙寬且其本質載流子密度比矽的本質載流子密度低的半導體膜，例如可以舉出具有矽的帶隙的2倍以上的大帶隙的氧化物半導體、碳化矽、氮化鎵等。
為了防止保持在第一電晶體的閘極中的電荷洩漏，第二電晶體的關態電流極小是較佳的。因此，如上所述的在其帶隙比矽的帶隙寬且其本質載流子密度比矽的本質載流子密度低的半導體膜中具有通道形成區的電晶體適合用作第二電晶體。
在具有上述結構的開關電路中，根據組態資料決定用來控制佈線或端子彼此之間的電連接的第一電晶體的導通狀態，藉由關態電流極小的第二電晶體保持上述導通狀態。因此，在根據本發明的一個實施例的可程式邏輯裝置中，開關電路兼有組態記憶體的功能和記憶體元件的功能，並且各組的元件數比SRAM少，因此，與設置組態記憶體和記憶體元件的兩者的習知的結構的可程式邏輯裝置相比，可以將用來儲存組態資料的記憶體裝置的面積抑制為小。
另外，因為上述第二電晶體的關態電流比在矽膜中具有通道形成區的電晶體小，所以與DRAM相比，可以延長在該開關電路中保持資料的時間。因此，可以減少資料的重寫的頻率，從而可以抑制耗電量。
再者，根據本發明的第一實施例的可程式邏輯裝置至少包括：具有多個第一邏輯元件的列；具有多個第二邏輯元件的列；以及具有多個第三邏輯元件的列。另外，根據本發明的第一實施例的可程式邏輯裝置包括：與多個第一邏輯元件分別具有的輸出端子電連接的多個第一佈線；與多個第二邏輯元件分別具有的輸出端子電連接的多個第二佈線；以及與多個第三邏輯元件分別具有的輸出端子電連接的多個第三佈線。第一佈線及第二佈線設置在多個第一邏輯元件與多個第二邏輯元件之間。第三佈線設置在多個第一邏輯元件與多個第二邏輯元件之間以及多個第二邏輯元件與多個第三邏輯元件之間。
另外，在本發明的第一實施例中，第一佈線、第二佈線及第三佈線與上述多個第二邏輯元件分別具有的輸入端子之間的電連接由多個上述開關電路被控制。明確而言，在各開關電路中，根據組態資料上述多個組之一的上述第一電晶體成為導通狀態，由此決定第一佈線、第二佈線及第三佈線與上述多個第二邏輯元件分別具有的輸入端子之間的電連接結構。
在本發明的第一實施例中，藉由採用上述結構，可以由開關電路之一控制第二邏輯元件之一與第二邏輯元件之 另一個之間的電連接。另外，可以由開關電路之一控制第一邏輯元件之一與第二邏輯元件之一之間的電連接。此外，可以由開關電路之一控制第二邏輯元件之一與第三邏輯元件之一之間的電連接。因此，在本發明的一個實施例中，可以在提高可程式邏輯裝置中的設計的自由度的同時，將包括在佈線資源中的開關電路的個數抑制為少。
在本發明的第二實施例中，包括在佈線資源中的開關電路包括多個至少具有第一開關和第二開關的組，該第二開關根據藉由上述第一開關被施加包括組態資料的信號的節點的電位而控制佈線彼此之間的電連接。並且，根據組態資料上述多個組之一的上述第二開關成為導通狀態，由此決定分別電連接到多個邏輯元件的輸出端子的多個佈線之一和電連接到邏輯元件之一的輸入端子的佈線之一之間的藉由開關電路的連接結構。
再者，根據本發明的第二實施例的可程式邏輯裝置至少包括：具有多個第一邏輯元件的列；具有多個第二邏輯元件的列；以及具有多個第三邏輯元件的列。在此，當將分別與多個第一邏輯元件所具有的輸出端子電連接的多個佈線稱為第一佈線，將分別與多個第二邏輯元件所具有的輸出端子電連接的多個佈線稱為第二佈線，將分別與多個第三邏輯元件所具有的輸出端子電連接的多個佈線稱為第三佈線時，在本發明的一個實施例中，多個第一佈線及多個第二佈線設置在具有多個第一邏輯元件的列與具有多個第二邏輯元件的列之間。此外，多個第三佈線設置在具有 多個第一邏輯元件的列與具有多個第二邏輯元件的列之間以及具有多個第二邏輯元件的列與具有多個第三邏輯元件的列之間。
在此，當將分別與多個第二邏輯元件所具有的輸入端子電連接的多個佈線稱為第四佈線時，在本發明的一個實施例中，多個第一佈線、多個第二佈線及多個第三佈線與多個第四佈線之間的電連接由多個上述開關電路被控制。明確而言，根據組態資料各開關電路的上述多個組之一的上述第二開關成為導通狀態，由此決定多個第一佈線、多個第二佈線及多個第三佈線中的任一種與多個第四佈線之間的電連接結構。
在本發明的第二實施例中，藉由採用上述結構，可以由開關電路之一控制第二邏輯元件之一與第二邏輯元件之另一個之間的電連接。另外，可以由開關電路之一控制第一邏輯元件之一與第二邏輯元件之一之間的電連接。另外，可以由開關電路之一控制第二邏輯元件之一與第三邏輯元件之一之間的電連接。因此，在本發明的一個實施例中，可以在提高可程式邏輯裝置中的設計的自由度的同時，將包括在佈線資源中的開關電路的個數抑制為少。
再者，在根據本發明的第二實施例的可程式邏輯裝置中，設置有開關，該開關控制與第一至第三邏輯元件中的任一個所具有的輸入端子電連接的佈線和施加有規定的電位的佈線之間的電連接。在本發明的一個實施例中，藉由採用上述結構，可以使電連接到輸入端子的上述佈線的電 位初始化，以便具有規定的位準。因此，即使在關閉可程式邏輯裝置的電源之後電連接到輸入端子的上述佈線的電位成為不定狀態且組態資料消失，由此在開啟電源之後電連接到輸入端子的上述佈線與電連接到輸出端子的多個佈線成為導通狀態，也可以防止上述佈線之間流過的電流從輸入端子流到邏輯元件中，從而可以防止可程式邏輯裝置的損壞。另外，在剛向可程式邏輯裝置開啟電源之後，有時邏輯元件的輸入端子成為高位準與低位準之間的中間電位。當將中間電位施加到邏輯元件的輸入端子時，在邏輯元件所具有的CMOS電路中容易產生貫通電流。但是，在本發明的一個實施例中，藉由採用上述結構，可以防止在開啟電源之後輸入端子成為中間電位，所以可以防止產生上述貫通電流。
另外，除了用來進行初始化的上述開關之外，在根據本發明的第二實施例的可程式邏輯裝置中，還可以設置有具有將電連接到輸入端子的佈線的電位保持為高位準和低位準中的任一方的功能的鎖存器。在本發明的一個實施例中，藉由採用上述結構，可以在開啟電源之後將輸入端子的電位保持為高位準和低位準中的任一方，所以可以防止產生上述貫通電流。
另外，在本發明的第三實施例中，包括在邏輯元件中的組態記憶體包括：多個第一開關；根據藉由上述第一開關被施加包括組態資料的第一信號的第一節點的電位而控制被施加第一電位的第一佈線與第二佈線之間的電連接的 多個第二開關；多個第三開關；根據藉由上述第三開關被施加相對於上述第一信號其極性反轉的第二信號的第二節點的電位而控制被施加低於上述第一電位的第二電位的第三佈線與上述第二佈線之間的電連接的多個第四開關；以及控制將第二佈線的電位輸出到第四佈線的多個第五開關。並且，根據上述組態資料，定義在上述邏輯元件中進行的邏輯運算。
在本發明的第三實施例中，藉由採用上述結構，可以根據組態資料將第一電位或第二電位施加到第四佈線。因此，即使在從組態記憶體讀出組態資料之前不對第四佈線進行預充電，也可以正確讀出組態資料。因此，不需要將用來進行預充電的電路設置在組態記憶體的驅動電路中，可以將可程式邏輯裝置的面積抑制為小。
並且，在本發明的第四實施例中，分別具有如上所述的組態記憶體的多個邏輯元件配置成列狀，包括在上述多個邏輯元件中的組態記憶體配置成行列狀。再者，在本發明的第四實施例中，包括在佈線資源中的多個開關電路也配置成行列狀。
在第三實施例的組態記憶體中，由第一開關和第二開關構成的部分以及由第三開關和第四開關構成的部分的各開關的連接結構與第二方式的開關電路中的由第一開關和第二開關構成的部分的各開關的連接結構相同。因此，在本發明的第四實施例中，藉由將組態記憶體和開關電路配置成行列狀，可以由同一驅動電路控制組態記憶體的工作 和開關電路的工作。由此，與另行設置開關電路的驅動電路和組態記憶體的驅動電路的情況相比，可以將可程式邏輯裝置的面積抑制為小。
藉由本發明的一個實施例，可以提供一種可以將記憶體裝置的面積抑制為小的可程式邏輯裝置。藉由本發明的一個實施例，可以提供一種可以高速地進行邏輯電路的重組態且將記憶體裝置的面積抑制為小的可程式邏輯裝置。另外，藉由本發明的一個實施例，可以提供一種可以高速地進行邏輯電路的重組態，將記憶體裝置的面積抑制為小，且實現高速工作的可程式邏輯裝置。在本發明的一個實施例中，藉由使用上述可程式邏輯裝置，可以提供一種實現小型化或高功能化的半導體裝置。
藉由本發明的一個實施例，可以提供一種能夠在提高設計的自由度的同時將控制邏輯元件之間的連接的開關的個數抑制為少的可程式邏輯裝置。另外，藉由本發明的一個實施例，可以提供一種可靠性高的可程式邏輯裝置。此外，藉由本發明的一個實施例，可以提供一種能夠實現高速工作或高可靠性的半導體裝置。
另外，藉由本發明的一個實施例，可以提供一種即使電路規模增大也可以將佈局的面積抑制為小的可程式邏輯裝置。此外，藉由本發明的一個方式，可以提供一種實現小型化的半導體裝置。
31‧‧‧多工器
32‧‧‧多工器
33‧‧‧多工器
34‧‧‧多工器
35‧‧‧多工器
36‧‧‧多工器
37‧‧‧多工器
41‧‧‧多工器
42‧‧‧多工器
43‧‧‧多工器
44‧‧‧OR電路
100‧‧‧PLD
101‧‧‧LE
102‧‧‧列
102-1‧‧‧列
102-2‧‧‧列
102-3‧‧‧列
103‧‧‧佈線
104‧‧‧佈線
104-1‧‧‧佈線
104-2‧‧‧佈線
104-3‧‧‧佈線
105‧‧‧佈線
105-1‧‧‧佈線
105-2‧‧‧佈線
105-3‧‧‧佈線
106‧‧‧佈線
106-1‧‧‧佈線
106-2‧‧‧佈線
106-3‧‧‧佈線
107‧‧‧佈線
108‧‧‧佈線
109‧‧‧佈線
110‧‧‧開關電路
111‧‧‧佈線
111-1‧‧‧佈線
111-2‧‧‧佈線
111-3‧‧‧佈線
120‧‧‧開關電路
120-1‧‧‧開關電路
120-2‧‧‧開關電路
120-3‧‧‧開關電路
120a‧‧‧開關電路
120b‧‧‧開關電路
120c‧‧‧開關電路
121‧‧‧佈線
122‧‧‧佈線
122-1‧‧‧佈線
122-2‧‧‧佈線
122-3‧‧‧佈線
122-n‧‧‧佈線
123‧‧‧佈線
123-1‧‧‧佈線
123-n‧‧‧佈線
125‧‧‧佈線
126‧‧‧開關
126t‧‧‧電晶體
127‧‧‧佈線
128‧‧‧佈線
131‧‧‧開關
131t‧‧‧電晶體
130‧‧‧開關
130t‧‧‧電晶體
132‧‧‧電容元件
133t‧‧‧電晶體
140‧‧‧單元
140-1‧‧‧單元
140-2‧‧‧單元
140-3‧‧‧單元
140-4‧‧‧單元
140-n‧‧‧單元
150‧‧‧IO
151‧‧‧列
152‧‧‧佈線
153‧‧‧佈線
154‧‧‧佈線
155‧‧‧佈線
156‧‧‧佈線
157‧‧‧開關
160‧‧‧LUT
161‧‧‧正反器
162‧‧‧組態記憶體
163‧‧‧輸入端子
164‧‧‧輸出端子
165‧‧‧輸出端子
166‧‧‧AND電路
168‧‧‧多工器
169‧‧‧組態記憶體
170‧‧‧邏輯陣列
172‧‧‧PLL
173‧‧‧RAM
174‧‧‧乘法器
175‧‧‧佈線資源
180‧‧‧反相器
181‧‧‧反相器
182‧‧‧鎖存器
183‧‧‧反相器
184‧‧‧電晶體
185‧‧‧佈線
195‧‧‧佈線
196‧‧‧佈線
200‧‧‧記憶單元
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
204‧‧‧開關
205‧‧‧開關
206‧‧‧電容元件
207‧‧‧電容元件
208‧‧‧佈線
209‧‧‧佈線
210‧‧‧佈線
211‧‧‧佈線
212‧‧‧佈線
213‧‧‧佈線
213a‧‧‧佈線
213b‧‧‧佈線
214‧‧‧佈線
215‧‧‧佈線
216‧‧‧佈線
217‧‧‧開關
220‧‧‧組
220a‧‧‧組
220b‧‧‧組
220c‧‧‧組
220d‧‧‧組
221‧‧‧LE
222‧‧‧佈線
223‧‧‧佈線
224‧‧‧鎖存器
225‧‧‧邏輯單元
230‧‧‧IO
231a‧‧‧ExOR電路
231b‧‧‧ExOR電路
232‧‧‧三態緩衝器
233‧‧‧反相器
234‧‧‧緩衝器
236‧‧‧端子
400‧‧‧半導體基板
401‧‧‧元件分離絕緣膜
402‧‧‧雜質區域
403‧‧‧雜質區域
404‧‧‧閘極電極
405‧‧‧閘極絕緣膜
409‧‧‧絕緣膜
410‧‧‧佈線
411‧‧‧佈線
412‧‧‧佈線
415‧‧‧佈線
416‧‧‧佈線
417‧‧‧佈線
420‧‧‧絕緣膜
421‧‧‧佈線
430‧‧‧半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧閘極電極
435‧‧‧導電膜
440‧‧‧絕緣膜
441‧‧‧絕緣膜
442‧‧‧絕緣膜
443‧‧‧導電膜
501‧‧‧NAND電路
502‧‧‧反相器
503‧‧‧反相器
504‧‧‧反相器
505‧‧‧NOR電路
506‧‧‧反相器
507‧‧‧反相器
508‧‧‧p通道型電晶體
509‧‧‧n通道型電晶體
510‧‧‧反相器
511‧‧‧反相器
601‧‧‧電晶體
602‧‧‧導電膜
603‧‧‧導電膜
604‧‧‧閘極電極
605‧‧‧絕緣膜
606‧‧‧絕緣膜
607‧‧‧氧化物半導體膜
608‧‧‧源極電極
609‧‧‧汲極電極
610‧‧‧絕緣膜
611‧‧‧閘極電極
612‧‧‧絕緣膜
630‧‧‧電晶體
631‧‧‧半導體基板
632‧‧‧元件分離絕緣膜
633‧‧‧p阱
634‧‧‧雜質區域
635‧‧‧雜質區域
636‧‧‧閘極電極
637‧‧‧閘極絕緣膜
638‧‧‧絕緣膜
639‧‧‧佈線
640‧‧‧佈線
641‧‧‧佈線
642‧‧‧佈線
643‧‧‧絕緣膜
645‧‧‧佈線
646‧‧‧絕緣膜
647‧‧‧佈線
648‧‧‧佈線
649‧‧‧絕緣膜
650‧‧‧佈線
651‧‧‧絕緣膜
652‧‧‧佈線
653‧‧‧絕緣膜
654‧‧‧佈線
655‧‧‧絕緣膜
656‧‧‧佈線
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中：圖1A至圖1C是示出PLD及開關電路的結構的圖；圖2是示出開關電路的結構的圖；圖3是示出開關電路的結構的圖；圖4是示出開關電路的結構的圖；圖5是時序圖；圖6是示出開關電路的結構的圖；圖7是時序圖；圖8是示出開關電路的結構的圖；圖9是示出開關電路的結構的圖；圖10是示出開關電路的結構的圖；圖11是時序圖；圖12是示出開關電路的結構的圖；圖13A和圖13B是示出單元的結構的圖；圖14A和圖14B是示出鎖存器的結構的圖；圖15是示出PLD的結構的圖；圖16A至圖16C是示出邏輯元件的結構的圖；圖17是PLD的俯視圖；圖18A至圖18C是示出LUT的結構的圖；圖19是單元的剖面圖；圖20是電晶體的剖面圖；圖21是示出電晶體的疊層結構的圖；圖22是示出電晶體的疊層結構的圖；圖23是示出電晶體的疊層結構的圖； 圖24是組態記憶體的電路圖；圖25是示出邏輯元件的結構例子的圖；圖26是示出IO的結構例子的圖；圖27是示出三態緩衝器的電路圖；圖28是示出PLD的遮罩圖案；圖29是示出PLD的結構例子的圖；圖30是單元的電路圖和時序圖；圖31是示出過驅動電壓與延遲時間的關係的圖；圖32是PLD的顯微鏡照片；圖33是示出環形振盪器的振盪頻率的隨時間的變化的圖；圖34A至圖34F是電子裝置的圖。
以下，參照圖式對本發明的實施例進行詳細說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。
注意，在本發明的可程式邏輯裝置的範疇內包括使用半導體元件的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位訊號處理器)、微控制器等。另 外，在本發明的半導體裝置的範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以及在驅動電路中具有半導體元件的其他半導體顯示裝置。
<PLD的結構例子>
在根據本發明的一個實施例的PLD中，設置有多個具有多個LE(邏輯元件)的列，在各列之間配置有多個佈線和多個開關電路。圖1A例示根據本發明的一個方式的PLD 100的一部分。
在圖1A中，將具有多個LEs 101的第一列102-1、具有多個LEs 101的第二列102-2以及具有多個LEs 101的第三列102-3設置在PLD 100中。圖1A例示出從圖式的左側依次配置為並聯連接第一列102-1、第二列102-2及第三列102-3的情況。
在圖1A中，將多個佈線103、多個佈線104、多個佈線105、多個佈線106、多個佈線107、多個佈線108以及多個佈線109設置在PLD 100中。
第一列102-1所具有的各LE 101的第一輸出端子分別與多個佈線103中的任一個連接。第一列102-1所具有 的各LE 101的第二輸出端子分別與多個佈線104中的任一個連接。
另外，第二列102-2所具有的各LE 101的第一輸出端子分別與多個佈線106中的任一個連接。第二列102-2所具有的各LE 101的第二輸出端子分別與多個佈線107中的任一個連接。
另外，第三列102-3所具有的各LE 101的第一輸出端子分別與多個佈線105中的任一個連接。第三列102-3所具有的各LE 101的第二輸出端子分別與多個佈線109中的任一個連接。
注意，各LE 101所具有的第一輸出端子的個數和第二輸出端子的個數不一定侷限於一個，既可以任一方為多個，又可以兩者為多個。注意，不管第一輸出端子的個數及第二輸出端子的個數多大，一個輸出端子也必須連接到一個佈線。換言之，如果列102所具有的LEs 101的個數為Y(Y是自然數)，則PLD 100至少具有連接到第一輸出端子的Y個佈線和連接到第二輸出端子的Y個佈線。
注意，在本說明書中，連接是指電連接，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，連接狀態不一定必須是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻器、二極體、電晶體等電路元件間接地連接的狀態。
第一列102-1設置在多個佈線103與多個佈線104之間。第二列102-2設置在多個佈線106與多個佈線107之 間。第三列102-3設置在多個佈線105與多個佈線109之間。
與第二列102-2所具有的各LEs 101的第一輸出端子連接的多個佈線106以跨第一列102-1與第二列102-2之間以及第一列102-1與圖1A的圖式中的配置在第一列102-1的左側的LE 101的列(未圖示)之間的方式配置。與第三列102-3所具有的各LEs 101的第一輸出端子連接的多個佈線105以跨第一列102-1與第二列102-2之間以及第二列102-2與第三列102-3之間的方式配置。與圖1A的圖式中的配置在第三列102-3的右側的各LEs 101(未圖示)的第一輸出端子連接的多個佈線108以跨第二列102-2與第三列102-3之間以及第三列102-3與配置在第三列102-3的右側的LEs 101的列(未圖示)之間的方式配置。
就是說，當注目到第N列(N是3以上的自然數)時，與上述列所具有的各LEs 101的第一輸出端子連接的多個佈線以跨第N列與第(N-1)列之間以及第(N-1)列與第(N-2)列之間的方式配置。另外，當N為2時，與第二列所具有的各LEs 101的第一輸出端子連接的多個佈線以跨第二列與第一列之間以及第一列與I/O元件(IO)之間的方式配置。上述IO具有控制從PLD外部到LEs 101的信號的輸入或從LEs 101到PLD外部的信號的輸出的介面的功能。
圖1A所示的具有LEs 101的列102與多個各種佈線 之間的位置關係相當於本發明的一個實施例的一個例子。在本發明的一個實施例中，具有LEs 101的列102和多個各種佈線配置為並聯連接即可。
此外，在本發明的一個實施例中，當注目到第(N-1)列(N是3以上的自然數)時，與上述列所具有的各LEs 101的第一輸出端子連接的多個佈線、與第N列所具有的各LEs 101的第一輸出端子連接的多個佈線以及與第(N-2)列所具有的各LEs 101的第二輸出端子連接的多個佈線藉由開關電路110連接到第(N-1)列所具有的各LEs 101的多個輸入端子。
明確而言，在圖1A的情況下，例如，與第二列102-2所具有的各LEs 101的第一輸出端子連接的多個佈線106、與第三列102-3所具有的各LEs 101的第一輸出端子連接的多個佈線105以及與第一列102-1所具有的各LEs 101的第二輸出端子連接的多個佈線104藉由開關電路110連接到第二列102-2所具有的各LEs 101的多個輸入端子。
圖1B是取出圖1A所示的控制多個佈線104、多個佈線105及多個佈線106與第二列102-2所具有的各LEs 101的多個輸入端子之間的連接的開關電路110的電路圖的圖。在圖1B中，多個佈線111分別與第二列102-2所具有的LEs 101之一的多個輸入端子連接。開關電路110具有多個開關電路120。圖1C示出圖1B所示的開關電路110的更具體的結構例子。如圖1C所示，圖1B所示的開 關電路110具有開關電路120-1、開關電路120-2、開關電路120-3所示的三個開關電路120。
另外，在圖1C中，因為例示出對應於三個佈線111的開關電路110，所以示出開關電路110具有開關電路120-1、開關電路120-2及開關電路120-3的三個開關電路120的情況。開關電路110所具有的開關電路120的個數可以根據LEs 101所具有的多個輸入端子的個數來決定。
另外，在圖1B及圖1C中，示出控制多個佈線104、多個佈線105及多個佈線106與多個佈線111的連接的開關電路110，在圖1A中，控制多個佈線與多個佈線之間的連接的開關電路110具有與上述結構同樣的結構。
接著，圖2示出圖1C所示的開關電路110的更具體的結構例子。在圖2中，更明確地示出多個佈線104、多個佈線105及多個佈線106與開關電路110之間的連接關係。如圖2所示，各開關電路120控制多個佈線104、多個佈線105和多個佈線106的每一個與多個佈線111中的一個之間的連接。
明確而言，在圖2中，例示出作為多個佈線104具有佈線104-1、佈線104-2、佈線104-3，作為多個佈線105具有佈線105-1、佈線105-2、佈線105-3，作為多個佈線106具有佈線106-1、佈線106-2、佈線106-3的情況。在圖2中，例示出作為多個佈線111具有佈線111-1、佈線111-2、佈線111-3的情況。
在圖2中，開關電路120-1控制多個佈線104、多個 佈線105和多個佈線106的每一個與佈線111-1之間的連接。明確而言，開關電路120-1具有根據組態資料選擇多個佈線104、多個佈線105和多個佈線106中的佈線之一，且將所選擇的該佈線之一連接到佈線111-1的功能。
另外，開關電路120-2控制多個佈線104、多個佈線105和多個佈線106的每一個與佈線111-2之間的連接。明確而言，開關電路120-2具有根據組態資料選擇多個佈線104、多個佈線105和多個佈線106中的佈線之一，且將所選擇的該佈線之一連接到佈線111-2的功能。
另外，開關電路120-3控制多個佈線104、多個佈線105和多個佈線106的每一個與佈線111-3之間的連接。明確而言，開關電路120-3具有根據組態資料選擇多個佈線104、多個佈線105和多個佈線106中的佈線之一，且將所選擇的該佈線之一連接到佈線111-3的功能。
<開關電路的結構例子>
接著，對開關電路120的結構例子進行說明。圖3例示出根據本發明的一個實施例的開關電路120的結構。開關電路120包括多個至少具有開關131和開關130的組。在圖3中，將上述各組圖示為單元140。在圖3中，例示出開關電路120具有以單元140-1至單元140-n(n是自然數)表示的多個單元140的情況。
開關131具有控制將包括組態資料的信號的電位供應到單元140內的節點FD的功能。明確而言，當開關131 處於導通狀態(導通)時，施加到佈線121的包括組態資料的信號的電位供應到節點FD。當開關131處於非導通狀態(截止)時，保持節點FD的電位。
根據施加到佈線122的信號的電位而選擇開關131的導通狀態或非導通狀態。圖3例示出在單元140-1至單元140-n中，根據分別施加到以佈線122-1至佈線122-n表示的多個佈線122的信號的電位而選擇開關131的導通狀態或非導通狀態的情況。
開關130具有根據節點FD的電位控制佈線123與佈線111之間的電連接的功能。明確而言，當開關130處於導通狀態時，佈線123與佈線111電連接。另外，當開關130處於非導通狀態時，佈線123與佈線111電分離。圖3例示出在單元140-1至單元140-n中，開關130分別控制以佈線123-1至佈線123-n表示的多個佈線123與佈線111之間的電連接的情況。
注意，佈線123與LEs或IOs的輸出端子電連接，佈線111與LEs或IOs的輸入端子電連接。因此，在單元140-1至單元140-n中的至少一個中，根據組態資料而開關130成為導通狀態，由此藉由開關電路120選擇以佈線123-1至佈線123-n表示的多個佈線123中的至少一個，即LEs或IOs的輸出端子中的至少一個，並且所選擇的輸出端子與佈線111，即LE或IO的輸入端子電連接。
注意，在本說明書中，輸入端子是指被供應輸入信號的佈線等的節點，藉由該節點輸入信號的電位、電壓、電 流等施加到電路。因此，可以將電連接到輸入端子的佈線也看作輸入端子的一部分。另外，在本說明書中，輸出端子是指被供應輸出信號的佈線等的節點，藉由該節點輸出信號的電位、電壓、電流等從電路輸出。因此，可以將電連接到輸出端子的佈線也看作輸出端子的一部分。
再者，在根據本發明的一個實施例的PLD 100中，設置有控制佈線111與施加規定的電位的佈線125之間的電連接的開關126。開關126根據信號INIT進行導通/截止的切換。明確而言，在開關126處於導通狀態時，佈線125的電位施加到佈線111，當開關126處於非導通狀態時，佈線125的電位不施加到佈線111。
在本發明的一個實施例中，藉由使開關126成為導通狀態，可以使佈線111的電位初始化，以便具有規定的位準。注意，在關閉PLD 100的電源之後，佈線111或佈線123的電位容易成為不定狀態。根據組態記憶體所具有的記憶元件的結構，在關閉PLD的電源之後，有時組態資料消失。在此情況下，當向PLD開啟電源時，藉由開關電路120佈線111與佈線123成為導通狀態，當佈線111與多個佈線123的電位不同時，有時大量的電流流過在這些佈線。但是，在本發明的一個實施例中，如上所述，可以使佈線111的電位初始化，所以可以防止大量的電流流過在佈線111與多個佈線123之間。由此，可以防止PLD的損壞。
另外，在剛向PLD 100開啟電源之後，有時LE 101 的輸入端子成為高位準與低位準之間的中間電位。當中間電位施加到LE 101的輸入端子時，在LE 101所具有的CMOS電路中容易產生貫通電流。但是，在本發明的一個實施例中，如上所述，可以使佈線111的電位初始化，所以可以防止在剛開啟電源之後LE 101的輸入端子成為中間電位，因此，可以防止產生上述貫通電流。
再者，在根據本發明的一個實施例的PLD 100中，也可以採用如下結構：在向PLD 100開啟電源且使佈線111的電位初始化之後，將使開關電路120所具有的所有單元140中的開關130成為非導通狀態的組態資料寫入到組態記憶體。藉由採用上述結構，可以使佈線111與多個佈線123電分離，因此可以防止在佈線111與多個佈線123的電位不同時，藉由開關電路120大量的電流流過在這些佈線。由此，可以防止PLD 100的損壞。
另外，當將圖3所示的開關電路120用作圖2所示的開關電路120-1時，圖2所示的多個佈線104、多個佈線105及多個佈線106相當於圖3所示的佈線123-1至佈線123-n，圖2所示的佈線111-1相當於圖3所示的佈線111。
此外，當將圖3所示的開關電路120用作圖2所示的開關電路120-2時，圖2所示的多個佈線104、多個佈線105及多個佈線106相當於圖3所示的佈線123-1至佈線123-n，圖2所示的佈線111-2相當於圖3所示的佈線111。
另外，當將圖3所示的開關電路120用作圖2所示的開關電路120-3時，圖2所示的多個佈線104、多個佈線105及多個佈線106相當於圖3所示的佈線123-1至佈線123-n，圖2所示的佈線111-3相當於圖3所示的佈線111。
如上所述，在本發明的一個實施例中，根據組態資料選擇與LE 101的輸出端子電連接的佈線104、佈線105、佈線106等多個佈線中的佈線之一，藉由上述開關電路120將所選擇的該佈線之一與電連接到LE 101的輸入端子的佈線111等佈線之一電連接。並且，在本發明的一個實施例中，藉由將包括具有上述結構的開關電路120的開關電路110和由開關電路110控制電連接的上述各種佈線設置在第一列102-1、第二列102-2、第三列102-3等包括LEs 101的列之間，在圖1A所示的PLD 100中，可以由開關電路120之一控制第二列102-2所具有的LEs 101之一與第二列102-2所具有的Les 101之另一之間的電連接。另外，可以由開關電路120之一控制第一列102-1所具有的LEs 101之一與第二列102-2所具有的LEs 101之一之間的電連接。此外，可以由開關電路120之一控制第二列102-2所具有的LEs 101之一與第三列102-3所具有的LEs 101之一之間的電連接。因此，在本發明的一個實施例中，可以在提高PLD 100中的設計的自由度的同時，將包括在佈線資源中的開關電路的個數抑制為少。
<開關電路的具體結構例子1>
接著，對圖3所示的開關電路120的具體結構例子進行說明。圖4示出開關電路120的電路結構的一個例子。開關電路120包括多個由電晶體130t和電晶體131t構成的組，該電晶體130t用來控制佈線或端子彼此之間的電連接，該電晶體131t用來在電晶體130t的閘極中將根據組態資料決定的量的電荷供應、保持、釋放，並且其關態電流顯著低。
在圖4中，將上述各組圖示為單元140。在圖4所示的開關電路120中，設置有分別對應於多個佈線104、多個佈線105及多個佈線106的單元140。注意，因為圖2例示出多個佈線104、多個佈線105及多個佈線106的總數為9的情況，所以對應於圖2的結構，圖4例示出開關電路120具有由單元140-1至單元140-9構成的9個單元140，並且對應於多個佈線104、多個佈線105及多個佈線106的佈線123的個數為9(佈線123-1至123-9)的情況。
再者，各單元140除了電晶體130t及電晶體131t之外還包括與電晶體130t的閘極連接的電容元件132。另外，除了保持儲存在電晶體130t的閘極的電荷的功能之外，電容元件132還具有在使電晶體130t的閘極保持為浮動狀態的同時將佈線127的電位的變化量加上電晶體130t的閘極的電位的功能。
明確而言，電晶體130t所具有的源極和汲極中的一 方與佈線111連接，源極和汲極中的另一方與對應於多個佈線104、多個佈線105和多個佈線106中的佈線之一的佈線123之一連接。電晶體131t所具有的源極和汲極中的一方與電晶體130t的閘極連接，源極和汲極中的另一方與佈線121連接。電晶體131t的閘極與多個佈線122(佈線122-1至佈線122-9)之一連接。電容元件132所具有的一對電極的一個電極與多個佈線127(佈線127-1至佈線127-9)之一連接，另一個電極與電晶體130t的閘極連接。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。同樣地，電晶體的汲極是指用作活性層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。閘極是指閘極電極。
此外，電晶體所具有的源極和汲極的名稱根據電晶體的通道型及施加到各端子的電位的高低互相調換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，雖然有時為了方便起見假設源極和汲極被固定而說明電晶體的連接關係，但是在實際上根據上述電位的關係調換源極和汲極的名稱。
單元140根據需要還可以具有電晶體、二極體、電阻 元件、電容元件、電感器等其他電路元件。
下面，參照圖5所示的時序圖對圖4所示的開關電路120的工作的一個例子進行說明。注意，在圖5所示的時序圖中，例示出電晶體130t及電晶體131t為n通道型的情況。
首先，說明在時刻T1至時刻T6中進行的組態資料的第一寫入。在時刻T1至時刻T6中，接地電位GND施加到佈線127。
在時刻T1至時刻T2中，將高於接地電位GND的高位準的電位VDD施加到多個佈線122中的佈線122-1，將低於接地電位GND的低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上述工作，電位VSS施加到單元140-1所具有的電晶體130t的閘極(FD1)。因此，對應於“0”的數位值的組態資料儲存到單元140-1。
在時刻T3至時刻T4中，將高位準的電位VDD施加到多個佈線122中的佈線122-2，將低位準的電位VSS施加到其他佈線122。將高位準的電位VDD施加到佈線121。藉由上述工作，電位VDD施加到單元140-2所具有的電晶體130t的閘極(FD2)。因此，對應於“1”的數位值的組態資料儲存到單元140-2。
在時刻T5至時刻T6中，將高位準的電位VDD施加到多個佈線122中的佈線122-3，將低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上 述工作，電位VSS施加到單元140-3所具有的電晶體130t的閘極(FD3)。因此，對應於“0”的數位值的組態資料儲存到單元140-3。
注意，雖然圖5所示的時序圖只示出對單元140-1至單元140-3的組態資料的第一寫入，但是與此同樣地進行對單元140-4至單元140-9的組態資料的第一寫入。注意，藉由第一寫入儲存對應於“1”的數位值的組態資料的單元140只是單元140-1至單元140-9中的一個。
接著，對根據藉由第一寫入儲存到單元140的組態資料進行的邏輯電路的第一切換進行說明。
在時刻T7至時刻T8中，高位準的電位VDD施加到佈線127。在時刻T7至時刻T8中，在單元140-1中電晶體130t處於非導通狀態，在單元140-2中電晶體130t處於導通狀態，在單元140-3中電晶體130t處於非導通狀態。因此，佈線123-2和佈線111成為導通狀態而佈線123-2的電位施加到佈線111。明確而言，圖5所示的時序圖例示出電位VDD施加到佈線111的情況。
接著，說明在時刻T8至時刻T13中進行的組態資料的第二寫入。在時刻T8至時刻T13中，接地電位GND施加到佈線127。
在時刻T8至時刻T9中，將高位準的電位VDD施加到多個佈線122中的佈線122-1，將低位準的電位VSS施加到其他佈線122。將高位準的電位VDD施加到佈線121。藉由上述工作，電位VDD施加到單元140-1所具有 的電晶體130t的閘極(FD1)。因此，對應於“1”的數位值的組態資料儲存到單元140-1。
在時刻T10至時刻T11中，將高位準的電位VDD施加到多個佈線122中的佈線122-2，將低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上述工作，電位VSS施加到單元140-2所具有的電晶體130t的閘極(FD2)。因此，對應於“0”的數位值的組態資料儲存到單元140-2。
在時刻T12至時刻T13中，將高位準的電位VDD施加到多個佈線122中的佈線122-3，將低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上述工作，電位VSS施加到單元140-3所具有的電晶體130t的閘極(FD3)。因此，對應於“0”的數位值的組態資料儲存到單元140-3。
注意，雖然圖5所示的時序圖只示出對單元140-1至單元140-3的組態資料的第二寫入，但是與此同樣地進行對單元140-4至單元140-9的組態資料的第二寫入。注意，藉由第二寫入儲存對應於“1”的數位值的組態資料的單元140只是單元140-1至單元140-9中的一個。
接著，對根據藉由第二寫入儲存到單元140的組態資料進行的邏輯電路的第二切換進行說明。
在時刻T14至時刻T15中，高位準的電位VDD施加到佈線127。在時刻T14至時刻T15中，在單元140-1中電晶體130t處於導通狀態，在單元140-2中電晶體130t 處於非導通狀態，在單元140-3中電晶體130t處於非導通狀態。因此，佈線123-1和佈線111成為導通狀態而佈線123-1的電位施加到佈線111。明確而言，圖5所示的時序圖例示出接地電位GND施加到佈線111的情況。
注意，當寫入組態資料時，較佳的是，將佈線123-1至佈線123-9的電位保持為與佈線111的電位相同的位準。藉由採用上述結構，即使在寫入組態資料時電晶體130t成為導通狀態，也可以防止藉由電晶體130t過量的電流流過在佈線123-1至佈線123-9中的任一個與佈線111之間。
較佳的是，藉由鎖存電路等將佈線111的電位保持為規定的位準。藉由採用上述結構，可以防止佈線111的電位成為浮動狀態，並且，可以防止在佈線111的電位被施加到輸入端子的LE中產生過量的電流。
如上所述，根據組態資料開關電路120所具有的上述多個單元140中的任一個成為導通狀態，由此決定藉由開關電路120的多個佈線123中的佈線之一與佈線111的連接結構。
在本發明的一個實施例中，藉由採用上述結構，在圖1A所示的PLD 100中，可以由開關電路120之一控制第二列102-2所具有的LEs 101之一與第二列102-2所具有的LEs 101之另一個之間的電連接。可以由開關電路120之一控制第一列102-1所具有的LEs 101之一與第二列102-2所具有的LEs 101之一之間的電連接。此外，可以 由開關電路120之一控制第二列102-2所具有的LEs 101之一與第三列102-3所具有的LEs 101之一之間的電連接。因此，在本發明的一個實施例中，可以在提高PLD 100中的設計的自由度的同時，將包括在佈線資源中的開關電路的個數抑制為少。
另外，關態電流顯著小的上述電晶體131t的特徵在於：在其帶隙寬於矽的帶隙且其本質載流子密度低於矽的本質載流子密度的半導體膜中形成通道形成區。作為這種半導體，例如可以舉出具有矽的帶隙的2倍以上的大帶隙的氧化物半導體、碳化矽、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等半導體形成的電晶體相比，可以使關態電流極低。因此，藉由使用具有上述結構的電晶體131t，可以防止保持在控制佈線或端子彼此之間的電連接的電晶體130t的閘極的電荷洩漏。
在具有上述結構的開關電路120中，根據組態資料決定用來控制佈線或端子彼此之間的電連接的電晶體130t的導通狀態，藉由關態電流極小的電晶體131t保持上述導通狀態。因此，在本發明的一個實施例中，開關電路110兼有組態記憶體的功能和記憶體元件的功能，並且各單元140的元件數比SRAM少。因此，與設置組態記憶體和記憶體元件的兩者的習知的結構的PLD相比，可以將用來儲存組態資料的記憶體裝置的面積抑制為小。
另外，因為上述電晶體131t的關態電流比在矽膜中具有通道形成區的電晶體小，所以與DRAM相比，可以 延長在開關電路110中保持資料的時間。因此，可以減少資料的重寫的頻率，從而可以抑制耗電量。
<開關電路的具體結構例子2>
接著，對圖3所示的開關電路120的具體結構例子進行說明。圖6所示的開關電路120包括多個單元140，該單元140具有用作開關131的電晶體131t、用作開關130的電晶體130t和與電晶體130t的閘極電連接的電容元件132。明確而言，圖6例示出開關電路120包括以單元140-1至單元140-n表示的n個單元140的情況。
明確而言，電晶體131t的閘極與佈線122電連接。另外，電晶體131t的源極和汲極中的一方與佈線121電連接，源極和汲極中的另一方與電晶體130t的閘極電連接。電晶體130t的源極和汲極中的一方與佈線123電連接，源極和汲極中的另一方與佈線111電連接。
電容元件132所具有的一對電極的一個電極與電晶體130t的閘極電連接，另一個電極與以佈線127-1至佈線127-n表示的多個佈線127之一電連接。除了保持儲存在節點FD的電荷的功能之外，電容元件132還具有在使節點FD保持為浮動狀態的同時將佈線127的電位的變化量加上節點FD的電位的功能。
單元140根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
<開關電路的工作例子>
下面，參照圖7所示的時序圖對圖6所示的開關電路120的工作的一個例子進行說明。注意，在圖7所示的時序圖中，例示出電晶體131t及電晶體130t為n通道型的情況。注意，低於接地電位GND的低位準的電位VSS施加到佈線125。
首先，說明在向PLD開啟電源之後的時刻T1至時刻T8中進行的佈線111的電位的初始化和節點FD的電位的初始化。
因為時刻T1之前是在剛向PLD開啟電源之後，所以多個佈線123和佈線111的電位處於不定狀態，並且各單元140的節點FD的電位也處於不定狀態。另外，在圖7中，以斜線表示電位處於不定狀態的期間。
在時刻T1至時刻T8中，輸入到電晶體126t的閘極的信號INIT的電位成為高位準，電晶體126t成為導通狀態。由此，藉由電晶體126t，電位VSS施加到佈線111。注意，藉由在向PLD開啟電源的同時將信號INIT的電位設定為高位準，可以進一步縮短佈線111的電位成為不定狀態的期間。在本發明的一個實施例中，藉由將電位VSS施加到佈線111可以使佈線111的電位初始化，所以LE的輸入端子不成為不定狀態，可以在LE所具有的CMOS電路中防止產生貫通電流。由此，可以防止PLD的損壞。另外，藉由在時刻T1至時刻T8中將接地電位GND施加到佈線127，可以防止佈線123與佈線111之間的導 通，從而即使佈線123與佈線111的電位不同，也可以防止大量的電流流過在佈線123與佈線111之間。
在時刻T1至時刻T8中，在電位VSS施加到佈線111的情況下，使所有單元140的節點FD的電位初始化。明確而言，在圖7中，首先，在時刻T2至時刻T3中，高於接地電位GND的高位準的電位VDD施加到多個佈線122中的佈線122-1，電位VSS施加到其他佈線122。電位VSS施加到佈線121。藉由上述工作，在單元140-1中，電位VSS施加到節點FD1，由此電晶體130t成為非導通狀態。
接著，在時刻T4至時刻T5中，高於接地電位GND的高位準的電位VDD施加到多個佈線122中的佈線122-2，電位VSS施加到其他佈線122。電位VSS施加到佈線121。藉由上述工作，在單元140-2中，電位VSS施加到節點FD2，由此電晶體130t成為非導通狀態。
接著，在時刻T6至時刻T7中，高於接地電位GND的高位準的電位VDD施加到多個佈線122中的佈線122-3，電位VSS施加到其他佈線122。電位VSS施加到佈線121。藉由上述工作，在單元140-3中，電位VSS施加到節點FD3，由此電晶體130t成為非導通狀態。
注意，雖然圖7所示的時序圖只示出單元140-1至單元140-3中的節點FD的電位的初始化，但是與此同樣地進行對單元140-4至單元140-n中的節點FD的電位的初始化。藉由上述一系列的工作，在所有單元140中節點 FD的電位被初始化，電晶體130t成為非導通狀態。
接著，在時刻T8中，信號INIT的電位成為低位準，電晶體126t成為非導通狀態。
接著，說明在時刻T9至時刻T15中進行的組態資料的寫入。在時刻T9至時刻T15中，接地電位GND施加到佈線127。在時刻T9至時刻T15中，信號INIT的電位一直保持為低位準，電晶體126t一直處於非導通狀態。
首先，在時刻T9至時刻T10中，高位準的電位VDD施加到多個佈線122中的佈線122-1，低位準的電位VSS施加到其他佈線122。另外，高位準的電位VDD施加到佈線121。藉由上述工作，在單元140-1中，電位VDD施加到節點FD1。換言之，可以說：單元140-1處於儲存有對應於“1”的數位值的組態資料的狀態。
接著，在時刻T11至時刻T12中，高位準的電位VDD施加到多個佈線122中的佈線122-2，低位準的電位VSS施加到其他佈線122。低位準的電位VSS施加到佈線121。藉由上述工作，在單元140-2中，電位VSS施加到節點FD2。換言之，可以說：單元140-2處於儲存有對應於“0”的數位值的組態資料的狀態。
接著，在時刻T13至時刻T14中，高位準的電位VDD施加到多個佈線122中的佈線122-3，低位準的電位VSS施加到其他佈線122。低位準的電位VSS施加到佈線121。藉由上述工作，在單元140-3中，電位VSS施加到節點FD3。換言之，可以說：單元140-3處於儲存有對應 於“0”的數位值的組態資料的狀態。
注意，雖然圖7所示的時序圖只示出對單元140-1至單元140-3的組態資料的寫入，但是與此同樣地進行對單元140-4至單元140-n的組態資料的寫入。另外，藉由寫入儲存對應於“1”的數位值的組態資料的單元140只是單元140-1至單元140-n中的一個。
接著，對根據藉由寫入儲存到單元140的組態資料進行的邏輯電路的切換進行說明。
在時刻T15至時刻T16中，當高位準的電位VDD施加到佈線127時，接地電位GND與電位VDD之間的電位差加上各單元140的節點FD。由此，在時刻T9至時刻T15中，只在儲存有對應於“1”的數位值的組態資料的單元140中，節點FD的電位充分變高，電晶體130t成為導通狀態。明確而言，在圖7所示的時序圖中，在時刻T9至時刻T15中，對應於“1”的數位值的組態資料儲存在單元140-1中，由此控制佈線123-1與佈線111之間的電連接的電晶體130t成為導通狀態，佈線123-1的電位藉由電晶體130t施加到佈線111。
如上所述，根據組態資料開關電路120所具有的上述多個單元140中的任一個成為導通狀態，由此決定藉由開關電路120的多個佈線123中的佈線之一與佈線111的連接結構。
另外，雖然圖7例示出按順序使每個單元140節點FD的電位初始化的情況，但是也可以在所有單元140中 同時使節點FD的電位初始化。
<開關電路的具體結構例子3>
接著，對圖3所示的開關電路120的與圖4不同的其他具體結構例子進行說明。
圖8示出開關電路120的電路結構的一個例子。開關電路120包括由多個電晶體130t、電晶體131t和電晶體133t構成的組，該電晶體130t用來控制佈線或端子彼此之間的電連接，該電晶體131t用來在電晶體130t的閘極中將根據組態資料決定的量的電荷供應、保持、釋放，並且其關態電流顯著低，該電晶體133t與電晶體130t串聯連接。
注意，在本說明書中，電晶體串聯連接的狀態是指例如第一電晶體的源極和汲極中的僅一方與第二電晶體的源極和汲極中的僅一方連接的狀態。另外，電晶體並聯連接的狀態是指第一電晶體的源極和汲極中的一方與第二電晶體的源極和汲極中的一方連接且第一電晶體的源極和汲極中的另一方與第二電晶體的源極和汲極中的另一方連接的狀態。
在圖8中，將上述各組圖示為單元140。在圖8所示的開關電路120中，設置有分別對應於多個佈線104、多個佈線105及多個佈線106的單元140。注意，因為圖2例示出多個佈線104、多個佈線105及多個佈線106的總數為9的情況，所以對應於圖2的結構，圖8例示出開關 電路120具有由單元140-1至單元140-9構成的9個單元140，並且對應於多個佈線104、多個佈線105及多個佈線106的佈線123的個數為9的情況。
明確而言，電晶體133t所具有的源極和汲極中的一方與佈線111連接，源極和汲極中的另一方與電晶體130t所具有的源極和汲極中的一方連接。電晶體130t所具有的源極和汲極中的另一方與多個佈線123(佈線123-1至123-9)中的佈線之一連接。電晶體131t所具有的源極和汲極中的一方與電晶體130t的閘極連接，源極和汲極中的另一方與佈線121連接。電晶體131t的閘極與多個佈線122(佈線122-1至佈線122-9)之一連接。電晶體133t的閘極與多個佈線128(佈線128-1至佈線128-9)之一連接。
單元140根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
可以參照圖5所示的時序圖對圖8所示的開關電路120的工作進行說明。注意，圖5所示的時序圖相當於電晶體130t、電晶體131t及電晶體133t為n通道型的情況。
<開關電路的具體結構例子4>
接著，對圖3所示的開關電路120的與圖6不同的具體結構例子進行說明。圖9所示的開關電路120包括多個單元140，該單元140具有電晶體131t、電晶體130t和電 晶體133t。明確而言，圖9例示出開關電路120包括以單元140-1至單元140-n表示的n個單元140的情況。
電晶體131t具有控制將包括組態資料的信號的電位供應到節點FD的功能。根據節點FD的電位選擇電晶體130t的導通狀態或非導通狀態。根據佈線128的電位選擇電晶體133t的導通狀態或非導通狀態。電晶體130t與電晶體133t串聯連接，都具有控制佈線123與佈線111之間的電連接的功能。
明確而言，電晶體131t的閘極與佈線122電連接。電晶體131t的源極和汲極中的一方與佈線121電連接，源極和汲極中的另一方與電晶體130t的閘極電連接。電晶體130t的源極和汲極中的一方與佈線123電連接，源極和汲極中的另一方與電晶體133t的源極和汲極中的一方電連接。電晶體133t的源極和汲極中的另一方與佈線111電連接。電晶體133t的閘極與佈線128電連接。
單元140根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
<開關電路的具體結構例子5>
接著，作為例子舉出圖2所示的開關電路120的電路結構，對開關電路120的與圖4不同的其他具體結構例子進行說明。
圖10示出開關電路120的電路結構的一個例子。與圖8所示的開關電路120同樣，圖10所示的開關電路 120包括多個由電晶體130t、電晶體131t和電晶體133t構成的組，該電晶體130t用來控制佈線或端子彼此之間的電連接，該電晶體131t用來在電晶體130t的閘極中將根據組態資料決定的量的電荷供應、保持、釋放，並且其關態電流顯著低，該電晶體133t與電晶體130t串聯連接。注意，圖10例示出對多個佈線104、多個佈線105及多個佈線106分別設置有兩個組的情況。
在圖10中，將上述各組圖示為單元140。在圖10所示的開關電路120中，設置有分別對應於多個佈線104、多個佈線105及多個佈線106的兩個單元140。注意，因為圖2例示出多個佈線104、多個佈線105及多個佈線106的總數為9的情況，所以對應於圖2的結構，圖10例示出開關電路120具有由單元140-1至單元140-18構成的18個單元140，並且對應於多個佈線104、多個佈線105及多個佈線106的佈線123的個數為9的情況。
注意，分別對應於多個佈線104、多個佈線105及多個佈線106的單元140的個數不侷限於兩個。也可以三個以上的多個單元140分別對應於多個佈線104、多個佈線105及多個佈線106。
明確而言，在圖10中，多個單元140中的兩個單元140與多個佈線123中的佈線之一連接。例如，在單元140-1和單元140-2中，兩個電晶體130t所具有的源極和汲極中的另一方都與佈線123-1連接。
單元140根據需要還可以具有電晶體、二極體、電阻 元件、電容元件、電感器等其他電路元件。
注意，在圖8和圖10中，例示出電晶體133t電連接到電晶體130t所具有的源極和汲極中的一方與佈線111之間的情況。電晶體133t也可以電連接到電晶體130t所具有的源極和汲極中的另一方與多個佈線123中的佈線之一之間。
下面，參照圖11所示的時序圖對圖10所示的開關電路120的工作的一個例子進行說明。注意，圖11所示的時序圖例示出電晶體130t、電晶體131t及電晶體133t為n通道型電晶體的情況。
首先，說明在時刻T1至時刻T8中進行的組態資料的寫入。在時刻T1至時刻T8中，接地電位GND施加到多個佈線128，所有單元140所具有的電晶體133t處於非導通狀態。
在時刻T1至時刻T2中，將高位準的電位VDD施加到多個佈線122中的佈線122-1，將低位準的電位VSS施加到其他佈線122。將電位VDD施加到佈線121。藉由上述工作，電位VDD施加到單元140-1所具有的電晶體130t的閘極(FD1)。因此，對應於“1”的數位值的第一組態資料儲存到單元140-1。
在時刻T3至時刻T4中，將高位準的電位VDD施加到多個佈線122中的佈線122-2，將低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上述工作，電位VSS施加到單元140-2所具有的電晶體 130t的閘極(FD2)。因此，對應於“0”的數位值的第二組態資料儲存到單元140-2。
在時刻T5至時刻T6中，將高位準的電位VDD施加到多個佈線122中的佈線122-3，將低位準的電位VSS施加到其他佈線122。將電位VSS施加到佈線121。藉由上述工作，電位VSS施加到單元140-3所具有的電晶體130t的閘極(FD3)。因此，對應於“0”的數位值的第一組態資料儲存到單元140-3。
在時刻T7至時刻T8中，將高位準的電位VDD施加到多個佈線122中的佈線122-4，將低位準的電位VSS施加到其他佈線122。將電位VDD施加到佈線121。藉由上述工作，電位VDD施加到單元140-4所具有的電晶體130t的閘極(FD4)。因此，對應於“1”的數位值的第二組態資料儲存到單元140-4。
注意，雖然圖11所示的時序圖只示出對單元140-1至單元140-4的第一組態資料或第二組態資料的寫入，但是與此同樣地進行對單元140-5至單元140-18的第一組態資料或第二組態資料的寫入。注意，藉由第一組態資料的寫入儲存對應於“1”的數位值的組態資料的單元140只是以單元140-M(M是自然數且18以下的奇數)表示的多個單元140中的一個。此外，藉由第二組態資料的寫入儲存對應於“1”的數位值的組態資料的單元140只是以單元140-L(L是自然數且18以下的偶數)表示的多個單元140中的一個。
接著，對根據第一組態資料進行的邏輯電路的第一切換進行說明。
在時刻T9至時刻T10中，高位準的電位VDD施加到以佈線128-M表示的多個佈線128。接地電位GND繼續施加到以佈線128-L表示的多個佈線128。在時刻T9至時刻T10中，在以佈線140-M表示的多個單元140中的單元140-1處於導通狀態，在其他單元140處於非導通狀態。因此，佈線123-1和佈線111成為導通狀態而佈線123-1的電位施加到佈線111。明確而言，圖11所示的時序圖例示出接地電位GND施加到佈線111的情況。
接著，對根據第二組態資料進行的邏輯電路的第二切換進行說明。
在時刻T11至時刻T12中，高位準的電位VDD施加到以佈線128-L表示的多個佈線128。接地電位GND施加到以佈線128-M表示的多個佈線128。在時刻T11至時刻T12中，在以佈線140-L表示的多個單元140中的單元140-4處於導通狀態，在其他單元140處於非導通狀態。因此，佈線123-2和佈線111成為導通狀態而佈線123-2的電位施加到佈線111。明確而言，圖11所示的時序圖例示出電位VDD施加到佈線111的情況。
注意，當寫入第一組態資料或第二組態資料時，較佳的是，將佈線123-1至佈線123-18的電位保持為與佈線111的電位相同的位準。藉由採用上述結構，即使在寫入第一組態資料或第二組態資料時電晶體130t成為導通狀 態，也可以防止藉由電晶體130t過量的電流流過在佈線123-1至佈線123-18中的任一個與佈線111之間。
較佳的是，藉由鎖存電路等將佈線111的電位保持為規定的位準。藉由採用上述結構，可以防止佈線111的電位成為浮動狀態，並且，可以防止在佈線111的電位被施加到輸入端子的LE中產生過量的電流。
注意，在圖10所示的開關電路120中儲存有多個組態資料，並且可以自由地選擇用於組態的組態資料。因此，可以在使根據組態資料之一決定邏輯電路的PLD工作的同時，可以重寫其他組態資料。
<開關電路的具體結構例子6>
接著，對圖3所示的開關電路120的與圖6不同的具體結構例子進行說明。與圖9所示的開關電路120同樣，圖12所示的開關電路120包括多個單元140，該單元140具有電晶體131t、電晶體130t和電晶體133t。注意，圖12例示出兩個單元140共同使用多個各佈線123的開關電路120的結構。
明確而言，圖12例示出開關電路120包括以單元140-1至單元140-2n表示的2n個單元140的情況。並且，2n個單元140中的單元140-i和單元140-i+1(i是2n-1或以下的自然數)共同使用佈線123-1至佈線123-n中的佈線123之一。
注意，共同使用多個各佈線123的單元140的個數不 侷限於兩個。也可以三個以上的多個單元140共同使用多個各佈線123。
明確而言，圖12例示出單元140-1的電晶體130t所具有的源極和汲極中的一方和單元140-2的電晶體130t所具有的源極和汲極中的一方都電連接到佈線123-1的情況。
單元140根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
注意，在圖9和圖12中，例示出電晶體133t電連接到電晶體130t所具有的源極和汲極中的另一方與佈線111之間的情況。電晶體133t也可以電連接到電晶體130t所具有的源極和汲極中的一方與多個佈線123中的佈線之一之間。
在圖12所示的開關電路120中，可以將對應於多個電路結構的組態資料分別儲存到與佈線123之一電連接的多個單元140。藉由在儲存有對應於電路結構之一的組態資料的單元140中使電晶體133t成為導通狀態，且在儲存有對應於其他電路結構的組態資料的單元140中使電晶體133t成為非導通狀態，可以根據組態資料進行邏輯電路的切換。
因此，在圖12所示的開關電路120中儲存有多個組態資料，並且可以自由地選擇用於組態的組態資料。因此，可以在使根據組態資料之一決定邏輯電路的PLD工作的同時，可以重寫其他組態資料。
在上述專利文獻1中，為了在多上下文系統中切換組態資料，需要從DRAM讀出組態資料，該組態資料的讀出需要使用感測放大器。在圖10或圖12所示的本發明的一個實施例中，為了在多上下文系統中切換組態資料，不需要從DRAM讀出組態資料，因此不需要使用感測放大器。由此，可以縮短組態資料的切換所需要的時間，從而可以高速地進行可程式邏輯裝置中的邏輯電路的重組態。
注意，在開關電路120中，因為電晶體131t具有保持節點FD的電位的功能，所以較佳為是關態電流顯著小的電晶體。具有在其帶隙寬於矽的帶隙且其本質載流子密度低於矽的本質載流子密度的半導體膜中形成通道形成區的特徵的電晶體的關態電流顯著小，所以將其用作電晶體131t是較佳的。作為這種半導體，例如可以舉出具有矽的帶隙的2倍以上的大帶隙的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等半導體形成的電晶體相比，可以使關態電流極低。因此，藉由使用具有上述結構的電晶體131t，可以防止保持在節點FD的電荷洩漏。
在具有上述結構的開關電路120中，根據組態資料選擇控制佈線彼此之間的電連接的電晶體130t的導通狀態或非導通狀態，並且，藉由使電晶體131t成為非導通狀態，在上述節點FD中保持包括組態資料的信號的電位。因此，在本發明的一個實施例中，對包括在佈線資源中的開關電路120附加保持選擇其導通狀態或非導通狀態的資 訊的組態記憶體的功能。再者，各單元140的元件數比SRAM少，因此，與設置組態記憶體和開關的兩者的習知的結構的PLD相比，可以將組態記憶體的面積抑制為小。
尤其是，在多上下文系統的PLD中，藉由將對應於多個電路結構的組態資料儲存到組態記憶體，實現動態重組態。因此，與實現動態重組態的其他方法諸如組態資料發送方式等相比，在多上下文系統的PLD中組態記憶體所占的面積大得多。但是，在使用具有圖10或圖12所示的結構的開關電路120的根據本發明的一個實施例的PLD中，即使採用多上下文系統，也如上所述可以將組態記憶體的面積抑制為小。
注意，藉由減少用作電子予體(供給者)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。因此，在實現高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流顯著小且可靠性高。從而，藉由將上述電晶體用作開關電路120的電晶體131t，可以確保長的資料保持期間。
明確而言，根據各種實驗可以證明在實現高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流低。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極和汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流小於或等於半 導體參數分析儀的測量極限，即小於或等於1×10-13A的特性。在此情況下，可知：根據電晶體的通道寬度被規格化的關態電流為小於或等於100zA/μm。此外，藉由使用如下電路來測量關態電流，在該電路中將電容元件與電晶體連接且由該電晶體控制流入到電容元件或從電容元件流出的電荷。在該測量時，將實現高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移測量該電晶體的關態電流。其結果，可知：當電晶體的源極電極和汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將實現高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流顯著小。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有量產性高等的優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述氧化物半導體(In-Ga-Zn類氧化物)的情況下，可以在玻璃基板上或在利用矽的積體電路上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
作為氧化物半導體，至少包含銦(In)或鋅(Zn)是較佳的。另外，作為降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外還包含鎵(Ga)是較佳的。此外，作為穩定劑較佳為包含錫 (Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦；氧化鎵；氧化錫；氧化鋅；In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以 包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻充分高而能夠充分地降低關態電流且遷移率也高。
例如，可以使用其原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或該組成附近的氧化物。或者，較佳為使用其原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成附近的氧化物。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
以下說明氧化物半導體膜的結構。
在本說明書中，“平行”是指在從大於或等於-10°且小於或等於10°的範圍中兩個直線形成的角度，因此也包括大於或等於-5°且小於或等於5°的角度的情況。另外，“垂直”是指在大於或等於80°且小於或等於100°的範圍中兩個直線形成的角度，因此也包括大於或等於85°且小於或等於95°的角度的情況。
在本說明書中，六方晶系包括三方晶系和六方晶系。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor ：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而整個膜具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，而大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，詳細說明CAAC-OS膜。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)所得到的CAAC-OS膜的影像中，不能明確地觀察到結晶部與結晶部之間的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易產生起因於晶界的電子遷移率的降低。
由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂 面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，由利用TEM所得到的大致垂直於樣本面的方向上的CAAC-OS膜的影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間沒有金屬原子的排列的有序度。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，在藉由out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜的情況下，在繞射角度(2θ)為31°附近時出現峰值。由於該峰值歸於InGaZnO4結晶的(009)面，所以可以確認到CAAC-OS膜的結晶具有c軸配向性並且c軸在大致垂直於CAAC-OS膜的被形成面或頂面的方向上配向。
另一方面，在藉由從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜的情況下，在2θ為56°附近時出現峰值。該峰值歸於InGaZnO4結晶的(110)面。在此，在將2θ固定為56°附近的狀態下，在以樣本面的法線向量為軸(
Figure TWI611660BD00001
軸)旋轉樣本的同時進行分析(
Figure TWI611660BD00002
掃描)。在該樣本是InGaZnO4的單晶氧化物半導體膜的情況下出現六個峰值，該六個峰值歸於相等於(110)面的結晶面。另一方面，在該樣本是CAAC-OS膜的情況下，即使在將2θ固定為56°附近的狀態下進行
Figure TWI611660BD00003
掃 描也不能明確地觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸在平行於被形成面或頂面的法線向量的方向上配向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於平行於結晶的ab面的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸在平行於CAAC-OS膜的被形成面或頂面的法線向量的方向上配向。由此，例如，在藉由蝕刻等改變CAAC-OS膜的形狀的情況下，有時結晶的c軸未必平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度未必均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂面附近產生的結晶生長形成的情況下，有時頂面附近的晶化度高於被形成面附近。另外，在對CAAC-OS膜添加雜質時，被添加雜質的區域的晶化度變化，而CAAC-OS膜的晶化度根據區域變化。
注意，在藉由out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜的情況下，除了2θ為31°附近的峰值之外，有時還觀察到2θ為36°附近的峰值。2θ為36°附近的峰值示出不具有c軸配向性的結晶包括在CAAC-OS膜的一部分中。較佳的是，在CAAC-OS膜中2θ的峰值出現於31°附近並不出現於36°附近。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材，且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，只要降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度，即可。另外，只要降低成膜氣體中的雜質濃度，即可。明確而言，使用露點為-80℃或以下，較佳為-100℃或以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為從100℃至740℃，較佳為從200℃至500℃的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
較佳的是，藉由增高成膜氣體中的氧比率並對電力進行最佳化，減輕成膜時的電漿損傷。將成膜氣體中的氧比率設定為30vol%或更高，較佳為100vol%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在從1000℃至1500℃的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn類氧化物靶材。注意，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
另外，半導體膜也可以具有層疊使用金屬的原子數比彼此不同的金屬氧化物的靶材形成的多個氧化物半導體膜的結構。例如，也可以以靶材的原子數比為In：Ga：Zn=1：1：1的方式形成第一層的氧化物半導體膜，且以靶材的原子數比為In：Ga：Zn=3：1：2的方式形成第二層的氧化物半導體膜。另外，也可以以靶材的原子數比為In：Ga：Zn=1：3：2的方式形成第一層的氧化物半導體膜，以靶材的原子數比為In：Ga：Zn=3：1：2的方式形成第二層的氧化物半導體膜，且以靶材的原子數比為In：Ga：Zn=1：1：1的方式形成第三層的氧化物半導體膜。
或者，半導體膜也可以具有層疊使用包含不同的金屬的金屬氧化物的靶材形成的多個氧化物半導體膜的結構。
注意，作為電晶體130t或電晶體133t，既可以使用在非晶、微晶、多晶或單晶的矽或鍺等半導體膜中具有通道形成區的電晶體，又可以使用與電晶體131t同樣的在其帶隙比矽的帶隙寬且其本質載流子密度比矽的本質載流子密度低的半導體膜中具有通道形成區的電晶體。作為矽，可以使用：藉由電漿CVD法等的氣相生長法或濺射法形成的非晶矽；藉由雷射退火法等處理使非晶矽結晶化而得到的多晶矽；藉由對單晶矽晶片注入氫離子等而使表層部剝離的單晶矽等。
<單元的結構例子>
接著，對圖3所示的開關電路120的其他結構例子進行說明。圖13A示出開關電路120所具有的單元140的一個例子。與圖9所示的開關電路120所具有的單元140同樣，圖13A所示的單元140包括：電晶體131t、電晶體130t和電晶體133t。注意，圖13A所示的單元140的結構與圖9所示的單元140的結構的不同之處在於：設置有用來保持節點FD的電位的反相器180及反相器181。
明確而言，在圖13A中，反相器180的輸入端子及反相器181的輸出端子與節點FD電連接，反相器180的輸出端子與反相器181的輸入端子電連接。藉由採用上述結構，在圖13A所示的單元140中，可以由反相器180及反 相器181保持節點FD的電位。
圖13B示出圖13A所示的單元140中的兩個單元共同使用佈線123的結構例子。雖然圖13B例示出兩個單元140共同使用佈線123的情況，但是在本發明的一個實施例中，也可以三個以上的多個單元140共同使用佈線123。
圖13A及圖13B所示的單元140根據需要還可以具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
注意，在圖13A和圖13B中，例示出電晶體133t電連接到電晶體130t所具有的源極和汲極中的另一方與佈線111之間的情況。電晶體133t也可以電連接到電晶體130t所具有的源極和汲極中的一方與佈線123之間。
<防止由鎖存器的貫通電流>
在根據本發明的一個實施例的PLD中，與LE的輸入端子電連接的佈線111也可以電連接到鎖存器。圖14A示出除了用來進行初始化的開關126之外，鎖存器182與佈線111電連接的情況。圖14A所示的鎖存器182具有將電連接到LE的輸入端子的佈線111的電位保持為高位準和低位準中的任一方的功能。
圖14B示出鎖存器182的結構的一個例子。圖14B所示的鎖存器182具有反相器183和p通道型電晶體184。反相器183的輸入端子與佈線111電連接，反相器 183的輸出端子與電晶體184的閘極電連接。電晶體184的源極和汲極中的一方與被施加比佈線125的電位高的電位的佈線185電連接，源極和汲極中的另一方與佈線111電連接。
在本發明的一個實施例中，藉由將具有上述結構的鎖存器182與佈線111電連接，可以在向PLD開啟電源之後將佈線111的電位保持為高位準和低位準中的任一方，所以可以防止由於中間的電位施加到佈線111導致在其輸入端子連接到佈線111的LE中產生貫通電流。
<IO與邏輯元件的連接結構>
接著，對PLD 100中的IOs與邏輯元件的連接結構進行說明。圖15例示出根據本發明的一個實施例的PLD 100的一部分。
在圖15中，將具有多個LEs 101的列102、具有多個IOs 150的列151設置在PLD 100中。圖15例示出從圖式的左側依次配置為並聯連接列151及列102的情況。
在圖15中，將多個佈線152、多個佈線153、多個佈線154、多個佈線155以及多個佈線156設置在PLD 100中。
列102所具有的各LEs 101的第一輸出端子分別與多個佈線152及多個佈線156連接。列102所具有的各LEs 101的第二輸出端子分別與多個佈線153連接。列151所具有的IOs 150的輸出端子分別與多個佈線155連接。多 個佈線154分別與配置在圖15的列102的右側的多個各LEs 101(未圖示)所具有的第一輸出端子連接。
另外，各IO 150所具有的輸出端子的個數不一定侷限於一個，也可以為多個。注意，不管上述輸出端子的個數，一個輸出端子也必須連接到一個佈線。換言之，如果列151所具有的IOs 150的個數為Y(Y是自然數)，則PLD 100至少具有電連接到上述輸出端子的Y個佈線155。
多個佈線152、多個佈線154、多個佈線155和多個佈線156設置在列151與列102之間。列102設置在多個佈線152與多個佈線153之間。
在圖15中，多個佈線152、多個佈線154及多個佈線155藉由開關電路110與列102所具有的各LEs 101的多個輸入端子電連接。此外，在圖15中，多個佈線156藉由開關157與列151所具有的IOs 150的輸入端子電連接。
開關157包括一個具有上述結構的開關電路120。開關157所具有的開關電路120具有根據組態資料選擇多個佈線156中的佈線之一，將所選擇的該佈線之一與各IOs 150的輸入端子連接的功能。
注意，在圖1A及圖15中，例示出藉由設置在具有LEs 101的列之間的多個佈線屬於同一列的LEs 101彼此連接的情況。但是，也可以將屬於同一列的LEs 101彼此直接連接的佈線設置在PLD 100中。
<LE的結構例子>
圖16A例示出LE101的一個實施例。圖16A所示的LE 101包括LUT(查閱資料表)160、正反器161、組態記憶體162。組態記憶體162具有儲存從記憶體元件發送的組態資料的功能。根據從組態記憶體162發送的組態資料的內容，LUT 160所決定的邏輯電路變化。當確定組態資料時，在LUT 160中，決定對於供應到輸入端子163的多個輸入信號的輸入值的輸出值之一。接著，從LUT 160輸出包括上述輸出值的信號。正反器161保持從LUT160輸出的信號，並且，與時脈信號CLK同步從第一輸出端子164及第二輸出端子165輸出對應於上述信號的輸出信號。
注意，也可以採用如下結構：LE 101可具有多工器電路，藉由該多工器電路選擇來自LUT 160的輸出信號是否經過正反器161。
也可以採用藉由組態資料來定義正反器161的種類的結構。明確而言，也可以採用如下結構：藉由組態資料，正反器161具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個功能。
圖16B例示出LE 101的其他一個實施例。圖16B所示的LE 101具有對圖16A所示的LE 101附加AND電路166的結構。對AND電路166，作為高準位動作的輸入供應來自正反器161的信號，作為低準位動作的輸入供應圖 3所示的用來使佈線111的電位初始化的信號INIT。藉由採用上述結構，當根據信號INIT使佈線111的電位初始化時，可以將來自LE 101的輸出信號設定為與佈線125相同的電位。因此，可以防止大量的電流流過在圖3所示的被供應來自LE 101的輸出信號的多個佈線123與佈線111之間。由此，可以防止PLD的損壞。
圖16C例示出LE 101的其他一個實施例。圖16C所示的LE 101具有對圖16A所示的LE 101附加多工器168和組態記憶體169的結構。在圖16C中，來自LUT 160的輸出信號和來自正反器161的輸出信號輸入到多工器168。多工器168具有根據儲存在組態記憶體169中的組態資料而選擇且輸出上述兩個輸出信號中的任一方的功能。來自多工器168的輸出信號從第一輸出端子164及第二輸出端子165輸出。
<PLD的俯視圖>
圖17示出PLD 100的俯視圖的一個例子。
在圖17中，PLD 100具有邏輯陣列170、IOs 150、PLL(phase lock loop：相鎖環)172、RAM 173和乘法器174。
邏輯陣列170具有多個LEs 101以及包括控制LEs 101之間的連接的佈線和開關的佈線資源175。PLL 172具有產生時脈信號CLK的功能。RAM 173具有儲存用於邏輯運算的資料的功能。乘法器174相當於乘法專用的邏 輯電路。只要邏輯陣列170具有進行乘法的功能，不一定必須要設置乘法器174。
雖然，在圖17中，例示出決定各LEs 101的邏輯電路的組態資料在設置在PLD 100的外部的記憶體元件中儲存的情況。但是，記憶體元件可以設置在PLD 100中。
<LUT的結構例子>
在本例子中，對LE 101所具有的LUT 160的結構例 子進行說明。LUT 160可以使用多個多工器構成。可以採用組態資料輸入到多個多工器的輸入端子和控制端子中的任一個的結構。
圖18A示出LE 101所具有的LUT 160的一個實施例。
在圖18A中，LUT 160使用七個雙輸入多工器(多工器31、多工器32、多工器33、多工器34、多工器35、多工器36、多工器37)構成。多工器31至多工器34的各輸入端子相當於LUT 160的輸入端子M1至M8。
多工器31至多工器34的各控制端子彼此電連接，上述控制端子相當於LUT 160的輸入端子IN3。多工器31的輸出端子及多工器32的輸出端子與多工器35的兩個輸入端子電連接，多工器33的輸出端子及多工器34的輸出端子與多工器36的兩個輸入端子電連接。多工器35的控制端子與多工器36的控制端子電連接，上述控制端子相當於LUT 160的輸入端子IN2。多工器35的輸出端子及 多工器36的輸出端子與多工器37的兩個輸入端子電連接。多工器37的控制端子相當於LUT 160的輸入端子IN1。多工器37的輸出端子相當於LUT 160的輸出端子OUT。
藉由將對應於儲存在組態記憶體中的組態資料的輸出信號從該組態記憶體輸入到輸入端子M1至輸入端子M8，可以決定由LUT 160進行的邏輯運算的種類。
例如，在圖18A的LUT 160中，當將對應於儲存在組態記憶體中且具有“0”、“1”、“0”、“1”、“0”、“1”、“1”、“1”的數位值的組態資料的輸出信號從該組態記憶體分別輸入到輸入端子M1至輸入端子M8時，可以實現圖18C所示的等效電路的功能。
圖18B示出LE 101所具有的LUT 160的其他一個實施例。
在圖18B中，LUT 160使用三個雙輸入多工器(多工器41、多工器42、多工器43)和雙輸入OR電路44構成。
多工器41的輸出端子及多工器42的輸出端子與多工器43的兩個輸入端子電連接。OR電路44的輸出端子與多工器43的控制端子電連接。多工器43的輸出端子相當於LUT 160的輸出端子OUT。
藉由將對應於儲存在組態記憶體中的組態資料的輸出信號從該組態記憶體輸入到多工器41的控制端子A1、輸入端子A2及輸入端子A3、多工器42的控制端子A6、輸 入端子A4及輸入端子A5和OR電路44的輸入端子A7及輸入端子A8中的任一個，可以決定由LUT 160進行的邏輯運算的種類。
例如，在圖18B的LUT 160中，當將對應於儲存在組態記憶體中且具有“0”、“1”、“0”、“0”、“0”的數位值的組態資料的輸出信號從該組態記憶體分別輸入到輸入端子A2、輸入端子A4、輸入端子A5、控制端子A6、輸入端子A8時，可以實現圖18C所示的等效電路的功能。在上述結構中，控制端子A1、輸入端子A3、輸入端子A7分別相當於輸入端子IN1、輸入端子IN2、輸入端子IN3。
注意，雖然圖18A及圖18B示出使用雙輸入多工器構成的LUT 160的例子，但是也可以採用使用更多的輸入多工器構成的LUT 160。
除了多工器之外，LUT 160也可以還具有二極體、電阻元件、邏輯電路(或邏輯元件)、開關中的任一個或全部。作為邏輯電路(或邏輯元件)，可以使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、時脈反相器等。作為開關，例如可以使用類比開關、電晶體等。
雖然示出使用圖18A或圖18B所示的LUT 160進行如圖18C所示那樣的三輸入單輸出的邏輯運算的情況，但是不侷限於此。藉由適當地決定LUT 160及所輸入的組態資料，可以實現更多的輸入、更多的輸出的邏輯運算。
<單元的剖面結構的例子>
在圖19中，作為一個例子示出圖6所示的單元140所具有的電晶體130t、電晶體131t及電容元件132的剖面結構。
另外，在本例子中，例示出電晶體131t在氧化物半導體膜中具有通道形成區和電容元件132形成在電晶體130t上的情況，該電晶體130t在單晶矽基板中具有通道形成區。
注意，在電晶體130t中，也可以將作為非晶、微晶、多晶或單晶的矽或鍺等的半導體膜用於活性層。或者，在電晶體130t中，也可以將氧化物半導體用於活性層。當在所有的電晶體中將氧化物半導體用於活性層時，電晶體131t也可以不層疊在電晶體130t上，電晶體131t和電晶體130t也可以形成在同一個層中。
在使用矽薄膜形成電晶體130t的情況下，也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
作為其中形成電晶體130t的半導體基板400，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖19中例示出使用具有n型導電型的單晶矽基板 的情況。
電晶體130t由元件分離絕緣膜401與其他電晶體電分離。作為元件分離絕緣膜401的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等。
明確而言，電晶體130t包括：形成在半導體基板400中並用作源極區或汲極區的雜質區402域及雜質區403；閘極電極404；以及設置在半導體基板400與閘極電極404之間的閘極絕緣膜405。閘極電極404隔著閘極絕緣膜405重疊於形成在雜質區402與雜質區403之間的通道形成區。
在電晶體130t上設置有絕緣膜409。在絕緣膜409中形成有開口部。在上述開口部中形成有接觸於雜質區402的佈線410、接觸於雜質區403的佈線411以及與閘極電極404電連接的佈線412。
佈線410與形成在絕緣膜409上的佈線415電連接。佈線411與形成在絕緣膜409上的佈線416電連接。佈線412與形成在絕緣膜409上的佈線417電連接。
在佈線415至佈線417上以依次層疊的方式形成有絕緣膜420及絕緣膜440。在絕緣膜420及絕緣膜440中形成有開口部。在上述開口部中形成有與佈線417電連接的佈線421。
在圖19中，在絕緣膜440上形成有電晶體131t及電容元件132。
電晶體131t在絕緣膜440上包括：包含氧化物半導體的半導體膜430；半導體膜430上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜430、導電膜432及導電膜433上的閘極絕緣膜431；以及位於閘極絕緣膜431上並在導電膜432與導電膜433之間重疊於半導體膜430的閘極電極434。注意，導電膜433與佈線421電連接。
在閘極絕緣膜431上並重疊於導電膜433的位置設置有導電膜435。隔著閘極絕緣膜431導電膜435重疊於導電膜433的部分用作電容元件132。
注意，在圖19中例示出電容元件132與電晶體131t一起設置在絕緣膜440上的情況，但是電容元件132也可以與電晶體130t一起設置在絕緣膜440下。
在電晶體131t及電容元件132上以依次層疊的方式設置有絕緣膜441及絕緣膜442。在絕緣膜441及絕緣膜442中設置有開口部。在上述開口部中接觸於閘極電極434的導電膜443設置在絕緣膜441上。
在圖19中，電晶體131t在半導體膜430的至少一側具有閘極電極434；但是也可以具有隔著半導體膜430存在的一對閘極電極。
在電晶體131t具有隔著半導體膜430存在的一對閘極電極的情況下，也可以處於如下狀態：對一方閘極電極供應用來控制電晶體131t的導通狀態或非導通狀態的信號，另一方閘極電極由其他元件被施加外部電位。在此情 況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一方閘極電極施加接地電位等固定電位。藉由控制對另一方閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
雖然，在圖19中，例示出電晶體131t具有包括對應於一個閘極電極434的一個通道形成區的單閘極結構的例子。但是，電晶體131t也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
<電晶體的結構例子>
接著，對在氧化物半導體膜中具有通道形成區的電晶體的結構的一個例子進行說明。
圖20所示的電晶體601在絕緣表面上具有導電膜602、導電膜603及閘極電極604。閘極電極604位於導電膜602與導電膜603之間。電晶體601具有位於設置在絕緣表面上的導電膜602、導電膜603與閘極電極604之間的絕緣膜605。
另外，電晶體601在閘極電極604及絕緣膜605上具有島狀絕緣膜606和位於絕緣膜606上的島狀氧化物半導體膜607。電晶體601具有導電膜602及氧化物半導體膜607上的源極電極608和導電膜603及氧化物半導體膜607上的汲極電極609。
電晶體601具有設置在氧化物半導體膜607、源極電 極608及汲極電極609上的絕緣膜610。
注意，源極電極608及汲極電極609的端部的厚度逐步減薄。或者，源極電極608及汲極電極609的端部的厚度也可以連續地減薄。藉由採用上述結構，可以提高設置在源極電極608及汲極電極609上的絕緣膜610的源極電極608及汲極電極609的端部的覆蓋率。
電晶體601具有設置在絕緣膜610上的閘極電極611。閘極電極611隔著絕緣膜610重疊於氧化物半導體膜607。
注意，圖20例示出電晶體601具有以覆蓋閘極電極611及絕緣膜610的方式設置的絕緣膜612的情況。
圖21示出在單晶矽基板中具有通道形成區的電晶體630上層疊有圖20所示的電晶體601的情況的剖面圖。
如圖21所示，電晶體630形成在半導體基板631中。作為半導體基板631，例如可以使用具有n型或p型導電型的單晶矽基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖21中例示出使用具有n型導電型的單晶矽基板的例子。
電晶體630由元件分離絕緣膜632與電晶體等其他半導體元件電分離。作為元件分離絕緣膜632的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等。
藉由將賦予p型導電型的雜質元素選擇性地引入到其 中形成n通道型電晶體630的區域中，形成p阱633。當使用具有p型導電型的半導體基板形成p通道型電晶體時，藉由將賦予n型導電型的雜質元素選擇性地引入到其中形成p通道型電晶體的區域中，形成被稱為n阱的區域。
明確而言，電晶體630包括：形成在半導體基板631中並用作源極區或汲極區的雜質區634域及雜質區635；閘極電極636；以及設置在半導體基板631與閘極電極636之間的閘極絕緣膜637。閘極電極636隔著閘極絕緣膜637重疊於形成在雜質區634與雜質區635之間的通道形成區。
在電晶體630上設置有絕緣膜638。在絕緣膜638中形成有開口部。在上述開口部中形成有接觸於雜質區634的佈線639以及接觸於雜質區635的佈線640。
佈線639與形成在絕緣膜638上的佈線641連接，佈線640與形成在絕緣膜638上的佈線642連接。
在佈線641及佈線642上形成有絕緣膜643。
在圖21中，在絕緣膜643上形成有電晶體601。導電膜603與電晶體630的閘極電極連接。
圖22示出在形成有電晶體630的層與層疊有電晶體601的層之間形成有其他佈線層的情況的剖面圖。
在圖22中，在絕緣膜643上形成有佈線645。在絕緣膜643及佈線645上形成有絕緣膜646。在絕緣膜646中形成有開口部，在上述開口部中形成有與佈線645連接 的佈線647。在絕緣膜646上形成有與佈線647連接的佈線648。在絕緣膜646及佈線648上形成有絕緣膜649。在絕緣膜649上形成有開口部，在上述開口部中形成有與佈線648連接的佈線650。在絕緣膜649上形成有電晶體601。佈線650與導電膜603連接。
圖23示出形成有電晶體601的層上形成有其他佈線層的情況的剖面圖。
在圖23中，在電晶體601上形成有絕緣膜651。在絕緣膜651上形成有佈線652，佈線652在絕緣膜651、絕緣膜610及絕緣膜612中形成的開口部中與汲極電極609連接。在絕緣膜651及佈線652上形成有絕緣膜653。在絕緣膜653上形成有佈線654，佈線654在形成在絕緣膜653中的開口部中與佈線652連接。在絕緣膜653及佈線654上形成有絕緣膜655。在絕緣膜655上形成有佈線656，佈線656在形成在絕緣膜655中的開口部中與佈線654連接。
<組態記憶體的結構例子>
圖24示出組態記憶體所具有的記憶單元的電路結構的一個例子。
在本發明的一個實施例中，記憶單元200至少具有開關201至開關205。如圖24所示，記憶單元200也可以具有電容元件206及電容元件207。
圖24例示出作為開關使用一個電晶體的情況；但是 也可以作為開關使用多個電晶體。
開關201具有控制將包括組態資料的第一信號的電位供應到記憶單元200內的節點FD1的功能。明確而言，當開關201處於導通狀態(導通)時，施加到佈線210的包括組態資料的第一信號的電位供應到節點FD1。當開關201處於非導通狀態(截止)時，保持節點FD1的電位。電容元件206與節點FD1電連接，具有保持節點FD1的電位的功能。
根據施加到佈線212的信號的電位而選擇開關201的導通狀態或非導通狀態。
開關202具有根據節點FD1的電位控制佈線208與佈線209之間的電連接的功能。明確而言，當開關202處於導通狀態時，佈線208與佈線209電連接。當開關202處於非導通狀態時，佈線208與佈線209電分離。
開關203具有控制將包括組態資料的第二信號的電位供應到記憶單元200內的節點FD2的功能。明確而言，當開關203處於導通狀態(導通)時，施加到佈線211的包括組態資料的第二信號的電位供應到節點FD2。當開關203處於非導通狀態(截止)時，保持節點FD2的電位。電容元件207與節點FD2電連接，具有保持節點FD2的電位的功能。
根據施加到佈線212的信號的電位而選擇開關203的導通狀態或非導通狀態。
開關204具有根據節點FD2的電位控制佈線214與 佈線209之間的電連接的功能。明確而言，當開關204處於導通狀態時，佈線214與佈線209電連接。當開關204處於非導通狀態時，佈線214與佈線209電分離。
注意，高位準的電位VDD施加到佈線208，低位準的電位VSS施加到佈線214。當將組態資料寫入到記憶單元200時，第一信號的電位和第二信號的電位的極性彼此反轉，即邏輯位準反轉。因此，當開關202和開關204中的一方處於導通狀態時，另一方處於非導通狀態。根據第一信號和第二信號的電位，即組態資料決定開關202和開關204中的哪一個處於導通狀態且哪一個處於非導通狀態。因此，根據組態資料決定施加到佈線209的電位是高位準的電位VDD還是低位準的電位VSS。
開關205具有控制佈線209與佈線215之間的電連接的功能。明確而言，當開關205處於導通狀態時，佈線209與佈線215電連接，佈線209的電位施加到佈線215。當開關205處於非導通狀態時，佈線209與佈線215電分離。
注意，在圖24所示的組態記憶體中，因為用於開關201及開關203的電晶體具有保持節點FD1及節點FD2的電位的功能，所以較佳為是關態電流顯著小的電晶體。具有在其帶隙寬於矽的帶隙且其本質載流子密度低於矽的本質載流子密度的半導體膜中形成通道形成區的特徵的電晶體的關態電流顯著小，所以將其用作開關201及開關203是較佳的。作為這種半導體，例如可以舉出具有矽的帶隙 的2倍以上的大帶隙的氧化物半導體、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等半導體形成的電晶體相比，可以使關態電流極低。因此，藉由將具有上述結構的電晶體用於開關201及開關203，可以防止保持在節點FD1及節點FD2的電荷洩漏。
在根據本發明的一個實施例的組態記憶體中，可以根據組態資料將低位準的電位VSS和高位準的電位VDD中的任一方施加到佈線215。因此，與根據是否將一個電位施加到輸出組態資料的佈線215而讀出組態資料的組態記憶體不同，即使在從記憶單元200讀出組態資料之前不對佈線215進行預充電，也可以準確地讀出組態資料。由此，不需要將用來進行預充電的電路設置在組態記憶體的驅動電路中，可以將可程式邏輯裝置的面積抑制為小。
即使在向PLD開啟電源之後組態資料消失而節點FD1及節點FD2成為不定狀態，藉由將第一信號的電位和第二信號的電位都設定為低位準的電位，也可以防止佈線208與佈線214電連接。
圖24例示出多上下文的組態記憶體的結構，其中，藉由只在兩個記憶單元200中的任一方中使開關205成為導通狀態，從一個佈線215讀出分別儲存在兩個記憶單元200中的組態資料中的任一方。但是，在根據本發明的一個方式的組態記憶體中，也可以採用如下結構：從多個不同的佈線215分別讀出儲存在多個記憶單元200中的組態資料。
除了上述結構之外，還可以以與佈線215電連接的方式設置有鎖存器182，該鎖存器182具有將佈線215的電位保持為高位準和低位準中的任一方的功能。在本發明的一個實施例中，藉由採用上述結構，可以在開啟電源之後將佈線215的電位保持為高位準和低位準中的任一方，由此可以防止在開啟電源之後，在與佈線215連接的LUT或多工器等的電路中產生貫通電流。
注意，在佈線210的電位VDD藉由開關201施加到節點FD1的情況下，實際上，節點FD1比電位VDD低用於開關201的電晶體的臨界電壓。從而，即使開關205成為導通狀態，也難以將佈線215的電位升高到與佈線208相同的電位VDD。但是，藉由設置鎖存器182，可以使佈線215的電位升高到電位VDD，可以防止佈線215成為電位VSS與電位VDD之間的中間電位。在佈線210的電位VSS藉由開關201施加到節點FD1的情況下，節點FD1的電位不會下降用於開關201的電晶體的臨界電壓。與此同樣，在佈線211的電位VSS藉由開關203施加到節點FD2的情況下，節點FD2的電位不會下降用於開關203的電晶體的臨界電壓。因此，可以確實地使開關202或開關204成為非導通狀態，所以貫通電流不會藉由開關202或開關204流過。
如上所述，在n通道型電晶體用於開關201的情況下，容易將節點FD1設定為電位VSS，但是當考慮到上述電晶體的臨界電壓時，難以將節點FD1設定為電位 VDD。因此，當p通道型電晶體用於開關202時，難以完全使開關202成為非導通狀態，藉由開關202貫通電流容易流過開關202。因此，當n通道型電晶體用於開關201時，為了防止貫通電流，將n通道型電晶體用於開關202是較佳的。開關203和開關204也是同樣。換言之，當n通道型電晶體用於開關203時，為了防止貫通電流，將n通道型電晶體用於開關204是較佳的。
另外，在p通道型電晶體用於開關201的情況下，容易將節點FD1設定為電位VDD，但是當考慮到上述電晶體的臨界電壓時，難以將節點FD1設定為電位VSS。因此，當n通道型電晶體用於開關202時，難以完全使開關202成為非導通狀態，藉由開關202貫通電流容易流過開關202。因此，當p通道型電晶體用於開關201時，為了防止貫通電流，將p通道型電晶體用於開關202是較佳的。開關203和開關204也是同樣。換言之，當p通道型電晶體用於開關203時，為了防止貫通電流，將p通道型電晶體用於開關204是較佳的。
除了上述結構之外，還可以設置被施加規定的電位的佈線216及控制上述佈線216與佈線215之間的電連接的開關217。在本發明的一個實施例中，藉由採用上述結構，可以使佈線215的電位初始化，以便具有規定的位準。因此，在關閉可程式邏輯裝置的電源之後，即使佈線215的電位成為不定狀態，並且，即使組態資料消失，也可以防止在開啟電源之後LE內的LUT或多工器發生錯誤 工作。
在組態記憶體中，沿著配置有LEs或開關電路的單元的列的方向配置佈線210及佈線211，在與上述方向交叉的方向配置佈線212及佈線213的情況下，即使在多上下文系統中對應於一個佈線215的記憶單元200的個數增加，也可以防止佈線210或佈線211與佈線215之間的距離，即開關電路與LE之間的距離變長。因此，在多上下文系統中，可以抑制在將多個開關電路與LE電連接的佈線中，增加寄生電阻或寄生電容等負載，可以防止開關電路的尺寸增大。
下面，作為例子舉出包括多個圖24所示的組220的組態記憶體，該組220具有兩個記憶單元200、鎖存器182、開關217、佈線216，圖25示出邏輯元件內的組220的連接結構的一個例子。
圖25所示的LE 221包括：由多個組220構成的組態記憶體162；由多個組220構成的組態記憶體169；邏輯單元225；以及鎖存器224。
邏輯單元225具有LUT、多工器、正反器等。在組態記憶體162中，儲存輸入到邏輯單元225的LUT的組態資料。在組態記憶體169中，儲存輸入到邏輯單元225的多工器的組態資料。
包括施加到佈線223的資料的信號輸入到邏輯單元225的LUT。佈線223與用來保持資料的鎖存器224連接。
另外，控制開關217的導通/截止的切換的信號INIT輸入到佈線222。
另外，在本發明的一個實施例中，藉由將LEs 221配置為列狀，例如如圖28所示的行列(Mem)那樣，組態記憶體162和組態記憶體169也分別配置為行列狀。因此，可以高密度地組態記憶體162及組態記憶體169，所以可以減少PLD的佈局面積。
接著，參照圖26對設置有多個上述組220的IO的結構例子進行說明。圖26所示的IO 230包括：組220a至組220d；鎖存器224；ExOR電路231a及ExOR電路231b；三態緩衝器232；反相器233；緩衝器234；以及端子236。
組220a的輸出信號，明確而言具有施加到圖24中的佈線215的電位的信號輸入到ExOR電路231a。包括資料的信號從佈線213a輸入到ExOR電路231a。ExOR電路231a的輸出信號作為包括資料的信號A輸入到三態緩衝器232。
組220b的輸出信號，明確而言具有施加到圖24中的佈線215的電位的信號輸入到ExOR電路231b。包括資料的信號從佈線213b輸入到ExOR電路231b。ExOR電路231b的輸出信號作為決定是否使三態緩衝器232成為高阻抗的信號EN輸入到三態緩衝器232。
ExOR電路231a及ExOR電路231b具有根據儲存在組220a及組220b的組態資料使佈線213a及佈線213b的 信號的極性反轉的功能。藉由將根據組態資料使輸入信號的極性反轉的ExOR電路231a及ExOR電路231b設置在IO，可以使用較少數量的LEs實現所希望的算術電路，由此，可以以PLD整體構成大規模的電路。另外，因為可以使用較少數量的LEs實現所希望的算術電路，可以停止電源供應到不用於算術電路的LE而停止該LE的工作，所以也可以降低PLD的耗電量。與此同樣，也可以在LEs的輸入一側也設置使輸入信號的極性反轉的ExOR電路231a及ExOR電路231b。
組220d的輸出信號，明確而言具有施加到圖24中的佈線215的電位的信號在反相器233中其極性被反轉之後，作為信號OD輸入到三態緩衝器232。組220d的輸出信號具有控制是否使三態緩衝器232的輸出成為開汲極(open drain)的功能。換言之，當組220d的輸出信號的電位為低位準時，三態緩衝器232作為通常的三態緩衝器工作。當組220d的輸出信號的電位為高位準，信號A的電位為低位準，且信號EN的電位為高位準時，三態緩衝器232的輸出端子成為低位準的電位。當組220d的輸出信號的電位為高位準，但是信號A和信號EN的電位的組合與上述組合不同時，即除了當信號A的電位為低位準，且信號EN的電位為高位準時之外，三態緩衝器232成為高阻抗。
當對三態緩衝器232的外部附加上拉電阻時，則即使三態緩衝器232處於高阻抗，也可以將來自三態緩衝器 232的輸出信號的電位設定為高位準。藉由使用具有對三態緩衝器232的外部附加上拉電阻的結構的IO 230，可以藉由IO 230將電源電壓不同的半導體裝置彼此電連接。
圖27示出三態緩衝器232的電路結構的一個例子。圖27所示的三態緩衝器232包括：被輸入信號OD、信號EN及信號A的NAND電路501；被輸入NAND電路501的輸出信號的反相器502；被輸入反相器502的輸出信號的反相器503；以及被輸入反相器503的輸出信號的p通道型電晶體508。三態緩衝器232包括：被輸入信號EN的反相器504；被輸入反相器504的輸出信號及信號A的NOR電路505；被輸入NOR電路505的輸出信號的反相器506；被輸入反相器506的輸出信號的反相器507；以及被輸入反相器507的輸出信號的n通道型電晶體509。
p通道型電晶體508的汲極與n通道型電晶體509的汲極電連接，並且作為輸出信號Y從三態緩衝器232輸出上述汲極的電位。
p通道型電晶體508的汲極及n通道型電晶體509的汲極與反相器510的輸出端子及反相器511的輸入端子連接。反相器510的輸入端子與反相器511的輸出端子連接。
反相器502及反相器503用作緩衝器，不一定必須要將它們設置在三態緩衝器232。反相器506及反相器507用作緩衝器，不一定必須要將它們設置在三態緩衝器232。
三態緩衝器232的輸出信號施加到端子236。
從端子236輸入到IO 230的信號藉由緩衝器234輸入到開關電路。
注意，圖26例示出組220c作為虛擬設置在IO 230的情況。藉由設置組220c，不但可以藉由稍微修改遮罩對組220追加功能，而且與不設置組220c的情況相比可以提高遮罩的佈局中的組220的週期性。在遮罩的週期性低的情況下，在使用上述遮罩的光微影製程中，起因於從曝光裝置發射的光的干涉，容易產生形狀的缺陷現象，諸如藉由光微影製程成形的導電膜、絕緣膜、半導體膜等的寬度部分地變窄等。但是，在圖26中，藉由設置組220c，可以提高遮罩的佈局中的組220的週期性，由此，可以防止在光微影製程之後產生導電膜、絕緣膜、半導體膜的形狀的缺陷現象。
<PLD的遮罩圖案的說明>
下面，圖28示出根據本發明的一個實施例的PLD的遮罩圖案。在圖28中，在開關電路的列(表示為sw)之間設置有邏輯元件的列(表示為LE)。另外，在IO元件的列(表示為I/O)與邏輯元件的列之間設置有開關電路的列。
在圖28中，使用圖16C所例示的具有多個組態記憶體的邏輯元件。上述多個組態記憶體也以形成行列(表示為Mem)的方式設置。在本發明的一個實施例中，以形 成列的方式分別設置有邏輯元件、IO元件、開關電路，因此包括在邏輯元件中的組態記憶體也容易高密度地配置為行列狀。因此，在根據本發明的一個實施例的PLD中，如圖28所示，可以將控制開關電路及組態記憶體的工作的驅動電路(表示為bd、wd)一併配置在設置有邏輯元件、IO元件及開關電路的區域的周圍。在將組態記憶體和開關電路看作記憶單元陣列的情況下，設置有上述記憶單元陣列的區域可以看作與設置有LE的區域重疊。 因此，在本發明的一個實施例中，藉由採用上述結構，可以減少PLD的佈局面積。注意，在圖28所示的PLD的遮罩圖案中，Pad相當於端子，cc相當於控制驅動電路bd、驅動電路wd等的工作的控制器。
在組態記憶體不設置為如圖28所示的行列狀的情況下，將驅動電路與組態記憶體電連接的引線的佈局變得複雜。雖然可以根據組態記憶體的每個小區域設置多個驅動電路，但是在此情況下，用來將控制信號供應到各驅動電路的佈線的佈局變得複雜。
圖29示出LEs 101與開關電路120a至開關電路120c的連接結構的一個例子。在圖29中，以開關電路120a示出控制LEs 101的輸出端子與LEs 101的輸入端子之間的電連接的開關電路120。作為開關電路120b示出控制IO(未圖示)的輸出端子與LEs 101的輸入端子之間的電連接的開關電路120。以開關電路120c示出控制LEs 101的輸出端子與IO(未圖示)的輸入端子之間的電連接的開 關電路120。
如圖29所示，在本發明的一個實施例中，採用將被施加各LEs 101的輸出信號的佈線195、佈線196配置在相鄰的LEs 101之間的結構。藉由採用上述結構，可以將從各LEs 101到開關電路120的佈線長度抑制為短。因此，LEs 101的輸出一側的緩衝器的電流供應能力可以小，可以將上述緩衝器的尺寸抑制為小。
也設置有不藉由開關電路將輸出信號供應到相鄰的LEs的佈線。當使用多個LEs構成移位暫存器、加法電路、減法電路等時，這些佈線是有效的。當藉由對LE附加1位元的半加器電路、全加器電路時，可以使用較小數量的LE實現所希望的算術電路，例如可以使用一個LE構成使用多個LEs構成的加法電路、減法電路等。
在LEs配置為列狀，並且不藉由開關電路相鄰的LEs彼此連接的情況下，與美國專利第4870302號說明書所公開的PLD的情況不同，可以縮短LEs之間的佈線。
<單元的比較>
接著，對具有使用OS膜的電晶體的單元和具有使用矽(Si)膜的電晶體及一對反相器的單元的工作上的差異進行說明。
圖30示出具有使用OS膜的電晶體的單元140a和使用矽(Si)膜的電晶體及一對反相器的單元140b的電路圖。圖30示出單元140a及單元140b中的節點FD的電位 的時序圖、施加到佈線121的包括組態資料的信號IN的電位的時序圖。
在單元140a及單元140b中，根據佈線122的電位控制電晶體131t的導通狀態或非導通狀態，將對應於從佈線121供應的組態資料的電位保持在節點FD，來控制電晶體130t的導通狀態或非導通狀態。注意，圖30所示的時序圖例示出電晶體130t為n通道型的情況。
在單元140b中，藉由反相器180及反相器181，保持節點FD的電位。另一方面，在單元140a中，因為使用OS膜的電晶體131t的關態電流極低，所以保持節點FD的電位。因此，在單元140a中，當電晶體131t處於非導通狀態時，節點FD用作其他電極或佈線之間的絕緣性極高的浮動電極。由此，與單元140b相比，在單元140a中，可以使用較少數量的電晶體保持節點FD的電位。
在單元140a中，因為當電晶體131t處於非導通狀態時節點FD成為浮動狀態，所以期待以下所述的升壓效果。換言之，在單元140a中，當節點FD處於浮動狀態時，隨著信號IN的電位從低位準變為高位準，藉由形成在電晶體130t的源極與閘極之間的電容Cgs，節點FD的電位上升。該節點FD的電位的上升幅度根據輸入到電晶體130t的閘極的組態資料的邏輯位準。明確而言，在寫入到單元140a的組態資料為“0”的情況下，電晶體130t處於弱反轉模式，所以有助於節點FD的電位的上升的電容Cgs包括閘極電極的電位，即不依賴於節點FD的電位 的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極區重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。另一方面，在寫入到單元140a的組態資料為“1”的情況下，電晶體130t處於強反轉模式，所以有助於節點FD的電位的上升的電容Cgs除了上述電容Cos之外，還包括形成在閘極電極與汲極電極之間的電容Cod、形成在通道形成區與閘極電極之間的電容Cox的一部分。因此，在組態資料為“1”的情況下，有助於節點FD的電位的上升的電晶體130t的電容Cgs大於組態資料為“0”的情況下的電晶體130t的電容Cgs。從而，在單元140a中，與組態資料為“0”的情況相比，在組態資料為“1”的情況下，可以獲得升壓效果，即隨著信號IN的電位的變化，進一步提高節點FD的電位。藉由上述升壓效果，在組態資料為“1”的情況下，單元140a的開關速度得到提高，在組態資料為“0”的情況下，電晶體130t成為非導通狀態。
為了提高積體密度，作為包括在一般的PLD的佈線資源中的開關，使用n通道型電晶體。但是，在上述開關中，有如下課題：起因於臨界電壓經過n通道型電晶體的閘極的信號的電位降低而導致的開關速度的降低。為了提高開關速度，已經提出了使用對n通道型電晶體的閘極施加高電位的過驅動的方法，但是此時有降低用於開關的n通道型電晶體的可靠性的憂慮。但是，在本發明的一個實施例中，藉由上述升壓效果，即使不使用過驅動，也可以 在組態資料為“1”的情況下提高單元140a的開關速度，所以不需要為了提高開關速度而犧牲可靠性。
另外，在單元140b的情況下也藉由升壓效果提高節點FD的電位，但是藉由反相器180及反相器181，節點FD的電位即時回到原來的電位。因此，不能獲得由於升壓效果的開關速度的提高的利益。
另外，與文獻1(K.C.Chun,P.Jain,J.H.Lee,and C.H.Kim,”A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches”IEEE Journal of Solid-State Circuits,vol.46,no.6,pp.1495-1505,June.2011)、文獻2(F.Eslami and M.Sima,”Capacitive Boosting for FPGA Interconnection Networks”Int.Conf.on Field Programmable Logic and Applications,2011,pp.453-458.)不同，在單元140a中，可以期待更高的效果。
因為在文獻1中以DRAM為前提，所以記憶單元的個數多，與記憶單元的輸出端子連接的讀出用位元線(RBL)具有高寄生電容。另一方面，在單元140a中，信號OUT供應到CMOS的閘極，所以與文獻1的情況相比，單元140a的輸出一側的寄生電容小。因此，還可以獲得次要升壓效果，即由於電晶體130t的電容Cgs的節點FD的電位的上升及形成在汲極與閘極之間的電容Cod，使信號OUT的電位上升。換言之，當作為控制佈線之間的連接的開關電路使用單元140a時，藉由上述次要 升壓效果，可以進一步提高開關速度。另外，與文獻2的情況相比，在單元140a中，可以使用較少數量的電晶體保持所上升的節點FD的電位。
為了對上述升壓效果進行驗證，製造兩種101級的環形振盪器(RO)電路的TEGs，其中對各級的輸出端子配置單元140a或單元140b。根據振盪頻率對單元140a或單元140b的延遲時間進行評價。另外，將構成RO電路的TEG的反相器的n通道型電晶體和p通道型電晶體的通道寬度W分別設定為16μm、32μm。另外，將單元140a及單元140b所具有的電晶體130t的通道寬度W設定為16μm，將單元140a所具有的電晶體131t的通道寬度W設定為4μm，將單元140b所具有的電晶體131t的通道寬度W設定為8μm。將單元140b的反相器180及反相器181所具有的n通道型電晶體和p通道型電晶體的通道寬度W分別設定為4μm、8μm。另外，將使用矽膜的n通道型電晶體及p通道型電晶體的通道長度L都設定為0.5μm。作為單元140a的電晶體131t使用包含In-Ga-Zn類氧化物的CAAC-OS膜，將其通道長度L設定為1μm。將電晶體131t層疊在使用矽膜的電晶體上。
將RO電路的TEG中的電源電壓(VDDRO)與單元140b的反相器180及反相器181的電源電壓(VDDMEM)之間的差異作為過驅動電壓(Overdrive Voltage)，測量相對於過驅動電壓的根據RO每一級的延遲時間。注意，供應到佈線122及佈線121的高位準的電位與低位準的電 位之間的電位差相當於VDDMEM。
圖31示出延遲時間的測量結果。在圖31中，橫軸表示過驅動電壓(mV)，縱軸表示根據RO每一級的延遲時間。注意，在圖31中，縱軸的延遲時間以相對於VDDRO為2.00V且過驅動電壓為0V時的延遲時間的測量值而表示。在圖31中，以實線表示VDDRO為2.00V時的延遲時間；以點劃線表示VDDRO為2.25V時的延遲時間；以虛線表示VDDRO為2.50V時的延遲時間。
如圖31所示，與附加單元140b的RO電路相比，附加單元140a的RO電路的延遲時間短，由此確認到：RO電路的延遲時間根據單元140a和單元140b的結構而不同。
另外，如圖31所示，可知：在單元140b中，VDDRO越低，藉由提高過驅動電壓而提高開關速度的過驅動效果越顯著。但是，在單元140b中，即使供應VDDRO的0.2倍以上的過驅動電壓，也不及單元140a的開關速度。注意，在單元140a中，當寫入組態資料時，因為起因於電晶體131t的臨界電壓而降低節點FD的電位，所以節點FD的電位低於VDDMEM。然而，值得一提的是：獲得與供應過驅動電壓的單元140b相比，不供應過驅動電壓的單元140a的開關速度高的結果。
另外，確認到：當過驅動電壓相同時，與附加單元140b的RO電路相比，附加單元140a的RO電路的耗電量小。
藉由對應於上述RO電路的TEG的SPICE模擬，在附加單元140a的RO電路中，對隨著信號IN的電位的上升的節點FD的電位的上升進行驗證。在計算中，將VDDRO設定為2.5V。計算的結果，確認到：隨著信號IN的電位的上升，在組態資料為“1”的情況下，節點FD的電位上升0.75V，在組態資料為“0”的情況下，節點FD的電位上升0.07V。
由此可知：在具有單元140a的半導體裝置中，即使不使用過驅動電壓而使用單一的電源電壓，也可以獲得高的性能，諸如耗電量的降低和開關速度的提高。
圖32示出所試製的PLD的顯微鏡照片。在圖32中，以矩形圍繞對應於如下元件的區域：控制開關電路及組態記憶體的工作的驅動電路(位元驅動器、字驅動器)；包括開關電路及佈線的佈線資源(佈線結構)；IO元件(使用者IOs)；控制器(Configuration Controller)；以及PLEs(可程式化邏輯元件)。
在所試製的PLD中，在組態記憶體中具有使用包含In-Ga-Zn類氧化物的CAAC-OS膜的電晶體。在所試製的PLD中，在開關電路中具有單元140a，作為單元140a所具有的電晶體131t，使用包含In-Ga-Zn類氧化物的CAAC-OS膜。
在圖32所示的PLD中，PLEs的數量為20個，組態記憶體所具有的記憶單元的數量為7520個，IOs的端子的數量為20個，並且在PLE中安裝有標準功能。將使用 CAAC-OS膜的電晶體層疊在使用矽膜的電晶體上。將使用矽膜的n通道型電晶體及p通道型電晶體的通道長度L都設定為0.5μm。將使用包含In-Ga-Zn類氧化物的CAAC-OS膜的電晶體的通道長度L設定為1μm。
作為比較用PLD，試製如下PLD：將SRAM用於組態記憶體，在開關電路中具有單元140b。使用單元140a的PLD的開關電路的佈局面積比比較用PLD的開關電路的佈局面積少60%，使用單元140a的PLD的佈線資源的面積比比較用PLD的佈線資源的面積少52%，並且使用單元140a的PLD的PLD整體的面積比比較用PLD的PLD整體的面積少22%左右。
另外，確認到：在使用單元140a試製的PLD中，上數/下數電路、移位電路等各種電路結構例如在2.5V的單一的電源電壓，50MHz的頻率下正常工作。在使用單元140a試製的PLD中，也確認到資料的保持工作及常截止工作，在該截止工作中，將所需要的資料移動到記憶體裝置，間歇遮斷電源的供應。
圖33示出在使用單元140a試製的PLD中，構成以PLE為各級的13級的環形振盪器時的振盪頻率的隨時間的變化。在室溫下的到250小時為止的評價中，確認不到振盪頻率的大幅度的降低。從此可知：在使用單元140a試製的PLD中，配置儲存器具有良好的資料保持特性。
<電子裝置的例子>
根據本發明的一個實施例的半導體裝置或可程式邏輯裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。作為可以使用根據本發明的一個實施例的半導體裝置或可程式邏輯裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音訊再現裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動售貨機等。在圖34A至圖34F中示出這些電子裝置的具體例子。
圖34A是一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。注意，雖然圖34A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖34B是可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。第一外殼5601和第二外殼5602由 連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。注意，可以藉由在顯示裝置中設置觸控式螢幕附加作為位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
圖34C是筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。
圖34D是電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖34E是視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖34F是一般的汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。
100‧‧‧PLD
101‧‧‧LE
102-1‧‧‧列
102-2‧‧‧列
102-3‧‧‧列
103‧‧‧佈線
104‧‧‧佈線
105‧‧‧佈線
106‧‧‧佈線
107‧‧‧佈線
108‧‧‧佈線
109‧‧‧佈線
110‧‧‧開關電路
111‧‧‧佈線
120‧‧‧開關電路
120-1‧‧‧開關電路
120-2‧‧‧開關電路
120-3‧‧‧開關電路

Claims (11)

  1. 一種可程式邏輯裝置，包含：排列在第一列的第一邏輯元件；排列在與該第一列平行的第二列的第二邏輯元件；排列在與該第一列及該第二列平行的第三列的第三邏輯元件，其中該第二列在於該第一列與該第三列之間；該第一列與該第二列之間的第一佈線；該第一列與該第二列之間的第二佈線；該第一列與該第二列之間且該第二列與該第三列之間的第三佈線；該第一列與該第二列之間的第一開關電路；以及該第二列與該第三列之間的第二開關電路，其中該些第一佈線、該些第二佈線和該些第三佈線的每一個藉由該些第一開關電路與該些第二邏輯元件之一者電連接，其中該些第一佈線之一者與該些第一邏輯元件之一者的輸出端子電連接，其中該些第二佈線之一者與該些第二邏輯元件之一者的輸出端子電連接，其中該些第三佈線的每一個藉由該第二開關電路與該些第三邏輯元件之一者電連接，其中該第一開關電路包含第一開關和第二開關，以及其中該第二開關組態以根據藉由該第一開關供應到該第二開關的組態資料來控制該些第二邏輯元件之一者與該 些第一佈線、該些第二佈線和該些第三佈線中的任一個之間的電連接。
  2. 一種可程式邏輯裝置，包含：排列在第一列的第一邏輯元件；排列在與該第一列平行的第二列的第二邏輯元件；排列在與該第一列及該第二列平行的第三列的第三邏輯元件，其中該第二列在於該第一列與該第三列之間；該第一列與該第二列之間的第一佈線；該第一列與該第二列之間的第二佈線；該第一列與該第二列之間且該第二列與該第三列之間的第三佈線；該第一列與該第二列之間的第一開關電路；以及該第二列與該第三列之間的第二開關電路，其中該些第一佈線、該些第二佈線和該些第三佈線的每一個藉由該些第一開關電路與該些第二邏輯元件之一者電連接，其中該些第一佈線之一者與該些第一邏輯元件之一者的輸出端子電連接，其中該些第二佈線之一者與該些第二邏輯元件之一者的輸出端子電連接，其中該些第三佈線的每一個藉由該第二開關電路與該些第三邏輯元件之一者電連接，其中該些第三佈線配置在該第二列的上側或下側的周圍， 其中該第一開關電路包含第一開關和第二開關，以及其中該第二開關組態以根據藉由該第一開關供應到該第二開關的組態資料來控制該些第二邏輯元件之一者與該些第一佈線、該些第二佈線和該些第三佈線中的任一個之間的電連接。
  3. 根據申請專利範圍第1或2項之可程式邏輯裝置，還包含：排列在與該第一列、該第二列及該第三列平行的第四列的IO元件，其中該第一列在於該第二列與該第四列之間；該第一列與該第四列之間的第四佈線；以及該第一列與該第四列之間的第三開關電路，其中該些第四佈線與該些IO元件電連接，以及其中該些第四佈線的每一者藉由該第三開關電路與該些第一邏輯元件之一者電連接。
  4. 根據申請專利範圍第1或2項之可程式邏輯裝置，其中該第一開關電路還包含：第四佈線；以及組態以控制該第四佈線與該些第二邏輯元件之一者之間的電連接的第三開關，以及其中該第四佈線組態以被供應用來初始化的電位。
  5. 根據申請專利範圍第1或2項之可程式邏輯裝置，其中該些第一佈線之另一個與該些第一邏輯元件之另一個的輸出端子電連接，以及 其中該些第二佈線之另一個與該些第二邏輯元件之另一個的輸出端子電連接。
  6. 一種可程式邏輯裝置，包含：排列在第一列的第一邏輯元件；排列在第二列的第二邏輯元件；排列在第三列的第三邏輯元件；排列在第四列的第四邏輯元件；該第一列與該第二列之間的第一佈線；該第一列與該第二列之間的第二佈線；該第一列與該第二列之間且該第二列與該第三列之間的第三佈線；該第二列與該第三列之間且該第三列與該第四列之間的第四佈線；該第一列與該第二列之間的第一開關電路；該第二列與該第三列之間的第二開關電路；以及該第三列與該第四列之間的第三開關電路，其中該些第一佈線之一者與該些第一邏輯元件之一者的輸出端子電連接，其中該些第二佈線之一者與該些第二邏輯元件之一者的輸出端子電連接，其中該些第三佈線之一者與該些第三邏輯元件之一者的輸出端子電連接，其中該些第四佈線之一者與該些第四邏輯元件之一者的輸出端子電連接， 其中該第一開關電路組態以控制該些第二邏輯元件之一者的輸入端子與該些第一佈線、該些第二佈線和該些第三佈線中的任一個之間的電連接，其中該第二開關電路組態以控制該些第三邏輯元件之一者的輸入端子與該些第三佈線和該些第四佈線中的任一個之間的電連接，其中該第三開關電路組態以控制該些第四邏輯元件之一者的輸入端子與該些第四佈線中的任一個之間的電連接，其中該些第三佈線配置在該第二列的上側的周圍，其中該些第四佈線配置在該第三列的下側的周圍，其中該第一開關電路包含第一開關和第二開關，以及其中該第二開關組態以根據藉由該第一開關供應到該第二開關的組態資料來控制該些第二邏輯元件之一者與該些第一佈線、該些第二佈線和該些第三佈線中的任一個之間的電連接。
  7. 根據申請專利範圍第6項之可程式邏輯裝置，還包含：排列在第五列的IO元件，其中該第一列在於該第二列與該第五列之間；該第一列與該第五列之間的第五佈線；以及該第一列與該第五列之間的第四開關電路，其中該些第五佈線與該些IO元件電連接，以及其中該些第五佈線的每一個藉由該第四開關電路與該 些第一邏輯元件之一者的輸入端子電連接。
  8. 根據申請專利範圍第6項之可程式邏輯裝置，其中該第一開關電路還包含：第五佈線；以及組態以控制該第五佈線與該些第二邏輯元件之一者的輸入端子之間的電連接的第三開關，其中該第五佈線組態以被供應用來初始化的電位。
  9. 根據申請專利範圍第6項之可程式邏輯裝置，其中該些第一佈線之另一個與該些第一邏輯元件之另一個的輸出端子電連接，其中該些第二佈線之另一個與該些第二邏輯元件之另一個的輸出端子電連接，其中該些第三佈線之另一個與該些第三邏輯元件之另一個的輸出端子電連接，以及其中該些第四佈線之另一個與該些第四邏輯元件之另一個的輸出端子電連接。
  10. 根據申請專利範圍第1、2或6至9項中任一項之可程式邏輯裝置，其中該第一開關是第一電晶體，其中該第二開關是第二電晶體，以及其中該第一電晶體包含在氧化物半導體膜中的通道形成區。
  11. 根據申請專利範圍第10項之可程式邏輯裝置，其中該氧化物半導體膜包含銦和鋅。
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