TWI416869B - 晶片上終止之終止電路 - Google Patents

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Description

晶片上終止之終止電路
本申請案主張2009年2月12日申請的美國臨時專利申請案第61/151,886號；其以引用之方式併入本文中。
當信號沿著具有阻抗不連續性(或「失配(mismatch)」)的路徑行進時，信號被局部反射。反射信號將干擾原始信號，並因此造成信號完整性損失及接收器偵測到錯誤的信號位準。為減輕信號反射的發生，有利的是將具有等量阻抗的電路系統置於不連續性的點處。此舉稱為「終止(termination)」。例如，可將電阻器置於電腦主機板上以終止高速匯流排。
雖然終止電阻器減少了信號路徑末端的反射，但卻無法防止沿著路徑在不同點處連接至其他半導體晶片之短截線(stub lines)所造成的反射。此情況例如可發生於多個記憶體模組沿著記憶體匯流排連接時。沿著記憶體匯流排從記憶體控制器傳播的信號將在通到特定記憶體模組的每一短截線處遭遇阻抗不連續性。沿著通到特定記憶體模組之短截線傳播的信號將被反射回到記憶體匯流排，因而將無用的雜訊引入信號中。
據此，有益的是提供每一半導體晶片有其自己的終止電路系統。在包括匯流排傳送器及/或接收器的相同半導體晶片上提供此終止電路系統稱為「晶片上終止(on-die termination,ODT)」。晶片上終止可減少主機板上電阻器元件及複雜接線的數目。因此，除了改良信號完整性使組件能以較高頻率操作外，晶片上終止還可以實現更簡單且更符合成本效益的系統設計。然而，習用的晶片上終止技術傾向於極為耗電及/或缺少彈性。
根據第一廣泛方面，本發明試圖在具有一端子連接至一內部部分的一半導體裝置中，提供一種對該半導體裝置之一端子提供晶片上終止的終止電路。該終止電路包含：連接於該端子及一電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；及控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用(enable)晶片上終止時，將該複數個電晶體置於操作歐姆區。該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓。
根據第二廣泛方面，本發明試圖提供一種具晶片上終止的半導體裝置，其包含：一內部部分；一電源；一連接至該內部部分的端子；連接於該端子及該電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；及控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區。該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓。
根據第三廣泛方面，本發明試圖提供一種具晶片上終止的半導體裝置，其包含：一內部部分；一用於連接至一晶片外電源的電力端子；一連接至該內部部分的資料端子；連接於該資料端子及該電力端子之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；及控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區。該電力端子供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓。
根據第四廣泛方面，本發明試圖在一半導體裝置中提供一種終止電路，以對該半導體裝置中連接至該半導體裝置之一內部部分的一端子提供晶片上終止，其中該終止電路包含：一連接於該端子及一電源之間的MOS電晶體；及控制電路系統，用於以一閘極電壓驅動該MOS電晶體的一閘極，該控制電路系統被組態可控制該閘極電壓以在啟用晶片上終止時，將該MOS電晶體置於一操作歐姆區，可在一電壓範圍內控制該閘極電壓，以造成MOS電晶體當在該操作歐姆區時供給一在對應於該電壓範圍之一電阻範圍內的所需電阻。
根據第五廣泛方面，本發明試圖提供一種具晶片上終止的半導體裝置，其包含：一內部部分；一電源；一連接至該內部部分的端子；一連接於該端子及該電源之間的MOS電晶體；控制電路系統，用於以一閘極電壓驅動該MOS電晶體的一閘極，該控制電路系統被組態可控制該閘極電壓以在啟用晶片上終止時，將該MOS電晶體置於一操作歐姆區，可在一電壓範圍內控制該閘極電壓，以造成該MOS電晶體當在該操作歐姆區時供給一在對應於該電壓範圍之一電阻範圍內的所需電阻。
根據第六廣泛方面，本發明試圖提供一種具晶片上終止的半導體裝置，其包含：一內部部分；一用於連接至一晶片外電源的電力端子；一連接至該內部部分的資料端子；一連接於該資料端子及該電力端子之間的MOS電晶體；及控制電路系統，用於以一閘極電壓驅動該MOS電晶體的一閘極，該控制電路系統被組態可控制該閘極電壓以在啟用晶片上終止時，將該MOS電晶體置於一操作歐姆區，可在一電壓範圍內控制該閘極電壓，以造成該MOS電晶體當在該操作歐姆區時供給一在對應於該電壓範圍之一電阻範圍內的所需電阻。
在結合附圖參考本發明特定具體實施例的以下說明後，一般技術者將明白本發明的這些及其他方面與特徵。
參考圖1及圖2，其中顯示終止電路500，用於對連接至半導體裝置100、200之內部部分16的端子14進行晶片上終止。晶片上終止可用來維持經由端子14傳送及/或接收之信號的完整性。據此，端子14可以是輸入端子、輸出端子或雙向輸入/輸出端子。在特定非限制性具體實施例中，端子14被組態可傳送及/或接收在代表對應邏輯值的兩個電壓位準之間變化的資料信號。包括內部部分16及端子14的半導體裝置100、200可以是記憶體晶片(諸如動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、雙資料率(DDR) SDRAM等)或任何其他類型能夠因晶片上終止而獲益的半導體裝置。
雖然將終止電路500顯示為在半導體裝置100、200內連接至在半導體裝置100、200的端子14及內部部分16之間的點(或節點)18，但應明白，終止電路500直接連接至端子14仍在本發明之具體實施例的範疇內。就舉出若干非限制性的可能性來說，內部部分16可包括輸入緩衝器、輸出緩衝器、組合的輸入/輸出緩衝器、記憶體週邊電路、記憶體陣列(由DRAM、NAND Flash、NOR Flash、或其他類型的記憶體單元組成)。終止電路500亦包括在節點18及電源450之間的路徑，電源450處於電壓VTT 。
如圖1所示，電源450可在半導體裝置100內部，在此例中，VTT 可說是以晶片上(on-chip)的方式產生。或者，如圖2所示，電源450可在半導體裝置200外部並可經由例如端子210存取。在此例中，VTT 可說是以晶片外(off-chip)的方式產生。電源450亦可用來供應電壓VTT 至半導體裝置100、200的其他組件，諸如包含在內部部分16中的組件。或者，電源450可專用於晶片上終止的工作。
在端子14及電源450之間的路徑(經由點/節點18)包括複數個金氧半導體(MOS)電晶體。MOS電晶體中的至少一個是PMOS電晶體，及MOS電晶體中的至少一個是NMOS電晶體。在所圖解的具體實施例中，有四個(4) MOS電晶體502、504、506、508，其中MOS電晶體502及504是PMOS電晶體，而MOS電晶體506及508是NMOS電晶體。然而，應明白，除了包括至少一個PMOS電晶體及至少一個NMOS電晶體之至少兩個MOS電晶體的事實之外，對於路徑中MOS電晶體的數目或對於路徑中的特定MOS電晶體是PMOS電晶體或NMOS電晶體並無特定限制。還有，在端子14及電源450之間的路徑(經由點/節點18)可包括以並聯、串聯或並聯與串聯之組合布置的MOS電晶體。
MOS電晶體502、504、506、508之每一者包括相應閘極502G、504G、506G、508G，熟習本技術者應瞭解這些閘極是控制電極。MOS電晶體502、504、506、508之每一者的閘極502G、504G、506G、508G係由終止控制電路528A、528B所供應的相應閘極電壓EN_502、EN_504、EN_506、EN_508驅動。
此外，MOS電晶體502、504、506、508之每一者包括相應第一載流電極502S、504S、506S、508S及相應第二載流電極502D、504D、506D、508D。MOS電晶體502、504、506、508之每一者的載流電極中的一個連接至電源450，而MOS電晶體502、504、506、508之每一者的載流電極中的另一個則連接至端子14(經由點/節點18)。根據哪一個載流電極處於較高電位而定，第一載流電極可當作「源極」及第二載流電極可當作「汲極」，或反之亦然。
再者，MOS電晶體502、504、506、508之每一者包括相應基板電極502T、504T、506T、508T。PMOS電晶體502、504之每一者的基板電極502T、504T經由接腳110連接至電源410，而NMOS電晶體506、508之每一者的相應基板電極506T、508T則經由接腳120連接至電源420。電源410可維持於電壓VDD ，而電源420可保持在電壓VSS 。可選擇電壓VDD 及VSS 致使這些電壓提供足夠的電壓「限度(headroom)」，以允許半導體裝置100、200的組件，特別是終止電路500，能夠在端子14之信號的預期電壓擺動內正確運作。因此，當預期端子14的信號在如0.45V及1.35V之間變化時，可以將VDD 設定為1.8V及將VSS 設定為0V。如果端子14為輸出端子，則電壓VDD 及VSS 亦可用來提供電力給輸出緩衝器。在DDR SDRAM中，將這些電壓稱為VDDQ 及VSSQ 。其他可能性均被視為在本發明之具體實施例的範疇內，如，VDD 可被設定為1.5V。
終止控制電路528A、528B接收「ODT啟用」信號(標示為ODT_EN)，其指示啟用(enable)或停用(disable)晶片上終止。終止控制電路528A、528B被組態可回應於ODT_EN信號的確立，其係藉由使閘極電壓EN_502、EN_504、EN_506、EN_508全部或少於全部變更，因此引起MOS電晶體502、504、506、508之對應者的導電狀態變更。
更明確地說，當ODT_EN信號被取消(de-asserted)(即，晶片上終止被停用)時，終止控制電路528A、528B被組態可使閘極電壓EN_502及EN_504變成足夠高(如，VDD )以確保PMOS電晶體502及504被置於關閉狀態，並可使閘極電壓EN_506及EN_508變成足夠低(如，VSS )以確保NMOS電晶體506及508被置於關閉狀態。在關閉狀態中，MOS電晶體502、504、506、508之每一者實際上當作在相應第一載流電極502S、504S、506S、508S及相應第二載流電極502D、504D、506D、508D之間的開路。
相反地，當ODT_EN信號被確立(即，晶片上終止被啟用)時，終止控制電路528A、528B使閘極電壓EN_502、EN_504、EN_506、EN_508的一些(或全部)變更，以取得適於將對應MOS電晶體置於「操作歐姆區」的位準。又稱為「線性區」或「三極體區」的「操作歐姆區」是指MOS電晶體的導電狀態，其中在汲極-源極電壓降及流動通過載流電極(汲極及源極)的電流之間存在著實質上線性關係。熟習本技術者應瞭解，「實質上線性關係」的意思並不需要是完全線性的關係，而僅是比MOS電晶體處於關閉狀態或飽和時更加線性。
除了可能的其他參數，適於將特定MOS電晶體置於操作歐姆區的閘極電壓位準還依據以下項目：(i)特定MOS電晶體是NMOS電晶體或PMOS電晶體；(ii)電源450的電壓VTT ；及(iii)特定MOS電晶體的臨限電壓。當汲極-源極電壓降小於閘極-源極電壓降減去臨限電壓時，可定義歐姆區操作已發生。然而，這只是一個可能的定義。
從上文，應明白，端子14處的瞬時電壓將影響MOS電晶體502、504、506、508本身在給定時間點的導電狀態。尤其，對於在操作歐姆區操作的給定MOS電晶體而言，端子14在峰值或谷值期間的電壓偶而促使給定的MOS電晶體脫離歐姆區並進入不同的操作區。這並不構成不許可的情況。總之，應明白，適於將給定MOS電晶體置於操作歐姆區的閘極電壓位準可以是確保在端子14之信號之預期電壓擺動的整個大體範圍中在操作歐姆區操作的位準，及不需要保證在端子14之信號的整個預期電壓擺動中持續維持操作於歐姆區。
因此，例如，當VTT =0.9V且預期端子14的電壓在0.45V及1.35V之間擺動時，將PMOS電晶體502、504之一置於操作歐姆區之閘極電壓的特定非限制性範例是VSS =0V(此亦為供應基板電極506T、508T之電源420的電壓)。當所論電晶體是NMOS電晶體506、508之一時，可藉由設定閘極電壓為VDD =1.8V(此亦為供應基板電極502T、504T之電源410的電壓)，將所論電晶體置於操作歐姆區。在如此配置之下，PMOS及NMOS電晶體現在在端子14之信號之預期電壓擺動的整個大體範圍中，操作於操作歐姆區。
注意，先前描述為電源450之電壓位準的VTT 大於將PMOS電晶體502、504置於操作歐姆區的閘極電壓，且小於將NMOS電晶體506、508置於操作歐姆區的閘極電壓。在一特定非限制性具體實施例中，VTT 可實質上在兩個電壓VSS 及VDD 之間的中間，如，當VSS =0V及VDD =1.8V時，VTT =0.9V。但這只是一種可能性。例如，在稍後參考圖6A及圖6B說明的具體實施例中，可藉由低於VSS 的閘極電壓將PMOS電晶體置於操作歐姆區，及可藉由高於VDD 的閘極電壓將NMOS電晶體置於操作歐姆區中。在此例中，VTT 再次位在兩個電壓之間，且可能在其間的中間，但這並非必要條件。
應明白，藉由使用連接至PMOS電晶體502、504及NMOS電晶體506、508之每一者之載流電極之在VTT 的單一電源，終止電路500消耗的電力比採用兩個在VSS 及VDD 之電源的分開終止設計少。
還應明白，被置於操作歐姆區之MOS電晶體502、504、506、508的給定一者實際上當作電阻器，其電阻可由汲極-源極電壓降及流動通過載流電極(汲極及源極)之電流的商數求取近似值。亦應注意，在電源450及端子14之間的路徑(經由點/節點18)可保持沒有任何被動電阻器。由此，應明白，在端子14及電源450之間的導電性(經由點/節點18)實質上歸因於被置於操作歐姆區的這些MOS電晶體(因在關閉狀態中的MOS電晶體當作開路)。另外，應明白，在端子14及電源450之間的電阻(經由點/節點18)實質上歸因於MOS電晶體502、504、506、508全體，而不論其是在關閉狀態(在此例中，這些電晶體當作開路)或被置於操作歐姆區(在此例中，這些電晶體當作電阻器)。
應進一步明白，將MOS電晶體502、504、506、508的不同子集置於操作歐姆區允許將不同電阻供給至端子14及電源450之間的路徑。尤其，可以使用終止控制電路528A、528B將MOS電晶體502、504、506、508中的一些置於操作歐姆區而控制路徑電阻，同時保持其餘的MOS電晶體在關閉狀態中。應確切地將MOS電晶體502、504、506、508的哪個子集置於操作歐姆區可利用校正程序來決定，其說明如下。
明確地說，參考圖3A，在一非限制性具體實施例中，校正程序是數位的。也就是說，由終止控制電路528A提供的閘極電壓EN_502、EN_504、EN_506、EN_508之每一者在以下電壓之間變化：MOS電晶體502、504、506、508的一對應者被置於關閉狀態的相應第一電壓，及MOS電晶體502、504、506、508的一對應者被置於操作歐姆區的相應第二電壓。
終止控制電路528A使用校正電路302A、鎖存器304及啟用電路305A提供數位校正功能性。校正電路302A連接至鎖存器304，鎖存器304又連接至啟用電路305A。參考電阻器306被顯示為由校正電路302A透過標示為ZQ 的接腳存取，但應瞭解，在一些具體實施例中，參考電阻器306可在校正電路302A內部或甚至可省略。參考電阻器306表示將由終止電路500達成的所需終止電阻，且是一項設計參數。或者，參考電阻器306可表示將由終止電路500達成之所需終止電阻的倍數或分數，且校正的ODT電阻將據此調整比例。校正電路302A自控制器(未顯示)接收「校正啟用」(CAL_EN)信號，該信號被確立以指示此控制器需要使用校正電路系統302A執行校正程序。明確地說，回應於CAL_EN信號的確立，校正電路系統302A嘗試找出MOS電晶體502、504、506、508在被置於操作歐姆區時供給電阻(從端子14的觀點來看)最接近參考電阻器306之電阻的子集。
為此目的，校正電路302A可包含內部電阻裝置(如，重製(replica)電阻器)，其被設計具有MOS電晶體502、504、506、508被置於操作歐姆區時的相同電阻。校正電路302A識別其集體電阻匹配參考電阻器306之電阻的內部重製電阻器子集。此舉可按反覆方式進行，始於內部重製電阻器的子集並結束於內部複製電阻器的最終所選子集。
在一替代性具體實施例中，校正電路302A包括或以其他方式存取查找表(未顯示)，查找表中儲存關於不同MOS電晶體502、504、506、508被置於操作歐姆區時的電阻值資料。在此具體實施例中，校正電路302A獲得參考電阻器306的電阻(藉由接收來自外部來源的值或直接測量該值)，然後識別對參考電阻器306的電阻形成理想數值匹配的電阻值子集(即，個別MOS電晶體的子集)。
熟習本技術者應明白達成電阻匹配的其他方式。
應明白，最後識別之MOS電晶體的子集包括至少一個NMOS電晶體及至少一個PMOS電晶體，並可包括高達且包含在節點18及電源450之間的所有MOS電晶體。
校正電路302A提供具複數個數位校正信號382、384、386、388(分別對應於MOS電晶體502、504、506、508)的鎖存器304。對應於特定MOS電晶體的數位校正信號將處於根據以下項目而定的電壓位準：(i)特定MOS電晶體是NMOS或PMOS裝置，及(ii)特定MOS電晶體是否如校正電路302A所決定將被置於操作歐姆區。例如，PMOS電晶體將被置於關閉狀態的數位校正信號可設定為VDD ，PMOS電晶體將被置於操作歐姆區的數位校正信號可設定為VSS ，NMOS電晶體將被置於關閉狀態的數位校正信號可設定為VSS ，及NMOS電晶體將被置於操作歐姆區的數位校正信號可設定為VDD 。
鎖存器304鎖存自校正電路302A接收之數位校正信號382、384、386、388的值，並將其以鎖存數位校正信號392、394、396、398的形式傳輸至啟用電路305A。可藉由取消(de-asserted)CAL_EN信號而觸發鎖存器304的鎖存操作。例如，在校正程序後續反覆進行期間，鎖存數位校正信號392、394、396、398將保持相同的電壓位準直到CAL_EN信號被確立(asserted)然後再被取消為止。因此，使用鎖存器304允許停用校正電路302A直到再次被需要為止，因此校正電路302A在未被使用時不會不必要地浪費電流。事實上，鎖存數位校正信號392、394、396、398的位準為鎖存器304所保持，這實施起來很簡單且具有低電力消耗。
在啟用電路305A內，接收鎖存數位校正信號392、394、396、398之每一者及在邏輯上將這些信號與ODT_EN信號結合(例如，使用邏輯AND及邏輯OR閘極的組合)，以產生閘極電壓EN_502、EN_504、EN_506、EN_508的一對應者。明確地說，當ODT_EN信號變成高位準以指示啟用晶片上終止時，透過啟用電路305A將鎖存數位校正信號392、394、396、398不變地傳輸至閘極電壓EN_502、EN_504、EN_506、EN_508。因此，當對應於MOS電晶體之一特定者的鎖存數位校正信號處於適於將該MOS電晶體置於關閉狀態的位準，預定用於該MOS電晶體的閘極電壓將取得此相同位準。同樣地，當對應於MOS電晶體之一特定者的鎖存數位校正信號處於適於將該MOS電晶體置於操作歐姆區的位準，預定用於該MOS電晶體的閘極電壓將取得此相同位準。
另一方面，當ODT_EN信號變成低位準以指示停用晶片上終止時，所有閘極電壓EN_502、EN_504、EN_506、EN_508被迫成為適於將對應MOS電晶體置於關閉狀態的位準，即VSS (在NMOS電晶體的例子中)或VDD (在PMOS電晶體的例子中)。換句話說，自校正電路302A接收之任何鎖存數位校正信號392、394、396、398的位準因停用晶片上終止而被撤銷(overridden)。
應明白，在啟用晶片上終止時透過終止控制電路528A的動作被置於歐姆區的MOS電晶體子集包括至少一個NMOS電晶體及至少一個PMOS電晶體，及可包括高達且包含在節點18及電源450之間的所有MOS電晶體。
現在參考圖3B，在另一非限制性具體實施例中，校正程序為類比的。也就是說，由終止控制電路528B所提供的閘極電壓EN_502、EN_504、EN_506、EN_508之每一者在以下電壓之間變化：MOS電晶體502、504、506、508的一對應者被置於關閉狀態的相應第一電壓，及閘極電壓EN_502、EN_504、EN_506、EN_508在其內可逐步或持續變化以提供微調電阻的相應第二電壓範圍。明確地說，當閘極電壓EN_502、EN_504、EN_506、EN_508之一給定者係在相應第二電壓範圍時，MOS電晶體502、504、506、508的一對應者被置於操作歐姆區及供給取決於閘極電壓EN_502、EN_504、EN_506、EN_508之給定者之值的可變電阻。因此，可以某種程度的精確性控制MOS電晶體502、504、506、508之每一者的電阻。
終止控制電路528B使用校正電路302B提供類比校正功能性。上述參考電阻器306被顯示為由校正電路302B透過上述標示為ZQ 的接腳存取，但應瞭解，在一些具體實施例中，參考電阻器306可在校正電路302B內部或甚至可省略。參考電阻器306表示將由終止電路500達成的所需終止電阻，且是一項設計參數。校正電路302B自控制器(未顯示)接收上述CAL_EN信號，該信號被確立以指示此控制器需要使用校正電路302B執行校正程序。明確地說，回應於CAL_EN信號的確立，校正電路302B嘗試找出MOS電晶體502、504、506、508在被置於操作歐姆區時可共同供給電阻最接近參考電阻器306之電阻(從節點18的觀點來看)的子集。
為此目的，校正電路302B可包含校正電路元件，其具有依據施加電壓的電阻行為，如同MOS電晶體502、504、506、508分別依據閘極電壓EN_502、EN_504、EN_506、EN_508所具有的電阻行為。校正電路302B識別哪些施加電壓在施加於校正電路元件時，產生匹配參考電阻器306之電阻的集體電阻。這可以反覆方式來進行，始於初始的施加電壓子集，及結束於最終的施加電壓子集。最終子集中的施加電壓以分別對應於MOS電晶體502、504、506、508之類比校正電壓372、374、376、378的形式輸出至多工器305B。
在一替代性具體實施例中，校正電路302B包括或以其他方式存取查找表(未顯示)，查找表中儲存關於依據不同MOS電晶體502、504、506、508(尤其在操作歐姆區時)之閘極電壓而變之電阻行為的電阻資料。在此具體實施例中，校正電路302B提供處理功能性。明確地說，在校正電路302B獲得參考電阻器306的電阻(藉由接收來自外部來源的值或藉由直接測量該值)後，校正電路302B查閱查找表以決定應施加於MOS電晶體502、504、506、508之每一者的閘極電壓，以對參考電阻器306的電阻達成理想匹配。如此決定的閘極電壓以類比校正電壓372、374、376、378的形式被輸出至多工器305B。
熟習本技術者應明白達成電阻匹配的其他方式。
應明白，對應於MOS電晶體502、504、506、508中特定MOS電晶體的類比校正電壓將處於取決以下項目的電壓位準：(i)特定MOS電晶體是NMOS或PMOS裝置，(ii)特定MOS電晶體是否將被置於操作歐姆區及(iii)假設特定MOS電晶體確實被置於操作歐姆區，將由特定MOS電晶體供給的所需精確電阻。例如，PMOS電晶體將被置於關閉狀態的類比校正電壓可設定為VDD ，PMOS電晶體將被置於操作歐姆區的類比校正電壓可設定在由VS1 及VS2 (可包括或不包括VSS )所限定的範圍內，NMOS電晶體將被置於關閉狀態的類比校正電壓可設定為VSS ，及NMOS電晶體將被置於操作歐姆區的類比校正電壓可設定為在由VD1 及VD2 (可包括或不包括VDD )所限定的範圍內。
根據在多工器305B內之ODT_EN信號的狀態而選擇性切換類比校正電壓372、374、376、378，以產生閘極電壓EN_502、EN_504、EN_506、EN_508的一對應者。明確地說，當ODT_EN信號變成高位準以指示啟用晶片上終止時，透過多工器305B將類比校正電壓372、374、376、378不變地傳輸至閘極電壓EN_502、EN_504、EN_506、EN_508。因此，當對應於MOS電晶體502、504、506、508之一特定者的類比校正電壓處於適於將該MOS電晶體置於關閉狀態的位準，預定用於該MOS電晶體的閘極電壓將取得此相同位準。同樣地，當對應於MOS電晶體502、504、506、508之一特定者的類比校正電壓處於適於將該MOS電晶體置於操作歐姆區的位準以供給特定所需電阻，預定用於該MOS電晶體的閘極電壓將取得此相同位準。
另一方面，當ODT_EN信號變成低位準以指示停用晶片上終止時，所有閘極電壓EN_502、EN_504、EN_506、EN_508被迫成為適於將對應MOS電晶體置於關閉狀態的位準，即VSS (在NMOS電晶體的例子中)或VDD (在PMOS電晶體的例子中)。換句話說，自校正電路302B接收之任何類比校正電壓372、374、376、378的位準因停用晶片上終止而被撤銷。應明白，校正電路302B及多工器305B不需要分開，且實則可組合為單一模組。
作為非限制性範例，可用由如3C圖所示之成對並聯NMOS及PMOS電晶體組成的CMOS傳遞閘實施多工器305B。對於其中類比校正電壓372、374、376、378介於VSS 及VDD 之間的情況，PMOS電晶體基板(未顯示)可連結至VDD ，NMOS電晶體基板(未顯示)可連結至VSS ，及反相器可由VSS 及VDD 提供電力。當ODT_EN信號為低位準時，反相器的輸出將為高位準，及連接於類比校正電壓372、374、376、378及閘極電壓EN_502、EN_504、EN_506、EN_508之間的傳遞閘將關閉，因每一傳遞閘中的NMOS電晶體將有低閘極電壓，及每一傳遞閘中的PMOS電晶體將有高閘極電壓。同時，連接於固定VSS 及VDD 位準及閘極電壓EN_502、EN_504、EN_506、EN_508之間的傳遞閘將開啟，因每一傳遞閘中的NMOS電晶體將有高閘極電壓，及每一傳遞閘中的PMOS電晶體將有低閘極電壓。高閘極電壓EN_502、EN_504停用PMOS終止電晶體502、504。低閘極電壓EN_506、EN_508停用NMOS終止電晶體506、508。
當ODT_EN信號為高位準時，反相器的輸出將為低位準，及連接於類比校正電壓372、374、376、378及閘極電壓EN_502、EN_504、EN_506、EN_508之間的傳遞閘將開啟，因每一傳遞閘中的NMOS電晶體將有高閘極電壓，及每一傳遞閘中的PMOS電晶體將有低閘極電壓。同時，連接於固定VSS 及VDD 位準及閘極電壓EN_502、EN_504、EN_506、EN_508之間的傳遞閘將關閉，因每一傳遞閘中的NMOS電晶體將有低閘極電壓，及每一傳遞閘中的PMOS電晶體將有高閘極電壓。類比校正電壓372、374、376、378被提供至終止電晶體502、504、506、508以啟用晶片上終止。
應明白，在啟用晶片上終止時透過終止控制電路528B的動作被置於歐姆區的MOS電晶體子集包括至少一個MOS電晶體，或為單一PMOS電晶體或為單一NMOS電晶體，及可包括高達且包含在節點18及電源450之間的所有MOS電晶體。雖然可提供單一類型(NMOS或PMOS)的單一電晶體或複數個電晶體，但亦可提供包括至少一個NMOS電晶體及至少一個PMOS電晶體的複數個電晶體。隨著端子14的電壓在高電壓及低電壓之間變化，NMOS電晶體可朝向此範圍一端而脫離線性操作，而PMOS電晶體將朝向此範圍另一端而脫離線性操作。如果提供及校正NMOS及PMOS電晶體以在端子14的電壓範圍中點具有相似或相等電阻，可減少在範圍兩端中任一端的非線性效應。
還應明白，在一些具體實施例中，可使用併合類比/數位方法，其結果為可從數位校正信號導出閘極電壓EN_502、EN_504、EN_506、EN_508之特定者，及可從類比校正信號導出閘極電壓EN_502、EN_504、EN_506、EN_508的其他特定者。
現在參考圖4A及圖4B，其顯示範例晶片上電壓產生器600A、600B，用於從VDD 及VSS 處的可用電壓供應產生電壓VTT ，在特定非限制性範例中，VSS =0V(接地)及。在圖4A中，電壓產生器600A包括偏壓級602及輸出級604。偏壓級602包括其閘極與接地接線的PMOS裝置606及其閘極與VDD 接線的NMOS裝置608。在兩個裝置之間連接另一PMOS裝置610及另一NMOS裝置612。PMOS裝置610使其閘極與位在其源極及NMOS裝置608的汲極之間的接點609接線，而NMOS裝置612使其閘極與位在其汲極及PMOS裝置606的源極之間的接點611接線。輸出級604包括在VDD 及接地之間串聯連接的NMOS裝置614及PMOS裝置616。VTT 節點620設在位在NMOS裝置614及PMOS裝置616之間的接點613，而輸出電容618將VTT 節點620分流至接地。
如圖所示，電壓產生器600A具有好處：在VTT 在所需的位準時，通過偏壓級602及輸出級604的電流相對較低。其閘極與接地接線的PMOS裝置606及其閘極與VDD 接線的NMOS裝置608用作限制電流在偏壓級602內的電阻器。並且，在VTT 在所需的位準時，輸出級604汲取相對較少的電流，因為NMOS裝置614及PMOS裝置616各具有閘極-源極偏壓大約為VT (即臨限電壓)。一旦VTT 節點620的輸出移動離開所需的位準，輸出裝置614、616之一者的閘極-源極偏壓增加以提供較大電流，以恢復輸出位準為。輸出電容618係提供作為貯存器並可變得足夠大以在VTT 節點620上供應瞬時電流需求。視情況，電壓產生器600A可共用共同偏壓級且其他電壓源在半導體裝置上，這對於記憶體晶片可包括在VCP (單元板電壓)的電壓源及/或在VBLP (位元線預充電電壓)的電壓源。
在圖4B的電壓產生器600B中，偏壓鏈650(實施為電阻分配器(resistor divider))設定節點652處於參考位準。由單位增益組態的運算放大器654緩衝節點652的電壓。VTT 節點656位在運算放大器654的輸出，且由輸出電容658分流至接地。在一些具體實施例中，運算放大器654具有B類或AB類輸出級，其中靜態電流遠小於在VTT 偏離所需參考位準時流動至其輸出的有效電流。除了提供封閉迴路穩定性的主要極點(pole)，輸出電容658可變得足夠大以供應VTT 節點656的瞬時電流需求。換言之，輸出電容658允許電路系統600B能夠供應足夠的電流，以即使在所有端子(諸如端子14)持續接收‘0’或持續接收‘1’的最糟情況中，使VTT 節點656維持在適當位準(在此例中，)。因此，在運算放大器654內部不需要使用單獨的補償電容器。對於一些輸入接收‘1’及其他輸入接收‘0’時的中間情況，輸入電流實際上將在VTT 節點656處抵銷，及運算放大器654的電流驅動需求也比較低。
應明白，在單一端子14之背景中說明的以上具體實施例亦適用於多個端子的背景，這些端子可以是輸入端子、輸出端子、輸入/輸出端子或其組合。特別的是，及參考圖5，其中顯示根據另一範例具體實施例之半導體裝置700的示意圖。所圖解的半導體裝置700具有8-位元資料匯流排，有8個資料端子7140 ...7147 連接至通向內部部分716的輸入緩衝器。熟習本技術者應明白，資料匯流排可以是雙向的；然而，為了簡單之故，未在圖5中顯示輸出緩衝器。
半導體裝置700包含終止電路500M，其連接於半導體裝置700的複數個資料端子7140 ...7147 及內部部分716之間。終止電路500M包括複數個NMOS終止電晶體704N及複數個PMOS終止電晶體704P。NMOS終止電晶體704N及PMOS終止電晶體704P各包括源極及汲極，源極及汲極中的一個連接至在內部部分716及資料端子7140 ...7147 的一對應者之間的接點。源極及汲極中的另一個連接至供應上述電壓VTT 以進行晶片上終止的共同接腳702。在其他具體實施例中，電壓VTT 可在晶片上產生，如先前參考圖4A及圖4B所說明。
終止電路500M包含控制電路728，其基於ODT_EN信號而停用及啟用晶片上終止功能性。ODT_EN信號可經由半導體裝置700的接腳730提供至控制電路728。在非限制性範例中，晶片上終止可在半導體裝置700在接收模式中時啟用，但在半導體裝置700驅動端子714時停用。
基於ODT_EN信號的位準，控制電路728設定饋送至NMOS終止電晶體704N之每一者之閘極的閘極電壓EN_704N之位準，及設定饋送至PMOS終止電晶體704P之每一者之閘極的閘極電壓EN_704P之位準。明確地說，在ODT_EN信號被取消時，控制電路728造成閘極電壓EN_704N具有確保NMOS終止電晶體704N被置於關閉狀態的位準，此位準之一範例為VSS 。控制電路728亦造成閘極電壓EN_704P具有確保PMOS終止電晶體704P被置於關閉狀態的位準，此位準之一範例為VDD 。
相反地，在ODT_EN信號被確立時，控制電路728造成閘極電壓EN_704N具有確保NMOS終止電晶體704N被置於操作歐姆區的位準。在一些具體實施例中，此位準之一範例是固定電壓，諸如VDD 。在其他具體實施例中，此位準之一範例在由VD1 及VD2 限定的範圍內變化，以允許NMOS終止電晶體704N供給可變電阻。控制電路728亦造成閘極電壓EN_704P具有確保PMOS終止電晶體704P被置於操作歐姆區的位準。在一些具體實施例中，此位準之一範例是固定電壓，諸如VSS 。在其他具體實施例中，此位準之一範例在由VS1 及VS2 限定的範圍內變化，以允許PMOS終止電晶體704P供給可變電阻。
應明白，在上述範例中，連接至每一資料端子的兩個終止電晶體在啟用晶片上終止時被置於操作歐姆區。然而，應明白，在一些具體實施例中，可以有連接至一或多個資料端子的多個混合PMOS及NMOS終止電晶體，在此例中，需要識別這些終止電晶體的哪個子集應置於操作歐姆區，以達成所需的終止電阻值。
應明白，在以上具體實施例之每一者中，可減少MOS電晶體的大小且仍能供給所需的電阻。尤其，注意，在MOS電晶體被置於操作歐姆區時，通過汲極的電流(標示為ID )大約與汲極-源極電壓降(標示為VDS )及閘極-源極電壓降(即，閘極電壓，標示為VGS )有關(見Microelectronic Circuits的第310頁，第三版，作者Adel S. Sedra及Kenneth C. Smith，Saunders College Publishing，1991年，在此以引用方式併入本文)，如以下方程式：
ID =2K(VGS －VT )VDS ，
其中VT 是所論MOS電晶體的臨限電壓，及K是裝置參數給定如下：
其中μη是「電子遷移率」，COX 是「氧化物電容」，L是MOS電晶體的通道長度，及W是MOS電晶體的通道寬度。因此，MOS電晶體所供給的電阻表示為RMOS =VDS /ID ，等於：
RMOS =VDS /ID =(2K(VGS -VT ))-1 =L/(μη‧COX ‧W‧(VGS -VT ))。
因此，RMOS 與通道寬度W及閘極電壓VGS 二者成反比。因而在保持相同的閘極-源極電壓VGS 時，可以利用較小MOS電晶體達成較大電阻。相反地，藉由供應較大閘極-源極電壓VGS ，可使用較小MOS電晶體達成所需電阻。對於「較小」MOS電晶體，所設想的是通道寬度W可縮小，通道長度L則保持固定以顧及ESD(靜電放電)保護。然而，這只是一個減少MOS電晶體大小的範例方式。
因此，使用較小MOS電晶體以在操作歐姆區時提供所需電阻的代價是需要在閘極處供應較強電壓。對於NMOS電晶體，這等於供應大於VDD 的閘極電壓(而基板電極處於VSS )，且對於PMOS電晶體，這等於供應小於VSS 的閘極電壓(而基板電極則在VDD )。
在一些具體實施例中，可提供專用電源來產生這些較強的閘極電壓。然而，在其他具體實施例中，可再利用已經處於較強電壓的現有電源。包含透過字線及位元線存取之記憶體單元陣列之特定記憶體模組的情況即是如此。在此例中，可再利用之高於VDD 的電壓範例為原本用來啟動DRAM中之字線的VPP 電源，及可再利用之低於電源的電壓範例為原本用於DRAM中之單元基板逆偏壓的VBB 電源。存在其他可能性且在本發明之具體實施例的範疇內。
在一些情況中，在形成以超出存在於VSS 及VDD 間之動態範圍的動態範圍供應閘極電壓的有利條件後，這可用各種方式來達成。例如，從省電的觀點來看，需要進行二步驟程序，藉此先產生閘極電壓，如先前在終止控制電路528A的例子中所說明的(即，動態範圍為VSS 至VDD )，然後再使用位準移位器擴大閘極電壓的動態範圍。明確地說，諸如在圖6A的802所顯示的位準移位器可***在圖1及圖2之終止控制電路528A及PMOS電晶體502、504的閘極之間的路徑中。同樣地，諸如在圖6B的852所顯示的位準移位器可***在終止控制電路528A及NMOS電晶體506、508的閘極之間的路徑中。應明白，位準移位器可***在終止控制電路528A及所有電晶體502、504、506、508或只有電晶體502、504、506、508的子集之間的路徑中。因此，相同類型的電晶體(如，NMOS或PMOS)可被提供有將這些電晶體置於操作歐姆區的不同閘極電壓。
在圖6A顯示的範例具體實施例中，位準移位器802將輸入電壓EN_502(假設其為二進制信號，其位準為VSS 或VDD )轉換成位準位移輸出電壓EN_502+(其將為二進制信號，其位準為VBB 或VDD )。此處，VBB 代表低於VSS 的電壓位準。在一非限制性範例中，VSS 可為0V及VBB 可為-1.0V。存在其他可能性且被視為在本發明之特定具體實施例的範疇內。
明確地說，位準移位器802包含兩個互連分支：MOS電晶體804、806。第一分支804包含PMOS電晶體808，其閘極接收輸入電壓EN_502。PMOS電晶體808的源極連接至電源VDD ，及PMOS電晶體808的汲極連接至NMOS電晶體810的汲極。NMOS電晶體810的源極連接至電壓VBB <VSS 的電源812。第二分支806包含PMOS電晶體814，其源極亦連接至VDD ，及其汲極連接至NMOS電晶體816的汲極。NMOS電晶體816的源極連接至電壓VBB 的電源812。PMOS電晶體814的閘極連接至反相器811的輸出，反相器使輸入電壓EN_502反相。還有，第一分支804中之NMOS電晶體810的閘極連接至第二分支806中之NMOS電晶體816的汲極。此外，第二分支806中之NMOS電晶體816的閘極連接至第一分支804中之NMOS電晶體810的汲極。最後，在PMOS電晶體814的汲極及NMOS電晶體816的汲極之間的節點820取得位準位移輸出電壓EN_502+。熟習本技術者因此將從圖6A中明白，當輸入電壓EN_502處於VSS 時，位準位移輸出電壓EN_502+處於VBB ，及當輸入電壓EN_502處於VDD 時，位準位移輸出電壓EN_502+處於VDD 。
在圖6B顯示的範例具體實施例中，位準移位器852將輸入電壓EN_506(假設其為二進制信號，其位準為VSS 或VDD )轉換成位準位移輸出電壓EN_506+(其將為二進制信號，其位準為VSS 或VPP )。此處，VPP 代表高於VDD 的電壓位準。在一非限制性範例中，VDD 可為1.8V及VPP 可為2.5V。存在其他可能性且被視為在本發明之特定具體實施例的範疇內。
明確地說，位準移位器852包含兩個互連分支：MOS電晶體854、856。第一分支854包含NMOS電晶體858，其閘極接收輸入電壓EN_506。NMOS電晶體858的源極連接至電源VSS ，及NMOS電晶體858的汲極連接至PMOS電晶體860的汲極。PMOS電晶體860的源極連接至電壓VPP >VDD 的電源862。第二分支856包含NMOS電晶體864，其源極亦連接至電源VSS ，及其汲極連接至PMOS電晶體866的汲極。PMOS電晶體866的源極連接至電壓VPP 的電源862。NMOS電晶體864的閘極連接至反相器861的輸出，反相器使輸入電壓EN_506反相。還有，第一分支854中之PMOS電晶體860的閘極連接至第二分支856中之PMOS電晶體866的汲極。此外，第二分支856中之PMOS電晶體866的閘極連接至第一分支854中之PMOS電晶體860的汲極。最後，在NMOS電晶體864的汲極及PMOS電晶體866的汲極之間的節點870取得位準位移輸出電壓EN_506+。熟習本技術者因此將從圖6B中明白，當輸入電壓EN_506處於VSS 時，位準位移輸出電壓EN_506+處於VSS ，及當輸入電壓EN_506處於VDD 時，位準位移輸出電壓EN_506+處於VPP 。
應明白，某些讀者可能很熟悉的符號「VDD 」、「VSS 」、「VPP 」及「VBB 」只是用來解說，以協助將不同電源的電壓位準置於相對於彼此的背景中。然而，符號「VDD 」、「VSS 」、「VPP 」及「VBB 」」所代表的實際電壓位準並僅不限於讀者在閱讀本文時所碰到的這些特定電壓位準，且這些符號也可以取得讀者在文中可能碰到的以不同符號或沒有任何符號代表的電壓位準。
還應明白，以上參考圖3B所描述的類比終止控制電路528B可用來實施只有NMOS電晶體或只有PMOS電晶體及一個類型或另一個類型之僅有單一MOS電晶體的半導體裝置。還有，類比終止控制電路528B可用在與VTT 終止電壓電源450所提供之電壓位準無關的半導體裝置之實施中。據此，參考圖7，其中顯示終止電路901，其用於連接至半導體裝置900之內部部分916的端子914的晶片上終止。端子914可以是輸入端子、輸出端子或雙向輸入/輸出端子。在特定非限制性具體實施例中，端子914被組態可傳送及/或接收在代表對應邏輯值的兩個電壓位準之間變化的資料信號。包括內部部分916及端子914的半導體裝置900可以是記憶體晶片或任何其他類型能夠因晶片上終止而獲益的半導體裝置。
雖然將終止電路901顯示為在半導體裝置900內連接至在半導體裝置900的端子914及內部部分916之間的點(或節點)918，但應明白，終止電路901直接連接至端子914係在本發明之具體實施例的範疇內。終止電路901包括在端子914及電源950之間經由點/節點918的路徑，電源處於電壓VXYZ 。電壓VXYZ 可以是：中點終止電壓，諸如VDD /2；虛擬開路-汲極終止電壓，諸如VDD ；近接地終止電壓，諸如VSS ；或任何其他合適的終止電壓。如圖7所示，電源950可在半導體裝置900內部，在此例中，VXYZ 可說是以晶片上的方式產生。或者，電源950可在半導體裝置900外部並例如可經由資料端子存取。在此例中，VXYZ 可說是以晶片外的方式產生。電源950亦可用來供應電壓VXYZ 至半導體裝置900的其他組件，諸如包含在內部部分916中的組件。或者，電源950可專用於晶片上終止的工作。
在端子914及電源950之間的路徑(經由點/節點918)包括至少一個包括MOS電晶體902的MOS電晶體。包括MOS電晶體902的至少一個MOS電晶體可以是PMOS電晶體或NMOS電晶體。在所圖解的具體實施例中，存在一(1)個顯示為NMOS電晶體的MOS電晶體902，但應明白，對於路徑中MOS電晶體的數目或對於路徑中的特定MOS電晶體是PMOS電晶體或NMOS電晶體並無特定限制。還有，在端子914及電源950之間的路徑(經由點/節點918)可包括以並聯、串聯或並聯與串聯之組合布置的MOS電晶體。
MOS電晶體902包括閘極902G，熟習本技術者應瞭解其為控制電極。由終止控制電路928所供應的閘極電壓EN_902驅動閘極902G。
此外，MOS電晶體902包括第一載流電極902S及第二載流電極902D。載流電極中的一個連接至電源950，而載流電極中的另一個則連接至端子914(經由點/節點918)。根據哪一個載流電極處於較高電位而定，第一載流電極可當作「源極」及第二載流電極可當作「汲極」，或反之亦然。
再者，MOS電晶體902包括基板電極902T。基板電極902T經由接腳連接至電源910。對於所顯示的NMOS電晶體902，電源910可被維持在電壓VSS 。選擇電壓VSS 致使其提供足夠的電壓「限度」以允許半導體裝置900的組件，尤其是終止電路901，能夠在端子914之信號的預期電壓擺動內正確運作。因此，當預期端子914的信號在如0.0V及0.6V之間變化時，可以設定VSS 為0V。其他可能性被視為在本發明之特定具體實施例的範疇內。終止控制電路928被組態可藉由造成閘極電壓EN_902變更，而回應於ODT_EN信號的確立，因此引起MOS電晶體902的導電狀態變更。
更明確地說，當ODT_EN信號被取消(即，晶片上終止被停用)時，終止控制電路928被組態可造成閘極電壓EN_902變成足夠低(如，VSS )，以確保將NMOS電晶體902置於關閉狀態。在關閉狀態中，MOS電晶體902實際上當作在第一載流電極902S及相應第二載流電極902D之間的開路。
相反地，當ODT_EN信號被確立(即，晶片上終止被啟用)時，終止控制電路928造成閘極電壓EN_902變更，以取得適於將MOS電晶體902置於操作歐姆區的位準。
除了可能的其他參數，適於將MOS電晶體902置於操作歐姆區之閘極電壓的位準還依據以下項目而變：(i)MOS電晶體902為NMOS電晶體的事實；(ii)電源950的電壓VXYZ ；及(iii)MOS電晶體902的臨限電壓。從上文，應明白，端子914處的瞬時電壓可影響MOS電晶體902本身在給定時間點的導電狀態。尤其，在峰值或谷值期間，端子914的電壓偶而促使MOS電晶體902脫離歐姆區並進入不同操作區。這並不構成不許可的情況。總之，應明白，適於將MOS電晶體902置於操作歐姆區的閘極電壓位準可以是確保在端子914之信號之預期電壓擺動的整個大體範圍中在操作歐姆區操作的位準，及不需要保證在端子914之信號的整個預期電壓擺動中持續維持在歐姆區中操作。
因此，例如，當VXYZ =VSS =0V且預期端子914的電壓在0V及0.6V之間擺動時，將MOS電晶體902置於操作歐姆區(對於典型的電晶體，臨限電壓VT 為0.5V)之閘極電壓範圍的特定非限制性範例為0.9V至1.2V。在此配置的情況下，現在MOS電晶體902在端子914之信號預期電壓擺動的整個大體範圍中在操作歐姆區操作，同時允許終止電阻的類比控制。
注意，先前描述為電源950之電壓位準的VXYZ 小於將MOS電晶體902置於操作歐姆區的閘極電壓。在MOS電晶體902為PMOS電晶體的情形中，則大於閘極電壓。
在一特定非限制性具體實施例中，VXYZ 可實質上在兩個電壓VSS 及VDD 之間的中間，如，當VSS =0V及VDD =1.8V時，VXYZ =0.9V。但這只是一種可能性。其他可能性包括分開終止的情況，如圖8所示，其中圖解類似於圖7之終止電路901的終止電路1001，但圖7中的VXYZ 係設為VDD ，在節點918及VDD 之間提供與MOS電晶體902互補的附加MOS電晶體902*。MOS電晶體902*為PMOS電晶體，而MOS電晶體902仍為NMOS電晶體。
應明白，當MOS電晶體902及902*被置於操作歐姆區時，該等電晶體實際上當作電阻器，其電阻係由汲極-源極電壓降及流動通過載流電極(汲極及源極)之電流的商數求取近似值。亦應注意，在電源950及節點918之間的路徑及在電源910及節點918之間的路徑可保持沒有任何被動電阻器。因此，應明白，在節點918及電源950與910之間的導電性實質上歸因於已被置於操作歐姆區的MOS電晶體902及902*。另外，應明白，在節點918及電源950、910之間的電阻實質上歸因於MOS電晶體902及902*，而不論這些電晶體在關閉狀態中(在此例中，其當作開路)或被置於操作歐姆區(在此例中，其當作電阻器)。
應進一步明白，使閘極電壓EN_902及EN_902*有所變化允許將不同電阻供給至在節點918及電源950與910之間的路徑。尤其，可使用稍微修改的終止控制電路928*藉由控制閘極電壓EN_902及EN_902*來控制路徑電阻。明確地說，終止控制電路928*所提供的閘極電壓EN_902在以下電壓之間變化：MOS電晶體902被置於關閉狀態的第一電壓及閘極電壓EN_902在其內逐步或持續變化的第二電壓範圍；而終止控制電路928*所提供的閘極電壓EN_902*在以下電壓之間變化：MOS電晶體902*被置於關閉狀態的第一電壓及閘極電壓EN_902*在其內逐步或持續變化的第二電壓範圍。明確地說，當閘極電壓EN_902及EN_902*在第二電壓範圍內時，MOS電晶體902及902*被置於操作歐姆區並供給分別取決於閘極電壓EN_902及EN_902*之值的可變電阻。因此，可以某種程度的精確性控制MOS電晶體902及902*的電阻。
終止控制電路928*使用校正電路952及多工器955提供類比校正功能性。參考電阻器(未顯示)可由校正電路952透過半導體裝置900的外部接腳存取，但應瞭解，在一些具體實施例中，參考電阻器可在校正電路952內部或甚至可省略。參考電阻器表示將由終止電路950達成的所需終止電阻，且是一項設計參數。校正電路952自控制器(未顯示)接收「校正啟用」(CAL_EN)信號，該信號被確立以指示此控制器需要使用校正電路952執行校正程序。
在一項具體實施例中，校正電路952可包含一校正電路元件(或多個校正電路元件)，其具有依據施加電壓的電阻行為，如同MOS電晶體902及/或902*具有依據閘極電壓EN_902及/或EN_902*的電阻行為。因此，回應於確立CAL_EN信號，校正電路952識別哪一個(哪些)施加電壓在施加於校正電路元件時，產生匹配參考電阻器之電阻的電阻。這可以反覆的方式來進行，始於初始的施加電壓及結束於最終的施加電壓。最終的施加電壓以類比校正電壓972及/或976的形式被輸出至多工器955。
在一替代性具體實施例中，校正電路952包括或以其他方式存取查找表(未顯示)，其儲存有關於MOS電晶體902及/或902*(尤其是在操作歐姆區)依據閘極電壓之電阻行為的資料。在此具體實施例中，校正電路952提供處理功能性。明確地說，由於校正電路952獲得參考電阻器306的電阻(藉由接收來自外部來源的值或藉由直接測量該值)後，校正電路952查閱查找表以決定應施加於MOST電晶體902及/或902*的閘極電壓，以對參考電阻器的電阻達成理想匹配。如此決定的閘極電壓以類比校正電壓972及或976的形式被輸出至多工器955。
熟習本技術者應明白達成電阻匹配的其他方式。
應明白，類比校正電壓972將處於考慮MOS電晶體902為NMOS裝置之事實的電壓位準，及取決於MOS電晶體902是否將被置於操作歐姆區，及如果將被置於操作歐姆區，則由MOS電晶體902供給所需精確電阻。例如，類比校正電壓可在MOS電晶體902將被置於關閉狀態時設定為VSS ，且可在MOS電晶體902將被置於操作歐姆區時設定為在由VD1 及VD2 (可包括或不包括VDD )限定的範圍內。
另應明白，類比校正電壓976將處於考慮MOS電晶體902*為PMOS裝置之事實的電壓位準，及取決於MOS電晶體902*是否將被置於操作歐姆區，及如果將被置於操作歐姆區，則由MOS電晶體902*供給所需精確電阻。例如，類比校正電壓可在MOS電晶體902*將被置於關閉狀態時設定為VDD ，且可在MOS電晶體902*將被置於操作歐姆區時設定為在由VS1 及VS2 (可包括或不包括VSS )限定的範圍內。
對於分開終止的實施，通常NMOS及PMOS裝置可都被啟用或都被停用。在被啟用時，校正NMOS及PMOS裝置的電阻成為相等，將在VDD 及VSS 之間的中點形成有效終止電壓，且有效終止電阻等於NMOS或PMOS裝置任一者之校正電阻值的一半。
在多工器955處由ODT_EN信號選擇類比校正電壓，以產生閘極電壓EN_902及EN_902*。明確地說，當ODT_EN信號變高以指示啟用晶片上終止時，將類比校正電壓透過多工器955毫無變更地傳輸至閘極電壓EN_902及EN_902*。因此，當類比校正電壓處於適於將MOS電晶體902及902*置於關閉狀態的位準，閘極電壓EN_902及EN_902*將取得這些位準。同樣地，當類比校正電壓處於適於將MOS電晶體902及902*置於操作歐姆區的位準以供給特定所需電阻，閘極電壓EN_902及EN_902*將取得這些位準。
另一方面，當ODT_EN信號變低以指示停用晶片上終止時，迫使閘極電壓EN_902及EN_902*成為適於分別將MOS電晶體902及902*置於關閉狀態的位準，即VSS 及VDD 。換句話說，藉由停用晶片上終止，撤銷自校正電路952接收之類比校正電壓的位準。應明白，校正電路952及多工器955不需要分開，且實則可組合為單一模組。
在上述範例的背景中，為了簡單之故，將不同元件及電路顯示為互相連接。在本發明實際應用中，元件、電路等可直接互相連接。還有，元件、電路等可透過屬於其一部分之裝置、系統或設備之操作所需的其他元件、電路等間接互相連接。因此，在實際組態中，除非另外指明，不同元件及電路均可直接或間接互相耦合或連接。
可以對所述具體實施例進行某些改變及修改。因此，可將上述具體實施例視為解說性，而非限制性。另應明白，本發明之特定具體實施例之操作所需要的附加元件由於被視為在一般技術者的範圍內而未加以描述或圖解。此外，本發明的特定具體實施例可以沒有、缺少未在此明確揭示的任何元件及/或可在沒有該等元件的情形下運作。
14、210、7140 ...7147 、914．．．端子
16、716、916．．．內部部分
18、620、652、656、820、918．．．點(或節點)
100、200、700、900．．．半導體裝置
110、120、702、730、910、ZQ ．．．接腳
302A、302B、952．．．校正電路
304．．．鎖存器
305A．．．啟用電路
305B、955．．．多工器
306．．．參考電阻器
372、374、376、378、972、976．．．類比校正電壓
382、384、386、388．．．數位校正信號
392、394、396、398．．．鎖存數位校正信號
410、420、450、812、862、950．．．電源
500、500M、901、1001．．．終止電路
502、504、506、508、804、806、854、856、902、902*．．．MOS電晶體
502D、504D、506D、508D、902D．．．第二載流電極
502G、504G、506G、508G、902G．．．閘極
502S、504S、506S、508S、902S．．．第一載流電極
502T、504T、506T、508T、902T．．．基板電極
528A、528B、928、928*．．．終止控制電路
600A、600B．．．晶片上電壓產生器
602．．．偏壓級
604．．．輸出級
606、610、616．．．PMOS裝置
608、612、614．．．NMOS裝置
609、611、613．．．接點
618、658．．．輸出電容
650．．．偏壓鏈
654．．．運算放大器
704N．．．NMOS終止電晶體
704P．．．PMOS終止電晶體
728．．．控制電路
802、852．．．位準移位器
808、814、860、866．．．PMOS電晶體
810、816、858、864．．．NMOS電晶體
EN_502+、EN_506+．．．位準位移輸出電壓
EN_502、EN_504、EN_506、EN_508、EN_704N、EN_704P、EN_902、EN_902*．．．閘極電壓
在附圖中：
圖1及圖2根據本發明之特定非限制性具體實施例，為對半導體裝置之端子提供晶片上終止之終止電路的電路圖；
圖3A為配合圖1及圖2之終止電路使用之裝備有數位校正功能性之終止控制電路的方塊圖；
圖3B為配合圖1及圖2之終止電路使用之裝備有類比校正功能性之終止控制電路的方塊圖；
圖3C為可在圖3B之終止控制電路中使用之多工器的電路圖；
圖4A及圖4B為產生可供應至圖1及圖2之終止電路之電壓之電壓產生器的電路圖；
圖5根據本發明之一特定非限制性具體實施例，為對半導體裝置之複數個端子提供晶片上終止之終止電路的電路圖；
圖6A及圖6B根據本發明之特定非限制性具體實施例，為顯示可用以擴展電壓信號範圍之互補形式之位準移位器的電路圖；及
圖7及圖8根據本發明之其他特定非限制性具體實施例，為對半導體裝置之端子提供晶片上終止之終止電路的電路圖。
應明確瞭解，本說明及圖式僅是為了解說本發明特定具體實施例並有助於瞭解。本說明及圖式並非用來限制本發明。
14．．．端子
16．．．內部部分
18．．．點(或節點)
100．．．半導體裝置
110、120．．．接腳
410、420、450．．．電源
500．．．終止電路
502、504、506、508．．．MOS電晶體
502D、504D、506D、508D．．．第二載流電極
502G、504G、506G、508G．．．閘極
502S、504S、506S、508S．．．第一載流電極
502T、504T、506T、508T．．．基板電極
528A、528B．．．終止控制電路
EN_502、EN_504、EN_506、EN_508．．．閘極電壓
ODT_EN．．．ODT啟用信號

Claims (50)

  1. 一種終止電路，其在具有一端子連接至一內部部分的一半導體裝置中，對該半導體裝置之該端子提供晶片上終止，該終止電路包含：- 一電源，該電源包含一偏壓級、一輸出級及一電容器，該輸出級包括一對互補的MOS電晶體，其中該電源於一輸出所供應的該電壓取自該對互補的MOS電晶體之間的一接點(junction)，該電容器電連接於該接點及一參考電位之間；- 連接於該端子及一電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於一操作歐姆區(ohmic region for operation)；- 其中該電源於該輸出的該電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓。
  2. 如申請專利範圍第1項所述之終止電路，其中為了將該複數個電晶體置於該操作歐姆區，利用一第一電壓驅動該至少一個NMOS電晶體之每一者的該閘極，及利用一第二電壓驅動該至少一個PMOS電晶體之每一者的該閘極。
  3. 如申請專利範圍第2項所述之終止電路，其中該第一電壓大約1.8V及其中該第二電壓大約0V。
  4. 如申請專利範圍第2項所述之終止電路，其中該電源於該輸出的該電壓實質上在該第一電壓及該第二電壓之間的中間。
  5. 如申請專利範圍第4項所述之終止電路，其中該電源於該輸出的該電壓在該第一電壓及該第二電壓之間的中間。
  6. 如申請專利範圍第1項所述之終止電路，其中該至少一個NMOS電晶體包括至少兩個NMOS電晶體，被設定為不同位準的對應NMOS閘極電壓將該至少兩個NMOS電晶體置於該操作歐姆區。
  7. 如申請專利範圍第6項所述之終止電路，其中該至少一個PMOS電晶體包括至少兩個PMOS電晶體，被設定為不同位準的對應PMOS閘極電壓將該至少兩個PMOS電晶體置於該操作歐姆區。
  8. 如申請專利範圍第1項所述之終止電路，其中該終止電路在一第一半導體晶片上實施，及其中該電源在與該第一半導體晶片不同的一第二半導體晶片上實施。
  9. 如申請專利範圍第1項所述之終止電路，其中該終止電路及該電源在相同的半導體晶片上實施。
  10. 如申請專利範圍第1項所述之終止電路，其中該至少一個NMOS電晶體之每一者包含一閘極及一對載 流電極(current carrying electrode)，其中該等載流電極之一者連接至該端子，其中該等載流電極之另一者連接至該電源的該輸出，及其中由來自該控制電路系統的該對應NMOS閘極電壓驅動該閘極；及其中該至少一個PMOS電晶體之每一者包含一閘極及一對載流電極，其中該等載流電極之一者連接至該端子，其中該等載流電極之另一者連接至該電源的該輸出，及其中由來自該控制電路系統的該對應PMOS閘極電壓驅動該閘極。
  11. 如申請專利範圍第10項所述之終止電路，其中該至少一個NMOS電晶體之每一者另外包含一基板電極連接至供應一第一基板電壓的一電源，及其中該至少一個PMOS電晶體之每一者另外包含一基板電極連接至供應大於該第一基板電壓之一第二基板電壓的一電源。
  12. 如申請專利範圍第11項所述之終止電路，其中為將該複數個電晶體置於一操作歐姆區，將該等NMOS閘極電壓設定為一共同第一電壓，及將該等PMOS閘極電壓設定為一共同第二電壓，其中該第二基板電壓等於該第一電壓，及其中該第一基板電壓等於該第二電壓。
  13. 如申請專利範圍第11項所述之終止電路，其中該第二基板電壓及該第一電壓在大約1.8V，及其中該第一基板電壓及該第二電壓在大約0V。
  14. 如申請專利範圍第11項所述之終止電路，其中該第二電壓小 於該第一基板電壓。
  15. 如申請專利範圍第11項所述之終止電路，其中該第二電壓得自一單元基板逆偏壓電源。
  16. 如申請專利範圍第11項所述之終止電路，其中該第一電壓大於該第二基板電壓。
  17. 如申請專利範圍第11項所述之終止電路，其中該第一電壓得自一字線電源。
  18. 如申請專利範圍第1項所述之終止電路，其中該至少一個NMOS電晶體之每一者具有一實質上相同通道寬度。
  19. 如申請專利範圍第18項所述之終止電路，其中該至少一個PMOS電晶體之每一者具有一實質上相同通道寬度。
  20. 如申請專利範圍第1項所述之終止電路，其中該至少一個NMOS電晶體包括至少兩個具有不同通道寬度的NMOS電晶體。
  21. 如申請專利範圍第20項所述之終止電路，其中該至少一個PMOS電晶體包括至少兩個具有不同通道寬度的PMOS電晶體。
  22. 如申請專利範圍第1項所述之終止電路，其中該控制電路系統另外被組態在停用晶片上終止時，將該複數個電晶體置於一關閉狀態。
  23. 如申請專利範圍第22項所述之終止電路，其中該控制電路系統包含一輸入用於接收一指示啟用或停用晶片上終止的啟用信號。
  24. 如申請專利範圍第1項所述之終止電路，該複數個電晶體係為選定MOS電晶體，該終止電路另外包含至少一個未選定MOS電晶體連接於該端子及該電源的該輸出之間，該至少一個未選定MOS電晶體之每一者具有一閘極，其由在啟用晶片上終止時且亦在停用晶片上終止時將該至少一個未選定MOS電晶體置於一關閉狀態的一對應閘極電壓所驅動。
  25. 如申請專利範圍第24項所述之終止電路，其中該等選定MOS電晶體及該至少一個未選定MOS電晶體構成MOS電晶體之一總集合，其中該控制電路系統包含校正(calibrator)電路系統被組態可執行一校正程序，以從MOS電晶體之該總集合內識別該複數個選定MOS電晶體。
  26. 如申請專利範圍第25項所述之終止電路，其中該校正電路系統包含複數個內部電阻裝置，其各匹配於由MOS電晶體之該總集合中的一相應MOS電晶體在被置於該操作歐姆區時所供給的一電阻，其中該校正電路系統可存取一參考電阻，其中該校正程序包含決定其集體電阻實質上等於該參考電阻之該等內部電阻裝置之一特定組合，其中對於該特定組合中該等內部電阻裝置之每一者，MOS電晶體之該總集合中的該相應MOS電晶體被識別為該等選定MOS電晶體之一者。
  27. 如申請專利範圍第25項所述之終止電路，其中該校正電路系統可存取一查找表，其指定MOS電晶體之該總集合中每一MOS電晶體被置於該操作歐姆區時所供給的一電阻，其中該校正程序包含查閱該查找表以識別MOS電晶體之該總集合中其集體電阻實質上等於該參考電阻之MOS電晶體的一特定組合，其中該特定組合中的該等MOS電晶體被識別為該等選定MOS電晶體。
  28. 如申請專利範圍第25項所述之終止電路，其中該校正電路系統回應於偵測一接收的校正啟用信號已被確立(asserted)，而執行該校正程序。
  29. 如申請專利範圍第24項所述之終止電路，其中在該電源及該端子之間的電阻實質上歸因(attributable)於該複數個選定MOS電晶體及該至少一個未選定MOS電晶體。
  30. 如申請專利範圍第1項所述之終止電路，該半導體裝置具有一第二端子連接至該內部部分，該終止電路另外包含：- 連接於該第二端子及該電源之間的複數個第二電晶體，該複數個第二電晶體包括至少一個第二NMOS電晶體及至少一個第二PMOS電晶體；- 其中該控制電路系統進一步用於以一對應的第二NMOS閘極電壓驅動該至少一個第二NMOS電晶體之每一者的一閘極，及用於以一對應的第二PMOS閘極電壓驅動該至少一個第二PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等第二NMOS及PMOS閘極電壓以在啟用晶片上終止時將該複數個第 二電晶體置於一操作歐姆區；- 其中該電源於該輸出的該電壓小於每一該第二NMOS閘極電壓及大於每一該第二PMOS閘極電壓。
  31. 如申請專利範圍第1項所述之終止電路，其中在該電源之該輸出及該端子之間的該電阻實質上歸因於該複數個電晶體。
  32. 如申請專利範圍第1項所述之終止電路，其中在該複數個電晶體被置於該操作歐姆區時，在該電源之該輸出及該端子之間的導電性實質上歸因於該複數個電晶體。
  33. 如申請專利範圍第1項所述之終止電路，其中該電源於該輸出的該電壓大約0.9V。
  34. 一種晶片上終止的半導體裝置，包含：- 一內部部分；- 一電源，該電源包含一偏壓級、一輸出級及一電容器，該輸出級包括一對互補的MOS電晶體，其中該電源於一輸出所供應的該電壓取自該對互補的MOS電晶體之間的一接點(junction)，該電容器電連接於該接點及一參考電位之間；- 一連接至該內部部分的端子；- 連接於該端子及該電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電 路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區；- 其中該電源於該輸出的該一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓。
  35. 一種終止電路，其在具有一端子連接至一內部部分的一半導體裝置中，對該半導體裝置之該端子提供晶片上終止，該終止電路包含：- 連接於該端子及一電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於一操作歐姆區(ohmic region for operation)，其中該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；- 一第一位準移位器(level shifter)在該控制電路系統及該至少一個NMOS電晶體之一對應者的該閘極之間，該第一位準移位器被組態可基於由該控制電路系統提供的一輸入電壓而輸出該對應NMOS閘極電壓，該輸入電壓具有一小於該對應NMOS閘極電壓的動態範圍；以及- 一第二位準移位器在該控制電路系統及該至少一個PMOS電晶體之一對應者的該閘極之間，該第二位準移位器被組態可基於由該控制電路系統提供的一第二輸入電壓而輸出該對應PMOS閘極電壓，該第二輸入電壓具有一小於該對應PMOS閘極電壓的 動態範圍。
  36. 如申請專利範圍第35項所述之終止電路，其中為了將該複數個電晶體置於該操作歐姆區，利用一第一電壓驅動該至少一個NMOS電晶體之每一者的該閘極，及利用一第二電壓驅動該至少一個PMOS電晶體之每一者的該閘極。其中該電源所供應的該電壓實質上在該第一電壓及該第二電壓之間的中間。
  37. 如申請專利範圍第35項所述之終止電路，- 其中該至少一個NMOS電晶體之每一者包含一閘極及一對載流電極(current carrying electrode)，其中該等載流電極之一者連接至該端子，其中該等載流電極之另一者連接至該電源，及其中由來自該控制電路系統的該對應NMOS閘極電壓驅動該閘極；- 其中該至少一個PMOS電晶體之每一者包含一閘極及一對載流電極，其中該等載流電極之一者連接至該端子，其中該等載流電極之另一者連接至該電源，及其中由來自該控制電路系統的該對應PMOS閘極電壓驅動該閘極；- 其中該至少一個NMOS電晶體之每一者另外包含一基板電極連接至供應一第一基板電壓的一電源，及其中該至少一個PMOS電晶體之每一者另外包含一基板電極連接至供應大於該第一基板電壓之一第二基板電壓的一電源；及- 其中為將該複數個電晶體置於一操作歐姆區，將該等NMOS閘極電壓設定為一共同第一電壓，及將該等PMOS閘極電壓設定為一共同第二電壓，其中該第二基板電壓等於該第一電壓，及其中該第一基板電壓等於該第二電壓。
  38. 如申請專利範圍第35項所述之終止電路，其中該至少一個NMOS電晶體包括至少兩個NMOS電晶體，被設定為不同位準的對應NMOS閘極電壓將該至少兩個NMOS電晶體置於該操作歐姆區。
  39. 如申請專利範圍第38項所述之終止電路，其中該至少一個PMOS電晶體包括至少兩個PMOS電晶體，被設定為不同位準的對應PMOS閘極電壓將該至少兩個PMOS電晶體置於該操作歐姆區。
  40. 如申請專利範圍第35項所述之終止電路，該複數個電晶體係為選定MOS電晶體，該終止電路另外包含至少一個未選定MOS電晶體連接於該端子及該電源之間，該至少一個未選定MOS電晶體之每一者具有一閘極，其由在啟用晶片上終止時且亦在停用晶片上終止時將該至少一個未選定MOS電晶體置於一關閉狀態的一對應閘極電壓所驅動。
  41. 一種晶片上終止的半導體裝置，包含：- 一內部部分；- 一電源；- 一連接至該內部部分的端子；- 連接於該端子及該電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極 電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區；其中該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；及- 一第一位準移位器(level shifter)在該控制電路系統及該至少一個NMOS電晶體之一對應者的該閘極之間，該第一位準移位器被組態可基於由該控制電路系統提供的一輸入電壓而輸出該對應NMOS閘極電壓，該輸入電壓具有一小於該對應NMOS閘極電壓的動態範圍；及- 一第二位準移位器在該控制電路系統及該至少一個PMOS電晶體之一對應者的該閘極之間，該第二位準移位器被組態可基於由該控制電路系統提供的一第二輸入電壓而輸出該對應PMOS閘極電壓，該第二輸入電壓具有一小於該對應PMOS閘極電壓的動態範圍。
  42. 一種晶片上終止的半導體裝置，包含：- 一內部部分；- 一用於連接至一晶片外電源的電力端子；- 一連接至該內部部分的資料端子；- 連接於該資料端子及該電力端子之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電 路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區；其中該電力端子供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；及- 一第一位準移位器(level shifter)在該控制電路系統及該至少一個NMOS電晶體之一對應者的該閘極之間，該第一位準移位器被組態可基於由該控制電路系統提供的一輸入電壓而輸出該對應NMOS閘極電壓，該輸入電壓具有一小於該對應NMOS閘極電壓的動態範圍；及- 一第二位準移位器在該控制電路系統及該至少一個PMOS電晶體之一對應者的該閘極之間，該第二位準移位器被組態可基於由該控制電路系統提供的一第二輸入電壓而輸出該對應PMOS閘極電壓，該第二輸入電壓具有一小於該對應PMOS閘極電壓的動態範圍。
  43. 一種終止電路，其在具有一端子連接至一內部部分的一半導體裝置中，對該半導體裝置之該端子提供晶片上終止，該終止電路包含：- 連接於該端子及一電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於一操作歐姆區(ohmic region for operation)； - 其中該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；及- 其中該控制電路系統包含存取一參考電阻的校正電路系統，該校正電路系統被組態可執行一校正程序，以識別在分別作為該等對應NMOS及PMOS閘極電壓供應給該MOS電晶體時，造成該至少一個NMOS電晶體及該至少一個PMOS電晶體供給一實質上等於該參考電阻之電阻的複數個類比校正電壓。
  44. 如申請專利範圍第43項所述之終止電路，其中該校正電路系統回應於偵測一接收的校正啟用信號已被確立，而執行該校正程序。
  45. 如申請專利範圍第43項所述之終止電路，其中該控制電路系統另外包含一多工器，以在啟用晶片上終止時，造成該等類比校正電壓分別傳輸至該等對應NMOS及PMOS閘極電壓。
  46. 如申請專利範圍第43項所述之終止電路，其中該校正電路系統包含內部電路元件，其各展現一依據一施加電壓而變的行為，該行為對應於該至少一個NMOS電晶體及該至少一個PMOS電晶體依據該對應NMOS或PMOS閘極電壓而變的一行為，其中該校正程序包含決定導致該等內部電路元件集體展現一實質上匹配該參考電阻之電阻的該等類比校正電壓作為該施加電壓的位準。
  47. 如申請專利範圍第43項所述之終止電路，其中該校正電路系統可存取一查找表，其指定該至少一個NMOS電晶體及該至少一個PMOS電晶體依據該對應NMOS或PMOS閘極電壓而變的一電 阻行為，其中該校正程序包含基於該參考電阻查閱該查找表以決定特定電壓，該等特定電壓為該等類比校正電壓。
  48. 如申請專利範圍第43項所述之終止電路，其中為了將該複數個電晶體置於該操作歐姆區，利用一第一電壓驅動該至少一個NMOS電晶體之每一者的該閘極，及利用一第二電壓驅動該至少一個PMOS電晶體之每一者的該閘極。其中該電源所供應的該電壓實質上在該第一電壓及該第二電壓之間的中間。
  49. 一種晶片上終止的半導體裝置，包含：- 一內部部分；- 一電源；- 一連接至該內部部分的端子；- 連接於該端子及該電源之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區；- 其中該電源供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；及- 其中該控制電路系統包含存取一參考電阻的校正電路系統，該校正電路系統被組態可執行一校正程序，以識別在分別作為該等對應NMOS及PMOS閘極電壓供應給該MOS電晶體時，造成該至少一個NMOS電晶體及該至少一個PMOS電晶體供給一 實質上等於該參考電阻之電阻的複數個類比校正電壓。
  50. 一種晶片上終止的半導體裝置，包含：- 一內部部分；- 一用於連接至一晶片外電源的電力端子；- 一連接至該內部部分的資料端子；- 連接於該資料端子及該電力端子之間的複數個電晶體，該複數個電晶體包括至少一個NMOS電晶體及至少一個PMOS電晶體；- 控制電路系統，用於以一對應NMOS閘極電壓驅動該至少一個NMOS電晶體之每一者的一閘極及用於以一對應PMOS閘極電壓驅動該至少一個PMOS電晶體之每一者的一閘極，該控制電路系統被組態可控制該等NMOS及PMOS閘極電壓，以在啟用晶片上終止時，將該複數個電晶體置於操作歐姆區；- 其中該電力端子供應一電壓小於每一該NMOS閘極電壓及大於每一該PMOS閘極電壓；及- 其中該控制電路系統包含存取一參考電阻的校正電路系統，該校正電路系統被組態可執行一校正程序，以識別在分別作為該等對應NMOS及PMOS閘極電壓供應給該MOS電晶體時，造成該至少一個NMOS電晶體及該至少一個PMOS電晶體供給一實質上等於該參考電阻之電阻的複數個類比校正電壓。
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