JP6216157B2 - 電子部品装置及びその製造方法 - Google Patents

電子部品装置及びその製造方法 Download PDF

Info

Publication number
JP6216157B2
JP6216157B2 JP2013110634A JP2013110634A JP6216157B2 JP 6216157 B2 JP6216157 B2 JP 6216157B2 JP 2013110634 A JP2013110634 A JP 2013110634A JP 2013110634 A JP2013110634 A JP 2013110634A JP 6216157 B2 JP6216157 B2 JP 6216157B2
Authority
JP
Japan
Prior art keywords
electronic component
hole
connection pad
insulating layer
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013110634A
Other languages
English (en)
Other versions
JP2014229855A (ja
JP2014229855A5 (ja
Inventor
堀内　道夫
道夫 堀内
亮 深澤
亮 深澤
勇一 松田
勇一 松田
徳武　安衛
安衛 徳武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2013110634A priority Critical patent/JP6216157B2/ja
Priority to US14/260,588 priority patent/US9373587B2/en
Publication of JP2014229855A publication Critical patent/JP2014229855A/ja
Publication of JP2014229855A5 publication Critical patent/JP2014229855A5/ja
Application granted granted Critical
Publication of JP6216157B2 publication Critical patent/JP6216157B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、電子部品装置及びその製造方法に関する。
従来、半導体装置では、小型化及び高性能化の要求に対応するため、実装密度の向上が求められている。実装密度を向上させる手段として、配線基板上に半導体素子が実装された半導体パッケージを積層して接続する技術が開発されている。
特開平８―２３６６９４号公報 特開２００２−４３５０６号公報
従来技術では、配線基板上に半導体素子が実装された半導体パッケージを積層するため、薄型化及び配線層の微細化の要求に容易には対応できない課題がある。また、配線基板は樹脂材から形成されることが多いため、加熱処理などで反りやうねりが発生しやすく、半導体素子の接続の信頼性が十分に得られない場合がある。
積層する際に薄型化できると共に、電子部品を信頼性よく接続できる新規な構造の電子部品装置及びその製造方法を提供することを目的とする。
以下の開示の一観点によれば、中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層と、前記配線層の上面と側面とを被覆する絶縁層であって、前記配線層の下面と前記絶縁層の下面とが面一になって形成された一層からなる前記絶縁層と、前記絶縁層に形成され、前記部品接続用パッドの上面を露出する第１ホールと、前記絶縁層に形成され、前記外部接続用パッドの上面を露出する第２ホールと、前記絶縁層の上に配置され、前記部品接続用パッドが配置された中央部の領域に開口部が設けられ、前記外部接続用パッド上に前記第２ホールに連通する第３ホールが設けられた枠部材と、前記第２ホールと前記第３ホールとにより構築される接続ホールと、前記枠部材の開口部内に配置され、前記部品接続用パッドに接続された電子部品と、前記枠部材の開口部に形成され、前記電子部品を封止する封止樹脂と、前記接続ホール内の前記外部接続用パッドの上に形成された金属めっきからなる金属接合材と、前記外部接続用パッドの下面に接して形成された接続端子とを有し、前記金属接合材は、前記接続ホールの高さの途中まで形成され、前記接続ホールの上部側が空洞になっていることを特徴とする電子部品装置が提供される。
また、その開示の他の観点によれば、金属板の一方の面に、中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層を形成すると共に、前記金属板の他方の面に、前記外部接続用パッドに対応する位置に電極パッドを形成する工程であって、前記配線層の上面及び側面が露出した状態で形成され、前記配線層の上面と側面とを被覆する一層からなる絶縁層を形成する工程と、前記絶縁層の上に、前記部品接続用パッドが配置された中央部の領域に開口部が設けられた枠部材を形成する工程と、前記外部接続用パッドの上に、前記絶縁層のホールと前記枠部材のホールとにより構築される接続ホールを形成すると共に、前記部品接続用パッド上の前記絶縁層にコンタクトホールを形成する工程と、前記コンタクトホールを通して前記部品接続用パッドに電子部品の接続電極を接続する工程と、前記枠部材の開口部に、前記電子部品を封止する封止樹脂を形成する工程と、前記接続ホールの高さの途中まで金属めっきからなる金属接合材を形成して前記接続ホールの上部側に空洞を残すと共に、前記電極パッドの上にマスク金属層を形成する工程と、前記マスク金属層をマスクにして前記金属板をエッチングして、前記外部接続用パッドに接する接続端子を形成する工程とを有する電子部品装置の製造方法が提供される。
以下の開示によれば、電子部品装置は、部品接続用パッドとその周囲に配置された外部接続用パッドとを備えた複数の配線層の上に、部品接続用パッドが配置された領域に開口部が設けられた枠部材が配置されている。さらに、枠部材の開口部に、部品接続用パッドに接続された電子部品が配置されている。
また、枠部材の開口部に封止樹脂が形成されて電子部品が封止されている。外部接続用パッド上の枠部材に接続ホールが設けられており、その中の外部接続用パッド上に金属接合材が形成されている。そして、外部接続用パッドの下に接続端子が設けられる。
電子部品装置は、配線層の下にコア基板が存在しない構造のため、薄型化を図ることができる。
電子部品装置を積層する際には、下側の電子部品装置の金属接合材に上側の電子部品装置の接続端子を埋め込んで接合することにより、積層型の電子部品装置を構築することができる。
また、電子部品装置の製造方法では、配線層は、金属板の上に電解めっきによりに一括で形成されるため、微細な配線層を歩留りよく形成することができる。また、反りが発生しにくい熱膨張係数の低い金属板の上に形成された配線層に電子部品を接続するため、電子部品を信頼性よく接続することができる。
図１は実施形態の電子部品装置の製造方法を示す断面図（その１）である。 図２は実施形態の電子部品装置の製造方法を示す断面図（その２）である。 図３は実施形態の電子部品装置の製造方法を示す断面図及び平面図（その３）である。 図４は実施形態の電子部品装置の製造方法を示す断面図（その４）である。 図５は実施形態の電子部品装置の製造方法を示す断面図及び平面図（その５）である。 図６は実施形態の電子部品装置の製造方法を示す断面図（その６）である。 図７は実施形態の電子部品装置の製造方法を示す断面図及び平面図（その７）である。 図８は実施形態の電子部品装置の製造方法を示す断面図（その８）である。 図９は実施形態の電子部品装置の製造方法を示す断面図（その９）である。 図１０は実施形態の電子部品装置の製造方法を示す断面図（その１０）である。 図１１は実施形態の電子部品装置の製造方法を示す断面図（その１１）である。 図１２は実施形態の電子部品装置の製造方法を示す断面図（その１２）である。 図１３は実施形態の電子部品装置を示す断面図である。 図１４は実施形態の電子部品装置を積層する様子を示す断面図である。 図１５は図１３の電子部品装置を積層して得られる積層型の電子部品装置を示す断面図である。 図１６は図１５の積層型の電子部品装置において各電子部品装置の間に絶縁層を形成したものを示す断面図である。 図１７は実施形態の第１変形例の電子部品装置を示す断面図である。 図１８は実施形態の第２変形例の電子部品装置を示す断面図である。 図１９は図１８の第２変形例の電子部品装置を積層して得られる積層型の電子部品装置を示す断面図である。 図２０は図１９の積層型の電子部品装置において最上の電子部品に放熱板を設けたものを示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
図１〜図１２は実施形態の電子部品装置の製造方法を示す図、図１３は実施形態の電子部品装置を示す図である。以下、電子部品装置の製造方法を説明しながら、電子部品装置の構造を説明する。
実施形態の電子部品装置の製造方法では、まず、図１に示すように、金属板１０を用意する。金属板１０としては、４２アロイ（鉄（Ｆｅ）・ニッケル（Ｎｉ）合金）、銅（Ｃｕ）、コバール（鉄（Ｆｅ）・ニッケル（Ｎｉ）・コバルト（Ｃｏ）合金）、又は、鉄（Ｆｅ）などの金属材料から形成される。
金属板１０は熱膨張係数が比較的低い材料から形成されることが好ましく、この観点からは、好適に４２アロイ又はコバールが使用される。４２アロイの熱膨張係数は４〜６ｐｐｍ／℃であり、一般的な配線基板の材料として使用されるガラスエポキシ樹脂の熱膨張係数（１７ｐｐｍ／℃程度）よりもかなり低い値を有する。また、コバールの熱膨張係数は、６〜７ｐｐｍ／℃である。
金属板１０の厚みは、例えば２００μｍ〜８００μｍに設定される。リールに巻かれた状態の薄膜の金属板１０が帯状に引き出されて、リールツーリール方式によって金属板１０に各種の処理が施される。リールツーリール方式を採用しない場合は、短冊状に切断された金属板１０が使用される。以下の説明では、金属板１０の一方の面を上面とし、他方の面を下面として説明する。
次いで、図２に示すように、金属板１０の上面に、フォトリソグラフィに基づいて、第１レジスト層として、開口部１２ａが設けられた永久レジスト層１２を形成する。永久レジスト層１２の開口部１２ａは配線層に対応するパターンで形成される。
永久レジスト層１２は、後のウェット処理工程で除去されることなく、最終的に製品に残される。永久レジスト層１２の厚みは、形成する配線層の厚みに対応して設定され、例えば１０μｍ〜２０μｍである。
さらに、同じく図２に示すように、金属板１０の下面に、フォトリソグラフィに基づいて、第２レジスト層として、開口部１４ａが設けられたフォトレジスト層１４を形成する。フォトレジスト層１４の開口部１４ａは電極パッドに対応する島状パターンで形成される。フォトレジスト層１４の厚みは、例えば１０μｍ〜２０μｍである。
続いて、図３に示すように、金属板１０をめっき給電経路に利用する電解めっきにより、金属板１０の上面側の永久レジスト層１２の開口部１２ａに金属めっきを施して配線層２０を形成する。また、これと同時に、金属板１０の下面側のフォトレジスト層１４の開口部１４ａに金属めっきを施して電極パッド２２を形成する。
金属板１０が４２アロイ又は鉄から形成される場合は、配線層２０及び電極パッド２２は、電解銅（Ｃｕ）めっきによって形成される。
また、金属板１０がコバールから形成される場合は、配線層２０及び電極パッド２２は以下の方法で形成される。最初に、電解めっきで厚みが０．１μｍ〜０．３μｍのニッケル（Ｎｉ）ストライクめっき層を形成する。
ストライクめっきを施すことで、下地（コバール）の不働態皮膜を除去してめっき層の密着性を向上させることができる。その後に、ニッケル（Ｎｉ）ストライクめっき層の上に電解銅（Ｃｕ）めっきを行うことによって配線層２０及び電極パッド２２が得られる。
また、金属板１０が銅（Ｃｕ）から形成される場合は、配線層２０及び電極パッド２２は、厚みが３μｍ〜５μｍの電解ニッケルめっき層を形成した後に、電解銅（Ｃｕ）めっきを行うことによって形成される。
図３の縮小平面図を加えて参照すると、配線層２０は、中央部の部品搭載領域Ａに配置された複数の部品接続用パッドＰ１を備えている。さらに、配線層２０は、各部品接続用パッドＰ１に繋がって外側に延在する引き出し配線部Ｗと、引き出し配線部Ｗの外端に繋がって部品搭載領域Ａの周囲に配置された外部接続用パッドＰ２とを備えている。部品接続用パッドＰ１の配置ピッチは、例えば４０μｍ〜１００μｍである。
このようにして、金属板１０の上面側に、中央部に部品接続用パッドＰ１を備え、中央部の周囲に外部接続用パッドＰ２を備えた複数の配線層２０を形成する。
金属板１０の下面側の電極パッド２２は、金属板１０の上面側の配線層２０の各外部接続用パッドＰ２に対応する位置にそれぞれ配置される。
次いで、図４に示すように、金属板１０の上面側の永久レジスト層１２及び配線層２０の上に、エポキシ樹脂などの未硬化の樹脂材１６ｘを形成する。樹脂材１６ｘは、接着樹脂として形成され、樹脂フィルムを貼付してもよいし、あるいは液状樹脂を塗布してもよい。
続いて、図５に示すように、中央に開口部３０ａが設けられた枠部材３０を用意する。枠部材３０の開口部３０ａは枠部材３０の厚み方向に貫通して設けられている。枠部材３０は、金型に樹脂を流し込んだ後に、硬化させることによって得られる。
あるいは、未硬化の樹脂フィルムにプレス加工などで開口部を形成した後に、樹脂フィルムを硬化させることにより、枠部材３０を得てもよい。枠部材３０の厚みは、後述する半導体素子の厚みより厚く設定される。
そして、部品接続用パッドＰ１が配置された部品搭載領域Ａに枠部材３０の開口部３０ａが配置されるように枠部材３０を樹脂材１６ｘの上に配置する。さらに、２００℃程度の温度で加熱処理することにより、樹脂材１６ｘを硬化させて絶縁層１６とする。これにより、樹脂材１６ｘが硬化する際の接着作用によって、枠部材３０が絶縁層１６を介して金属板１０上の配線層２０に固定される。
リールツーリール方式を採用する場合は、枠部材３０が形成された金属板１０をリールに巻くことができないため、枠部材３０を形成する工程の前又は後に、帯状に引き出されて搬送されてくる金属板１０が短冊状に切断される。
なお、前述した図２の工程で永久レジスト層１２の代わりに、第１レジスト層として、一般的なフォトレジスト層（不図示）を形成し、図３の工程で配線層２０を形成した後に、金属板１０の上面側のフォトレジスト層のみを選択的に除去してよい。
この方法を採用する場合は、図６の変形例に示すように、配線層２０の間の領域から配線層２０の上に絶縁層１６が形成され、同様に絶縁層１６によって枠部材３０が固定される。以下では、図５の構造体を採用して続きの製造方法を説明する。
続いて、図７に示すように、図５の構造体の枠部材３０及びその下の絶縁層１６をレーザで加工することより、外部接続用パッドＰ２に到達する接続ホールＨを形成する。接続ホールＨは、絶縁層１６のホールの上に枠部材３０のホールが連通して形成される。
図７の縮小平面図に示すように、図５の縮小平面図の複数の外部接続用パッドＰ２の各々の上に接続ホールＨがそれぞれ配置される。接続ホールＨの直径は、外部接続用パッドＰ２の直径よりも一回り小さく設定され、例えば３００μｍ程度である。
次いで、同じく図７に示すように、枠部材３０の開口部３０ａに露出する絶縁層１６をレーザで加工することにより、各部品接続用パッドＰ１に到達するコンタクトホール１６ａをそれぞれ形成する。コンタクトホール１６ａの直径は、部品接続用パッドＰ１の直径よりも一回り小さく設定され、例えば２０μｍ〜５０μｍ程度である。
その後に、デスミア処理を行って、接続ホールＨ及びコンタクトホール１６ａ内の樹脂スミアを除去してクリーニングする。デスミア処理は、ＣＦ4／Ｏ2系のガスを使用するプラズマエッチングにより行われる。あるいは、過マンガン酸法などのウェット処理でデスミア処理を行ってもよい。
接続ホールＨ及びコンタクトホール１６ａを形成する工程は、レーザの代わりに、ドライエッチングを使用してもよい。ドライエッチングを採用する場合は、最初に、接続ホールＨに対応する位置に開口部が設けられた第１のメタルマスク（不図示）を介してドライエッチングによって枠部材３０に接続ホールＨを形成する。
その後に、コンタクトホール１６ａに対応する位置に開口部が設けられた第２のメタルマスク（不図示）を介して、ドライエッチングによって絶縁層１６にコンタクトホール１６ａを形成する。
なお、コンタクトホール１６ａを形成した後に、接続ホールＨを形成してもよい。また、メタルマスクの代わりに、フォトレジスト層をマスクに使用してドライエッチングにより接続ホールＨ及びコンタクトホール１６ａを形成することも可能である。
次いで、図８に示すように、下面に接続電極４２を備えた半導体素子４０を用意する。半導体素子４０の接続電極４２は、はんだバンプや金バンプなどからなる。半導体素子４０は、ＣＰＵチップやメモリチップなどのＬＳＩチップである。そして、枠部材３０の開口部３０ａ内のコンタクトホール１６ａに、はんだを介して半導体素子４０の接続電極４２を配置し、リフロー加熱する。
これにより、半導体素子４０の接続電極４２が金属板１０上の部品接続用パッドＰ１にフリップチップ接続される。電子部品として、半導体素子４０を例示するが、各種の電子部品を搭載することができる。半導体素子４０の横領域にキャパシタなどの受動部品を搭載してもよい。
枠部材３０の上面の高さ位置は、半導体素子４０の上面の高さ位置よりも高く設定される。例えば、接続電極４２を除く半導体素子４０の厚みは５００μｍ〜７５０μｍであり、枠部材３０の厚みは半導体素子４０の厚みより１００μｍ〜２００μｍ程度で厚く設定される。
次いで、図９に示すように、枠部材３０の開口部３０ａ内にディスペンサなどで低粘度の樹脂を流し込んだ後に、２００℃程度の温度で加熱処理して硬化させることにより、半導体素子４０を封止する封止樹脂５０を形成する。このとき、接続ホールＨ内に樹脂が流れ込まないように樹脂が供給される。封止樹脂５０の材料の一例としては、シリカなどのフィラーが分散されたエポキシ樹脂が使用される。
その後に、図１０に示すように、金属板１０をめっき給電経路に利用する電解めっきにより、接続ホールＨ内の外部接続用パッドＰ２の表面から上側に向けて金属めっきを施す。このとき、噴流めっきにより、金属板１０の上面側のみに金属めっきが施される。これにより、接続ホールＨ内に、外部接続用パッドＰ２に接続される金属接合材６０が形成される。
金属接合材６０は、接続ホールＨの底から接続ホールＨの高さの途中まで形成される。図１０の例では、接続ホールＨの高さの半分の位置まで金属接合材６０が形成される。
次いで、図１１に示すように、同様な噴流めっきによって金属板１０の下面側のみに電解めっきを行う。これにより、電極パッド２２の上に金属接合材６０と同一金属からなるマスク金属層２４が形成される。
金属接合材６０としては、低融点金属が好適に使用される。低融点金属としては、錫、（Ｓｎ）、錫（Ｓｎ）／銀（Ａｇ）系はんだ、錫（Ｓｎ）／銀（Ａｇ）／銅（Ｃｕ）系はんだなどの鉛（Ｐｄ）フリーはんだが使用される。例えば、錫の融点は２６０℃程度である。
なお、上記した図１０及び図１１の工程において、金属板１０の両面側に同時に電解めっきを行ってもよい。この場合は、金属板１０の上面側の金属接続材６０の厚みが下面側のマスク金属層２４の厚みより厚くなるように以下の手法を採用する。
最初に、金属板１０の下面側に保護テープなどのマスク材を形成した状態で、上面側に電解めっきで金属接続材６０の主要部を形成する。続いて、マスク材を除去した後に、下面側に所要の厚みのマスク金属層２４が形成されるように金属板１０の両面側に電解めっきを行えばよい。
その後に、図１２に示すように、金属板１０の下面側のフォトレジスト層１４をレジスト剥離液によって除去して、金属板１０を露出させる。
次いで、図１３に示すように、金属板１０の下面側のマスク金属層２４をマスクにして露出した金属板１０を配線層２０及び永久レジスト層１２の下面が露出するまでエッチングする。このとき、スプレーノズルによりエッチング液を金属板１０に噴霧してエッチングする噴霧エッチングが採用され、金属板１０が異方性エッチングに近い状態でエッチングされる。
これにより、金属板１０がパターニングされて下側に突き出る突出電極１０ｘが得られる。突出電極１０ｘの下面に電極パッド２２及びマスク金属層２４が配置される。
突出電極１０ｘ、電極パッド２２及びマスク金属層２４から外部接続端子ＥＴが形成される。このようにして、外部接続用パッドＰ２の下面に接続される外部接続端子ＥＴが得られる。
金属板１０が４２アロイから形成される場合は、過酸化水素（Ｈ2Ｏ2）／（アンモニア）ＮＨ4／（フッ酸）ＨＦ系のエッチング液が使用され、マスク金属層２４（錫など）及び配線層２０（銅）に対して４２アロイからなる金属板１０を選択的にエッチングすることができる。
また、金属板１０がコバールから形成される場合は、同じくＨ2Ｏ2／ＮＨ4／ＨＦ系のエッチング液が使用され、マスク金属層２４（錫など）及び配線層２０（銅）に対してコバールからなる金属板１０を選択的にエッチングすることができる。
また、金属板１０が銅から形成される場合は、有機酸及びアミン系錯化剤を含むアルカリ性のエッチング液が使用され、マスク金属層２４（錫など）及び配線層２０（最下がニッケル層）に対して銅からなる金属板１０を選択的にエッチングすることができる。あるいは、金属板１０が銅から形成される場合、銅アンモニア錯体を含むアルカリ性のエッチング液を使用してもよい。
さらに、金属板１０が鉄から形成される場合は、塩化水素（ＨＣｌ）系のエッチング液が使用され、マスク金属層２４（錫など）及び配線層２０（銅）に対して鉄からなる金属板１０を選択的にエッチングすることができる。
なお、ウェットエッチング中にエッチング側面に保護膜が形成されるエッチング液を使用する噴流エッチング方式を採用することにより、サイドエッチングが抑制されてより異方性エッチングに近い形状が得られる。
以上により、実施形態の電子部品装置１が得られる。図１３に示すように、本実施形態の電子部品装置１は、下面が大気に露出した状態の配線層２０を備えている。配線層２０は、中央部に部品接続用パッドＰ１を備え、中央部の周囲に外部接続用パッドＰ２を備えている。部品接続用パッドＰ１は引き出し配線部Ｗを介して外部接続用パッドＰ２に接続されている。複数の配線層２０の間の領域には永久レジスト層１２が配置されている。
配線層２０の上には、接着層として機能する絶縁層１６を介して枠部材３０が配置されている。前述した図６の構造体を採用する場合は、永久レジスト層１２が省略され、配線層２０の間にも絶縁層１６が形成された構造となる。
部品接続用パッドＰ１上の絶縁層１６にはコンタクトホール１６ａが形成されている。半導体素子４０の接続電極４２がコンタクトホール１６ａを通して部品接続用パッドＰ１にフリップチップ接続されている。
さらに、配線層２０及び絶縁層１６の周縁部の上に枠部材３０が配置されている。枠部材３０は中央部に開口部３０ａが設けられており、半導体素子４０を取り囲むようにリング状に配置されている。枠部材３０の高さは、半導体素子４０の高さよりも高く設定されている。
そして、枠部材３０の開口部３０ａ内には、半導体素子４０の全体を封止する封止樹脂５０が充填されている。
また、枠部材３０及びその下の絶縁層１６には複数の外部接続用パッドＰ２にそれぞれ到達する接続ホールＨが形成されている。このように、絶縁層１６は、部品接続用パッドＰ１と外部接続用パッドＰ２とを露出して、配線層２０と枠部材３０との間に形成されている。
接続ホールＨ内の外部接続用パッドＰ２の上に接続ホールＨの高さの途中まで金属接合材６０が形成されており、金属接合材６０は外部接続用パッドＰ２に接続されている。
外部接続用パッドＰ２の下には下側に突き出る外部接続端子ＥＴが設けられている。外部接続端子ＥＴは、外部接続用パッドＰ２の下面に接続された突出電極１０ｘとその下に配置された電極パッド２２及びマスク金属層２４とから形成されている。
本実施形態の電子部品装置１は、ガラスエポキシ樹脂などからなるコア基板を備えておらず、配線層２０及び絶縁層１６の上に配置された半導体素子４０が枠部材３０の開口部３０ａに収容され、封止樹脂５０で封止された構造となっている。このため、コア基板を使用する場合よりも薄型化を図ることができる。
また、配線層２０は、金属板１０をめっき給電経路として利用する電解めっきにより永久レジスト層１２の開口部１２ａに一括して形成される。このため、フォトリソグラフィの実力に応じて、微細な配線層２０を歩留りよく形成することができる。
また、本実施形態では、金属板１０の上に形成された配線層２０の部品接続用パッドＰ１に半導体素子４０をフリップチップ接続している。金属板１０は熱膨張係数の低い金属材料から形成されるため、製造工程で加熱処理が繰り返し行われるとしても、金属板１０内に熱応力が発生せず、反りやうねりの発生はほとんどない。
このため、樹脂基板を使用する場合よりも半導体素子４０の搭載領域の平坦性が確保されるため、半導体素子４０を部品接続用パッドＰ１に信頼性良くフリップチップ接続することができる。
また、リードフレームの製造工程で使用されるリールツーリール方式の既存の設備を利用して、薄膜の金属板１０に配線層２０などを形成できるため、生産効率を向上させることができ、低コスト化を図ることができる。
次に、図１３の実施形態の電子部品装置１を積層して、積層型の電子部品装置を製造する方法について説明する。
図１４に示すように、図１３の電子部品装置１を複数個用意する。そして、下側に配置された電子部品装置１の接続ホールＨ内の金属接合材６０に、上側に配置された電子部品装置１の外部接続端子ＥＴが配置されるように、複数の電子部品装置１を積層する。
続いて、図１５に示すように、積層された電子部品装置を３００℃程度の温度で加熱ししながら、押圧治具（不図示）によって積層された電子部品装置１を下側に押圧する。このとき、各電子部品装置１の接続ホールＨ内の金属接合材６０が溶融し、上側の電子部品装置１の外部接続端子ＥＴが下側の電子部品装置１の金属接合材６０に埋め込まれて接合される。
外部接続端子ＥＴの先端のマスク金属層２４は金属接合材６０と同じ金属から形成されるため、マスク金属層２４も溶融して金属接合材６０と一体化された状態となる。
下側の電子部品装置１の接続ホールＨ内の金属接合材６０に、上側の電子部品装置１の外部接続端子ＥＴを接合する際に、溶融する金属接合材６０が接続ホールＨからあふれないように金属接合材６０の形成量が調整される。
接続ホールＨは、多数の外部接続用パッドＰ２の各々の上に配置されているので、金属接合材６０の横方向への漏れが防止される。このため、外部接続用パッドＰ２のピッチが狭小化されるとしても、複数の外部接続用パッドＰ２の間で電気ショートすることが防止される。
以上により、積層型の電子部品装置２が得られる。図１５の積層型の電子部品装置２では、上下の電子部品装置１の間に隙間Ｃが生じた状態となる。
図１６に示された積層型の電子部品装置２ａのように、図１５の上下の電子部品装置１の間に隙間Ｃに絶縁樹脂などの絶縁層７０が充填されるようにしてもよい。
図１６の積層型の電子部品装置２ａを製造する場合は、前述した図１４の工程において、電子部品装置１の接続ホールＨを除く封止樹脂５０の上に未硬化の樹脂を形成した状態で電子部品装置１を積層すればよい。上下の電子部品装置１の間の未硬化の樹脂は金属接合材６０を溶融する際の加熱処理で同時に硬化させることができる。
図１５及び図１６の積層型の電子部品装置２，２ａは、最下の電子部品装置１の接続端子ＥＴがマザーボードなどの実装基板の接続電極に接続される。
（その他の実施の形態）
図１７に示す第１変形例の電子部品装置１ａのように、枠部材３０の開口部３０ａ内に複数の半導体素子４０を横方向に並べて実装してもよい。同一の半導体素子４０を横方向に並べてもよいし、ＣＰＵとメモリとの組み合わせなどのように、異なる種類の半導体素子を横方向に並べてもよい。また、半導体素子とキャパシタなどの受動素子を横方向に並べて実装してもよい。
また、図１８に示す第２変形例の電子部品装置１ｂのように、封止樹脂５０、半導体素子４０及び枠部材３０を削ることにより、半導体素子４０の背面を露出させてもよい。これにより、電子部品装置１ｂの厚みを薄くすることができる。例えば、半導体素子４０の厚みが５０μｍ〜３０μｍになるように加工される。
図１８の第２変形例の電子部品装置１ｂを製造する場合は、封止樹脂５０、半導体素子４０及び枠部材３０をグラインダーで概ね研削した後に、ＣＭＰで仕上げの研磨を行うことにより、半導体素子４０の背面を露出させる。半導体素子４０などの研磨は、封止樹脂５０を形成する工程（図９）の後から金属板１０をエッチングする工程（図１３）の前の所定の段階で行われる。
図１９には、図１８の電子部品装置１ｂが積層された積層型の電子部品装置２ｂが示されている。図１９に示すように、図１８の薄型の電子部品装置１ｂを樹脂材からなる絶縁層７０を介して同様に積層することにより、薄型の積層型の電子部品装置２ｂを得ることができる。
また、図２０に示すように、図１９の積層型の電子部品装置２ｂの最上の半導体素子４０の上面に、銅などの放熱板５を熱伝導性接着剤６によって接続して配置してもよい。これにより、最上の半導体素子４０が発熱しやすいＣＰＵチップなどである場合に、放熱板５を介して熱を外部に効率よく放出することができる。
１，１ａ，１ｂ…電子部品装置、２，２ａ，２ｂ…積層型の電子部品装置、５…放熱板、６…熱伝導性接着剤、１０…金属板、１０ｘ…突出電極、１２…永久レジスト層、１２ａ，１４ａ，３０ａ…開口部、１４…フォトレジスト層、１６，７０…絶縁層、１６ａ…コンタクトホール、１６ｘ…樹脂材、２０…配線層、２２…電極パッド、２４…マスク金属層、３０…枠部材、４０…半導体素子、４２…接続電極、５０…封止樹脂、６０…金属接合材、Ｈ…接続ホール、Ｐ１…部品接続用パッド、Ｗ…引き出し配線部、Ｐ２…外部接続用パッド、ＥＴ…外部接続端子。

Claims (8)

  1. 中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層と、
    前記配線層の上面と側面とを被覆する絶縁層であって、前記配線層の下面と前記絶縁層の下面とが面一になって形成された一層からなる前記絶縁層と、
    前記絶縁層に形成され、前記部品接続用パッドの上面を露出する第１ホールと、
    前記絶縁層に形成され、前記外部接続用パッドの上面を露出する第２ホールと、
    前記絶縁層の上に配置され、前記部品接続用パッドが配置された中央部の領域に開口部が設けられ、前記外部接続用パッド上に前記第２ホールに連通する第３ホールが設けられた枠部材と、
    前記第２ホールと前記第３ホールとにより構築される接続ホールと、
    前記枠部材の開口部内に配置され、前記部品接続用パッドに接続された電子部品と、
    前記枠部材の開口部に形成され、前記電子部品を封止する封止樹脂と、
    前記接続ホール内の前記外部接続用パッドの上に形成された金属めっきからなる金属接合材と、
    前記外部接続用パッドの下面に接して形成された接続端子と
    を有し、
    前記金属接合材は、前記接続ホールの高さの途中まで形成され、前記接続ホールの上部側が空洞になっていることを特徴とする電子部品装置。
  2. 前記金属接合材は、錫、錫／銀系はんだ、又は錫／銀／銅系はんだであることを特徴とする請求項１に記載の電子部品装置。
  3. 前記電子部品が前記封止樹脂から露出していることを特徴とする請求項１又は２に記載の電子部品装置。
  4. 中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層と、
    前記配線層の上面と側面とを被覆する絶縁層であって、前記配線層の下面と前記絶縁層の下面とが面一になって形成された一層からなる前記絶縁層と、
    前記絶縁層に形成され、前記部品接続用パッドの上面を露出する第１ホールと、
    前記絶縁層に形成され、前記外部接続用パッドの上面を露出する第２ホールと、
    前記絶縁層の上に配置され、前記部品接続用パッドが配置された中央部の領域に開口部が設けられ、前記外部接続用パッド上に前記第２ホールに連通する第３ホールが設けられた枠部材と、
    前記第２ホールと前記第３ホールとにより構築される接続ホールと、
    前記枠部材の開口部内に配置され、前記部品接続用パッドに接続された電子部品と、
    前記枠部材の開口部に形成され、前記電子部品を封止する封止樹脂と、
    前記接続ホール内の前記外部接続用パッドの上に形成された金属めっきからなる金属接合材と、
    前記外部接続用パッドの下面に接して形成された接続端子と
    を有する電子部品装置が複数個で積層されて構築され、
    下側の前記電子部品装置の金属接合材に上側の前記電子部品装置の接続端子が埋め込まれて接合されており、
    積層された複数の前記電子部品装置の最上に配置された前記電子部品装置において、前記金属接合材は、前記接続ホールの高さの途中まで形成され、前記接続ホールの上部側が空洞になっていることを特徴とする積層型の電子部品装置。
  5. 金属板の一方の面に、中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層を形成すると共に、前記金属板の他方の面に、前記外部接続用パッドに対応する位置に電極パッドを形成する工程であって、前記配線層の上面及び側面が露出した状態で形成され、
    前記配線層の上面と側面とを被覆する一層からなる絶縁層を形成する工程と、
    前記絶縁層の上に、前記部品接続用パッドが配置された中央部の領域に開口部が設けられた枠部材を形成する工程と、
    前記外部接続用パッドの上に、前記絶縁層のホールと前記枠部材のホールとにより構築される接続ホールを形成すると共に、前記部品接続用パッド上の前記絶縁層にコンタクトホールを形成する工程と、
    前記コンタクトホールを通して前記部品接続用パッドに電子部品の接続電極を接続する工程と、
    前記枠部材の開口部に、前記電子部品を封止する封止樹脂を形成する工程と、
    前記接続ホールの高さの途中まで金属めっきからなる金属接合材を形成して前記接続ホールの上部側に空洞を残すと共に、前記電極パッドの上にマスク金属層を形成する工程と、
    前記マスク金属層をマスクにして前記金属板をエッチングして、前記外部接続用パッドに接する接続端子を形成する工程と
    を有することを特徴とする電子部品装置の製造方法。
  6. 前記封止樹脂を形成する工程の後に、
    前記封止樹脂、前記電子部品及び前記枠部材を削ることにより、前記電子部品を露出させる工程を有することを特徴とする請求項５に記載の電子部品装置の製造方法。
  7. 前記金属接合材は、錫、錫／銀系はんだ、又は錫／銀／銅系はんだであることを特徴とする請求項５又は６に記載の電子部品装置の製造方法。
  8. 金属板の一方の面に、中央部に部品接続用パッドを備え、前記中央部の周囲に外部接続用パッドを備えた一層からなる配線層を形成すると共に、前記金属板の他方の面に、前記外部接続用パッドに対応する位置に電極パッドを形成する工程であって、前記配線層の上面及び側面が露出した状態で形成され、
    前記配線層の上面と側面とを被覆する一層からなる絶縁層を形成する工程と、
    前記絶縁層の上に、前記部品接続用パッドが配置された中央部の領域に開口部が設けられた枠部材を形成する工程と、
    前記外部接続用パッドの上に、前記絶縁層のホールと前記枠部材のホールとにより構築される接続ホールを形成すると共に、前記部品接続用パッド上の前記絶縁層にコンタクトホールを形成する工程と、
    前記コンタクトホールを通して前記部品接続用パッドに電子部品の接続電極を接続する工程と、
    前記枠部材の開口部に、前記電子部品を封止する封止樹脂を形成する工程と、
    前記接続ホールの高さの途中まで金属めっきからなる金属接合材を形成して前記接続ホールの上部側に空洞を残すと共に、前記電極パッドの上にマスク金属層を形成する工程と、
    前記マスク金属層をマスクにして前記金属板をエッチングして、前記外部接続用パッドに接する接続端子を形成する工程と
    を含む製造方法により電子部品装置を複数個用意し、
    下側の前記電子部品装置の金属接合材に上側の前記電子部品装置の接続端子を埋め込んで接合し、
    積層された複数の前記電子部品装置の最上に配置された前記電子部品装置において、前記接続ホールの上部側に前記空洞が残されることを特徴とする積層型の電子部品装置の製造方法。
JP2013110634A 2013-05-27 2013-05-27 電子部品装置及びその製造方法 Active JP6216157B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013110634A JP6216157B2 (ja) 2013-05-27 2013-05-27 電子部品装置及びその製造方法
US14/260,588 US9373587B2 (en) 2013-05-27 2014-04-24 Stacked electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013110634A JP6216157B2 (ja) 2013-05-27 2013-05-27 電子部品装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2014229855A JP2014229855A (ja) 2014-12-08
JP2014229855A5 JP2014229855A5 (ja) 2016-01-28
JP6216157B2 true JP6216157B2 (ja) 2017-10-18

Family

ID=51935268

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013110634A Active JP6216157B2 (ja) 2013-05-27 2013-05-27 電子部品装置及びその製造方法

Country Status (2)

Country Link
US (1) US9373587B2 (ja)
JP (1) JP6216157B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP3653452B2 (ja) * 2000-07-31 2005-05-25 株式会社ノース 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
JP2002313996A (ja) * 2001-04-18 2002-10-25 Toshiba Chem Corp 半導体パッケージ用基板およびその製造方法
KR100510556B1 (ko) * 2003-11-11 2005-08-26 삼성전자주식회사 초박형 반도체 패키지 및 그 제조방법
JP4517124B2 (ja) * 2005-01-21 2010-08-04 株式会社アドバンストシステムズジャパン スタック型半導体装置
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4704800B2 (ja) * 2005-04-19 2011-06-22 エルピーダメモリ株式会社 積層型半導体装置及びその製造方法
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
WO2012035972A1 (ja) * 2010-09-17 2012-03-22 住友ベークライト株式会社 半導体パッケージおよび半導体装置
KR101677739B1 (ko) * 2010-09-29 2016-11-21 삼성전자주식회사 반도체 패키지 및 그의 제조방법
US8525318B1 (en) * 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof

Also Published As

Publication number Publication date
US9373587B2 (en) 2016-06-21
US20140347833A1 (en) 2014-11-27
JP2014229855A (ja) 2014-12-08

Similar Documents

Publication Publication Date Title
EP2654388B1 (en) Semiconductor package, semiconductor apparatus and method for manufacturing semiconductor package
JP4752825B2 (ja) 半導体装置の製造方法
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP5249173B2 (ja) 半導体素子実装配線基板及びその製造方法
JP3842548B2 (ja) 半導体装置の製造方法及び半導体装置
US20100319966A1 (en) Packaging substrate and fabrication method thereof
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP2014049476A (ja) 電子部品内蔵基板及び電子部品内蔵基板の製造方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
US9698094B2 (en) Wiring board and electronic component device
JP2009043857A (ja) 半導体装置およびその製造方法
TW201436132A (zh) 封裝基板、封裝基板製作方法及封裝結構
TWM512216U (zh) 半導體基板結構與半導體封裝結構
KR101179386B1 (ko) 패키지 기판의 제조방법
JP5830702B2 (ja) 回路装置の製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
KR100639737B1 (ko) 회로 장치의 제조 방법
JP2016039302A (ja) プリント配線板とその製造方法および半導体パッケージ
JP2009260165A (ja) 半導体装置
JP2009182202A (ja) 半導体装置の製造方法
JP6216157B2 (ja) 電子部品装置及びその製造方法
JP2011155313A (ja) 半導体装置
JP2018088505A (ja) 半導体装置およびその製造方法
KR101574019B1 (ko) 인쇄회로기판의 제조 방법
KR101441466B1 (ko) 초박형 패키지기판 및 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151207

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170922

R150 Certificate of patent or registration of utility model

Ref document number: 6216157

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150