TW201505085A - 半導體結構及其製法 - Google Patents

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Abstract

一種半導體結構之製法，係包括：提供一由複數中介板所構成之基板本體，該基板本體係具有相對的中介側與置晶側，並具有複數連通該中介側與該置晶側之導電穿孔；以及進行由該中介側朝該置晶側之方向切割之切割製程，以分離各該中介板，故於該中介側上不需形成習知絕緣膠，因此，本發明之製法無習知殘留膠材於中介板表面之問題，且能簡化製程，同時能降低成本。

Description

半導體結構及其製法
本發明係關於一種半導體製程，更詳言之，本發明係有關於一種半導體結構及其製法。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統。
三維封裝技術即所謂的3D積體電路(3D IC)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術係將複數晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。
具矽穿孔(Through silicon via,TSV)之中介板(interposer)之技術為目前用以實現3D積體電路的關鍵技術之一，係藉由設置在晶片或基板中作為垂直電性連接的矽穿孔，於給定面積上堆疊更多晶片，從而增加堆疊密度。而且藉由矽穿孔設計能夠提供更有效地整合，例如可整合不同製程或者降低傳遞延遲，同時更因為有較短的互連長度，進而降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。
如第1A至1E圖所示，係為習知中介板1之製法的剖面示意圖。
如第1A圖所示，提供一由複數中介板單元10’所構成之基板本體10，其具有相對的置晶側10a與背側13、及複數連通該置晶側10a之導電穿孔10c，且該置晶側10a上具有電性連接該導電穿孔10c之線路重佈結構(Redistribution layer,RDL)11，並於該置晶側10a上藉由結合層120結合一玻璃板12。
如第1B圖所示，研磨該背側13，以形成相對該置晶側10a之中介側10b，並令該導電穿孔10c連通該中介側10b。
如第1C圖所示，形成外露該導電穿孔10c之絕緣層14於該中介側10b上，並形成凸塊底下金屬層(Under Bump Metallurgy,UBM)15於該導電穿孔10c之外露端上，使該凸塊底下金屬層15電性連接該導電穿孔10c。
如第1D圖所示，於該些凸塊底下金屬層15上結合複數如銲球之導電元件16後，再以絕緣膠17包覆該些導電元件16。
如第1E圖所示，移除該玻璃板12與結合層120，再沿各該中介板單元10’間之交界處進行切割，且由該置晶側10a朝該中介側10b之方向(如箭頭A之方向)切割，以獲得複數中介板1。
如第1F圖所示，係為習知中介板1之應用，待移除該絕緣膠17後，再設置至少一半導體元件18於該中介板1之線路重佈結構11上，該中介板1之中介側10b並藉由該些導電元件16連接一封裝基板19。
於習知中介板1之製法中，需於該中介側10b上黏貼絕緣膠17，再進行切割製程，之後再利用紫外線(UV)照射或雷射(laser)燒灼移除該絕緣膠17，但因該絕緣膠17之黏著力強而不易清除，致使該絕緣膠17易殘留於該中介板1之表面。
再者，移除該絕緣膠17之製程繁鎖，致使成本大幅提高。
因此，如何提出一種解決絕緣膠易殘留於中介板表面之缺點，實為目前各界亟欲解決之技術問題。
為解決上述習知技術之種種問題，本發明遂揭露一種半導體結構之製法，係包括：提供一由複數中介板所構成之基板本體，該基板本體係具有相對的中介側與置晶側， 並具有複數連通該中介側與該置晶側之導電穿孔；以及進行由該中介側朝該置晶側之方向切割之切割製程，以分離各該中介板。
前述之製法中，該置晶側形成有電性連接該導電穿孔之線路重佈結構。
前述之製法中，該切割製程係沿各該中介板間之交界處進行切割。
前述之製法中，復包括於進行該切割製程前接置半導體元件於該置晶側上。又包括形成封裝材於該置晶側上以包覆該半導體元件。
前述之製法中，復包括形成電性連接該導電穿孔之線路重佈結構於該中介側。
前述之製法中，復包括形成封裝材於該中介側上，且形成導電柱於該封裝材中，令該導電柱電性連接該導電穿孔。例如，該導電柱外露於該封裝材表面。
前述之製法中，復包括形成複數導電元件於該導電穿孔對應該中介側之端面上。
本發明又提供一種半導體結構，係包括：中介板，係具有相對的中介側與置晶側、及複數連通該中介側與該置晶側之導電穿孔；半導體元件，係設於該置晶側上；封裝材，係形成於該中介側上；以及導電柱，埋設於該封裝材中，且電性連接該導電穿孔。
前述之半導體結構中，復包括線路重佈結構，係形成於該置晶側上且電性連接該導電穿孔。
前述之半導體結構中，復包括線路重佈結構，係形成於該中介側上且電性連接該導電穿孔。例如，該導電柱藉由該線路重佈結構電性連接該導電穿孔。
前述之半導體結構中，該導電柱外露於該封裝材表面。
前述之半導體結構中，復包括另一封裝材，係形成於該置晶側上，且包覆該半導體元件。
由上可知，本發明之製法，係於切割製程時，切割方向係由中介側朝置晶側，故於該中介側上不需形成習知絕緣膠，因此，本發明之製法無習知殘留膠材於中介板表面之問題，且能簡化製程，同時能降低成本。
1,20’,30’‧‧‧中介板
10,20,30‧‧‧基板本體
10’‧‧‧中介板單元
10a,20a,30a‧‧‧置晶側
10b,20b,30b‧‧‧中介側
10c,20c,30c‧‧‧導電穿孔
11,21,31,31’,41’‧‧‧線路重佈結構
12‧‧‧玻璃板
120,250‧‧‧結合層
13,30b’‧‧‧背側
14,22,32‧‧‧絕緣層
15,23,33‧‧‧凸塊底下金屬層
16,24,24’,34,34’,44‧‧‧導電元件
17‧‧‧絕緣膠
18,35‧‧‧半導體元件
19,38‧‧‧封裝基板
2,3,4‧‧‧半導體結構
25‧‧‧承載件
36,46‧‧‧封裝材
36’‧‧‧封裝層
460‧‧‧開孔
47‧‧‧導電柱
S‧‧‧切割路徑
第1A至1E圖係顯示習知中介板之製法之剖面示意圖；第1F圖係顯示習知中介板之應用之剖面示意圖；第2A至2B圖係本發明之半導體結構之製法的第一實施例之剖面示意圖；其中，第2B’圖係為第2B圖之另一方式；第3A至3E圖係為本發明之半導體結構之製法的第二實施例之剖面示意圖；其中，第3C’圖係為第3C圖之另一方式；以及第4A至4B圖係為本發明之半導體結構之製法的第三實施例之剖面示意圖；其中，第4A’至4B’圖係為第4A至4B圖之另一方式。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2B圖係本發明之半導體結構之製法的第一實施例之剖面示意圖。
如第2A圖所示，提供一由複數中介板20’所構成之基板本體20，其具有相對的置晶側20a與中介側20b、及連通該置晶側20a與中介側20b之複數導電穿孔20c，且該置晶側20a上具有電性連接該導電穿孔20c之線路重佈結構(RDL)21，並於該置晶側20a上藉由結合層250結合一承載件25，又於該中介側20b上形成外露該導電穿孔20c之絕緣層22，並於該導電穿孔20c之端面形成凸塊底下金 屬層(Under Bump Metallurgy,UBM)23，以於該凸塊底下金屬層23上結合複數如銲球之導電元件24。
於本實施例中，該承載件25係為玻璃板。
如第2B圖所示，沿各該中介板20’間之切割路徑S(如第2A圖所示)進行切割，且切割方向係由該中介側20b朝該置晶側20a之方向切割(如箭頭B之方向)，以獲得複數半導體結構2。之後，待移除該承載件25與結合層250後，再接置半導體元件(圖未示)於該半導體結構2之置晶側20a之線路重佈結構21上。
於本實施例中，該切割方式係為刀切割、雷射切割或隱藏式切割。
於另一實施例中，如第2B’圖所示，亦可先結合複數如銲球之導電元件24’於該線路重佈結構21上，再進行切割。
本發明之製法中，係於切割製程時，以該承載件25做支撐，切割方向係由中介側20b朝置晶側20a，故於該中介側20b上不需形成習知絕緣膠，因此，本發明之製法無習知殘留膠材於半導體結構2表面之問題，且能簡化製程，同時能降低成本。
第3A至3D圖係為本發明之半導體結構之製法的第二實施例之剖面示意圖。本實施例與第一實施例之主要差異在於先進行置晶製程，再進行切割製程，詳述如下。
如第3A圖所示，提供一由複數中介板30’所構成之基板本體30，其具有相對的置晶側30a與背側30b’、及複數 連通該置晶側30a之導電穿孔30c，且該置晶側30a上具有電性連接該導電穿孔30c之線路重佈結構(RDL)31，並於該置晶側30a上藉由結合層250結合一承載件25。接著，於該線路重佈結構31上藉由複數如銲球之導電元件34’結合至少一半導體元件35。
接著，形成封裝材36於該置晶側30a之線路重佈結構31上，以包覆該半導體元件35。
如第3B圖所示，進行薄化製程，係研磨背側30b’，以形成相對該置晶側30a之中介側30b，並令該導電穿孔30c連通該中介側30b。
如第3C圖所示，於該中介側30b上形成外露該導電穿孔30c之絕緣層32，並於該導電穿孔30c之端面形成凸塊底下金屬層33，以於該凸塊底下金屬層33上結合複數如銲球之導電元件34。
於另一實施例中，如第3C’圖所示，可於該中介側30b進行線路扇出(fan out)製程，即形成另一線路重佈結構31’於該絕緣層32上，使該線路重佈結構31’電性連接該些導電元件34，且該線路重佈結構31’係形成有封裝層36’。
如第3D圖所示，接續第3C圖之製程，沿各該中介板30’間之交界處進行切割，且由該中介側30b朝該置晶側30a之方向切割，再移除該承載件25與結合層250，以獲得複數已堆疊有半導體元件35之半導體結構3。
於後續製程中，如第3E圖所示，該半導體結構3之中介側30b藉由該些導電元件34連接一封裝基板38。
第4A至4B圖係為本發明之半導體結構之製法的第三實施例之剖面示意圖。本實施例與第二實施例之主要差異在於進行模壓製程於該中介側上，詳述如下。
如第4A圖所示，進行模壓製程，係形成封裝材46於該中介側30b之線路重佈結構41’上，且形成複數開孔460於該封裝材46上，以令該線路重佈結構41’之部分線路表面外露於該些開孔460。
如第4B圖所示，形成複數導電柱47於各該開孔460中，且該線路重佈結構41’電性連接該些導電柱47，並於該導電柱47上結合如銲球之導電元件44。
之後，沿各該中介板30’間之切割路徑S進行切割，且切割方向係由該中介側30b朝該置晶側30a之方向切割，以獲得複數半導體結構4。
另外，如第4A’及4B’圖所示，亦可先形成複數導電柱47於該線路重佈結構41’之部分線路表面上，再形成該封裝材46於該線路重佈結構41’上，以包覆該些導電柱47，且令該些導電柱47外露於該封裝材46表面，例如，該些導電柱47之端面與該封裝材46表面齊平。
本發明復提供一種半導體結構4，係包括：一中介板30’、半導體元件35、封裝材36,46以及複數導電柱47。
所述之中介板30’係具有相對的中介側30b與置晶側30a、及複數連通該中介側30b與該置晶側30a之導電穿孔30c，且該置晶側30a具有電性連接該導電穿孔30c之線路重佈結構31。
所述之半導體元件35係設於該置晶側30a上，並電性連接該線路重佈結構31。
所述之封裝材36係形成於該置晶側30a上，且包覆該半導體元件35。
所述之封裝材46係形成於該中介側30b上。
所述之導電柱47埋設於該封裝材46中，且電性連接該導電穿孔30c。
於一實施例中，該中介側30b具有電性連接該導電穿孔30c之線路重佈結構41’，使該導電柱47藉由該線路重佈結構41’電性連接該導電穿孔30c。
於一實施例中，該導電柱47係外露於該封裝材46表面。
綜上所述，本發明之製法中，係於切割製程時，切割方向係由中介側朝置晶側，故於該中介側上不需形成習知絕緣膠，因此，本發明之製法無習知殘留膠材於半導體結構表面之問題，且能簡化製程，同時能降低成本。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體結構
20’‧‧‧中介板
20a‧‧‧置晶側
20b‧‧‧中介側
20c‧‧‧導電穿孔
21‧‧‧線路重佈結構
22‧‧‧絕緣層
23‧‧‧凸塊底下金屬層
24‧‧‧導電元件
25‧‧‧承載件
250‧‧‧結合層
B‧‧‧切割方向

Claims (18)

  1. 一種半導體結構，係包括：中介板，係具有相對的中介側與置晶側、及複數連通該中介側與該置晶側之導電穿孔；半導體元件，係設於該置晶側上；封裝材，係形成於該中介側上；以及導電柱，埋設於該封裝材中，且電性連接該導電穿孔。
  2. 如申請專利範圍第1項所述之半導體結構，復包括線路重佈結構，係形成於該置晶側上且電性連接該導電穿孔。
  3. 如申請專利範圍第1項所述之半導體結構，復包括線路重佈結構，係形成於該中介側上且電性連接該導電穿孔。
  4. 如申請專利範圍第3項所述之半導體結構，其中，該導電柱藉由該線路重佈結構電性連接該導電穿孔。
  5. 如申請專利範圍第1項所述之半導體結構，其中，該導電柱外露於該封裝材表面。
  6. 如申請專利範圍第1項所述之半導體結構，復包括另一封裝材，係形成於該置晶側上，且包覆該半導體元件。
  7. 一種半導體結構之製法，係包括：提供一由複數中介板所構成之基板本體，該基板本體係具有相對的中介側與置晶側，並具有複數連通 該中介側與該置晶側之導電穿孔；以及進行由該中介側朝該置晶側之方向切割之切割製程，以分離各該中介板。
  8. 如申請專利範圍第7項所述之半導體結構之製法，其中，該置晶側形成有電性連接該導電穿孔之線路重佈結構。
  9. 如申請專利範圍第7項所述之半導體結構之製法，其中，該置晶側上結合有承載件。
  10. 如申請專利範圍第9項所述之半導體結構之製法，復包括於切割製程後，再移除該承載件。
  11. 如申請專利範圍第9項所述之半導體結構之製法，其中，該承載件係為玻璃板。
  12. 如申請專利範圍第7項所述之半導體結構之製法，其中，該切割製程係沿各該中介板間之交界處進行切割。
  13. 如申請專利範圍第7項所述之半導體結構之製法，復包括於進行該切割製程前接置半導體元件於該置晶側上。
  14. 如申請專利範圍第13項所述之半導體結構之製法，復包括形成封裝材於該置晶側上以包覆該半導體元件。
  15. 如申請專利範圍第7項所述之半導體結構之製法，復包括形成電性連接該導電穿孔之線路重佈結構於該中介側。
  16. 如申請專利範圍第7項所述之半導體結構之製法，復包括形成封裝材於該中介側上，且形成導電柱於該封 裝材中，令該導電柱電性連接該導電穿孔。
  17. 如申請專利範圍第16項所述之半導體結構之製法，其中，該導電柱外露於該封裝材表面。
  18. 如申請專利範圍第7項所述之半導體結構之製法，復包括形成複數導電元件於該導電穿孔對應該中介側之端面上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI609468B (zh) * 2017-01-16 2017-12-21 欣興電子股份有限公司 封裝體裝置及其製造方法
EP3848962A3 (en) * 2020-01-10 2021-08-25 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
TWI418269B (zh) * 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI609468B (zh) * 2017-01-16 2017-12-21 欣興電子股份有限公司 封裝體裝置及其製造方法
US9935046B1 (en) 2017-01-16 2018-04-03 Unimicron Technology Corp. Package device and manufacturing method thereof
EP3848962A3 (en) * 2020-01-10 2021-08-25 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component

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