TWI598737B - 參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元 - Google Patents

參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元 Download PDF

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Description

參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元
本發明是有關於一種頻率追蹤技術，且特別是有關於一種參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
基於成本考量，部分的記憶體裝置設置有震盪電路來取代石英震盪器以產生時脈訊號。但是，由震盪電路產生的時脈訊號的頻率可能受到內部因素(例如，驅動電壓/電流偏移)或外部因素(例如，環境溫度變化)干擾而變動。因此，為了與主機系統進行溝通，記憶體裝置會將自身的時脈頻率調整至與主機系統之資料訊號的頻率相同(或，接近)。例如，在通用序列匯流排(Universal Serial Bus, USB)2.0的傳輸介面中，記憶體裝置可透過追蹤來自主機系統之訊框起始(Start Of Frame, SOF)封包的頻率來調整自身的時脈頻率。或者，在通用序列匯流排3.0的傳輸介面中，記憶體裝置可透過追蹤來自主機系統之低頻率週期訊號(Low Frequency Periodic Signaling, LFPS)的頻率來調整自身的時脈頻率。然而，這些頻率追蹤機制都僅能追蹤單一類型之訊號(例如，SOF訊號或LFPS訊號)的頻率，使用上缺乏彈性，且所需時間較久。
本發明提供一種種參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元，可增加產生參考時脈訊號的效率。
本發明的一範例實施例提供一種參考時脈訊號產生方法，其用於記憶體儲存裝置，所述參考時脈訊號產生方法包括：從主機系統接收第一類訊號；根據所述第一類訊號的頻率產生第一控制參數；在接收到所述第一類訊號之後，從所述主機系統接收第二類訊號，其中所述第一類訊號不同於所述第二類訊號；根據所述第二類訊號的頻率產生第二控制參數；以及根據所述第二控制參數產生符合第一條件的參考時脈訊號，其中所述參考時脈訊號用以產生具有預定頻率的特定時脈訊號。
在本發明的一範例實施例中，所述的參考時脈訊號產生方法更包括：在接收所述第一類訊號之前，從所述主機系統接收初始訊號；以及根據所述初始訊號的頻率產生初始控制參數，其用以調整所述參考時脈訊號的頻率。
在本發明的一範例實施例中，所述記憶體儲存裝置相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述連接介面單元用以從所述主機系統接收第一類訊號，其中所述連接介面單元更用以根據所述第一類訊號的頻率產生第一控制參數，其中在接收到所述第一類訊號之後，所述連接介面單元更用以從所述主機系統接收第二類訊號，其中所述第一類訊號不同於所述第二類訊號，其中所述連接介面單元更用以根據所述第二類訊號的頻率產生第二控制參數，其中所述連接介面單元更用以根據所述第二控制參數產生符合第一條件的參考時脈訊號，其中所述參考時脈訊號用以產生具有預定頻率的特定時脈訊號。
在本發明的一範例實施例中，在接收所述第一類訊號之前，所述連接介面單元更用以從所述主機系統接收初始訊號，其中所述連接介面單元更用以根據所述初始訊號的頻率產生初始控制參數，其用以調整所述參考時脈訊號的頻率。
本發明的另一範例實施例提供一種連接介面單元，其用於記憶體儲存裝置，所述連接介面單元包括接收端電路與參考時脈產生電路。所述接收端電路用以從主機系統接收第一類訊號。所述參考時脈產生電路耦接所述接收端電路並且用以根據所述第一類訊號的頻率產生第一控制參數，其中在接收到所述第一類訊號之後，所述接收端電路更用以從所述主機系統接收第二類訊號，其中所述第一類訊號不同於所述第二類訊號，其中所述參考時脈產生電路更用以根據所述第二類訊號的頻率產生第二控制參數，其中所述參考時脈產生電路更用以根據所述第二控制參數產生符合第一條件的參考時脈訊號，其中所述參考時脈訊號用以產生具有預定頻率的特定時脈訊號。
在本發明的一範例實施例中，在接收所述第一類訊號之前，所述接收端電路更用以從所述主機系統接收初始訊號，其中所述參考時脈產生電路更用以根據所述初始訊號的頻率產生初始控制參數，其用以調整所述參考時脈訊號的頻率。
在本發明的一範例實施例中，所述第一類訊號接續於所述初始訊號傳輸，且所述第二類訊號接續於所述第一類訊號傳輸。
在本發明的一範例實施例中，所述初始訊號用於所述記憶體儲存裝置與所述主機系統之間的交握操作。
在本發明的一範例實施例中，所述初始訊號為頻外(out-of-band, OOB)訊號。
在本發明的一範例實施例中，所述第一控制參數是基於所述初始控制參數而獲得。
在本發明的一範例實施例中，所述第二類訊號接續於所述第一類訊號傳輸。
在本發明的一範例實施例中，所述第二控制參數是基於所述第一控制參數而獲得。
在本發明的一範例實施例中，所述第一控制參數與所述第二控制參數皆用以調整所述參考時脈訊號的頻率。
在本發明的一範例實施例中，所述連接介面單元相容於序列先進附件標準。
基於上述，本發明可追蹤來自主機系統的至少兩種類型之訊號的頻率，並據以產生控制參數。然後，所產生的控制參數可用於產生參考時脈訊號。相對於傳統追蹤單一種訊號之頻率來調整自身參考時脈訊號之頻率的作法，本發明的參考時脈訊號產生方法、記憶體儲存裝置及連接介面單元，可增加產生參考時脈訊號的效率，並且在頻率追蹤上也較有效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在本範例實施例中，連接介面單元402會從主機系統11接收多種不同類型的訊號並分別追蹤(track)所述多種不同類型的訊號的頻率。然後，根據頻率追蹤結果，連接介面單元402會產生符合特定條件(亦稱為第一條件)的參考時脈訊號。在本範例實施例中，符合第一條件的參考時脈訊號是指參考時脈訊號的頻率相同於來自主機系統11之訊號的頻率；而不符合第一條件的參考時脈訊號則是指參考時脈訊號的頻率不相同於來自主機系統11之訊號的頻率。或者，在另一範例實施例中，符合第一條件的參考時脈訊號是指參考時脈訊號的頻率與來自主機系統11之訊號的頻率之間的差值小於一預設值；而不符合第一條件的參考時脈訊號是指參考時脈訊號的頻率與來自主機系統11之訊號的頻率之間的差值不小於所述預設值。在一範例實施例中，若所產生的參考時脈訊號的頻率已鎖定(lock)於來自主機系統11之訊號的頻率，則可視為已產生符合所述第一條件的參考時脈訊號；反之，若所產生的參考時脈訊號的頻率尚未鎖定於來自主機系統11之訊號的頻率，則可視為尚未產生符合所述第一條件的參考時脈訊號。
在本範例實施例中，所述來自主機系統11之訊號可能是用於傳輸至少一指令(例如，資料寫入指令或資料刪除指令等各式主機指令)及/或相應於所述指令的資料(例如，欲存取之資料與邏輯位址等)的資料訊號。例如，所述指令可能會包括特定的指令碼與邏輯位址代碼等等。在一範例實施例中，所述來自主機系統11之訊號亦可包括來自主機系統11之其他訊號。
在本範例實施例中，所述參考時脈訊號可用於產生具有一預定頻率的時脈訊號(亦稱為特定時脈訊號)。例如，所述特定時脈訊號的頻率(即，預定頻率)相同於所述參考時脈訊號的頻率。在一範例實施例中，所述特定時脈訊號的電壓準位不同於所述參考時脈訊號的電壓準位。例如，所述特定時脈訊號可經由對參考時脈訊號執行升壓或降壓而獲得。在一範例實施例中，所述特定時脈訊號與所述參考時脈訊號之間具有一相位差。例如，所述特定時脈訊號可經由延遲所述參考時脈訊號而獲得。所述參考時脈訊號或特定時脈訊號可用於取樣來自主機系統11之資料訊號或用於產生欲傳輸至主機系統11的資料訊號。例如，傳送至主機系統11的資料訊號可用於傳送主機系統11所欲讀取之資料或任意相應於來自主機系統11之指令的回應(response)。此外，在另一範例實施例中，所述參考時脈訊號或特定時脈訊號亦可以供記憶體儲存裝置10中的部分電子電路使用。
圖5是根據本發明的一範例實施例所繪示的追蹤來自主機系統的多種類型之訊號之頻率的示意圖。
請參照圖5，在本範例實施例中，連接介面單元402會追蹤在階段0(即，stage_0)、階段1(即，stage_1)及階段2(即，stage_2)中從主機系統11接收之訊號的頻率。在階段0中，連接介面單元402會從主機系統11接收一特定類型之訊號(亦稱為初始訊號)Signal_0。在階段1中，連接介面單元402會從主機系統11接收另一特定類型之訊號(亦稱為第一類訊號)Signal_1。此外，在階段2中，連接介面單元402會從主機系統11接收又一特定類型之訊號(亦稱為第二類訊號)Signal_2。訊號Signal_0、訊號Signal_1及訊號Signal_2的類型各不相同。須注意的是，在此提及的訊號類型不同，可以是指訊號的脈波波形(waveform)不同、脈波樣式(pattern)不同、脈波組成方式不同、頻率不同及/或用途不同等各種可用於區分不同類型之訊號的比較基準。
在本範例實施例中，訊號Signal_0為頻外(out of band, OOB)訊號。此外，訊號Signal_0是對應於主機系統11與記憶體儲存裝10之間傳輸訊號Signal_2前的交握(handshake)操作。例如，在主機系統11與記憶體儲存裝置10的一連線建立階段(即，階段0)，主機系統11與記憶體儲存裝置10會利用訊號Signal_0執行一個交握操作，以確保主機系統11與記憶體儲存裝置10之間的一連結狀態。在本範例實施例中，Signal_0可包含COMRESET訊號、COMINIT訊號及COMWAKE訊號等至少3種類型的頻外訊號。例如，在所述交握操作中，主機系統11會傳送一個COMRESET訊號給記憶體儲存裝置10。例如，所述COMRESET訊號用於指示記憶體儲存裝置10執行一硬重置(hard reset)。在接收到COMRESET訊號之後，連接介面單元402會傳送一個COMINIT訊號給主機系統11。例如，所述COMINIT訊號用於向主機系統11請求通訊初始化(communication initialization)。COMINIT訊號可能相同或相似於COMRESET訊號。在接收到COMINIT訊號之後，主機系統11會傳送一個COMWAKE訊號給記憶體儲存裝置10。此外，記憶體儲存裝置10亦可能傳送所述COMWAKE訊號給主機系統11。
圖6是根據本發明的一範例實施例所繪示的初始訊號的示意圖。
請參照圖6，在本範例實施例中，訊號Signal_0是包含多個突波(burst)601與多個間隙(gap)602的頻外訊號，其中每一個突波以斜線標示。例如，在COMRESET訊號與COMINIT訊號中，一個突波601的時間寬度T_1約為106奈秒(ns)，而一個間隙602的時間寬度T_2則約為320奈秒；而在COMWAKE訊號中，時間寬度T_1與T_2皆約為106奈秒。然而，時間寬度T_1與T_2亦可能隨實務上的需求而變動，本發明不加以限制。此外，在本範例實施例中，訊號Signal_0為差動(differential)訊號，其由振幅相同且相位相反的兩個訊號組成。須注意的是，在其他未提及的範例實施例中，訊號Signal_0亦可以為其他類型的訊號並具有其他的波形及/或頻率等，而不限於頻外訊號之訊號類型。
在本範例實施例中，連接介面單元402會在階段0中追蹤訊號Signal_0的頻率。例如，在一範例實施例中，連接介面單元402會在階段0中追蹤所述頻外訊號中COMRESET訊號的頻率。或者，在另一範例實施例中，連接介面單元402則可在階段0中追蹤所述頻外訊號中COMRESET訊號、COMINIT訊號及COMWAKE訊號中至少一者的頻率。
在完成階段0的頻率追蹤操作之後，主機系統11會進入下一個階段(即，階段1)。在階段1中，主機系統11會開始傳送訊號Signal_1。須注意的是，訊號Signal_1之類型與訊號Signal_0之類型不同。例如，相對於圖6的範例實施例中訊號Signal_0為差動訊號，訊號Signal_1並不是差動訊號，而是具有穩定頻率及/或穩定振福的一個時脈訊號(或，0/1交錯訊號)。此外，在本範例實施例中，訊號Signal_1亦稱為D10.2訊號。
在本範例實施例中，連接介面單元402也會在階段1中持續追蹤訊號Signal_1的頻率。須注意的是，在階段1中，若已完成訊號Signal_1的頻率追蹤操作，連接介面單元402會傳送一個對齊(align)訊號(未繪示)給主機系統11。在辨識出所述對齊訊號之後，主機系統11會停止傳送訊號Signal_1並且進入下一階段(即，階段2)。此外，若未辨識出所述對齊訊號，則主機系統11會持續傳送訊號Signal_1。
圖7是根據本發明的一範例實施例所繪示的第一類訊號的示意圖。
請參照圖7，在主機系統11辨識出來自記憶體儲存裝置10的對齊訊號之前，主機系統11會持續傳送訊號Signal_1給記憶體儲存裝置10。在本範例實施例中，訊號Signal_1為D10.2訊號，其包含多個交錯排列的邏輯高(或，邏輯1)與邏輯低(或，邏輯0)。此外，訊號Signal_1的頻率約為1.5GHz。須注意的是，在其他未提及的範例實施例中，訊號Signal_1亦可以為其他類型的訊號並具有其他的波形及/或頻率等，而不限於D10.2訊號之訊號類型。
在進入階段2之後，主機系統11會開始傳送訊號Signal_2。在本範例實施例中，訊號Signal_2為來自主機系統11的資料訊號。例如，在經過階段0與階段1之後，主機系統11會發送訊號Signal_2以傳輸指示記憶體儲存裝置10執行特定操作的指令與對應於此指令的資料。例如，所述特定操作可以是資料寫入操作或資料刪除操作等各式主機系統11可能會指示記憶體儲存裝置10執行的操作。此外，在本範例實施例中，連接介面單元402也會在階段2中追蹤訊號Signal_2的頻率。
在本範例實施例中，階段0、階段1及階段2是連續地發生。例如，訊號Signal_1是接續於訊號Signal_0傳輸，且訊號Signal_2是接續於訊號Signal_1傳輸。然而，在另一範例實施例中，階段0、階段1及階段2中的任兩個階段之間亦可以包括用於傳送其他訊號的其他階段。例如，在另一範例實施例中，訊號Signal_1不是接續於訊號Signal_0傳輸，及/或訊號Signal_2不是接續於訊號Signal_1傳輸。
在本範例實施例中，記憶體儲存裝置10會在階段0、階段1及階段2中分別回傳相應的回應訊號給主機系統11。例如，在階段0中，連接介面單元402會傳送相應於所執行的交握操作之訊號(例如，COMINIT訊號)給主機系統11，以告知主機系統11可進入下一階段。例如，在階段1中，連接介面單元402也會傳送D10.2訊號與包含對齊訊號的資料訊號給主機系統11，其中對齊訊號用以告知主機系統11可進入下一階段。此外，在階段2中，連接介面單元402會傳送對應於特定指令之執行結果的資料訊號給主機系統11。例如，對應於來自主機系統11之資料讀取指令，連接介面單元402會在階段2中傳送帶有根據此資料讀取指令所讀取之資料的資料訊號。具體的訊號收發機制可參考圖5，但其非用於限制本發明。
在本範例實施例中，在階段0、階段1及階段2內執行之頻率追蹤操作是用於決定一或多個控制參數，並且所述控制參數是用以控制或調整由連接介面單元402產生之參考時脈訊號的頻率。須注意的是，所述控制參數會藉由在所述不同階段中執行的頻率追蹤操作而被持續地修正。例如，在追蹤訊號Signal_0的頻率之後，連接介面單元402會根據所追蹤的訊號Signal_0的頻率產生一個初始參數(亦稱為初始控制參數)。例如，初始控制參數可視為是所述控制參數的一個初始值。
在追蹤訊號Signal_1的頻率之後，連接介面單元402會根據所追蹤的訊號Signal_1的頻率來產生另一個控制參數(亦稱為第一控制參數)。第一控制參數可以是直接產生或基於初始控制參數而獲得。例如，在一範例實施例中，根據所追蹤的訊號Signal_1的頻率，連接介面單元402會將初始控制參數調整為第一控制參數。
在追蹤訊號Signal_2的頻率之後，連接介面單元402會進一步根據所追蹤的訊號Signal_2的頻率產生又一個控制參數(亦稱為第二控制參數)。第二控制參數可以是直接產生或基於第一控制參數而獲得。例如，在一範例實施例中，根據所追蹤的訊號Signal_2的頻率，連接介面單元402會將第一控制參數調整為第二控制參數。
根據第二控制參數，連接介面單元402會產生符合第一條件的參考時脈訊號。例如，在持續調整所述控制參數的操作中，連接介面單元402根據所述控制參數產生的參考時脈訊號的頻率會越來越接近來自主機系統11之訊號的頻率。在一範例實施例中，連接介面單元402會透過階段2的頻率追蹤操作將所產生的參考時脈訊號的頻率鎖定在訊號Signal_2的頻率。
在本範例實施例中，連接介面單元402具有一振盪器(未繪示)且不具有石英振盪器(crystal oscillator)。連接介面單元402的振盪器可以是壓控振盪器或數位振盪器並且用以產生所述參考時脈訊號。例如，若所述振盪器是壓控振盪器，則所述控制參數是指用於控制壓控振盪器所輸出的參考時脈訊號之頻率的控制電壓。或者，若所述振盪器是數位振盪器，則所述控制參數是指用於控制數位振盪器所輸出的參考時脈訊號之頻率的控制碼。
從另一角度來看，在階段0中，連接介面單元402執行頻率追蹤操作的一目標訊號是訊號Signal_0，並且連接介面單元402會根據訊號Signal_0的頻率追蹤結果來產生所述初始控制參數。在階段1中，連接介面單元402執行頻率追蹤操作的目標訊號切換為訊號Signal_1，並且連接介面單元402會根據訊號Signal_1的頻率追蹤結果來產生所述第一控制參數。然後，在階段2中，連接介面單元402執行頻率追蹤操作的目標訊號進一步切換為訊號Signal_2，並且連接介面單元402會根據訊號Signal_2的頻率追蹤結果來產生所述第二控制參數。
在一範例實施例中，在階段0中對於所述控制參數之調整的精細度低於在階段1及/或階段2中對於所述控制參數之調整的精細度；而在階段1中對於所述控制參數之調整的精細度亦低於在階段2中對於所述控制參數之調整的精細度。其中，所述精細度對應於控制參數的一個調整級距。例如，在階段0中，對於控制參數的調整操作可視為一粗調操作，其使用相對最大的調整級距來調整所述控制參數，從而可初略地將第一訊號的頻率控制在目標訊號之頻率附近的一預設範圍內；在階段1中，對於控制參數的調整操作可視為一粗調結合微調操作，其使用次大的調整級距來調整所述控制參數，從而可基於更佳的精細度進一步將第一訊號的頻率從所述預設範圍內控制到更加接近目標訊號之頻率；在階段2中，對於控制參數的調整操作可視為一微調操作，其使用相對最小的調整級距來調整所述控制參數，從而可基於更低的誤差(最高的精細度)使第一訊號的頻率鎖定於(或趨近於)目標訊號之頻率。
須注意的是，雖然上述範例實施例皆是以連續追蹤訊號Signal_0、Signal_1及Signal_2之頻率並根據頻率追蹤結果來產生相應的控制參數作為範例，然而，在另一範例實施例中，連接介面單元402亦可以僅追蹤訊號Signal_0的頻率與訊號Signal_2的頻率(即，不追蹤訊號Signal_1的頻率)。或者，在又一範例實施例中，連接介面單元402亦可以僅追蹤訊號Signal_1的頻率與訊號Signal_2的頻率(即，不追蹤訊號Signal_0的頻率)。然後，連接介面單元402再根據頻率追蹤結果來產生所述控制參數。
須注意的是，雖然在前述範例實施例中訊號signal_0可被視為初始訊號、訊號signal_1可被視為第一類訊號並且訊號signal_2可被視為第二類訊號，然而，對於這些訊號的分類亦可以視實務上的需求而調整。例如，在圖5的另一範例實施例中，訊號signal_0與訊號signal_1中的一部分或其組合亦可被稱為第一類訊號，及/或訊號signal_1與訊號signal_2中的一部分或其組合亦可被稱為第二類訊號。例如，在僅追蹤訊號Signal_0的頻率與訊號Signal_2的頻率(即，不追蹤訊號Signal_1的頻率)的一範例實施例中，訊號Signal_0將會被視為是上述第一類訊號，而非初始訊號。
圖8是根據本發明的一範例實施例所繪示的連接介面單元的示意圖。
請參照圖8，在本範例實施例中，連接介面單元402包括接收端電路810、參考時脈產生電路820及發射端電路830。參考時脈產生電路820耦接至接收端電路810與發射端電路830。接收端電路810用以接收來自主機系統11的訊號Signal_Rx。參考時脈產生電路820用以接收接收端電路810的輸出訊號並據以產生訊號Signal_Clk(即，參考時脈訊號)。須注意的是，參考時脈產生電路820會在多個階段中追蹤來自主機系統11之多種訊號的頻率並根據頻率追蹤結果調整用於控制訊號Signal_Clk之頻率的控制參數，使得訊號Signal_Clk之頻率鎖定(或，趨近於)來自於主機系統11之至少一種類型之訊號的頻率。
在本範例實施例中，參考時脈產生電路820包括追蹤電路821與時脈資料回復電路822。追蹤電路821耦接至時脈資料回復電路822。以圖5為例，追蹤電路821用以追蹤來自於主機系統11之訊號Signal_0及/或訊號Signal_1的頻率；而時脈資料回復電路822則用以追蹤來自於主機系統11之訊號Signal_2的頻率。例如，在圖5的階段0及/或階段1中，追蹤電路821會被啟動以經由接收端電路810接收來自於主機系統11的訊號並執行頻率追蹤操作。然後，在圖5的階段2中，追蹤電路821會被關閉並且時脈資料回復電路822會被啟動以經由接收端電路810接收來自於主機系統11的訊號並執行頻率追蹤操作。
須注意的是，在圖8的一範例實施例中，是假設用以根據所述控制參數(例如，初始控制參數、第一控制參數及第二控制參數)來產生訊號Signal_Clk的振盪器是位於時脈資料回復電路822內。因此，追蹤電路821會將訊號Signal_0及/或訊號Signal_1的頻率追蹤結果傳送給時脈資料回復電路822。時脈資料回復電路822會響應於訊號Signal_0及/或訊號Signal_1的頻率追蹤結果來設定所述控制參數(例如，將所述控制參數設定為初始控制參數或第一控制參數)。然後，根據訊號Signal_2的頻率追蹤結果，時脈資料回復電路822會進一步更新所述控制參數(例如，將所述控制參數設定為第二控制參數)。根據更新後的控制參數(即，第二控制參數)，訊號Signal_Clk的頻率即可被鎖定在(趨近於)訊號Signal_2的頻率。此外，在另一範例實施例中，用以根據所述控制參數來產生訊號Signal_Clk的振盪器亦可以設置在時脈資料回復電路822之外，故追蹤電路821與時脈資料回復電路822會分別根據頻率追蹤結果提供相應的控制參數給所述振盪器以產生訊號Signal_Clk。
在本範例實施例中，發射端電路830會接收訊號Signal_Clk並根據訊號Signal_Clk來調製訊號Signal_Out以產生訊號Signal_Tx。例如，發射端電路830可直接使用訊號Signal_Clk來調製訊號Signal_Out以產生訊號Signal_Tx。或者，發射端電路830可使用根據訊號Signal_Clk而產生的特定時脈訊號來調製訊號Signal_Out以產生訊號Signal_Tx。發射端電路830會將訊號Signal_Tx傳送至主機系統11。例如，訊號Signal_Tx可為圖5的一範例實施例中連接介面單元402在階段1~3中任一階段傳送給主機系統11的訊號。此外，在一範例實施例中，訊號Signal_Clk或根據訊號Signal_Clk而產生的特定時脈訊號亦可用於取樣在圖5的階段2中來自主機系統11的資料訊號(即，訊號Signal_2)。
在一範例實施例中，時脈資料回復電路822是適用(或，專用)於追蹤並鎖定高速訊號(例如，高速資料訊號)的頻率。相反地，追蹤電路821則適用(或，專用)於追蹤並鎖定非高速訊號的頻率。例如，在一範例實施例中，所述高速訊號是指頻率高於5GHz的訊號(或，資料訊號)，而所述非高速訊號則是指頻率低於5GHz的訊號。然而，在另一範例實施例中，用來區別高速訊號與非高速訊號的頻率(或，頻率門檻值)亦可以是更高(例如，10GHz)或更低(例如，4GHz)，本發明不加以限制。
須注意的是，雖然上述範例實施例皆是以追蹤序列先進附件(SATA)標準下主機系統11與記憶體儲存裝置10之間傳輸的多種訊號作為範例，然而，在另一範例實施例中，隨著主機系統11與記憶體儲存裝置10之間的連接介面標準改變，所追蹤的主機系統11與記憶體儲存裝置10之間傳輸的多種訊號之類型亦可能有所不同。換言之，只要可以透過追蹤兩種以上的訊號之頻率來持續產生或更新用於控制參考時脈訊號之頻率的控制參數即屬於本發明之範疇。
圖9是根據本發明的一範例實施例所繪示的參考時脈訊號產生方法的流程圖。
請參照圖9，在步驟S901中，從主機系統接收初始訊號。在步驟S902中，根據所述初始訊號的頻率產生初始控制參數。在步驟S903中，從主機系統接收第一類訊號。在步驟S904中，根據所述第一類訊號產生第一控制參數。例如，第一控制參數可以是直接產生或基於初始控制參數而獲得。在步驟S905中，從所述主機系統接收第二類訊號，其中第一類訊號不同於第二類訊號。在步驟S906中，根據所述第二類訊號的頻率產生第二控制參數。例如，第二控制參數可以是直接產生或基於第一控制參數而獲得。在步驟S907中，根據所述第二控制參數產生符合第一條件的參考時脈訊號。須注意的是，在圖9的另一範例實施例中，步驟S901與步驟S902亦可以被略過，使得所述參考時脈訊號產生方法從步驟S903開始執行即可。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可追蹤來自主機系統的至少兩種類型之訊號的頻率，並據以產生控制參數。然後，所產生的控制參數即可用於產生符合第一條件之參考時脈訊號。相對於傳統追蹤單一種訊號之頻率來調整參考時脈訊號之頻率的作法，本發明的訊號產生方法、記憶體儲存裝置及連接介面單元，可增加產生參考時脈訊號的效率，並且在頻率追蹤上也較有效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
Signal_0、Signal_1、Signal_2、Signal_Rx、Signal_Clk、Signal_Tx‧‧‧訊號
Stage_0‧‧‧階段0
Stage_1‧‧‧階段1
Stage_2‧‧‧階段2
601‧‧‧突波
602‧‧‧間隙
T_1、T_2及T_3‧‧‧時間寬度
810‧‧‧接收端電路
820‧‧‧參考時脈產生電路
821‧‧‧追蹤電路
822‧‧‧時脈資料回復電路
830‧‧‧發射端電路
S901‧‧‧步驟(從主機系統接收初始訊號)
S902‧‧‧步驟(根據所述初始訊號的頻率產生初始控制參數)
S903‧‧‧步驟(從主機系統接收第一類訊號)
S904‧‧‧步驟(根據所述第一類訊號的頻率產生第一控制參數)
S905‧‧‧步驟(從所述主機系統接收第二類訊號)
S906‧‧‧步驟(根據所述第二類訊號的頻率產生第二控制參數)
S907‧‧‧步驟(根據所述第二控制參數產生符合第一條件的參考時脈訊號)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的追蹤多種類型之訊號之頻率的示意圖。 圖6是根據本發明的一範例實施例所繪示的初始訊號的示意圖。 圖7是根據本發明的一範例實施例所繪示的第一類訊號的示意圖。 圖8是根據本發明的一範例實施例所繪示的連接介面單元的示意圖。 圖9是根據本發明的一範例實施例所繪示的種參考時脈訊號產生方法的流程圖。
S901‧‧‧步驟(從主機系統接收初始訊號)
S902‧‧‧步驟(根據所述初始訊號的頻率產生初始控制參數)
S903‧‧‧步驟(從主機系統接收第一類訊號)
S904‧‧‧步驟(根據所述第一類訊號的頻率產生第一控制參數)
S905‧‧‧步驟(從所述主機系統接收第二類訊號)
S906‧‧‧步驟(根據所述第二類訊號的頻率產生第二控制參數)
S907‧‧‧步驟(根據所述第二控制參數產生符合第一條件的參考時脈訊號)

Claims (30)

  1. 一種參考時脈訊號產生方法，用於一記憶體儲存裝置，該參考時脈訊號產生方法包括： 從一主機系統接收一第一類訊號； 根據該第一類訊號的一頻率產生一第一控制參數； 在接收到該第一類訊號之後，從該主機系統接收一第二類訊號，其中該第一類訊號不同於該第二類訊號； 根據該第二類訊號的一頻率產生一第二控制參數；以及 根據該第二控制參數產生符合一第一條件的一參考時脈訊號，其中該參考時脈訊號用以產生具有一預定頻率的一特定時脈訊號。
  2. 如申請專利範圍第1項所述的參考時脈訊號產生方法，更包括： 在接收該第一類訊號之前，從該主機系統接收一初始訊號；以及 根據該初始訊號的一頻率產生一初始控制參數，其用以調整該參考時脈訊號的一頻率。
  3. 如申請專利範圍第2項所述的參考時脈訊號產生方法，其中該第一類訊號接續於該初始訊號傳輸，且該第二類訊號接續於該第一類訊號傳輸。
  4. 如申請專利範圍第2項所述的參考時脈訊號產生方法，其中該初始訊號用於該記憶體儲存裝置與該主機系統之間的一交握操作。
  5. 如申請專利範圍第4項所述的參考時脈訊號產生方法，其中該初始訊號為一頻外(out-of-band, OOB)訊號。
  6. 如申請專利範圍第2項所述的參考時脈訊號產生方法，其中該第一控制參數是基於該初始控制參數而獲得。
  7. 如申請專利範圍第1項所述的參考時脈訊號產生方法，其中該第二類訊號接續於該第一類訊號傳輸。
  8. 如申請專利範圍第1項所述的參考時脈訊號產生方法，其中該第二控制參數是基於該第一控制參數而獲得。
  9. 如申請專利範圍第1項所述的參考時脈訊號產生方法，其中該第一控制參數與該第二控制參數皆用以調整該參考時脈訊號的一頻率。
  10. 如申請專利範圍第1項所述的參考時脈訊號產生方法，其中該記憶體儲存裝置相容於一序列先進附件(Serial Advanced Technology Attachment, SATA)標準。
  11. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該連接介面單元用以從該主機系統接收一第一類訊號， 其中該連接介面單元更用以根據該第一類訊號的一頻率產生一第一控制參數， 其中在接收到該第一類訊號之後，該連接介面單元更用以從該主機系統接收一第二類訊號，其中該第一類訊號不同於該第二類訊號， 其中該連接介面單元更用以根據該第二類訊號的一頻率產生一第二控制參數， 其中該連接介面單元更用以根據該第二控制參數產生符合一第一條件的一參考時脈訊號，其中該參考時脈訊號用以產生具有一預定頻率的一特定時脈訊號。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中在接收該第一類訊號之前，該連接介面單元更用以從該主機系統接收一初始訊號， 其中該連接介面單元更用以根據該初始訊號的一頻率產生一初始控制參數，其用以調整該參考時脈訊號的一頻率。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一類訊號接續於該初始訊號傳輸，且該第二類訊號接續於該第一類訊號傳輸。
  14. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該初始訊號用於該記憶體儲存裝置與該主機系統之間的一交握操作。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該初始訊號為一頻外訊號。
  16. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一控制參數是基於該初始控制參數而獲得。
  17. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第二類訊號接續於該第一類訊號傳輸。
  18. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第二控制參數是基於該第一控制參數而獲得。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一控制參數與該第二控制參數皆用以調整該參考時脈訊號的一頻率。
  20. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該連接介面單元相容於一序列先進附件標準。
  21. 一種連接介面單元，用於一記憶體儲存裝置，該連接介面單元包括： 一接收端電路，用以從一主機系統接收一第一類訊號；以及 一參考時脈產生電路，耦接該接收端電路並且用以根據該第一類訊號的一頻率產生一第一控制參數， 其中在接收到該第一類訊號之後，該接收端電路更用以從該主機系統接收一第二類訊號，其中該第一類訊號不同於該第二類訊號， 其中該參考時脈產生電路更用以根據該第二類訊號的一頻率產生一第二控制參數， 其中該參考時脈產生電路更用以根據該第二控制參數產生符合一第一條件的一參考時脈訊號，其中該參考時脈訊號用以產生具有一預定頻率的一特定時脈訊號。
  22. 如申請專利範圍第21項所述的連接介面單元，其中在接收該第一類訊號之前，該接收端電路更用以從該主機系統接收一初始訊號， 其中該參考時脈產生電路更用以根據該初始訊號的一頻率產生一初始控制參數，其用以調整該參考時脈訊號的一頻率。
  23. 如申請專利範圍第22項所述的連接介面單元，其中該第一類訊號接續於該初始訊號傳輸，且該第二類訊號接續於該第一類訊號傳輸。
  24. 如申請專利範圍第22項所述的連接介面單元，其中該初始訊號用於該記憶體儲存裝置與該主機系統之間的一交握操作。
  25. 如申請專利範圍第24項所述的連接介面單元，其中該初始訊號為一頻外訊號。
  26. 如申請專利範圍第22項所述的連接介面單元，其中該第一控制參數是基於該初始控制參數而獲得。
  27. 如申請專利範圍第21項所述的連接介面單元，其中該第二類訊號接續於該第一類訊號傳輸。
  28. 如申請專利範圍第21項所述的連接介面單元，其中該第二控制參數是基於該第一控制參數而獲得。
  29. 如申請專利範圍第21項所述的連接介面單元，其中該第一控制參數與該第二控制參數皆用以調整該參考時脈訊號的一頻率。
  30. 如申請專利範圍第21項所述的連接介面單元，其中該連接介面單元相容於一序列先進附件標準。
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