TWI597813B - 晶片封裝體及其製造方法 - Google Patents

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TWI597813B TW105120126A TW105120126A TWI597813B TW I597813 B TWI597813 B TW I597813B TW 105120126 A TW105120126 A TW 105120126A TW 105120126 A TW105120126 A TW 105120126A TW I597813 B TWI597813 B TW I597813B
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姚皓然
溫英男
劉建宏
楊惟中
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精材科技股份有限公司
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Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
感測晶片與積體電路晶片在技術發展上有所差異，因此考量到製造成本，具有感測功能之晶片封裝體通常與其他積體電路晶片各自獨立地設置於電路板上，再透過打線彼此電性連接。
然而，上述製造方法限制了電路板的尺寸，進而導致具有感測功能之電子產品的尺寸難以進一步縮小。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，其能夠解決或改善上述的問題。
本發明實施例係提供一種晶片封裝體，包括一感測裝置。一第一導電結構設置於感測裝置上，且電性連接感測裝置。一晶片及一第二導電結構設置於感測裝置上，其中晶片內包括一積體電路裝置，且其中第二導電結構位於晶片上，且 電性連接積體電路裝置及第一導電結構。一絕緣層覆蓋感測裝置及晶片，其中絕緣層內具有一孔洞，且第一導電結構位於孔洞的底部下方，且其中絕緣層的一頂表面與第二導電結構的一頂表面共平面。
本發明實施例係提供一種晶片封裝體的製造方法，包括在一感測裝置上形成一第一導電結構，第一導電結構電性連接感測裝置。在感測裝置上提供一晶片及一第二導電結構，晶片內包括一積體電路裝置，第二導電結構位於晶片上且電性連接積體電路裝置及第一導電結構。形成一絕緣層，以覆蓋感測裝置及晶片，其中絕緣層內具有一孔洞，且第一導電結構位於孔洞的底部下方，且其中絕緣層的一頂表面與第二導電結構的一頂表面共平面。
100‧‧‧基底
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧半導體基底
120‧‧‧絕緣層
130‧‧‧晶片區
140‧‧‧感測裝置
150a‧‧‧頂層導電墊
150b‧‧‧底層導電墊
160‧‧‧內連線結構
170‧‧‧光學部件
180‧‧‧間隔層
190‧‧‧蓋板
200‧‧‧空腔
210‧‧‧開口
220‧‧‧絕緣層
230‧‧‧重佈線層
240‧‧‧第一導電結構
240s‧‧‧頂表面
250‧‧‧晶片
260‧‧‧積體電路裝置
270‧‧‧導電墊
280‧‧‧內連線結構
290‧‧‧第二導電結構
290s‧‧‧頂表面
300‧‧‧黏著層
310‧‧‧絕緣層
320‧‧‧孔洞
330‧‧‧重佈線層
340‧‧‧保護層
350‧‧‧第三導電結構
360‧‧‧保護層
370‧‧‧承載基底
第1A至1F圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
第2圖係繪示出根據本發明一實施例之晶片封裝體的平面示意圖。
第3及4圖係繪示出根據本發明其他實施例之晶片封裝體的剖面示意圖。
第5A至5D圖係繪示出根據本發明又另一實施例之晶片封裝體的製造方法的剖面示意圖。
第6圖係繪示出根據本發明又另一實施例之晶片封裝體的平面示意圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、生物辨識元件(biometric device)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、指紋辨識器(fingerprint recognition device)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)或系統級封裝(System in Package，SIP)之晶片封裝體。
以下配合第1A至1F圖及第2圖說明本發明一實施例之晶片封裝體的製造方法，其中第1A至1F圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖，且第2圖係繪示出根據本發明一實施例之晶片封裝體的平面示意圖。
請參照第1A圖，提供一基底100，其具有一第一表面100a及與其相對的一第二表面100b，且由一半導體基底110及鄰接的一絕緣層120所構成。半導體基底110鄰近於第二表面100b，且可為一矽基底或其他半導體基底。舉例來說，半導體基底110可為一矽晶圓，以利於進行晶圓級封裝製程。絕緣層120鄰近於第一表面100a，且可由層間介電層(interlayer dielectric，ILD)、金屬間介電層(inter-metal dielectric，IMD)及覆蓋之鈍化層(passivation)組成。為簡化圖式，此處僅繪示出單層的絕緣層120。在本實施例中，絕緣層120可包括無機材 料，例如氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合或其他適合的絕緣材料。
在本實施例中，基底100包括複數晶片區130，為簡化圖式，此處僅繪示出單一晶片區130。每一晶片區130的半導體基底110內具有一感測裝置140，其可鄰近於半導體基底110與絕緣層120之間的界面。在本實施例中，感測裝置140包括一影像感測元件(例如，互補式金屬氧化物半導體影像感測元件(Complementary Metal-Oxide-Semiconductor Image Sensor，CIS))。在其他實施例中，感測裝置140用以感測生物特徵(例如，感測裝置140可包括一指紋辨識元件)，或用以感測環境特徵(例如，感測裝置140可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件)。
每一晶片區130的絕緣層120內具有一個或一個以上的導電墊，導電墊可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以上下堆疊的頂層導電墊150a及底層導電墊150b作為範例說明。在其他範例中，頂層導電墊150a與底層導電墊150b之間具有中間導電墊及介層窗(via)。在本實施例中，頂層導電墊150a及底層導電墊150b可包括銅、鋁或其他適合的導電材料。頂層導電墊150a及底層導電墊150b可透過絕緣層120內的內連線結構與半導體基底110內的感測裝置140電性連接。為簡化圖式，此處僅以虛線160表示感測裝置140與底層導電墊150b之間的內連線結構。
可透過塗佈、曝光及顯影製程，在基底100的第一 表面100a上形成對應於感測裝置140的一光學部件170。光學部件170可包括濾光層及微透鏡或其他適合的光學部件。
接著，可透過一間隔層(或稱作圍堰(dam))180，將一蓋板190貼附於基底100的第一表面100a上，間隔層180、蓋板190及基底100圍繞出一空腔200，使得光學部件170位於空腔200內。在一實施例中，間隔層180大致上不吸收水氣。在一實施例中，間隔層180不具有黏性，因此間隔層180可與額外的黏著膠接觸。在另一實施例中，間隔層180可具有黏性，因此間隔層180可不與任何的黏著膠接觸，以確保間隔層180之位置不因黏著膠而移動。同時，由於不需使用黏著膠，可避免黏著膠溢流而造成污染。在本實施例中，間隔層180可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene，BCB)、聚對二甲苯(parylene)、萘聚合物(pclynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))、光阻材料或其他適合的絕緣材料。再者，蓋板190可包括玻璃、藍寶石或其他適合的保護材料。
請參照第1B圖，以蓋板190作為承載基板，對基底100的第二表面100b進行薄化製程(例如，蝕刻製程、銑削(milling)製程、機械研磨(mechanical grinding)製程或化學機械研磨(chemical mechanical polishing)製程)，以減少基底100的厚度。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻 製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在每一晶片區130的基底100內形成複數開口210。開口210自基底100的第二表面100b朝第一表面100a延伸，且開口210穿過半導體基底110而延伸至絕緣層120內，以分別露出對應的底層導電墊150b的頂表面。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在基底100的第二表面100b上形成一絕緣層220，絕緣層220順應性延伸至基底100的開口210內，且覆蓋露出的底層導電墊150b。在本實施例中，絕緣層220可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
請參照第1C圖，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，去除開口210的底部上的絕緣層220，以露出底層導電墊150b的頂表面。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層220上形成圖案化的重佈線層(redistribution layer，RDL)230。重佈線層230位於第二表面100b上，且順應性延伸至開口210的側壁及底部上。重佈線層230經由開口210直接電性接觸或間接電性連接至露出的底層導電墊150b，並透過絕緣層220與半導體基底110電 性隔離。因此，開口210內的重佈線層230也稱為矽通孔電極(through silicon via，TSV)。在一實施例中，重佈線層230可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
接著，將複數第一導電結構240對應地形成於第二表面100b上的重佈線層230上。在本實施例中，可透過打線接合(Wire Bonding)製程形成第一導電結構240，此時第一導電結構240為球體(例如，接合球(bonding ball))，且第一導電結構240可包括金或其他適合的導電材料。在其他實施例中，也可先在重佈線層230上形成絕緣層，絕緣層具有露出重佈線層230的開口，並依序進行無電鍍製程、微影製程及電鍍製程而在上述開口內形成第一導電結構240，此時第一導電結構240為柱體(例如，導電柱)，且第一導電結構240可包括銅或其他適合的導電材料。
請參照第1D圖，在基底100的第二表面100b上提供一晶片250，晶片250的上表面上具有複數第二導電結構290，並透過一黏著層(例如，黏著膠)300將具有第二導電結構290的晶片250貼附於絕緣層220上。在本實施例中，晶片250內包括一積體電路裝置260。再者，積體電路裝置260可包括訊號處理元件(例如，影像訊號處理元件(Image Signal Process，ISP))或其他特定應用積體電路元件(Application-specific integrated circuit，ASIC)。晶片250內可包括一個或一個以上的導電墊，其可鄰近於晶片250的上表面，且第二導電結構290位於對應的 導電墊上。為簡化圖式，此處僅繪示出晶片250內的兩個導電墊270。在一實施例中，導電墊270可為單層導電層或具有多層之導電層結構，此處僅以單層導電層作為範例說明。在一實施例中，導電墊270可透過晶片250內的內連線結構(如虛線280所示)而與積體電路裝置260電性連接。
在本實施例中，可先提供具有積體電路裝置260及導電墊270的晶圓，且將第二導電結構290形成於晶圓的導電墊270上，並對晶圓依序進行薄化製程及切割製程而形成晶片250，後續直接在第二表面100b上貼附具有第二導電結構290的晶片250，如此一來不僅有利於第二導電結構290的製作，也能夠防止晶片250產生破裂。詳細而言，晶片250的厚度遠比晶圓的厚度小，若將晶片250貼附於第二表面100b上之後再形成第二導電結構290，則在形成第二導電結構290的步驟期間，晶片250將因厚度小及支撐力不足而產生破裂。
在某些實施例中，可在晶圓上進行打線接合製程，以將第二導電結構290形成於導電墊270上，此時第二導電結構290為球體且可包括金或其他適合的導電材料。在其他實施例中，也可在晶圓上依序進行無電鍍製程、微影製程及電鍍製程而形成第二導電結構290，此時第二導電結構290為柱體且可包括銅或其他適合的導電材料。在本實施例中，第二導電結構290的材料可相同或不同於第一導電結構240的材料，且第二導電結構290的形成方法可相同或不同於第一導電結構240的形成方法。
在本實施例中，基底100的尺寸大於晶片250的尺 寸。再者，當基底100的尺寸足夠大時，可在基底100的第二表面100b上設置一個以上具有不同積體電路功能的晶片250。在一實施例中，晶片250與基底100的感測裝置140完全上下重疊。在其他實施例中，晶片250也可與基底100的感測裝置140部分上下重疊或未上下重疊。
在將具有第二導電結構290的晶片250貼附於絕緣層220上之後，可透過模塑成型(molding)製程或沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在基底100的第二表面100b上形成一絕緣層310，以覆蓋基底100、第一導電結構240、重佈線層230、晶片250及第二導電結構290。在本實施例中，絕緣層310未填入基底100的開口210內。在其他實施例中，絕緣層310可部分填入基底100的開口210內或將其填滿。在本實施例中，絕緣層310可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
請參照第1E圖，對絕緣層310的頂表面進行研磨製程(例如，機械研磨製程或化學機械研磨製程)，直到露出被絕緣層310覆蓋的第二導電結構290。在上述研磨製程期間，不僅絕緣層310的厚度降低，第二導電結構290的頂表面也會被局部研磨，使得絕緣層310的頂表面與第二導電結構290的頂表面共平面。在本實施例中，第二導電結構290為球體，在上述研磨製程之前，第二導電結構290的頂表面為不平坦的，而在上述 研磨製程之後，第二導電結構290的頂表面的一部分變為平坦的，如第1E圖中的頂表面290s所示。在其他實施例中，第二導電結構290為柱體，在上述研磨製程之前及之後，第二導電結構290的頂表面皆為平坦的。
接著，可透過雷射鑽孔(laser drilling)製程或其他適合的製程，在經研磨的絕緣層310內形成複數孔洞320，以分別露出對應的第一導電結構240。在形成孔洞320的步驟中，第一導電結構240係作為緩衝層，例如雷射終止層(laser stopper)，因此第一導電結構240係位於孔洞320的底部下方，且能夠避免上述製程破壞重佈線層230，因而能夠提升晶片封裝體的可靠度或品質。再者，由於絕緣層310經研磨而厚度降低，且重佈線層230上形成有第一導電結構240，因此可降低孔洞320的深度，進而大幅降低孔洞320的深寬比(aspect ratio，AR)而有利於製作孔洞320。
在本實施例中，在形成孔洞320之前，第一導電結構240具有大致上平滑的頂表面，而在形成孔洞320之後，提供緩衝效果的第一導電結構240的頂表面變得不平滑，如第1E圖中的頂表面240s所示。
請參照第1F圖，其係繪示出沿著第2圖中的剖線I-I’的剖面示意圖。可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層310上形成圖案化的重佈線層330。位於絕緣層310上的重佈線層330直接電性接觸或間接電性連接露出的第二導電結構290，且重佈線層 330還順應性延伸至孔洞320的側壁及底部上，並經由孔洞320直接電性接觸或間接電性連接至露出的第一導電結構240。在其他實施例中，重佈線層330也可填滿絕緣層310的孔洞320。在本實施例中，重佈線層330可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在重佈線層330及絕緣層310上形成一保護層340。在本實施例中，保護層340的一部分填入孔洞320，而在孔洞320內的重佈線層330與保護層340之間形成空隙。在其他實施例中，保護層340可填滿孔洞320。在本實施例中，保護層340可包括環氧樹脂、綠漆(solder mask)、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程，在每一晶片區130的保護層340內形成複數開口，以露出位於絕緣層310上的重佈線層330的一部分。在一實施例中，當保護層340包括光阻材料時，可僅透過微影製程，在保護層340內形成開口。
接著，將複數第三導電結構350形成於保護層340的開口內，以直接電性接觸或間接電性連接露出的重佈線層330。在本實施例中，第三導電結構350可為凸塊(例如，接合球或導電柱)或其他適合的導電結構。舉例來說，可透過電鍍製程、網版印刷製程或其他適合的製程，在保護層340的開口 內形成焊料，且進行迴焊製而形成焊球(solder ball)，以作為第三導電結構350。在本實施例中，第三導電結構350可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
在一實施例中，第三導電結構350的尺寸大於第一導電結構240及/或第二導電結構290的尺寸。在一實施例中，第三導電結構350的材料不同於第一導電結構240及/或第二導電結構290的材料。在一實施例中，第三導電結構350的形成方法不同於第一導電結構240及/或第二導電結構290的形成方法。舉例來說，第三導電結構350透過迴焊製程所形成，而第一導電結構240及/或第二導電結構290可透過打線接合製程或電鍍製程所形成。
根據本發明實施例，第一導電結構240及第二導電結構290的材料(例如，金)能夠與重佈線層230及330的材料(例如，鋁)直接共晶接合，因此第一導電結構240及第二導電結構290可分別直接形成於重佈線層230及330上，而無需額外對重佈線層230及330進行表面處理(例如，額外形成鎳層)。再者，由於可採用打線接合製程而非迴焊製程來形成第一導電結構240及第二導電結構290，因此亦能夠簡化製程。
在本實施例中，某些第三導電結構350未重疊晶片250，且橫向地位於第一導電結構240與第二導電結構290之間，如第1F圖及第2圖所示。再者，某些第三導電結構350可直接設置於第二導電結構290上方，因而與第二導電結構290及晶片250重疊，且重佈線層330夾設於第二導電結構290與第三導電結構350之間，如第2圖所示。在本實施例中，開口210的尺 寸大於第一導電結構240及孔洞320的尺寸。可以理解的是，第一導電結構240、第二導電結構290及第三導電結構350的位置、數量及形狀係取決於設計需求而不限定於此。
接著，沿著相鄰晶片區130之間的切割道(未繪示)，進行切割製程，以形成複數獨立的晶片封裝體。在本實施例中，基底100及晶片250的訊號或其他輸出電路(例如，電源供應或接地)分別經由第一導電結構240及第二導電結構290向外輸出。
根據本發明的上述實施例，感測裝置及一個或一個以上的積體電路裝置整合於同一晶片封裝體內，進而能夠縮小後續接合的電路板的尺寸。再者，覆蓋基底及晶片的絕緣層經研磨而盡可能降低了厚度，第二導電結構為尺寸較小的接合球或導電柱而非打線，且因研磨絕緣層而露出的第二導電結構可直接構成外部導電路徑，因此能夠進一步降低晶片封裝體的高度，進而縮小具有感測功能之電子產品的尺寸。
請參照第3圖，其繪示出根據本發明另一實施例之晶片封裝體的剖面示意圖，其中相同於前述第1A至1F圖及第2圖的實施例的部件係使用相同的標號並省略其說明。第3圖中的晶片封裝體之結構及製造方法類似於第1F圖及第2圖中的晶片封裝體之結構及製造方法，差異在於第1F圖中的第一導電結構240為接合球，而第3圖中的第一導電結構240為導電柱，且第3圖中的晶片封裝體還包括一保護層360。
在第3圖的實施例中，在形成圖案化的重佈線層230之後，可透過沉積製程(例如，塗佈製程、物理氣相沈積製 程、化學氣相沈積製程或其他適合的製程)，在重佈線層230及絕緣層220上形成保護層360，保護層360填滿或部分填入開口210。在本實施例中，保護層360可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程，在每一晶片區130的保護層360內形成複數開口，以露出位於絕緣層220上的重佈線層230的一部分。在一實施例中，當保護層360包括光阻材料時，可僅透過微影製程，在保護層360內形成開口。
接著，依序進行無電鍍製程、微影製程及電鍍製程，將第一導電結構240形成於保護層360的開口內，以直接電性接觸或間接電性連接露出的重佈線層230。此時，第一導電結構240為柱體(例如，導電柱)，且第一導電結構240可包括銅或其他適合的導電材料。
在形成第一導電結構240之後，將具有第二導電結構290的晶片250貼附於保護層360上。後續可透過類似或相同於第1D至1F圖所示的步驟完成第3圖中的晶片封裝體的製作。
請參照第4圖，其繪示出根據本發明又另一實施例之晶片封裝體的剖面示意圖，其中相同於前述第1A至1F圖、第2圖及第3圖的實施例的部件係使用相同的標號並省略其說明。第4圖中的晶片封裝體之結構及製造方法類似於第1F圖、第2圖及第3圖中的晶片封裝體之結構及製造方法。
類似於第1A圖所示之步驟，提供基底100。接著，在基底100的第一表面100a上提供一承載基底370。承載基底370可包括矽或其他適合的支撐材料。接著，以承載基底370作為支撐，對基底100的第二表面100b進行薄化製程，並在薄化的第二表面100b上形成光學部件170、間隔層180及蓋板190。
類似於第1B圖所示之步驟，可透過微影製程及蝕刻製程形成開口210。開口210自承載基底370朝基底100延伸，且開口210穿過承載基底370而延伸至絕緣層120內，以分別露出對應的頂層導電墊150a的頂表面。接著，可透過沉積製程，在承載基底370上形成一絕緣層220，絕緣層220順應性延伸至承載基底370的開口210內，且覆蓋露出的頂層導電墊150a。
類似於第1C圖所示之步驟，去除開口210的底部上的絕緣層220，以露出頂層導電墊150a的頂表面。之後，在絕緣層220上形成圖案化的重佈線層230。重佈線層230經由開口210直接電性接觸或間接電性連接至露出的頂層導電墊150a。
類似於第3圖所示之步驟，在重佈線層230及絕緣層220上形成保護層360，並在保護層360內形成開口，以露出位於絕緣層220上的重佈線層230的一部分。接著，依序進行無電鍍製程、微影製程及電鍍製程，將第一導電結構240形成於保護層360的開口內。
類似於第1D圖所示之步驟，在晶圓上依序進行無電鍍製程、微影製程及電鍍製程，以形成第二導電結構290，並對晶圓依序進行薄化製程及切割製程而形成晶片250，後續將具有第二導電結構290的晶片250貼附於保護層360上。在本 實施例中，第一導電結構240及第二導電結構290皆為導電柱，然而在其他實施例中第一導電結構240及/或第二導電結構290也可為接合球。
之後，在承載基底370上形成絕緣層310，以覆蓋承載基底370、第一導電結構240、重佈線層230、晶片250及第二導電結構290。後續可透過類似或相同於第1E至1F圖所示的步驟完成第4圖中的晶片封裝體的製作。
以下配合第5A至5D圖及第6圖說明本發明又另一實施例之晶片封裝體的製造方法，其中第5A至5D圖係繪示出根據本發明又另一實施例之晶片封裝體的製造方法的剖面示意圖，且第6圖係繪示出根據本發明又另一實施例之晶片封裝體的平面示意圖，且其中相同於前述第1A至1F圖及第2至4圖的實施例的部件係使用相同的標號並省略其說明。
請參照第5A圖，類似於第1A圖所示之步驟，在基底100的第一表面100a上形成對應於感測裝置140的光學部件170，且透過間隔層180，將蓋板190貼附於基底100的第一表面100a上，並對基底100的第二表面100b進行薄化製程。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在每一晶片區130的基底100內形成複數開口210。開口210沿著晶片區130的邊緣自第二表面100b朝第一表面100a延伸，進而穿過半導體基底110，開口210露出絕緣層120的頂表面而未延伸至絕緣層120內。
接著，可透過沉積製程(例如，塗佈製程、物理氣 相沈積製程、化學氣相沈積製程或其他適合的製程)，在基底100的第二表面100b上形成一絕緣層220，絕緣層220填滿開口210，且覆蓋露出的絕緣層120。
請參照第5B圖，可透過刻痕(notching)製程或其他適合的製程，去除鄰近於晶片區130邊緣的絕緣層220、絕緣層120、頂層導電墊150a及底層導電墊150b的一部分，使得開口210進一步延伸至絕緣層120內，以露出頂層導電墊150a及底層導電墊150b的側表面。此時，各個晶片區130之間的半導體基底110彼此分離，且絕緣層220仍覆蓋半導體基底110的側壁。
接著，可透過沉積製程、微影製程及蝕刻製程，在絕緣層220上形成圖案化的重佈線層230。重佈線層230位於第二表面100b上，且順應性延伸至開口210的側壁及底部上。重佈線層230經由開口210直接電性接觸或間接電性連接至頂層導電墊150a及底層導電墊150b，並透過絕緣層220與半導體基底110電性隔離。因此，重佈線層230與頂層導電墊150a(或底層導電墊150b)構成T型接觸(T-contact)。
請參照第5C圖，在重佈線層230及絕緣層220上形成保護層360，並在保護層360內形成開口，以露出位於絕緣層220上的重佈線層230的一部分。接著，依序進行無電鍍製程、微影製程及電鍍製程，將第一導電結構240形成於保護層360的開口內。
類似於第3圖所示之步驟，在晶圓上依序進行無電鍍製程、微影製程及電鍍製程，以形成第二導電結構290，並對晶圓依序進行薄化製程及切割製程而形成晶片250，後續將 具有第二導電結構290的晶片250貼附於保護層360上。在本實施例中，第一導電結構240及第二導電結構290皆為導電柱，然而在其他實施例中第一導電結構240及/或第二導電結構290也可為接合球。
接著，可透過類似或相同於第1E至1F圖所示的步驟完成第5D圖中的晶片封裝體的製作，其中第5D圖係繪示出沿著第6圖中的剖線I-I’的剖面示意圖。在本實施例中，某些第三導電結構350未重疊晶片250，且橫向地位於第一導電結構240與第二導電結構290之間，其他第三導電結構350可直接設置於第二導電結構290上方，因而與第二導電結構290及晶片250重疊，且重佈線層330夾設於第二導電結構290與第三導電結構350之間。可以理解的是，第一導電結構240、第二導電結構290及第三導電結構350的位置、數量及形狀係取決於設計需求而不限定於此。
具有感測功能之晶片封裝體內的感測裝置及導電墊通常位於晶片封裝體的主動面。由於主動面上的感測裝置需避免被遮蔽，且無法透過打線接合製程在主動面與相對的非主動面之間形成電性連接通路，因此具有感測功能之晶片封裝體通常與其他積體電路晶片各自獨立地設置於電路板上，再透過打線而彼此電性連接。
在本發明各個實施例中，晶片封裝體主要包括感測裝置140。第一導電結構240設置於感測裝置140上，且電性連接感測裝置140。包括積體電路裝置260的晶片250及第二導電結構290設置於感測裝置140上。第二導電結構290位於晶片 250上且電性連接積體電路裝置260及第一導電結構240。絕緣層310覆蓋感測裝置140及晶片250，且絕緣層310內具有孔洞320。第一導電結構240位於孔洞320的底部下方，且絕緣層310的頂表面與第二導電結構290的頂表面290s共平面。
在一實施例中，如第1F、3、5D圖所示，感測裝置140係位於基底100內，第一導電結構240及晶片250位於基底100上，且絕緣層310還覆蓋基底100。重佈線層230位於基底100與第一導電結構240之間且延伸至開口210內，以電性連接頂層導電墊150a及底層導電墊150b。因此，第1F、3、5D圖中的晶片封裝體具有前照式影像感測裝置。
在另一實施例中，如第4圖所示，承載基底370位於感測裝置140與晶片250之間，第一導電結構240位於承載基底370上且絕緣層310還覆蓋承載基底370。頂層導電墊150a及底層導電墊150b位於感測裝置140與承載基底370之間，且開口310穿過承載基底370以露出頂層導電墊150a及底層導電墊150b。重佈線層230位於承載基底370與第一導電結構240之間且延伸至開口210內，以電性連接頂層導電墊150a及底層導電墊150b。因此，第4圖中的晶片封裝體具有背照式影像感測裝置。
根據本發明的上述實施例，由於採用矽通孔電極或T型接觸構成基底100的外部導電路徑，因此晶片250可設置於基底100的第二表面100b上而避免遮蔽感測裝置140，並可透過第一導電結構240及第二導電結構290將基底100及晶片250的訊號或其他輸出電路(例如，電源供應或接地)向外輸出。因 此，根據本發明各個實施例，不論前照式或背照式影像感測裝置或其他感測裝置，皆能夠將感測裝置及一個或一個以上的積體電路裝置整合於同一晶片封裝體內，且縮小後續接合的電路板的尺寸，進而能夠進一步縮小具有感測功能之電子產品的尺寸。另外，採用晶圓級製程來製作晶片封裝體，可大量生產晶片封裝體，進而降低成本並節省製程時間。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100‧‧‧基底
100a‧‧‧第一表面
100b‧‧‧第二表面
110‧‧‧半導體基底
120‧‧‧絕緣層
140‧‧‧感測裝置
150a‧‧‧頂層導電墊
150b‧‧‧底層導電墊
160‧‧‧內連線結構
170‧‧‧光學部件
180‧‧‧間隔層
190‧‧‧蓋板
200‧‧‧空腔
210‧‧‧開口
220‧‧‧絕緣層
230‧‧‧重佈線層
240‧‧‧第一導電結構
240s‧‧‧頂表面
250‧‧‧晶片
260‧‧‧積體電路裝置
270‧‧‧導電墊
280‧‧‧內連線結構
290‧‧‧第二導電結構
290s‧‧‧頂表面
300‧‧‧黏著層
310‧‧‧絕緣層
320‧‧‧孔洞
330‧‧‧重佈線層
340‧‧‧保護層
350‧‧‧第三導電結構

Claims (28)

  1. 一種晶片封裝體，包括：一基底，該基底具有一第一表面及相對於該第一表面的一第二表面；一感測裝置，位於該基底內，且鄰近該基底的該第一表面；一第一導電結構，設置於該基底的該第二表面上，且電性連接該感測裝置；一晶片及一第二導電結構，設置於該基底的該第二表面上，其中該晶片內包括一積體電路裝置，且其中該第二導電結構位於該晶片上，且電性連接該積體電路裝置及該第一導電結構；以及一絕緣層，覆蓋該感測裝置及該晶片，其中該絕緣層內具有一孔洞，且該第一導電結構位於該孔洞的底部下方，且其中該絕緣層的一頂表面與該第二導電結構的一頂表面共平面。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該第二導電結構的該頂表面為平坦的。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第一導電結構具有不平滑的一頂表面。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該第一導電結構為球體或柱體，且該第二導電結構為球體或柱體。
  5. 如申請專利範圍第1項所述之晶片封裝體，更包括：一重佈線層，設置於該絕緣層上，以電性連接該第二導電結構，其中該重佈線層還經由該孔洞電性連接該第一導電 結構；以及一第三導電結構，電性連接該絕緣層上的該重佈線層。
  6. 如申請專利範圍第5項所述之晶片封裝體，其中該第三導電結構的材料不同於該第一導電結構及/或該第二導電結構的材料。
  7. 如申請專利範圍第5項所述之晶片封裝體，其中該第三導電結構的尺寸大於該第一導電結構及/或該第二導電結構的尺寸。
  8. 如申請專利範圍第1項所述之晶片封裝體，其中該積體電路裝置為一訊號處理裝置。
  9. 如申請專利範圍第1項所述之晶片封裝體，其中該絕緣層還覆蓋該基底，且該基底包括：一導電墊，鄰近於該基底的該第一表面，且電性連接該感測裝置；以及一開口，自該基底相對於該第一表面的該第二表面延伸至露出該導電墊；且其中該晶片封裝體更包括一重佈線層，該重佈線層位於該基底與該第一導電結構之間，且延伸至該開口內，以電性連接該導電墊。
  10. 如申請專利範圍第9項所述之晶片封裝體，其中該開口露出該導電墊的一頂表面或一側表面。
  11. 如申請專利範圍第9項所述之晶片封裝體，其中該開口的尺寸大於該孔洞的尺寸。
  12. 如申請專利範圍第1項所述之晶片封裝體，其中該絕緣 層還覆蓋該基底，該基底包括一開口且該晶片封裝體更包括：一導電墊，電性連接該感測裝置，其中該開口穿過該基底以露出該導電墊；以及一重佈線層，該重佈線層位於該基底與該第一導電結構之間，且延伸至該開口內，以電性連接該導電墊。
  13. 如申請專利範圍第12項所述之晶片封裝體，其中該開口露出該導電墊的一頂表面或一側表面。
  14. 如申請專利範圍第12項所述之晶片封裝體，其中該開口的尺寸大於該孔洞的尺寸。
  15. 一種晶片封裝體的製造方法，包括：提供一基底，該基底具有一第一表面及相對於該第一表面的一第二表面，且該基底內具有一感測裝置，且鄰近於該第一表面；在該基底的該第二表面上形成一第一導電結構，該第一導電結構電性連接該感測裝置；在該基底的該第二表面上提供一晶片及一第二導電結構，該晶片內包括一積體電路裝置，該第二導電結構位於該晶片上且電性連接該積體電路裝置及該第一導電結構；以及形成一絕緣層，以覆蓋該感測裝置及該晶片，其中該絕緣層內具有一孔洞，且該第一導電結構位於該孔洞的底部下方，且其中該絕緣層的一頂表面與該第二導電結構的一頂表面共平面。
  16. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其 中該第二導電結構的該頂表面為平坦的。
  17. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該第一導電結構具有不平滑的一頂表面。
  18. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該第一導電結構為球體或柱體，且該第二導電結構為球體或柱體。
  19. 如申請專利範圍第15項所述之晶片封裝體的製造方法，更包括：在該絕緣層上形成一重佈線層，其中該重佈線層電性連接該第二導電結構，且還經由該孔洞電性連接該第一導電結構；以及形成一第三導電結構，其中該第三導電結構電性連接該絕緣層上的該重佈線層。
  20. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該第三導電結構的材料不同於該第一導電結構及/或該第二導電結構的材料。
  21. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該第三導電結構的尺寸大於該第一導電結構及/或該第二導電結構的尺寸。
  22. 如申請專利範圍第19項所述之晶片封裝體的製造方法，其中該第三導電結構的形成方法不同於該第一導電結構及/或該第二導電結構的形成方法。
  23. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該絕緣層還覆蓋該基底，且該基底包括： 一導電墊，鄰近於該基底的該第一表面，且電性連接該感測裝置；以及一開口，自該基底相對於該第一表面的該第二表面延伸至露出該導電墊；且其中該晶片封裝體的製造方法更包括在該基底與該第一導電結構之間形成一重佈線層，該重佈線層延伸至該開口內，以電性連接該導電墊。
  24. 如申請專利範圍第23項所述之晶片封裝體的製造方法，其中該開口露出該導電墊的一頂表面或一側表面。
  25. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中該絕緣層還覆蓋該基底，中該基底包括一開口，且該晶片封裝體的製造方法更包括：提供一導電墊，其中該導電墊電性連接該感測裝置，且該開口穿過該基底以露出該導電墊；以及在該基底與該第一導電結構之間形成一重佈線層，該重佈線層延伸至該開口內，以電性連接該導電墊。
  26. 如申請專利範圍第25項所述之晶片封裝體的製造方法，其中該開口露出該導電墊的一頂表面或一側表面。
  27. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中形成該孔洞的步驟包括進行雷射鑽孔製程。
  28. 如申請專利範圍第15項所述之晶片封裝體的製造方法，其中進行研磨製程使得該絕緣層的該頂表面與該第二導電結構的該頂表面共平面。
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