TW201430857A - 具有快閃儲存處理器之混合式硬碟機 - Google Patents

具有快閃儲存處理器之混合式硬碟機 Download PDF

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Abstract

本發明描述一種經組態在一混合式硬碟機中控制操作之裝置。在一實施方案中，該裝置包含連接至經組態以通信耦合至一快閃儲存組件及至一硬碟積體電路晶片之該主機介面之一混合式快閃儲存處理器。該積體電路晶片包含經組態以通信耦合至一硬碟機總成之一讀取/寫入通道器件，及操作耦合至該讀取/寫入通道器件之一硬碟機控制器。該硬碟機控制器經組態以操作該讀取/寫入通道器件以在該硬碟機總成上儲存及檢索資料。當一命令表示用於接達該硬碟機總成之一指令時，該快閃儲存處理器經組態以將該命令提供至該積體電路晶片，且當該命令表示用於接達該快閃儲存組件之一指令時，該快閃儲存處理器經組態以接達該快閃儲存組件。

Description

具有快閃儲存處理器之混合式硬碟機
本發明係關於一硬碟機系統，且更特定而言係關於具有一快閃儲存處理器之一混合式硬碟機。
諸如個人電腦、伺服器、行動計算器件、網路器件等等之計算器件包含用於保留及提供數位資料之電腦儲存組件。電腦儲存組件範圍從當器件電源切斷時不保留資料之揮發性儲存組件至當器件電源切斷時保留資料之非揮發性儲存組件都有。揮發性儲存組件通常包含隨機存取記憶體器件，諸如動態隨機存取記憶體(DRAM)，歸因於器件之低延時特徵利用其等。非揮發性儲存組件通常包含硬碟機及快閃記憶體器件。此等類型儲存組件利用於長期持久儲存。
圖1繪示在先前技術中之一混合式硬碟機(HHDD)系統100。如所展示，系統100包含在經由一串列ATA(SATA)通信介面106通信耦合至一主機器件104之一晶片上之一硬碟機系統(在一晶片上之硬碟機系統)102。在一晶片上之硬碟機系統102亦通信耦合至一硬碟機總成(HDA)108且通信耦合至一NAND快閃記憶體控制器110。NAND快閃記憶體控制器110通信耦合至一NAND快閃儲存組件112且經組態以控制NAND快閃組件112之操作。NAND快閃儲存組件112包括在一陣列組態內配置之複數個NAND快閃記憶體胞。在此實施方案中，一晶片 上之硬碟機系統102通常含有快閃管理硬體及韌體，以及儲存於其中之演算法，以判定儲存於快閃儲存組件112中之資料。在一晶片上之硬碟機系統102要求共享旋轉磁儲存操作與快閃儲存操作之間之資源(例如，緩衝器記憶體、處理器、資料路徑等)。此外，在一晶片器件上之混合式啟用硬碟機系統(諸如如圖1中所展示之在一晶片上之硬碟機系統102)必須支援兩個不同鄰近儲存媒體。因此，若需要改變以支援不同(磁)頭及媒體或若對快閃儲存組件作出改變時，可能要求在一晶片上之硬碟機系統之修改。圖1中所展示之硬碟機系統100可要求在一晶片上之兩個獨立硬碟機系統以伺服各儲存媒體。
本發明描述經組態以在一混合式硬碟機中控制操作之一裝置。在一或多個實施方案中，裝置包含經組態以通信耦合至一快閃儲存組件及至一積體電路晶片之一快閃儲存處理器。積體電路晶片(例如，一晶片上之一硬碟機系統)包含經組態以通信耦合至一硬碟機總成之一讀取/寫入通道器件及操作耦合至讀取/寫入通道器件之一硬碟機控制器。硬碟機控制器經組態以操作讀取/寫入通道器件以在硬碟機總成上儲存及檢索資料。當命令表示用於接達硬碟機總成之一指令時，快閃儲存處理器經組態將一命令提供至積體電路晶片，且當命令表示用於接達快閃儲存組件之一指令時，快閃儲存處理器經組態以接達快閃儲存組件。
提供此發明內容以以一簡化形式介紹精選概念，其等在下文實施方式中進一步描述。此發明內容不意欲識別所主張之標的之關鍵特徵或必要特徵，亦不意欲用作判定所主張標的之範疇之一幫助。
100‧‧‧混合式硬碟機系統
102‧‧‧一晶片上之硬碟機系統
104‧‧‧主機器件
106‧‧‧串列ATA通信介面
108‧‧‧硬碟機總成
110‧‧‧NAND快閃記憶體控制器
112‧‧‧NAND快閃儲存組件
200‧‧‧系統
202‧‧‧混合式硬碟機
204‧‧‧快閃儲存處理器
206‧‧‧主機器件
208‧‧‧通信介面
210‧‧‧快閃儲存組件
212‧‧‧通信介面
214‧‧‧一晶片上之硬碟機系統
216‧‧‧通信介面
218‧‧‧硬碟機總成
300‧‧‧系統
302‧‧‧記憶體陣列
304‧‧‧列解碼電路
306‧‧‧行解碼電路
308‧‧‧位址暫存器
309‧‧‧讀取/寫入通道器件/硬碟機磁盤/磁碟盤
310‧‧‧保持電路
311‧‧‧心軸馬達
312‧‧‧緩衝器
314‧‧‧處理器
316‧‧‧硬碟控制器
318‧‧‧心軸/音圈馬達機
319‧‧‧讀取/寫入臂
320‧‧‧讀取/寫入通道器件
321‧‧‧前置放大器
322‧‧‧處理器
324‧‧‧記憶體
400‧‧‧方法
402‧‧‧方塊
404‧‧‧方塊
406‧‧‧方塊
408‧‧‧方塊
410‧‧‧方塊
412‧‧‧方塊
參考附圖描述實施方式。在描述及圖式中之不同實例中之相同元件符號之使用可指示類似或完全相同物項。
圖1係先前技術中之一混合式硬碟機系統之一方塊圖。
圖2係根據本發明之一實例實施方案之一混合式硬碟機系統之一方塊圖。
圖3係繪示根據本發明之一實例實施方案之在一晶片組件上之一實例硬碟機系統之一部分、一實例快閃儲存處理器及一實例快閃儲存組件之一方塊圖。
圖4係根據本發明之用於控制諸如圖2中所繪示之混合式磁碟機系統之一混合式磁碟機系統之操作之一方法圖。
根據本發明，圖2繪示包含一混合式硬碟機(HHDD)202之一系統200。如本文之更詳細描述，可為系統100上方之經改良讀取效能提供混合式硬碟機202。如所展示，混合式硬碟機202包含經由一通信介面208通信連接至一主機器件206之一快閃儲存處理器204(例如，一混合式快閃儲存處理器)。在一實施例中，通信介面208係一串列ATA(SATA)通信介面。在另一實施例中，通信介面208係一周邊組件互連快速(PCIe)通信介面。如所展示，快閃儲存處理器204亦經由一通信介面212通信連接至一快閃儲存組件210。在一實施例中，通信介面212利用一開放NAND快閃介面(ONFI)協定以在儲存處理器204與快閃儲存組件210之間通信。快閃儲存處理器204亦經由一通信介面216通信連接至在晶片上之一硬碟機系統(HDD SoC)214。如本文之更詳細描述及圖3中所繪示，在一晶片上之硬碟機系統214包括具有提供硬碟機控制功能之一或多個積體電路器件之一積體電路晶片。在一實施例中，通信介面216包括一SATA通信介面。可預期系統200可利用在具有韌體之修改及不具有硬體修改之一晶片實施例上之許多硬碟機系統。因此，可為混合式或非混合式機再使用一晶片上之硬碟機系統以提供體積及成本效益。此外，非混合式機可不負擔一晶片上之一混合 式啟用硬碟機系統，此可減少成本。
如本文更詳細描述，快閃儲存處理器204經組態以自主機器件206接收一或多個命令，且判定命令表示用於接達快閃儲存組件210之一命令還是經要求以將資料儲存至旋轉磁媒體之命令。當快閃儲存處理器204判定命令不指向快閃儲存組件210(例如，命令不致使快閃儲存處理器204接達快閃儲存組件210)時，快閃儲存處理器204經組態將命令提供至一晶片上之硬碟機系統214用於進一步處理。在另一實施例中，快閃儲存處理器204經組態以管理系統200內之電力。例如，當處理器204判定命令指向一晶片上之硬碟機系統214時，快閃儲存處理器204經組態以致使一晶片上之硬碟機系統214自一電源切斷狀態(例如，一晶片上之硬碟機系統214被切斷電源或在一電源保護狀態)轉變至一電力開啟狀態。在本發明之一些實施例中，當一晶片上之硬碟機系統214在一預定時間量未被接達時(例如，歸因於主機器件206未發佈任何指向一晶片上之硬碟機系統214之命令的切斷電源)，一晶片上之硬碟機系統214在一電源切斷狀態以保存系統200內之電力。在本發明之一實施例中，利用快閃儲存處理器204以用作支援各種通信介面(諸如周邊組件互連快速通信介面)之一橋。因此，一晶片上之硬碟機系統214不要求額外修改以允許在用於一周邊組件互連快速混合式硬碟機系統之一周邊組件互連快速主機之間之通信。
當處理器204判定所發佈命令表示接達儲存組件210及執行如藉由命令定義之一操作之一要求時，快閃儲存處理器204經組態以接達快閃儲存組件210。例如，當所發佈命令係一讀取命令(例如，一讀取操作)時，快閃儲存處理器204經組態以接達及檢索儲存於快閃儲存組件210內之資料。在另一實例中，當所發佈命令係一寫入命令(例如，一寫入操作)時，快閃儲存處理器204經組態以接達及將資料寫至快閃儲存組件210。
圖3繪示包含混合式硬碟機202之一特定實施例之一系統300。如圖3中所展示，快閃儲存組件210包括記憶體胞之一陣列302，諸如，以列及行配置之非揮發性記憶體胞(例如，如下文所描述，各記憶體胞包括位元線與字線之交叉處之一NAND器件)。儘管主要參考NAND快閃記憶體陣列描述各種實施例，各種實施方案並不限制至記憶體陣列302之一特定架構。
如圖3中所展示，提供列解碼電路304及行解碼電路306以解碼提供至記憶體陣列之位址信號。接收及解碼位址信號以接達記憶體陣列302(例如，接達記憶體胞之一或多個區塊)。快閃儲存處理器204經組態以管理命令、位址及資料之輸入至快閃儲存組件210，自快閃儲存組件210之資料之輸出亦是如此。例如，快閃儲存處理器204包含通信連接至列解碼電路304及行解碼電路306以在解碼之前鎖存位址信號之一位址暫存器308。快閃儲存處理器204操作耦合(例如，通信)為自快閃儲存組件204接收之資料信號之類比至數位轉換提供之一讀取/寫入通道器件309。
讀取/寫入通道器件309通信連接至取樣及保持電路310。依照類比電壓位準，取樣及保持電路310經組態以鎖存自讀取/寫入通道器件309接收之資料(例如，鎖存進入或外傳資料)。在本發明之一些實施例中，取樣及保持電路310包含電容器、或其他類比儲存器件，用於取樣表示寫入至一記憶體胞之資料之一進入電壓信號或指示自一記憶體胞感測之臨限電壓之一外傳電壓信號。可為取樣電壓之放大及/或緩衝進一步提供取樣及保持電路310以將一較強資料信號提供至一外部器件。
在一寫入操作期間，程式化記憶體陣列302之目標記憶體胞直到指示各自記憶體胞之Vt位準之電壓與在取樣及保持電路310中保持之位準匹配。在一實施例中，使用差動感測器件可完成寫入操作以將目 標記憶體胞之保持電壓位準與目標記憶體胞之一臨限電壓相比。例如，可將程式化脈衝應用至一目標記憶體胞以增加記憶體胞之臨限電壓直到達到或超過所需值。在一讀取操作期間，目標記憶體胞之Vt位準傳遞至取樣及保持電路310用於直接作為類比信號或作為類比信號之數位化表示(取決於在記憶體陣列外部或是內部提供類比至數位/數位轉類比[ADC/DAC]功能)傳送至一處理器。
可以多種方式判定記憶體胞之臨限電壓。例如，當激活目標記憶體胞時，在點處取樣一字線電壓。在另一實例中，將一升壓電壓應用至目標記憶體胞之一第一源極/汲極側，且將臨限電壓視為目標記憶體胞之控制閘極電壓與在目標記憶體胞之其他源極/汲極側處之電壓之間之一差異。藉由將電壓連接至一電容器，與電容器共享電荷以儲存取樣電壓。應理解，取樣電壓不需要與臨限電壓相等，但是指示該電壓。在將一升壓電壓應用至記憶體胞之一第一源極/汲極側且將以已知電壓應用至記憶體胞之控制閘極之情況下，在記憶體胞之第二源極/汲極側開發之電壓可視為資料信號，如開發電壓指示記憶體胞之臨限電壓。
如圖2及圖3中所展示，一晶片上之硬碟機系統214通信連接至一硬碟機總成(HDA)218。硬碟機總成218包含塗佈有磁層之一或多個硬碟機磁盤309(見圖3)。硬碟機磁盤309經組態以磁資料形式儲存資料。更明確而言，磁層儲存表示二進制1及0之磁轉變。如圖3中所展示，硬碟機總成218進一步包含經組態以旋轉硬碟機磁盤309之一心軸馬達311(例如，在讀取及寫入操作期間)。如上文所描述，藉由快閃儲存處理器204將指向一晶片上之硬碟機系統214之命令提供至一晶片上之硬碟機系統214(例如，指向一晶片上之硬碟機系統214之命令穿過快閃儲存處理器204至一晶片上之硬碟機系統214)。因此，當命令指向系統200之一晶片上之硬碟機系統214部分(即，藉由主機器件206 發佈之一命令)時，快閃儲存處理器204用作通信介面208與通信介面216之間之一橋。
一晶片上之硬碟機系統214包含儲存與一晶片系統214上之硬碟機系統之控制相關之資料及/或緩衝資料之一緩衝器312以允許收集及傳輸資料作為較大資料區塊以改良效率。緩衝器312採用動態隨機存取記憶體(DRAM)或其他類型低延時記憶體。在一特定實施例中，緩衝器312採用為旋轉磁應用最佳化之雙倍資料率(DDR)同步DRAM。一晶片上之硬碟機系統214進一步包含執行與一晶片上之硬碟機系統214之操作相關之處理(諸如心軸控制處理)之一處理器314。
一晶片上之硬碟機系統214亦包含與儲存處理器204通信之一硬碟控制器(HDC)316。硬碟控制器316亦與處理器314、一心軸/音圈馬達(VCM)驅動器318及/或讀取/寫入通道器件320相通信。因此，處理器314通信耦合至硬碟控制器316且經組態以自硬碟控制器316接收命令。在一些實施例中，硬碟控制器316經組態以操作讀取/寫入通道器件320以在硬碟機總成218上儲存及檢索資料。基於所接收命令(例如，自主機器件206接收之命令)，處理器314經組態以致使硬碟控制器316接達硬碟機總成218。讀取/寫入通道器件320提供用於自硬碟機總成218接收/傳輸至硬碟機總成218之資料信號之類比至數位轉變。心軸/VCM驅動器318經組態以控制心軸馬達311，其將磁盤309旋轉至期望速度。心軸/VCM驅動器318亦經組態以產生使一讀取/寫入臂319相關於磁盤309定位之控制信號。因此，處理器314可致使硬碟控制器316指示心軸/VCM驅動器318將控制信號發佈至讀取/寫入臂319。一旦被定位，資料可經由讀取/寫入通道器件320讀取或寫至硬碟機磁盤309。如所展示，一前置放大器321在磁碟盤309與讀取/寫入通道器件320之間通信耦合。在一讀取操作期間，前置放大器321經組態以放大自磁碟盤309接達之分鐘類比信號，其中讀取/寫入通道器件320解碼 及數位化所接收類比信號以再現最初寫入磁碟盤309之資訊。在一寫入操作期間，前置放大器321經組態以放大提供至自讀取/寫入通道器件320之磁碟盤309之資料。
如圖3中所展示，主機器件206包含一處理器322及記憶體324。如上文所描述，主機器件206經組態以將一或多個命令提供至混合式硬碟機202。例如，主機器件206之處理器322經組態以致使寫入命令(即，寫入操作、寫入指令)之發佈，亦致使在寫入操作期間將資料儲存至混合式硬碟機202。在另一實例中，主機器件206之處理器322經組態以致使讀取命令(即，讀取操作、讀取指令)之發佈至混合式硬碟機202。基於所發佈命令之預期目的，快閃儲存處理器204經組態以接達快閃儲存組件210或將所發佈命令提供至一晶片上之硬碟機系統214(例如，將所發佈命令提供至硬碟控制器316，使得每個所發佈命令下硬碟控制器316可接達硬碟機總成218)。此外，快閃儲存處理器204經組態以管理系統200之一晶片上之硬碟機系統214部分之電力狀態。例如，當一預定時間量後未接達一晶片上之硬碟機系統214時，處理器204經組態以致使一晶片上之硬碟機系統214(以及硬碟機總成218)自一電力開啟狀態轉變為一電源切斷狀態。在另一實例中，當處理器204判定命令指向一晶片上之硬碟機系統214時，處理器204經組態以致使一晶片上之硬碟機系統214(以及硬碟機總成218)自一電源切斷狀態(例如，若一晶片上之硬碟機系統214及/或硬碟機總成218在電源切斷狀態)轉變為一電力開啟狀態。
可預期混合式硬碟機202之旋轉磁記憶體部分(例如，一晶片上之硬碟機系統214)及快閃記憶體部分(例如，快閃儲存組件210)彼此獨立。因此，當不藉由主機器件206接達一晶片上之硬碟機系統214時，混合式硬碟機202經組態以保存電力。此外，歸因於本發明之獨立組態，快閃記憶體部分及旋轉磁記憶體部分之讀取及寫入命令可為並行 操作(不具有共享硬體)。可預期本發明之讀取效能可在其他混合式硬碟機組態(諸如如圖1中所展示之硬碟機組態，歸因於相較於硬碟機總成218，快閃記憶體組件210具有一較低讀取/寫入延時)上方改良。在本發明之一實施例中，當平行伺服(例如，處理)快閃媒體要求時，藉由系統200利用之主機介面協定支援命令排隊以允許處理器204將旋轉媒體要求(例如，命令)提供至一晶片上之硬碟機系統214。在本發明之另一實施例中，系統200支援各種電力管理模式。例如，系統200經組態以支援串列ATA器件休眠(DevSleep)電力管理模式。更明確而言，快閃儲存處理器204經組態以基於藉由主機器件206發佈之一電源切斷命令(例如，DEVSLP信號)以在系統200內控制電力(例如，致使一或多個儲存媒體進入一電源切斷狀態)。在本發明之另一實例中，系統200經組態以支援周邊組件互連快速電力管理模式。
圖4描繪在一實例實施例中用於控制一混合式硬碟機之操作之一方法400。如所展示，接收接達自複數個儲存組件之一儲存組件(例如，一快閃儲存組件、一硬碟機總成)之一命令(方塊402)。如上文中更詳細描述，一主機器件206經組態以將命令發佈至混合式硬碟機202，該等命令藉由快閃儲存處理器204(例如，混合式快閃儲存處理器)接收。例如，主機器件206將一讀取命令或一寫入命令發佈至系統200。命令表示指向快閃儲存處理器204之一或多個指令或指向一晶片上之硬碟機系統214以致使處理器204或一晶片上之硬碟機系統214(例如，硬碟控制器316)接達各自儲存組件(例如，快閃儲存組件210或硬碟機總成218)。例如，主機器件206發佈一讀取命令以接達儲存於記憶體陣列302中之資料或接達儲存於硬碟機總成218中之資料。在此實例中，讀取命令包含指定所要接達資料之儲存組件的資料及所要接達之儲存資料之位置。在另一實例中，主機器件206經組態以發佈一寫入命令以將資料儲存入記憶體陣列302內或以將資料儲存於硬碟機總 成218中。在此實例中，寫入命令包含指定欲被寫入資料之儲存組件之資料，欲儲存(例如，寫入)資料於其內之各自儲存組件的位置及欲被儲存(例如，寫入)至特定儲存組件內之資料。此外，如上文所描述，主機器件206經組態以發佈具有指向快閃儲存組件210之至少一命令及指向一晶片上之硬碟機系統214之至少一另一命令之至少實質上並行命令。
一判定係由基於命令接達之儲存組件組成(方塊404)。例如，快閃儲存處理器204經由通信介面208接收藉由主機器件206發佈之命令。快閃儲存處理器204經組態以判定基於所發佈命令接達之儲存組件。如上文所描述，命令可表示用於接達快閃儲存組件210之一讀取或寫入操作或命令可表示用於接達硬碟機總成218之一讀取或寫入操作。
如圖4中所展示，當命令表示接達一硬碟機總成之一指令時，將命令提供至一晶片(例如，一積體電路晶片)上之一硬碟機系統(方塊406)。當快閃儲存處理器204判定命令指向一晶片上之硬碟機系統214時，快閃儲存處理器204經組態以將命令提供至一晶片上之硬碟機系統214。硬碟控制器316經組態以基於自快閃儲存處理器204接收之命令接達硬碟機總成218。如圖4中所展示，在一些實施方案中，快閃儲存處理器致使一晶片上之硬碟機系統自一電源切斷狀態轉變至一電力開啟狀態(方塊408)。如上文所詳細描述，歸因於一晶片上之硬碟機系統214由於一晶片上之硬碟機系統214在一預定時間量中之不活動性(例如，不發佈命令至一晶片上之硬碟機系統214)的電源切斷，因此在將命令提供至一晶片上之硬碟機系統214之前，快閃儲存處理器204將致使(例如，發佈一命令以自電源切斷狀態轉變至一電力開啟狀態)一晶片上之硬碟機系統214自一電源切斷狀態轉變至一電力開啟狀態。基於所接收命令接達硬碟機總成(方塊410)。硬碟控制器316經組 態以接達硬碟機總成218且引起基於所發佈命令執行一操作。在一些實施例中，當命令表示一寫入操作時，硬碟控制器316經組態以致使資料寫入及儲存至硬碟機總成218。在另一實施例中，當命令表示一讀取操作時，硬碟控制器316經組態致使自硬碟機總成218讀取資料。接著將讀取資料提供至主機器件206。
如圖4中所展示，當命令表示用於接達快閃儲存組件之一指令時，接達快閃儲存組件(方塊412)。當命令表示接達快閃儲存組件210之一命令時，快閃儲存處理器204經組態以接達快閃儲存組件210。例如，快閃儲存處理器204經組態以致使將資料寫入及儲存入快閃儲存組件210，諸如一NAND記憶體陣列(即，記憶體陣列302)。在另一實例中，當命令係一讀取操作時，快閃儲存處理器204經組態以致使自快閃儲存組件210讀取資料。接著將讀取資料提供至主機器件206。
儘管語言描述之標的對結構特徵及/或處理操作係特定的，應理解隨附申請專利範圍中定義之標的不必要限制至上文所描述之特定特徵或行為。實情係上文所描述之特定特徵及行為係揭示為實施申請專利範圍之實例形式。
202‧‧‧混合式硬碟機
204‧‧‧快閃儲存處理器
206‧‧‧主機器件
208‧‧‧通信介面
210‧‧‧快閃儲存組件
212‧‧‧通信介面
214‧‧‧一晶片上之硬碟機系統
216‧‧‧通信介面
218‧‧‧硬碟機總成
300‧‧‧系統
302‧‧‧記憶體陣列
304‧‧‧列解碼電路
306‧‧‧行解碼電路
308‧‧‧位址暫存器
309‧‧‧讀取/寫入通道器件/硬碟機磁盤/磁碟盤
310‧‧‧保持電路
311‧‧‧心軸馬達
312‧‧‧緩衝器
314‧‧‧處理器
316‧‧‧硬碟控制器
318‧‧‧心軸/音圈馬達機
319‧‧‧讀取/寫入臂
320‧‧‧讀取/寫入通道器件
321‧‧‧前置放大器
322‧‧‧處理器
324‧‧‧記憶體

Claims (20)

  1. 一種裝置，其包括：一快閃儲存處理器，其經組態以通信耦合至一快閃儲存組件且通信耦合至一積體電路晶片，該積體電路晶片包含：一讀取/寫入通道器件，其經組態以通信耦合至一硬碟機總成；一硬碟機控制器，其操作耦合至該讀取/寫入通道器件，該硬碟機控制器經組態以操作該讀取/寫入通道器件以在該硬碟機總成上儲存及檢索資料，其中當該命令表示用於接達該硬碟機總成之一指令時，該快閃儲存處理器經組態以將一命令提供至該積體電路晶片且當該命令表示用於接達該快閃儲存組件之一指令時，該快閃儲存處理器經組態以接達該快閃儲存組件。
  2. 如請求項1之裝置，其中當該命令表示用於接達該硬碟機總成之一指令時，該快閃儲存處理器經組態以致使該積體電路晶片自一電源切斷狀態轉變至一電力開啟狀態。
  3. 如請求項1之裝置，其中該快閃儲存處理器經組態以致使該硬碟機總成或該快閃儲存組件之至少一者以回應於一DEVSLP信號進入一電源切斷狀態。
  4. 如請求項1之裝置，其中該快閃儲存處理器經組態以通信耦合至一主機器件，該主機器件經組態以將該命令發佈至該快閃儲存處理器。
  5. 如請求項4之裝置，其中該主機器件經組態以將至少實質上並行命令發佈至該快閃儲存處理器，其中該至少實質上並行命令之至少一者表示用於接達該硬碟機總成之指令且該至少實質上並 行命令之至少一另一者表示用於接達該快閃儲存組件之指令。
  6. 如請求項1之裝置，其中該快閃儲存組件包括NAND快閃記憶體胞之一陣列。
  7. 如請求項1之裝置，其中該快閃儲存處理器經組態以將旋轉媒體命令提供至該積體電路晶片且平行處理該快閃媒體命令。
  8. 一種系統，其包括：一主機器件，其經組態以發佈複數個命令；一快閃儲存處理器，其通信耦合至該主機器件，至一快閃儲存組件及至一積體電路晶片，該積體電路晶片包含：一讀取/寫入通道器件，其通信耦合至一硬碟機總成；一硬碟機控制器，其操作耦合至該讀取/寫入通道器件，該硬碟機控制器經組態以操作該讀取/寫入通道器件以在該硬碟機總成上儲存及檢索資料，其中當該複數個命令之該至少一命令表示用於接達該硬碟機總成之一指令時，該快閃儲存處理器經組態以將該複數個命令之至少一命令提供至該積體電路晶片，且當該複數個命令之該至少一命令表示用於接達該快閃儲存組件之一指令時，該快閃儲存處理器經組態以接達該快閃儲存組件。
  9. 如請求項8之系統，其中當該命令表示用於接達該硬碟機總成之一指令時，該快閃儲存處理器經組態以致使該積體電路晶片自一電源切斷狀態轉變至一電力開啟狀態。
  10. 如請求項8之系統，其中該複數個命令之該至少一命令表示用於儲存資料之一寫入指令或用於讀取資料之一讀取指令之至少一者。
  11. 如請求項8之系統，其中該命令係至少實質上並行命令，其中該至少實質上並行命令之至少一者表示用於接達該硬碟機總成之 指令且該至少實質上並行命令之至少一另一者表示用於接達該快閃儲存組件之指令。
  12. 如請求項8之系統，其中該快閃儲存處理器經組態以致使該硬碟機總成或該快閃儲存組件之至少一者以回應於一DEVSLP信號進入一電源切斷狀態。
  13. 如請求項8之系統，其中該快閃儲存處理器經由一串列ATA通信介面或一周邊組件互連快速通信介面之至少一者通信耦合至該主機器件。
  14. 如請求項8之系統，其中該快閃儲存處理器經組態以將旋轉媒體命令提供至該積體電路晶片且平行處理該快閃媒體命令。
  15. 一種方法，其包括：在一快閃儲存處理器處接收一命令以接達複數個儲存組件之至少一儲存組件，該複數個儲存組件包含至少一快閃儲存組件及至少一硬碟機總成；基於該命令判定接達該複數個儲存組件中之哪個儲存組件；當該命令表示接達該至少一硬碟機總成之一指令時，將該命令提供至一積體電路晶片，該積體電路晶片包含通信耦合至該硬碟機總成之一讀取/寫入通道器件及操作耦合至該讀取/寫入通道器件之一硬碟機控制器，該硬碟機控制器經組態以操作該讀取/寫入通道器件以在該至少一硬碟機總成上儲存及檢索資料；及當該命令表示接達該至少一快閃儲存命令之一指令時，接達該至少一快閃儲存組件。
  16. 如請求項15之方法，其中接收一命令進一步包括自一主機器件接收至少實質上並行命令，其中該實質上並行命令之至少一者表示接達該至少一快閃儲存組件之一指令，且該實質上並行命 令之至少一另一者表示接達該至少一硬碟機總成之一指令。
  17. 如請求項15之方法，其中該至少一快閃儲存組件包括NAND快閃記憶體胞之一陣列。
  18. 如請求項15之方法，其進一步包括致使該積體電路晶片自一電源切斷狀態轉變至一電力開啟狀態。
  19. 如請求項15之方法，其中該命令表示儲存資料之一寫入操作或用於讀取資料之一讀取操作之至少一者。
  20. 如請求項15之方法，其中接收一命令進一步包括在一快閃儲存處理器處接收一命令以接達複數個儲存組件之至少一儲存組件，該複數個儲存組件包含至少一快閃儲存組件及至少一硬碟機總成，自一主機器件發佈該命令，該主機器件通信耦合至該快閃儲存處理器。
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