JP2021034066A - センスアンプ回路及び半導体メモリ装置 - Google Patents

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Abstract

【課題】メモリセルのオン又はオフを判定する回路の動作バラツキの影響を抑制する。
【解決手段】実施形態のセンスアンプ回路は、センスノードに入力端子が接続された増幅素子と、増幅素子の帰還経路中に挿入され、センスノードを介してメモリセルのビットラインに接続されてメモリセルの読み出し時にメモリセルに電流を供給して電流の積算を行う第１容量素子と、を備える。
【選択図】図５

Description

本実施形態は、センスアンプ回路及び半導体メモリ装置に関する。
メモリセルトランジスタ（メモリセル）を有する半導体メモリ装置が知られている。メモリセルに格納されたデータの値は、リード処理においては、データの値に対応する閾値電圧に応じて判定される。
メモリセルからのデータ読み出し時は、対象のメモリセルに接続されるワードラインに基準閾値電圧に相当する読出用の電圧を与え、対象のメモリセルに接続されるセンスアンプ回路の出力に基づいて電流が流れたか否かを判定することで、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定している。
基準閾値電圧として、ＭＬＣ（４値書き込み）のメモリセルの場合は３種の電圧、ＴＬＣ（８値書き込み）のメモリセルの場合は７種の電圧、ＱＬＣ（１６値書き込み）のメモリセルの場合は１５種の電圧、を夫々用いて、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定する必要がある。
基準閾値電圧の数が増えるほど、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定する回数が増加するため、全体のリード時間が増加してしまう。また、１つの基準閾値電圧でのリード時間を短縮するとメモリセルのオン/オフの判定を行う回路の動作バラツキの影響を受けやすくなってしまう。
特開２０１４−１７９１５１号公報 特開２００７−１４１３９９号公報 特開２０１４−１７５０３３号公報
本発明は、上記に鑑みてなされたものであって、メモリセルのオン又はオフを判定する回路の動作バラツキの影響を抑制することが可能なセンスアンプ回路及び半導体メモリ装置を提供することを目的としている。
実施形態のセンスアンプ回路は、センスノードに入力端子が接続された増幅素子と、増幅素子の帰還経路に挿入され、センスノードを介してメモリセルのビットラインに接続されてメモリセルの読み出し時にメモリセルに電流を供給して電流の積算を行う第１容量素子と、を備える。
図１は、第１実施形態の半導体メモリ装置を備えたメモリシステムの一例を説明する図である。 図２は、第１実施形態の半導体メモリ装置の構成例を示す図である。 図３は、メモリセルアレイ及びセンスアンプブロックの構成例の説明図である。 図４は、ＱＬＣタイプの閾値電圧の構成の一例を説明するための図である。 図５は、第１実施形態のセンスアンプ回路の回路構成例の説明図である。 図６は、比較例のセンスアンプ回路の回路構成例の説明図である。 図７は、比較例のセンスアンプ回路の動作説明図である。 図８は、センスアンプ回路の動作フローチャートである。 図９は、第１実施形態のセンスアンプ回路の動作説明図である。 図１０は、第２実施形態のセンスアンプ回路の回路構成例の説明図である。 図１１は、第２実施形態のセンスアンプ回路の動作説明図である。 図１２は、第３実施形態のセンスアンプ回路の回路構成例の説明図である。 図１３は、第３実施形態のセンスアンプ回路の動作説明図である。
次に図面を参照して、実施形態にかかる半導体メモリ装置について詳細に説明する。
［１］第１実施形態
図１は、第１実施形態の半導体メモリ装置を備えたメモリシステム１０の一例を説明する図である。
メモリシステム１０は、ホスト１００と通信可能に接続され、ホスト１００に対して外部記憶媒体として機能する。
ホスト１００は、例えば、サーバ、パーソナルコンピュータ等の情報処理装置、または、スマートフォン、タブレット等のモバイル型の情報処理装置として構成される。
メモリシステム１０は、メモリコントローラ２０及びメモリ３０を備えている。
メモリコントローラ２０は、ホスト１００からの要求(コマンド等)に応じて、又は、自律的に、メモリ３０の制御を行う。メモリ３０は、第１実施形態の半導体メモリ装置の一例である。
メモリコントローラ２０とメモリ３０とは、チャネル７で接続されている。
チャネル７は、Ｉ／Ｏ信号線および制御信号線を含む。Ｉ／Ｏ信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。
コマンドは、プログラム処理を指示するプログラムコマンド、リード処理を指示するリードコマンド、およびイレース処理を指示するイレースコマンドを含む。制御信号線は、例えば、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレス ラッチイネーブル信号ＡＬＥ、ライトプロテクト信号ＷＰ、及びデータストローブ信号ＤＱＳ等を送受信するための信号線である。
メモリコントローラ２０は、制御部２１、ホストＩ／Ｆ（インタフェース）２２、メモリＩ／Ｆ２３、ＥＣＣ（誤り訂正回路）２４、及びバッファメモリ２５を備え、これらはバス２６を介して互いに通信可能に接続されている。
上記構成において、制御部２１は、例えば、ＭＰＵ（マイクロプロセッサユニット）として構成され、メモリコントローラ２０における各部を統括的に制御する回路である。
ホストＩ／Ｆ２２は、ホスト１００との間の通信インタフェース動作を行う。
メモリＩ／Ｆ２３は、メモリ３０との間で、通信インタフェース動作を行い、アドレス、データ、コマンドの受け渡しを行う。
ＥＣＣ２４は、メモリ３０から読み出されたデータの誤り訂正処理を行う。
バッファメモリ２５は、メモリ３０との間で受け渡されるデータ及び指示をバッファリングするとともに、制御部２１によるワークエリアとして使用される。
ここで、メモリコントローラ２０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｃｈｉｐ）として構成することができる。あるいは、メモリコントローラ２０は、複数のチップによって構成されてもよい。
また、メモリコントローラ２０は、ＭＰＵではなく、ＦＰＧＡ（Field-Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）によって構成されてもよい。つまり、メモリコントローラ２０は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成可能である。
図２は、第１実施形態の半導体メモリ装置としてのメモリ３０の構成例を示す図である。
メモリ３０は、Ｉ／Ｏ信号処理回路３１、制御信号処理回路３２、メモリ制御回路３３、コマンドレジスタ３４、アドレスレジスタ３５、データレジスタ３６、メモリセルアレイ３７、カラムデコーダ３８、センスアンプブロック３９、ロウデコーダ４０、電圧生成回路４１及びＲＹ／ＢＹ生成回路４２を備えている。
Ｉ／Ｏ信号処理回路３１は、Ｉ／Ｏ信号線を介してメモリコントローラ２０との間でＩ／Ｏ信号を送受信するためのバッファ動作を含むインタフェース動作を行う回路である。
Ｉ／Ｏ信号処理回路３１は、Ｉ／Ｏ信号線を介して、コマンド、アドレス、又はデータを受け、コマンドをコマンドレジスタ３４に格納し、アドレスをアドレスレジスタ３５に格納し、データをデータレジスタ３６に格納し、あるいは、データレジスタ３６からデータを読み出す。
制御信号処理回路３２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路３１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。
メモリ制御回路３３は、制御信号処理回路３２を介して受信する各種制御信号に基づいて状態（ステート）遷移するステートマシンであって、メモリ３０全体の動作を制御する。例えば、メモリ制御回路３３は、ロウデコーダ４０、カラムデコーダ３８、センスアンプブロック３９、及び電圧生成回路４１に、動作電圧や動作タイミング等を制御するための指令を出すことで、メモリセルアレイ３７に対するアクセス（プログラム処理、リード（センス）処理、イレース処理、など）を制御する。
コマンドレジスタ３４は、処理対象のコマンドを格納する。
アドレスレジスタ３５は、処理対象のアドレスを格納する。
データレジスタ３６は、処理対象のデータを格納する。
ここで、メモリセルアレイ３７及びセンスアンプブロック３９について詳細に説明する。
図３は、メモリセルアレイ３７及びセンスアンプブロック３９の構成例の説明図である。
図３に示したメモリセルアレイ３７は、ｋ個のブロックＢＬＫ（ＢＬＫ１〜ＢＬＫｋ）を備える。１つのブロックＢＬＫに格納されたデータは、一括で消去（イレース）され得る。
ｋ個のブロックＢＬＫは、同様の構成を有するので、以下においては、ブロックＢＬＫ１の構成を例として説明する。
ブロックＢＬＫ１においては、ｉ個の直列接続されたメモリセル（メモリセルトランジスタ）ＭＣ１〜ＭＣｉを含むＮＡＮＤストリングＮＳ及びＮＡＮＤストリングＮＳの両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってメモリセルユニットＭＣＵが構成されている。
選択ゲートトランジスタＳ０のソースは、ソース線ＳＬ（ＳＬ１〜ＳＬｊ）に接続され、選択ゲートトランジスタＳ１のドレインはビットラインＢＬ（ＢＬ１〜ＢＬｊ）に接続される。
センスアンプブロック３９は、ｊ本のビットラインＢＬ１〜ＢＬｊに対応したｊ個のセンスアンプ回路５０−1〜５０−ｊを備えている。各ビットラインＢＬは、対応するセンスアンプ回路５０に接続される。
選択ゲートトランジスタＳ０のゲートは、選択ゲート線ＳＧＳに接続され、選択ゲートトランジスタＳ１のゲートは、選択ゲート線ＳＧＤに接続されている。ここで、選択ゲート線ＳＧＳ、ＳＧＤは、ビットラインの選択に使用される。
メモリセルＭＣ１〜ＭＣｉの制御ゲートは、それぞれワードラインＷＬ（ＷＬ１〜ＷＬｉ）に接続されている。つまり、ブロック内において同一の行（ｒｏｗ）にある複数のメモリセルＭＣの制御ゲート電極は、同一のワードラインＷＬに接続される。
各メモリセルＭＣに１ビットの値を記憶可能に構成される場合には、同一のワードラインＷＬに接続されるｊ個のメモリセルＭＣは１ページとして取り扱われ、このページごとにプログラム処理及びリード処理が行われる。
各メモリセルＭＣに複数ビットの値を記憶可能に構成される場合、例えば、各メモリセルＭＣがｎビット（ｎ：２以上の整数）の値を格納可能な場合、ワードラインＷＬ当たりの記憶容量（１ページ分の記憶容量）は、各メモリセルＭＣが１ビットの値を格納可能な場合の２ｎ倍の記憶容量となる。この場合においても、このページごとにプログラム処理及びリード処理が行われる。
図２に戻り、カラムデコーダ３８は、アドレスレジスタ３５に格納されたアドレスデータに基づいてメモリセルアレイ３７のビットラインＢＬ１〜ＢＬｊのうち、選択すべきビットラインを選択する。
電圧生成回路４１は、外部から接地電圧Ｖｓｓ、電源電圧Ｖｃｃが供給される。電圧生成回路４１は、これらの電圧とメモリ制御回路３３からの指令とに基づいて、各回路に供給する電圧を生成する。
アドレスレジスタ３５に格納されるアドレスは、ロウアドレスおよびカラムアドレスを含んでいる。ロウアドレスはロウデコーダ４０に転送、格納され、カラムアドレスはカラムデコーダ３８に転送、格納される。
プログラム処理においては、ロウデコーダ４０は、ロウアドレスに基づき、ワードラインＷＬを選択する。一方、カラムデコーダ３８は、カラムアドレスに基づき、ビットラインＢＬを選択する。
これらの結果、ロウデコーダ４０によって選択されたワードラインＷＬ（選択ワードラインＷＬｓｅｌと表記する）と、カラムデコーダ３８によって選択されたビットラインＢＬ（選択ビットラインＢＬｓｅｌと表記する）と、の交点に位置する選択対象のメモリセルＭＣ（選択メモリセルＭＣｓｅｌと表記する）には、ロウデコーダ４０を介して選択ワードラインＷＬｓｅｌからプログラムパルスが印加される。
例えば、１つのメモリセルＭＣに４ビットの値を格納するＱＬＣタイプの場合、プログラムパルスの印加によって、メモリセルＭＣの閾値電圧は、１６個のステートのうちの、データレジスタ３６に格納されたデータに応じたステートに設定される。
ここで、閾値電圧とステートとの関係の一例について説明する。
図４は、ＱＬＣタイプのメモリセルＭＣに関する閾値電圧の構成の一例を説明するための図である。
図４において、縦軸は、メモリセルの閾値電圧の（検出）頻度を示しており、横軸は、閾値電圧を示している。
閾値電圧が制御される範囲（Ｖｍｉｎ〜Ｖｍａｘの範囲）は、１６個のステート（小領域）ＳＴ０〜ＳＴ１５に分割される。各ステートＳＴ０〜ＳＴ１５には、それぞれ異なる４ビットの値が対応付けられている。
具体的には、図４の例では、１６個のステートＳＴ０〜ＳＴ１５は、電圧が低い側から、“１１１１”、“１１１０”、“１１０１”、“１１００”、“１０１１”、“１０１０”、“１００１”、“１０００”、“０１１１”、“０１１０”、“０１０１”、“０１００”、“００１１”、“００１０”、“０００１”、“００００”の４ビットの値（データ）に対応している。すなわち、電圧が低い側から降順で、４ビットの値が、各ステートに対応付けられている。なお、図４では、“１１００”から“００１０”までは省略されている。
プログラム処理では、識別閾値電圧Ｖｒｅａｄ００〜Ｖｒｅａｄ１５に対応する１６個のステートＳＴ０〜ＳＴ１５のうちのプログラムするデータに対応したステートに属するようにプログラム対象のメモリセルＭＣの閾値電圧が制御される。その結果、プログラム後のページ又はブロックにおける複数のメモリセルＭＣの閾値電圧の頻度（閾値電圧に対するメモリセルの出現頻度）は、図４に示す山状の形状の１６個の分布として形成される。
なお、ステートとデータとの対応関係は、図４に示した例に限定されない。
また、図４において、例えば、識別閾値電圧Ｖｒｅａｄ００を０Ｖとした場合、閾値電圧が制御される範囲（Ｖｍｉｎ〜Ｖｍａｘの範囲）が負の領域から正の領域にまたがって設定されていることとなる。さらに、閾値電圧が制御される範囲の設定はこれに限定されない。例えば正の領域のみに閾値電圧が制御される範囲が設定されてもよい。
次に、第１実施形態のセンスアンプ回路の回路構成例について詳細に説明する。
図５は、第１実施形態のセンスアンプ回路５０の回路構成例の説明図である。
センスアンプ回路５０は、第１容量素子の一例としての積算コンデンサ５１と、第１チャージ用トランジスタ５２と、第２チャージ用トランジスタ５３と、ディスチャージ用トランジスタ５４と、電源供給トランジスタ５５と、選択トランジスタ５６と、アンプトランジスタ５７と、を備えている。積算コンデンサ５１は、セルを流れる電流量に相当する電荷を蓄える。第１チャージ用トランジスタ５２は、ドレイン端子が積算コンデンサ５１の第１の端子に接続され、ソース端子が電圧ＶＤＤの電源ＶＤＤに接続され、積算コンデンサ５１に電荷をチャージするためのチャージ用スイッチとして機能する。第２チャージ用トランジスタ５３は、ドレイン端子が積算コンデンサ５１の第２の端子に接続され、ソース端子がグランドＶＳＳに接続され、積算コンデンサ５１に電荷をチャージするためのチャージ用スイッチとして機能する。ディスチャージ用トランジスタ５４は、ソース端子が選択トランジスタ５６のドレイン端子に接続され、ドレイン端子が積算コンデンサ５１の第１の端子に接続され、積算コンデンサ５１の電荷を引き抜くためのディスチャージ用トランジスタとして機能する。電源供給トランジスタ５５は、ドレイン端子が電源ＶＤＤに接続され、ソース端子が選択トランジスタ５６のドレイン端子に接続され、ディスチャージ用トランジスタがオフの時に選択トランジスタ５６からの電流を電源に流す。選択トランジスタ５６は、ドレイン端子が電源供給トランジスタ５５のソース端子及びディスチャージ用トランジスタ５４のソース端子に接続され、ソース端子が選択メモリセルＭＣｓｅｌに接続される選択ビットラインＢＬｓｅｌに接続され、選択ビットラインＢＬｓｅｌに読み出し用電圧を印加する。アンプトランジスタ５７は、ゲート端子が積算コンデンサ５１の第１の端子に接続され、ドレイン端子が積算コンデンサ５１の第２の端子に接続され、ソース端子が電源ＶＤＤに接続された離散時間アンプとして機能する。
上記構成において、積算コンデンサ５１の第１の端子に対応するセンスノードＳＥＮは、コンパレータ６０の入力端子に接続されている。メモリ制御回路３３は、センスアンプ回路５０が備える複数のトランジスタの各ゲートに印加される信号を制御する。
ここで、実施形態の説明に先立ち、比較例の構成例及び動作例について説明する。
図６は、比較例のセンスアンプ回路５０Ｐの回路構成例の説明図である。
図６において、図５と同様の部分については、同一の符号を付すと共に説明を簡略化又は省略する。図７は、比較例のセンスアンプ回路５０Ｐの動作説明図である。
図６に示すように、比較例のセンスアンプ回路５０Ｐは、積算コンデンサ５１Ｐと、チャージ用トランジスタ５２Ｐと、ディスチャージ用トランジスタ５４Ｐと、電源供給トランジスタ５５Ｐと、選択トランジスタ５６Ｐと、を備えている。
上記構成において、積算コンデンサ５１Ｐ、チャージ用トランジスタ５２Ｐ、ディスチャージ用トランジスタ５４Ｐ、電源供給トランジスタ５５Ｐ、及び、選択トランジスタ５６Ｐの動作は、第１実施形態の積算コンデンサ５１、第１チャージ用トランジスタ５２、ディスチャージ用トランジスタ５４、電源供給トランジスタ５５及び選択トランジスタ５６の動作と同様である。
すなわち、比較例のセンスアンプ回路５０Ｐは、第２チャージ用トランジスタ５３と、アンプトランジスタ５７と、を備えていない点、及び、積算コンデンサ５１Ｐの第２の端子がグランド電位に接続されている点で、第１実施形態のセンスアンプ回路５０と異なる。また、ノードＳＥＮは、コンパレータ６０の入力端子に接続されている。メモリ制御回路３３Ｐは、センスアンプ回路５０Ｐが備える複数のトランジスタの各ゲートに印加される信号を制御する。
初期状態において、積算コンデンサ５１Ｐは、非蓄電状態であり、チャージ用トランジスタ５２Ｐ、ディスチャージ用トランジスタ５４Ｐ、電源供給トランジスタ５５Ｐ、及び選択トランジスタ５６Ｐは、全てオフ状態（開状態）であるものとする。
最初にメモリ制御回路３３Ｐは、電源供給トランジスタ５５Ｐを信号ＳＧ４＝“Ｈ”によりオン状態（閉状態）とするとともに、読み出し対象となる選択メモリセルＭＣｓｅｌに接続される選択ビットラインＢＬｓｅｌに接続されている選択トランジスタ５６Ｐのゲート端子を、所定のビットライン印加電圧（例えば、０．７Ｖ）＋閾値電圧Ｖｔｈの電圧とした信号ＳＧ５によりオン状態（閉状態）とする。
この結果、選択ビットラインＢＬｓｅｌの電圧は、ビットラインＢＬの読出時のビットライン印加電圧（上述の例では、０．７Ｖ）となる。
そしてメモリ制御回路３３Ｐは、選択メモリセルＭＣｓｅｌに対応する選択ワード線ＷＳＥＬ（不図示）に閾値電圧を印加する。
まず、メモリ制御回路３３Ｐは、信号ＳＧ１＝“Ｌ”とされによりチャージ用トランジスタ５２Ｐをオン状態（閉状態）とし、積算コンデンサ５１Ｐは、図７の時刻ｔ０〜時刻ｔ１１の期間に示すように、電源ＶＤＤの電圧ＶＤＤが印加され、積算コンデンサ５１Ｐは、電源ＶＤＤの電圧まで蓄電される。
そして、メモリ制御回路３３Ｐは、時刻ｔ１１において、積算コンデンサ５１Ｐが確実に電源ＶＤＤの電圧まで蓄電される時間が経過したことに応じて、信号ＳＧ１＝“Ｈ”によりチャージ用トランジスタ５２Ｐをオフ状態（開状態）とする。
続いて、メモリ制御回路３３Ｐは、時刻ｔ１１において信号ＳＧ３＝“Ｈ”とすることによりディスチャージ用トランジスタ５４Ｐをオン状態とし、積算コンデンサ５１Ｐに蓄えられた電荷が、電流ＩＣＥＬＬとして、ディスチャージ用トランジスタ５４Ｐ及び選択トランジスタ５６Ｐを介して選択メモリセルＭＣｓｅｌに流れ込むことが可能となる。
この場合において、この回路は、電流ＩＣＥＬＬを積算コンデンサ５１Ｐの容量で積分するパッシブ素子のみの構成を採っている。このため、放電を開始してから一定時間後の積算コンデンサ５１ＰのノードＳＥＮ側の電圧特性は、ほぼリニアなものとなるが利得が小さい。
すなわち、図７に示すように、時刻ｔ１２のコンパレータ６０の判定タイミングにおいて、実線ＳＥＮ_ＯＮで示す読み出し対象である選択メモリセルＭＣｓｅｌがオン状態の場合の電圧と、破線ＥＮ_ＯＦＦで示す読み出し対象である選択メモリセルＭＣｓｅｌがオフ状態の場合の電圧と、の差が小さい。すなわち、センスノードＳＥＮにおける電圧マージンを大きくとることができず、コンパレータ６０の動作バラツキの影響を受けやすいものとなっていた。
そこで、本第１実施形態は、コンパレータ６０の動作バラツキの影響を受けにくくするために、ノードＳＥＮでの実効的な利得を大きくとれるような構成を採っている。
以下、詳細に説明する。
次に、図５、図８及び図９を用いて、第１実施形態のセンスアンプ回路５０の動作を説明する。
図８は、第１実施形態のセンスアンプ回路５０の動作を説明するためのフローチャートである。また、図９は、第１実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ５１は、非蓄電状態であり、第１チャージ用トランジスタ５２、第２チャージ用トランジスタ５３、ディスチャージ用トランジスタ５４、電源供給トランジスタ５５及び選択トランジスタ５６は、全てオフ状態（開状態）であるものとする。
最初にメモリ制御回路３３は、読み出し対象となる選択メモリセルＭＣｓｅｌが接続される選択ビットラインＢＬｓｅｌに接続されている電源供給トランジスタ５５を信号ＳＧ４＝Ｈによりオン状態（閉状態）とするとともに、選択トランジスタ５６のゲート端子を所定のビットライン印加電圧（例えば、０．７Ｖ）＋閾値電圧Ｖｔｈの電圧とした信号ＳＧ５によりオン状態（閉状態）として、ビットライン選択状態とする（Ｓ１１）。
この結果、選択ビットラインＢＬｓｅｌの電圧は、ビットラインＢＬの読出時のビットライン印加電圧（上述の例では、０．７Ｖ）となる。
さらにメモリ制御回路３３は、選択メモリセルＭＣｓｅｌに対応する選択ワード線ＷＳＥＬ（不図示）に閾値電圧を印加する。
より詳細には、選択ワード線ＷＳＥＬに印加される閾値電圧は、例えば、選択メモリセルＭＣｓｅｌがＱＬＣタイプである場合には、図４に示したように、読み出し閾電圧Ｖｒｅａｄ００〜Ｖｒｅａｄ１４の１５種の電圧の何れかの電圧となる。
次に、メモリ制御回路３３は、信号ＳＧ１＝“Ｌ”とし、信号ＳＧ２（＝／ＳＧ１）＝“Ｈ”とすることにより第１チャージ用トランジスタ５２及び第２チャージ用トランジスタ５３をオン状態（閉状態）とする（Ｓ１２）。
これによりセンスノードＳＥＮは、第１チャージ用トランジスタ５２を介して電源ＶＤＤに接続され、ノードＶＡＯは、第２チャージ用トランジスタ５３を介してグランドに接続される。
続いてメモリ制御回路３３は、所定チャージ時間が経過したか否かを判定する（Ｓ１３）。
Ｓ１３の判定において、未だ所定チャージ時間が経過していない場合には、（Ｓ１３；Ｎｏ）は、積算コンデンサ５１を蓄電することとなる。すなわち、図９の時刻ｔ０〜時刻ｔ１の期間に示すように、積算コンデンサ５１には、電源ＶＤＤの電圧ＶＤＤが印加され、積算コンデンサ５１は、電源ＶＤＤの電圧ＶＤＤまで蓄電される。
Ｓ１３の判定において、所定チャージ時間が経過した場合には（Ｓ１３；Ｙｅｓ）、信号ＳＧ１＝“Ｈ”及び信号ＳＧ２（＝／ＳＧ１）＝“Ｌ”とすることにより第１チャージ用トランジスタ５２及び第２チャージ用トランジスタ５３をオフ状態（開状態）とする（Ｓ１４）。
より具体的には、図９の例の場合、メモリ制御回路３３は、時刻ｔ１において、第１チャージ用トランジスタ５２及び第２チャージ用トランジスタ５３をオフ状態（開状態）とする。
続いて、メモリ制御回路３３は、信号ＳＧ３＝“Ｈ”としてディスチャージ用トランジスタ５４をオン状態とする（Ｓ１５）。
このとき、アンプトランジスタ５７は、そのゲート端子に積算コンデンサ５１の蓄電電圧（初期状態では、電源ＶＤＤの電圧）が印加されているため、初期状態においては、動作していない。しかし、積算コンデンサ５１に蓄えられた電荷が、ディスチャージ用トランジスタ５４及び選択トランジスタ５６を介して選択メモリセルＭＣｓｅｌに流れ込み放電されることにより（Ｓ１６）、アンプトランジスタ５７は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ５７の動作は、積算コンデンサ５１の蓄電電圧に比例した活性領域での動作となり、ノードＶＡＯの電圧は、電源ＶＤＤの電圧に近づくように徐々に増加することとなる。
一方、積算コンデンサ５１は、離散時間アンプとして機能するアンプトランジスタ５７に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ５１の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ５７の入力側から見ると、アンプトランジスタ５７の電圧増幅率Ａとすると、積算コンデンサ５１の本来の容量の（１＋Ａ）倍となる。
このとき選択メモリセルＭＣｓｅｌに対応するワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸに対し、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが低い場合（ＶｒｅａｄＸＸ＞Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオン状態となる（オンセル）。また、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸに対し高い場合（ＶｒｅａｄＸＸ＜Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオフ状態となる（オフセル）。
したがって、ワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸにより、選択メモリセルＭＣｓｅｌがオン状態か否かによって、積算コンデンサ５１からディスチャージ用トランジスタ５４及び選択トランジスタ５６を介して選択メモリセルＭＣｓｅｌに流れる電流ＩＣＥＬＬの大きさが大幅に異なる。また、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが、閾値分布のうち電圧が高い側にあるか低い側にあるかに応じても、選択メモリセルＭＣｓｅｌに流れる電流ＩＣＥＬＬの大きさが異なる。
すなわち、本実施形態においては、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧：Ｖｔｈｍｃｘが選択ワードラインＷＬｓｅｌの電圧：Ｖｗｌｓｅｌよりも低い場合（Ｖｔｈｍｃｘ＜Ｖｗｌｓｅｌ）には、当該選択メモリセルＭＣｓｅｌはオン状態（オンセル）となり、電流ＩＣＥＬＬが大きく、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧：ＶｔｈｍｃｘがワードラインＷＬの電圧：Ｖｗｌｓｅｌよりも高い場合（Ｖｔｈｍｃｘ＞Ｖｗｌｓｅｌ）には、当該選択メモリセルＭＣｓｅｌはオフ状態（オフセル）となり、電流ＩＣＥＬＬが小さくなる。また、選択メモリセルＭＣｓｅｌがオン状態（オンセル）であったとしても、閾値電圧Ｖｔｈｍｃｘが高くなるに従って、電流ＩＣＥＬＬは小さくなる。
次に、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧が選択ワードラインＷＬｓｅｌに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合及び低い場合のそれぞれについて動作を説明する。
［１．１］選択メモリセルＭＣｓｅｌプログラムの閾値電圧Ｖｔｈｍｃｘが選択ワードラインＷＬｓｅｌに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合（Ｖｔｈｍｃｘ＜ＶｒｅａｄＸＸ）（選択メモリセルＭＣｓｅｌがオンセルの場合）
まず、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合について説明する。
選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低く、当該選択メモリセルＭＣｓｅｌがオン状態となって電流ＩＣＥＬＬが大きい場合には、積算コンデンサ５１から選択メモリセルＭＣｓｅｌ選択メモリセルＭＣｓｅｌに向かって電流が流れ、積算コンデンサ５１の電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなる。
従って図９に実線ＳＥＮ＿ＯＮで示すように時刻ｔ１からセンスノードＳＥＮの電圧、すなわち、アンプトランジスタ５７のゲート電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなり、図９に実線ＶＡＯ＿ＯＮで示すように、ノードＶＡＯの電圧は徐々に増加する。そのため、積算コンデンサ５１の両端は信号が逆相で動作するため、ミラー効果の影響で特にノードＳＥＮ側からは大きなコンデンサが接続されているように動作する。
そして、時刻ｔ４に到り、ノードＶＡＯの電圧が電源ＶＤＤの電圧とほぼ等しくなると、アンプトランジスタ５７のソース−ドレイン間電流は流れなくなり、アンプトランジスタ５７の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ５１の容量は、本来の容量となるが、積算コンデンサ５１からディスチャージ用トランジスタ５４を介して選択メモリセルＭＣｓｅｌに流れる電流量は変わらないため、時刻ｔ４以降のセンスノードＳＥＮの電圧は、急激に低下することとなる。
その後、時刻ｔ５において、積算コンデンサ５１の電圧はほぼ一定となる。
したがって、時刻ｔ４〜時刻ｔ５の期間においては、コンパレータ６０の入力端子の電圧も急峻に変化する。
すなわち図８に示すように、メモリ制御回路３３は、所定の判定タイミングに到ったか否かを判定する（Ｓ１７）。
所定の判定タイミングに到っていない場合には（Ｓ１７；Ｎｏ）、待機状態となり、所定の判定タイミングに到った場合には（Ｓ１７；Ｙｅｓ）、コンパレータ６０の出力がデータレジスタ３６にラッチされて（Ｓ１８）、処理は終了する。
［１．２］選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが選択ワードラインＷＬｓｅｌに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合（Ｖｔｈｍｃｘ＞ＶｒｅａｄＸＸ：選択メモリセルＭＣｓｅｌがオフセルの場合）
次に、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬ設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合について説明する。
時刻ｔ３において、センスノードＳＥＮの電圧が、アンプトランジスタ５７の閾値電圧程度まで低下した後であって、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高く、当該選択メモリセルＭＣｓｅｌがオフ状態で電流ＩＣＥＬＬが小さい場合も、積算コンデンサ５１から選択メモリセルＭＣｓｅｌに向かって電流が流れ、積算コンデンサ５１の電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルＭＣｓｅｌに流れる電流は、オンセルの選択メモリセルＭＣｓｅｌの電流よりも少ない。
従って図９に破線ＳＥＮ＿ＯＦＦで示すように、時刻ｔ１からセンスノードＳＥＮの電圧、すなわち、アンプトランジスタ５７のゲート電圧の低下は、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ５７のソース−ドレイン間電流はゆっくりと大きくなり、ノードＶＡＯの電圧はゆっくりと増加する。
しかしながら、選択メモリセルＭＣｓｅｌがオフセルの場合のセンスノードＳＥＮの電圧低下はゆっくりであるため、所定の判定期間（時刻ｔ５以降）において、選択メモリセルＭＣｓｅｌがオフセルの場合のノードＶＡＯの電圧が電源ＶＤＤの電圧ＶＤＤとほぼ等しくなることはないため、所定の判定期間中、アンプトランジスタ５７の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ５１の見かけ上の容量は、実際の容量よりも大きいままとなる。
したがって、判定期間中にコンパレータ６０の入力端子の電圧がコンパレータ６０の基準電圧Ｖｒｅｆより小さくなることはない。
すなわち、所定の判定期間（好ましくは、時刻ｔ５以降の所定期間）において、各ビットラインＢＬに対応して設けられたコンパレータ６０の動作バラツキの影響があったとしても電流ＩＣＥＬＬに応じたノードＳＥＮの電圧変化が急峻なため、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧、ひいては、選択メモリセルＭＣｓｅｌのステートを判定することが可能となる。
以上の説明のように、本第１実施形態によれば、実効的にセンスアンプ回路の利得を大きくとることができ、図９に示したように、選択メモリセルＭＣｓｅｌがオン状態（オンセル）にある場合に検出されるセンスノードＳＥＮの電圧である実線ＳＥＮ＿ＯＮと選択メモリセルＭＣｓｅｌがオフ状態（オフセル）にある場合に検出されるセンスノードＳＥＮの電圧である破線ＳＥＮ＿ＯＦＦとの間で大きな（電圧）マージンを確保することが可能となり、センスアンプ回路毎に設けられている多数のコンパレータ６０の動作バラツキの影響があったとしても、確実にコンパレータ６０において判定を行うことができる。
［２］第２実施形態
次に第２実施形態について説明する。
図１０は、第２実施形態のセンスアンプ回路５０Ａの回路構成例の説明図である。
図１０において、図５と同様の部分には、同一の符号を付して説明を簡略化又は省略する。
本第２実施形態は、メモリセルの電圧範囲を拡げる要望に応えるために、メモリセルＭＣのソースラインの電位ＶＳＣを第１実施形態の低電位側電源ＶＳＳの電位よりも高くする。このような構成を採った場合、センスノードＳＥＮから選択メモリセルＭＣｓｅｌ側へ電流が流れにくくなる。このため、本第２実施形態では、センスノードＳＥＮの電位及びノードＶＡＯの電位をより高くするための構成として、クロック電圧回路７０及びバイアス昇圧回路８０を設けている。クロック電圧回路７０は、振幅が電圧ＶＤＤのクロック態様の信号ＣＬＫＳＡにより蓄電されるコンデンサを備えている。バイアス昇圧回路８０は、電圧ＶＤＤの２倍程度の電圧ＶＤＤ２を生成する。
さらに第２実施形態のセンスアンプ回路５０Ａは、第１実施形態と同様に、積算コンデンサ５１、第１チャージ用トランジスタ５２、第２チャージ用トランジスタ５３，ディスチャージ用トランジスタ５４、電源供給トランジスタ５５、選択トランジスタ５６、及びアンプトランジスタ５７を備え、更にスイッチトランジスタ５８を備えている。
ここで、スイッチトランジスタ５８は、信号ＳＧ６によりバイアス昇圧回路８０から供給される電圧ＶＤＤ２の供給を制御している。
本第２実施形態においても、積算コンデンサ５１の一方の端子に対応するセンスノードＳＥＮは、次段のコンパレータ６０の入力端子に接続されている。
次に第２実施形態のセンスアンプ回路の動作を図１０及び図１１を参照して説明する。
図１１は、第２実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ５１は、電源ＶＤＤの電圧ＶＤＤの蓄電状態であり、第１チャージ用トランジスタ５２と第２チャージ用トランジスタ５３はオン状態(閉状態)、ディスチャージ用トランジスタ５４、電源供給トランジスタ５５、選択トランジスタ５６及びスイッチトランジスタ５８は、全てオフ状態（開状態）であるものとする。
図１１（Ａ）に示すように、まず、メモリ制御回路３３Ａは、時刻ｔ０において、信号ＳＧ１＝“Ｈ”として、第１チャージ用トランジスタ５２をオフ状態（開状態）として、積算コンデンサ５１の蓄電を終了し、クロック電圧回路７０はメモリ制御回路３３Ａの制御下で電圧ＣＬＫＳＡを電圧ＶＳＳから電圧ＶＤＤまで変化させることで、センスノードＳＥＮの電圧の昇圧を開始する。
これによりクロック電圧回路７０の電圧ＣＬＫＳＡが積算コンデンサ５１の電圧に重畳されることとなり、センスノードＳＥＮの電圧は、図１１の時刻ｔ０〜時刻ｔ１の期間に示すように電源ＶＤＤの電圧の２倍程度の電圧となる。
また、メモリ制御回路３３Ａは、信号ＳＧ６＝“Ｌ”とすることによりスイッチトランジスタ５８をオン状態（閉状態）として、アンプトランジスタ５７のソース端子にバイアス昇圧回路８０からの電圧＝ＶＤＤ×２程度の電圧ＶＤＤ２を印加する。
そして、メモリ制御回路３３Ａは、時刻ｔ１において、センスノードＳＥＮの電圧が電源ＶＤＤの電圧のほぼ２倍の電圧となる所定のチャージ時間が経過したか否かを判定する。
未だ所定のチャージ時間が経過していない場合には、待機状態となり、所定のチャージ時間が経過した場合には、信号ＳＧ２＝“Ｌ”として、第２チャージ用トランジスタ５３をオフ状態（開状態）とする。
続いて、メモリ制御回路３３Ａは、信号ＳＧ３＝“Ｈ”としてディスチャージ用トランジスタ５４をオン状態とする。
このとき、アンプトランジスタ５７のゲート端子には、積算コンデンサ５１の蓄電電圧（初期状態では、電源ＶＤＤ×２の電圧）が印加されているため、初期状態においては、アンプトランジスタ５７は動作していないが、積算コンデンサ５１に蓄えられた電荷が、ディスチャージ用トランジスタ５４及び選択トランジスタ５６を介して選択メモリセルＭＣｓｅｌに流れ込むことにより、アンプトランジスタ５７は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ５７の動作は、積算コンデンサ５１の電圧に比例した活性領域での動作となり、ノードＶＡＯの電圧は、電源ＶＤＤ２の電圧に近づくように徐々に増加し、積算コンデンサ５１は、離散時間アンプとして機能するアンプトランジスタ５７に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ５１の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ５７の入力側から見ると、アンプトランジスタ５７の電圧増幅率Ａとして、積算コンデンサ５１の本来の容量の（１＋Ａ）倍となる。
このとき選択メモリセルＭＣｓｅｌに対応するワードラインＷＬに設定されている識別閾値電圧ＶｒｅａｄＸＸ（図４の識別閾値電圧Ｖｒｅａｄ００〜Ｖｒｅａｄ１４のいずれかに相当）に対し、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが低い場合（ＶｒｅａｄＸＸ＞Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオン状態となる（オンセル）。また、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸに対し高い場合（ＶｒｅａｄＸＸ＜Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオフ状態となる（オフセル）。
したがって、ワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸにより、選択メモリセルＭＣｓｅｌがオン状態か否かによって、積算コンデンサ５１からディスチャージ用トランジスタ５４及び選択トランジスタ５６を介して選択メモリセルＭＣｓｅｌに流れる電流ＩＣＥＬＬの大きさが大幅に異なる。また、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが、閾値分布のうち電圧が高い側にあるか低い側にあるかに応じても、選択メモリセルＭＣｓｅｌに流れる電流ＩＣＥＬＬの大きさが異なる。
すなわち、本実施形態においても、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧：Ｖｔｈｍｃｘが選択ワードラインＷＬｓｅｌの電圧：Ｖｗｌｓｅｌよりも低い場合（Ｖｔｈｍｃｘ＜Ｖｗｌｓｅｌ）には、当該選択メモリセルＭＣｓｅｌはオン状態（オンセル）となり、電流ＩＣＥＬＬが大きいまた、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧：ＶｔｈｍｃｘがワードラインＷＬの電圧：Ｖｗｌｓｅｌよりも高い場合（Ｖｔｈｍｃｘ＞Ｖｗｌｓｅｌ）には、当該選択メモリセルＭＣｓｅｌはオフ状態（オフセル）となり、電流ＩＣＥＬＬが小さくなる。また、選択メモリセルＭＣｓｅｌがオン状態（オンセル）であったとしても、閾値電圧Ｖｔｈｍｃｘが高くなるに従って、電流ＩＣＥＬＬは小さくなる。
［２．１］選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが選択ワードラインＷＬＳＥＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合（Ｖｔｈｍｃｘ＜ＶｒｅａｄＸＸ）
まず、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合（Ｖｔｈｍｃｘ＜ＶｒｅａｄＸＸ）について説明する。
選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低く、当該選択メモリセルＭＣｓｅｌがオン状態となって電流ＩＣＥＬＬが大きい場合には、積算コンデンサ５１から選択メモリセルＭＣｓｅｌに向かって電流が流れ、積算コンデンサ５１の電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなる。
従って図１１（Ａ）に実線ＳＥＮ＿ＯＮで示すように時刻ｔ１からセンスノードＳＥＮの電圧、すなわち、アンプトランジスタ５７のゲート電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなり、図１１（Ａ）に実線ＶＡＯ＿ＯＮで示すように、ノードＶＡＯの電圧は徐々に増加する。そのため、積算コンデンサ５１の両端は、信号が逆相で動作するため、ミラー効果の影響で特にノードＳＥＮ側からは積算コンデンサ５１は大きなコンデンサのように動作する。
そして、時刻ｔ４に到り、ノードＶＡＯの電圧が電源ＶＤＤ２の電圧とほぼ等しくなると、アンプトランジスタ５７の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ５１の容量は、本来の容量となるが、積算コンデンサ５１からディスチャージ用トランジスタ５４を介して選択メモリセルＭＣｓｅｌに流れる電流量は変わらないため、時刻ｔ４以降のセンスノードＳＥＮの電圧は、急激に低下することとなる。
その後、時刻ｔ５において、積算コンデンサ５１の電圧はほぼ一定となる。その後、メモリ制御回路３３Ａは、時刻ｔ６で、ＳＧ６＝“Ｈ”（＝電圧ＶＤＤ２相当）とすることによりスイッチトランジスタ５８をオフする。時刻ｔ６は、時刻ｔ５以降であればいつでもよい。
したがって、時刻ｔ４〜時刻ｔ５の期間においては、コンパレータ６０の入力端子の電圧も急峻に変化する。
そこで、所定の判定タイミング（例えば、時刻ｔ６）に到ったか否かを判定し、未だ、所定の判定タイミングに到っていない場合には待機状態となり、所定の判定タイミングに到った場合には、クロック電圧回路７０がメモリ制御回路３３Ａの制御下で電圧ＣＬＫＳＡを電圧ＶＤＤから電圧ＶＳＳまで変化させることで、センスノードＳＥＮの電圧の降圧した後に、コンパレータ６０の出力がデータレジスタ３６にラッチされて、処理は終了する。
［２．２］選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合（Ｖｔｈｍｃｘ＞ＶｒｅａｄＸＸ）
次に、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合について説明する。
図１１（Ｂ）に示すように、時刻ｔ３（＞時刻ｔ２）において、センスノードＳＥＮの電圧が、アンプトランジスタ５７の閾値電圧＋電源ＶＤＤの電圧程度まで低下した後であって、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高く、当該選択メモリセルＭＣｓｅｌがオフ状態で電流ＩＣＥＬＬが小さい場合も、積算コンデンサ５１から選択メモリセルＭＣｓｅｌに向かって電流が流れ、積算コンデンサ５１の電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルＭＣｓｅｌに流れる電流は、オンセルの選択メモリセルＭＣｓｅｌの電流よりも少ない。
従って図１１（Ｂ）に実線ＳＥＮ＿ＯＦＦで示すように時刻ｔ１からセンスノードＳＥＮの電圧、すなわち、アンプトランジスタ５７のゲート電圧の低下は、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなり、ノードＶＡＯの電圧はゆっくりと増加する。このとき、積算コンデンサ５１の両端は信号が逆相で動作するため、ミラー効果の影響で特にノードＳＥＮ側からは大きなコンデンサのように動作する。
しかしながら、センスノードＳＥＮの電圧低下はゆっくりであるため、所定の判定期間（時刻ｔ５以降）において、ノードＶＡＯの電圧が電源ＶＤＤ２の電圧とほぼ等しくなることはないため、所定の判定期間中、アンプトランジスタ５７の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ５１の見かけ上の容量は、実際の容量よりも大きいままとなる。
そこで、所定の判定タイミングに到ったか否かを判定し、所定の判定タイミングに到っていない場合には待機状態となり、所定の判定タイミングに到った場合には、クロック電圧回路７０が、メモリ制御回路３３Ａの制御下で電圧ＣＬＫＳＡを電圧ＶＤＤから電圧ＶＳＳまで変化させることで、センスノードＳＥＮの電圧が降圧した後に、コンパレータ６０の出力がデータレジスタ３６にラッチされて処理は終了する。この時に、コンパレータ６０の入力端子の電圧がコンパレータ６０の基準電圧Ｖｒｅｆより小さくなることはない。
以上の説明のように、本第２実施形態によれば、メモリセルＭＣのソースラインの電位ＶＳＣを第１実施形態の低電位側電源ＶＳＳの電位よりも高くした場合であっても、実効的にセンスアンプ回路の利得を大きくとることができ、コンパレータ６０の動作バラツキの影響を抑制することができる。
［３］第３実施形態
次に第３実施形態について説明する。
図１２は、第３実施形態のセンスアンプ回路の回路構成例の説明図である。
図１２において、図５と同様の部分には、同一の符号を付すものとする。
本第３実施形態は、第２実施形態と同様に、より一層のメモリセルＭＣの電圧範囲を拡げる要望に応える実施形態であり、第３実施形態のセンスアンプ回路５０Ｂが第１実施形態と異なる点は、積算コンデンサ５１に代えて、ディスチャージ用トランジスタ５４のソース端子と選択トランジスタ５６のドレイン端子との接続点に一方の端子が接続され、アンプトランジスタ５７のドレイン端子に他方の端子が接続された積算コンデンサ７１と、ディスチャージ用トランジスタ５４のドレイン端子に一方の端子が接続され、アンプトランジスタ５７のゲート端子に他方の端子が接続された電圧シフトコンデンサ７２と、メモリ制御回路３３Ｂの制御下でセンスノードＳＥＮ２の電位を電源ＶＤＤあるいは低電位側電源ＶＳＳの電位で切り替えるためのトランジスタ７３、７４と、を備えている。
さらに第３実施形態のセンスアンプ回路５０Ｂは、第１実施形態と同様に、第１チャージ用トランジスタ５２、第２チャージ用トランジスタ５３、ディスチャージ用トランジスタ５４、電源供給トランジスタ５５及び選択トランジスタ５６を備えている。
本第３実施形態においては、センスノードＳＥＮは、コンパレータ６０の入力端子には接続されていない。その代わりとして、アンプトランジスタ５７のゲート端子がセンスノードＳＥＮ２として機能しており、次段のコンパレータ６０の入力端子に接続されている。
次に第３実施形態のセンスアンプ回路の動作を図１２及び図１３を参照して説明する。
図１３は、第３実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ７１は、非蓄電状態であり、第１チャージ用トランジスタ５２、第２チャージ用トランジスタ５３、ディスチャージ用トランジスタ５４、電源供給トランジスタ５５及び選択トランジスタ５６は、全てオフ状態（開状態）であるものとする。
まず、メモリ制御回路３３Ｂは、時刻ｔ０の直前において、信号ＳＧ１＝“Ｌ”として第１チャージトランジスタ５２をオン状態（閉状態）とし、信号ＳＧ１２＝“Ｈ”としてトランジスタ７４をオン状態（閉状態）としている。この結果、電圧シフトコンデンサ７２は、電圧ＶＤＤにチャージされた状態となっている。
そして、チップ制御回路は、時刻ｔ０において、信号ＳＧ１１＝“Ｌ”としてトランジスタ７３をオン状態、信号ＳＧ１２＝“Ｌ”としてトランジスタ７４をオフ状態とすることでセンスノードＳＥＮ２をＶＳＳからＶＤＤに変化させる。この時にＳＧ１＝“Ｈ”として第１チャージ用トランジスタ５２をオフ状態としておくことで、電圧シフトコンデンサ７２はセンスノードＳＥＮ２の電圧変化に応じてセンスノードＳＥＮの電圧の昇圧を開始する。
これによりセンスノードＳＥＮの電圧は、図１３の時刻ｔ０〜時刻ｔ１の期間に示すように電源ＶＤＤの電圧の２倍の電圧となる。
一方、第２のセンスノードＳＥＮ２の電圧は、図１３の時刻ｔ０〜時刻ｔ１の期間に示すように電源ＶＤＤの電圧となる。
そして、メモリ制御回路３３Ｂは、時刻ｔ１において、センスノードＳＥＮの電圧が電源ＶＤＤの電圧の２倍の電圧となる所定のチャージ時間が経過したか否かを判定し、未だ所定のチャージ時間が経過していない場合には待機状態となり、所定のチャージ時間が経過した場合には、信号ＳＧ２＝“Ｈ”として第２チャージ用トランジスタをオン状態にして、ＶＡＯノードを電圧ＶＳＳまでチャージした後に、信号ＳＧ２＝“Ｌ”として第２チャージ用トランジスタをオフ状態にする。また、信号ＳＧ１１＝“Ｈ”としてトランジスタ７３をオフ状態とする。
続いて、メモリ制御回路３３Ｂは、信号ＳＧ３によりディスチャージ用トランジスタ５４をオン状態とする。
このとき、アンプトランジスタ５７のゲート端子には、電圧シフトコンデンサ７２の蓄電電圧（初期状態では、電源ＶＤＤの電圧）が印加されることとなる。
一方、電圧シフトコンデンサ７２及び積算コンデンサ７１に蓄えられた電荷は、センスノードSENからディスチャージ用トランジスタ５４及び選択トランジスタ５６を介して選択メモリセルＭＣｓｅｌに流れ込むことになる。
この結果、電圧シフトコンデンサ７２のセンスノードＳＥＮの電圧は、徐々に低下し、その影響でセンスノードＳＥＮ２の電圧も徐々に低下し、アンプトランジスタ５７は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ５７の動作は、活性領域での動作となり、ノードＶＡＯの電圧は、電源ＶＤＤの電圧に近づくように徐々に増加する。
また、積算コンデンサ７１は、離散時間アンプとして機能するアンプトランジスタ５７に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ７１の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ５７の入力側から見ると、アンプトランジスタ５７の電圧増幅率Ａとして、積算コンデンサ７１の本来の容量の（１＋Ａ）倍となる。
このとき選択メモリセルＭＣｓｅｌに対応するワードラインＷＬに当該時点で設定されている識別閾値電圧ＶｒｅａｄＸＸ（図４の識別閾値電圧Ｖｒｅａｄ００〜Ｖｒｅａｄ１４のいずれかに相当）に対し、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが低い場合（ＶｒｅａｄＸＸ＞Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオン状態となる（オンセル）。また、当該選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸに対し高い場合（ＶｒｅａｄＸＸ＜Ｖｔｈｍｃｘ）には、当該選択メモリセルＭＣｓｅｌはオフ状態となる（オフセル）。
したがって、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧が選択ワードラインＷＬＳＥＬの電圧よりも低い場合には、当該選択メモリセルＭＣｓｅｌはオン状態（オンセル）となり、電流ＩＣＥＬＬが大きく、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬの電圧よりも高い場合には、当該選択メモリセルＭＣｓｅｌはオフ状態（オフセル）となり、電流ＩＣＥＬＬが小さくなる。
［３．１］選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧Ｖｔｈｍｃｘが選択ワードラインＷＬＳＥＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合（Ｖｔｈｍｃｘ＜ＶｒｅａｄＸＸ）
まず、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合（Ｖｔｈｍｃｘ＜ＶｒｅａｄＸＸ）について説明する。
選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低く、当該選択メモリセルＭＣｓｅｌがオン状態となって電流ＩＣＥＬＬが大きい場合には、積算コンデンサ７１及び電圧シフトコンデンサ７２から選択メモリセルＭＣｓｅｌに向かって電流が流れ、これに追従して電圧シフトコンデンサ７２の両端の電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなる。
従って図１３（Ａ）に実線ＳＥＮ２＿ＯＮで示すように時刻ｔ１からセンスノードＳＥＮ２の電圧、すなわち、アンプトランジスタ５７のゲート電圧は、徐々に低下し、アンプトランジスタ５７のソース−ドレイン間電流は徐々に大きくなり、図１３（Ａ）に実線ＶＡＯ＿ＯＮで示すように、ノードＶＡＯの電圧は徐々に増加する。このとき、積算コンデンサ７１の両端は信号が逆相で動作するため、ミラー効果の影響で特にディスチャージ用トランジスタ５４のソース端子側からは大きなコンデンサのように動作する。
そして、時刻ｔ４に到り、ノードＶＡＯの電圧が電源ＶＤＤの電圧とほぼ等しくなると、アンプトランジスタ５７の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ７１の容量は、本来の容量となるが、積算コンデンサ７１からディスチャージ用トランジスタ５４を介して選択メモリセルＭＣｓｅｌに流れる電流量は変わらないため、時刻ｔ４以降のセンスノードＳＥＮの電圧は、急激に低下することとなる。
これに伴い、電圧シフトコンデンサ７２の電圧、すなわち、時刻ｔ４以降のセンスノードＳＥＮ２の電圧も急激に低下することとなる。
その後、時刻ｔ５において、電圧はほぼ一定となる。
したがって、時刻ｔ４〜時刻ｔ５の期間においては、積算コンデンサ７１の電圧変化に伴って、コンパレータ６０の入力端子の電圧であるセンスノードＳＥＮ２も急峻に変化する。
そこで、メモリ制御回路３３Ｂは、所定の判定タイミングに到ったか否かを判定し、所定の判定タイミングに到っていない場合には、待機状態となり、所定の判定タイミングに到った場合には、コンパレータ６０の出力をデータレジスタ３６にラッチして、処理を終了する。
［３．２］選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧ＶｔｈｍｃｘがワードラインＷＬ設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合（Ｖｔｈｍｃｘ＞ＶｒｅａｄＸＸ）
次に、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬ設定された識別閾値電圧ＶｒｅａｄＸＸよりも高い場合について説明する。
図１３（Ｂ）に示すように、時刻ｔ３（＞時刻ｔ２）において、センスノードＳＥＮ２の電圧が、アンプトランジスタ５７の閾値電圧＋電源ＶＤＤの電圧程度まで低下した後であって、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも高く、当該選択メモリセルＭＣｓｅｌがオフ状態で電流ＩＣＥＬＬが小さい場合も、積算コンデンサ７１及び電圧シフトコンデンサ７２から選択メモリセルＭＣｓｅｌに向かって電流が流れ、電圧シフトコンデンサ７２の両端の電圧は、徐々に低下し、アンプトランジスタ５７のソース-ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルＭＣｓｅｌに流れる電流は、オンセルの選択メモリセルＭＣｓｅｌの電流よりも少ない。
従って図１３（Ｂ）に実線ＳＥＮ２＿ＯＦＦで示すように時刻ｔ１からセンスノードＳＥＮ２の電圧、すなわち、アンプトランジスタ５７のゲート電圧の低下は、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧がワードラインＷＬに設定された識別閾値電圧ＶｒｅａｄＸＸよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ５７のソース-ドレイン間電流はゆっくり増加するので、ノードＶＡＯの電圧はゆっくりと増加する。
しかしながら、センスノードＳＥＮの電圧低下、ひいては、センスノードＳＥＮ２の電圧低下はゆっくりであるため、所定の判定期間（時刻ｔ５以降）において、ノードＶＡＯの電圧が電源ＶＤＤの電圧とほぼ等しくなるとはないため、所定の判定期間中、アンプトランジスタ５７の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ７１の見かけ上の容量は、実際の容量よりも大きいままとなる。
したがって、判定期間中にセンスアンプ回路５０Ｂの後段のコンパレータ６０の入力端子の電圧がコンパレータ６０の基準電圧Ｖｒｅｆより小さくなることはない。
すなわち、所定の判定期間（好ましくは、時刻ｔ５以降）において、各ビットラインＢＬに対応して設けられたコンパレータ６０の動作バラツキの影響を受けることなく、選択メモリセルＭＣｓｅｌにプログラムされた閾値電圧、ひいては、選択メモリセルＭＣｓｅｌのステートを判定することが可能となる。
そこで、所定の判定タイミングに到ったか否かを判定する（Ｓ１７）。
Ｓ１７の判定において、所定の判定タイミングに到っていない場合には（Ｓ１７；Ｎｏ）、待機状態となる。
Ｓ１７の判定において、所定の判定タイミングに到った場合には、コンパレータ６０の出力をデータレジスタ３６にラッチして（Ｓ１８）、処理を終了する。
以上の説明のように、本第３実施形態によっても、メモリセルＭＣのソースラインの電位ＶＳＣを第１実施形態の低電位側電源ＶＳＳの電位よりも高くした場合であっても、実効的にセンスアンプ回路の利得を大きくとることができ、センスアップ回路後段のコンパレータ６０の動作バラツキの影響を抑制することができ、特にＴＬＣ、ＱＬＣ等の一つのセルに多ビットの情報を記憶可能なメモリセルのデータの信頼性を向上することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、以上の説明においては、第１容量素子として積算コンデンサ５１，５１Ｐ，７１を用い、第２容量素子としてクロック電圧回路７０を構成しているコンデンサを用い、第３容量素子として、電圧シフトコンデンサ７２を用いていたが、これらの容量素子としては、コンデンサに限られるものではない。このような容量素子としては、例えば、バリキャップダイオード、ＦＥＴ（Field Effect Transistor）等が挙げられる。
１０ メモリシステム
２０ メモリコントローラ
３０ メモリ
３１ Ｉ／Ｏ信号処理回路
３２ 制御信号処理回路
３３，３３Ａ，３３Ｂ チップ制御回路
３４ コマンドレジスタ
３５ アドレスレジスタ
３６ データレジスタ
３７ メモリセルアレイ
３８ カラムデコーダ
３９ センスアンプブロック
４０ ロウデコーダ
４１ 電圧生成回路
５０、５０Ａ，５０Ｂ，５０Ｐ センスアンプ回路
５１，５１Ｐ，７１ 積算コンデンサ（第１容量素子）
５２Ｐ チャージ用トランジスタ
５２ 第１チャージ用トランジスタ
５３ 第２チャージ用トランジスタ
５４，５４Ｐ ディスチャージ用トランジスタ
５５，５５Ｐ 電源供給トランジスタ
５６，５６Ｐ 選択トランジスタ
５７ アンプトランジスタ（増幅素子）
５８ スイッチトランジスタ
６０ コンパレータ
７０ クロック電圧回路（第２容量素子）
７２ 電圧シフトコンデンサ（第３容量素子）
７３ トランジスタ
７４ トランジスタ
８０ バイアス昇圧回路
１００ ホスト
ＳＥＮ、ＳＥＮ２ センスノード

Claims (9)

  1. センスノードに入力端子が接続された増幅素子と、
    前記増幅素子の帰還経路に挿入され、前記センスノードを介してメモリセルのビットラインに接続されて前記メモリセルの読み出し時に前記メモリセルに電流を供給して前記電流の積算を行う第１容量素子と、
    を備えたセンスアンプ回路。
  2. 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
    前記センスノードに電圧を印加して前記センスノードの電位を高電位側にシフトさせる電圧印加回路と、
    電源電圧を昇圧して、前記増幅素子に電源として供給するバイアス昇圧回路と、
    を備えた請求項１記載のセンスアンプ回路。
  3. 前記電圧印加回路は、一方の端子が前記センスノードに接続された昇圧用の第２容量素子を備えている、
    請求項２記載のセンスアンプ回路。
  4. 前記増幅素子は、ゲート端子が前記センスノードに接続され、ソース端子が高電位側電源に接続され、ドレイン端子が前記第１容量素子に接続されたＰチャネルＭＯＳトランジスタとして構成されている、
    請求項１乃至請求項３のいずれか一項記載のセンスアンプ回路。
  5. 前記メモリセルのソース端子には、低電位側電源の電圧よりも高い電圧が印加されており、
    前記第１容量素子に前記センスノードを介して一方の端子が接続され、前記入力端子に他方の端子が接続された電圧シフト用の第３容量素子と、
    前記メモリセルの読み出し時に前記第３容量素子を介して前記センスノードの電位を高電位側電源の電位よりも高くするカップリングアップ回路と、を備え、
    前記第３容量素子の他方の端子が出力端子として機能している、
    請求項１記載のセンスアンプ回路。
  6. 前記増幅素子は、ゲート端子が前記第３容量素子の他方の端子に接続され、ソース端子が高電位側電源に接続され、ドレイン端子が前記低電位側電源に接続されるＰチャネルＭＯＳトランジスタとして構成されている、
    請求項５記載のセンスアンプ回路。
  7. ワードラインに接続された複数のメモリセルと、
    前記メモリセルにそれぞれ接続された複数のセンスアンプ回路と、
    前記複数のセンスアンプ回路の出力端子にそれぞれ接続された複数のコンパレータと、を備え、
    前記センスアンプ回路は、センスノードに入力端子が接続された増幅素子と、
    前記増幅素子の帰還経路に挿入され、前記センスノードを介してメモリセルのビットラインに接続されて前記メモリセルの読み出し時に前記メモリセルに電流を供給して前記電流の積算を行う第１容量素子と、を備える、
    半導体メモリ装置。
  8. 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
    前記センスアンプ回路は、前記センスノードに電圧を印加して前記センスノードの電位を高電位側にシフトさせる電圧印加回路と、
    電源電圧を昇圧して、前記増幅素子に電源として供給するバイアス昇圧回路と、
    を備えた、
    請求項７記載の半導体メモリ装置。
  9. 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
    前記センスアンプ回路は、前記センスノードに一方の端子が接続され、前記入力端子に他方の端子が接続された第３容量素子と、
    前記メモリセルの読み出し時に前記第３容量素子を介して前記センスノードの電位を高電位側電源の電位よりも高くするカップリングアップ回路と、を備え、
    前記第３容量素子の他方の端子が出力端子として機能している、
    請求項７記載の半導体メモリ装置。
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