JP2021034066A - センスアンプ回路及び半導体メモリ装置 - Google Patents
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Abstract
【課題】メモリセルのオン又はオフを判定する回路の動作バラツキの影響を抑制する。
【解決手段】実施形態のセンスアンプ回路は、センスノードに入力端子が接続された増幅素子と、増幅素子の帰還経路中に挿入され、センスノードを介してメモリセルのビットラインに接続されてメモリセルの読み出し時にメモリセルに電流を供給して電流の積算を行う第1容量素子と、を備える。
【選択図】図5
【解決手段】実施形態のセンスアンプ回路は、センスノードに入力端子が接続された増幅素子と、増幅素子の帰還経路中に挿入され、センスノードを介してメモリセルのビットラインに接続されてメモリセルの読み出し時にメモリセルに電流を供給して電流の積算を行う第1容量素子と、を備える。
【選択図】図5
Description
本実施形態は、センスアンプ回路及び半導体メモリ装置に関する。
メモリセルトランジスタ(メモリセル)を有する半導体メモリ装置が知られている。メモリセルに格納されたデータの値は、リード処理においては、データの値に対応する閾値電圧に応じて判定される。
メモリセルからのデータ読み出し時は、対象のメモリセルに接続されるワードラインに基準閾値電圧に相当する読出用の電圧を与え、対象のメモリセルに接続されるセンスアンプ回路の出力に基づいて電流が流れたか否かを判定することで、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定している。
基準閾値電圧として、MLC(4値書き込み)のメモリセルの場合は3種の電圧、TLC(8値書き込み)のメモリセルの場合は7種の電圧、QLC(16値書き込み)のメモリセルの場合は15種の電圧、を夫々用いて、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定する必要がある。
基準閾値電圧の数が増えるほど、各メモリセルに記憶されたデータの値に対応する閾値電圧を判定する回数が増加するため、全体のリード時間が増加してしまう。また、1つの基準閾値電圧でのリード時間を短縮するとメモリセルのオン/オフの判定を行う回路の動作バラツキの影響を受けやすくなってしまう。
本発明は、上記に鑑みてなされたものであって、メモリセルのオン又はオフを判定する回路の動作バラツキの影響を抑制することが可能なセンスアンプ回路及び半導体メモリ装置を提供することを目的としている。
実施形態のセンスアンプ回路は、センスノードに入力端子が接続された増幅素子と、増幅素子の帰還経路に挿入され、センスノードを介してメモリセルのビットラインに接続されてメモリセルの読み出し時にメモリセルに電流を供給して電流の積算を行う第1容量素子と、を備える。
次に図面を参照して、実施形態にかかる半導体メモリ装置について詳細に説明する。
[1]第1実施形態
図1は、第1実施形態の半導体メモリ装置を備えたメモリシステム10の一例を説明する図である。
メモリシステム10は、ホスト100と通信可能に接続され、ホスト100に対して外部記憶媒体として機能する。
図1は、第1実施形態の半導体メモリ装置を備えたメモリシステム10の一例を説明する図である。
メモリシステム10は、ホスト100と通信可能に接続され、ホスト100に対して外部記憶媒体として機能する。
ホスト100は、例えば、サーバ、パーソナルコンピュータ等の情報処理装置、または、スマートフォン、タブレット等のモバイル型の情報処理装置として構成される。
メモリシステム10は、メモリコントローラ20及びメモリ30を備えている。
メモリコントローラ20は、ホスト100からの要求(コマンド等)に応じて、又は、自律的に、メモリ30の制御を行う。メモリ30は、第1実施形態の半導体メモリ装置の一例である。
メモリコントローラ20は、ホスト100からの要求(コマンド等)に応じて、又は、自律的に、メモリ30の制御を行う。メモリ30は、第1実施形態の半導体メモリ装置の一例である。
メモリコントローラ20とメモリ30とは、チャネル7で接続されている。
チャネル7は、I/O信号線および制御信号線を含む。I/O信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。
チャネル7は、I/O信号線および制御信号線を含む。I/O信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。
コマンドは、プログラム処理を指示するプログラムコマンド、リード処理を指示するリードコマンド、およびイレース処理を指示するイレースコマンドを含む。制御信号線は、例えば、ライトイネーブル信号WE、リードイネーブル信号RE、コマンドラッチイネーブル信号CLE、アドレス ラッチイネーブル信号ALE、ライトプロテクト信号WP、及びデータストローブ信号DQS等を送受信するための信号線である。
メモリコントローラ20は、制御部21、ホストI/F(インタフェース)22、メモリI/F23、ECC(誤り訂正回路)24、及びバッファメモリ25を備え、これらはバス26を介して互いに通信可能に接続されている。
上記構成において、制御部21は、例えば、MPU(マイクロプロセッサユニット)として構成され、メモリコントローラ20における各部を統括的に制御する回路である。
ホストI/F22は、ホスト100との間の通信インタフェース動作を行う。
メモリI/F23は、メモリ30との間で、通信インタフェース動作を行い、アドレス、データ、コマンドの受け渡しを行う。
ホストI/F22は、ホスト100との間の通信インタフェース動作を行う。
メモリI/F23は、メモリ30との間で、通信インタフェース動作を行い、アドレス、データ、コマンドの受け渡しを行う。
ECC24は、メモリ30から読み出されたデータの誤り訂正処理を行う。
バッファメモリ25は、メモリ30との間で受け渡されるデータ及び指示をバッファリングするとともに、制御部21によるワークエリアとして使用される。
バッファメモリ25は、メモリ30との間で受け渡されるデータ及び指示をバッファリングするとともに、制御部21によるワークエリアとして使用される。
ここで、メモリコントローラ20は、例えばSoC(System−On−a−Chip)として構成することができる。あるいは、メモリコントローラ20は、複数のチップによって構成されてもよい。
また、メモリコントローラ20は、MPUではなく、FPGA(Field-Programmable Gate Array)やASIC(Application Specific Integrated Circuit)によって構成されてもよい。つまり、メモリコントローラ20は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成可能である。
図2は、第1実施形態の半導体メモリ装置としてのメモリ30の構成例を示す図である。
メモリ30は、I/O信号処理回路31、制御信号処理回路32、メモリ制御回路33、コマンドレジスタ34、アドレスレジスタ35、データレジスタ36、メモリセルアレイ37、カラムデコーダ38、センスアンプブロック39、ロウデコーダ40、電圧生成回路41及びRY/BY生成回路42を備えている。
I/O信号処理回路31は、I/O信号線を介してメモリコントローラ20との間でI/O信号を送受信するためのバッファ動作を含むインタフェース動作を行う回路である。
I/O信号処理回路31は、I/O信号線を介して、コマンド、アドレス、又はデータを受け、コマンドをコマンドレジスタ34に格納し、アドレスをアドレスレジスタ35に格納し、データをデータレジスタ36に格納し、あるいは、データレジスタ36からデータを読み出す。
制御信号処理回路32は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、I/O信号処理回路31が受け付けたI/O信号の格納先のレジスタの振り分けを実行する。
メモリ制御回路33は、制御信号処理回路32を介して受信する各種制御信号に基づいて状態(ステート)遷移するステートマシンであって、メモリ30全体の動作を制御する。例えば、メモリ制御回路33は、ロウデコーダ40、カラムデコーダ38、センスアンプブロック39、及び電圧生成回路41に、動作電圧や動作タイミング等を制御するための指令を出すことで、メモリセルアレイ37に対するアクセス(プログラム処理、リード(センス)処理、イレース処理、など)を制御する。
コマンドレジスタ34は、処理対象のコマンドを格納する。
アドレスレジスタ35は、処理対象のアドレスを格納する。
データレジスタ36は、処理対象のデータを格納する。
アドレスレジスタ35は、処理対象のアドレスを格納する。
データレジスタ36は、処理対象のデータを格納する。
ここで、メモリセルアレイ37及びセンスアンプブロック39について詳細に説明する。
図3は、メモリセルアレイ37及びセンスアンプブロック39の構成例の説明図である。
図3に示したメモリセルアレイ37は、k個のブロックBLK(BLK1〜BLKk)を備える。1つのブロックBLKに格納されたデータは、一括で消去(イレース)され得る。
k個のブロックBLKは、同様の構成を有するので、以下においては、ブロックBLK1の構成を例として説明する。
図3は、メモリセルアレイ37及びセンスアンプブロック39の構成例の説明図である。
図3に示したメモリセルアレイ37は、k個のブロックBLK(BLK1〜BLKk)を備える。1つのブロックBLKに格納されたデータは、一括で消去(イレース)され得る。
k個のブロックBLKは、同様の構成を有するので、以下においては、ブロックBLK1の構成を例として説明する。
ブロックBLK1においては、i個の直列接続されたメモリセル(メモリセルトランジスタ)MC1〜MCiを含むNANDストリングNS及びNANDストリングNSの両端に接続された選択ゲートトランジスタS0、S1によってメモリセルユニットMCUが構成されている。
選択ゲートトランジスタS0のソースは、ソース線SL(SL1〜SLj)に接続され、選択ゲートトランジスタS1のドレインはビットラインBL(BL1〜BLj)に接続される。
センスアンプブロック39は、j本のビットラインBL1〜BLjに対応したj個のセンスアンプ回路50−1〜50−jを備えている。各ビットラインBLは、対応するセンスアンプ回路50に接続される。
選択ゲートトランジスタS0のゲートは、選択ゲート線SGSに接続され、選択ゲートトランジスタS1のゲートは、選択ゲート線SGDに接続されている。ここで、選択ゲート線SGS、SGDは、ビットラインの選択に使用される。
メモリセルMC1〜MCiの制御ゲートは、それぞれワードラインWL(WL1〜WLi)に接続されている。つまり、ブロック内において同一の行(row)にある複数のメモリセルMCの制御ゲート電極は、同一のワードラインWLに接続される。
各メモリセルMCに1ビットの値を記憶可能に構成される場合には、同一のワードラインWLに接続されるj個のメモリセルMCは1ページとして取り扱われ、このページごとにプログラム処理及びリード処理が行われる。
各メモリセルMCに複数ビットの値を記憶可能に構成される場合、例えば、各メモリセルMCがnビット(n:2以上の整数)の値を格納可能な場合、ワードラインWL当たりの記憶容量(1ページ分の記憶容量)は、各メモリセルMCが1ビットの値を格納可能な場合の2n倍の記憶容量となる。この場合においても、このページごとにプログラム処理及びリード処理が行われる。
図2に戻り、カラムデコーダ38は、アドレスレジスタ35に格納されたアドレスデータに基づいてメモリセルアレイ37のビットラインBL1〜BLjのうち、選択すべきビットラインを選択する。
電圧生成回路41は、外部から接地電圧Vss、電源電圧Vccが供給される。電圧生成回路41は、これらの電圧とメモリ制御回路33からの指令とに基づいて、各回路に供給する電圧を生成する。
アドレスレジスタ35に格納されるアドレスは、ロウアドレスおよびカラムアドレスを含んでいる。ロウアドレスはロウデコーダ40に転送、格納され、カラムアドレスはカラムデコーダ38に転送、格納される。
プログラム処理においては、ロウデコーダ40は、ロウアドレスに基づき、ワードラインWLを選択する。一方、カラムデコーダ38は、カラムアドレスに基づき、ビットラインBLを選択する。
これらの結果、ロウデコーダ40によって選択されたワードラインWL(選択ワードラインWLselと表記する)と、カラムデコーダ38によって選択されたビットラインBL(選択ビットラインBLselと表記する)と、の交点に位置する選択対象のメモリセルMC(選択メモリセルMCselと表記する)には、ロウデコーダ40を介して選択ワードラインWLselからプログラムパルスが印加される。
例えば、1つのメモリセルMCに4ビットの値を格納するQLCタイプの場合、プログラムパルスの印加によって、メモリセルMCの閾値電圧は、16個のステートのうちの、データレジスタ36に格納されたデータに応じたステートに設定される。
ここで、閾値電圧とステートとの関係の一例について説明する。
図4は、QLCタイプのメモリセルMCに関する閾値電圧の構成の一例を説明するための図である。
図4において、縦軸は、メモリセルの閾値電圧の(検出)頻度を示しており、横軸は、閾値電圧を示している。
図4は、QLCタイプのメモリセルMCに関する閾値電圧の構成の一例を説明するための図である。
図4において、縦軸は、メモリセルの閾値電圧の(検出)頻度を示しており、横軸は、閾値電圧を示している。
閾値電圧が制御される範囲(Vmin〜Vmaxの範囲)は、16個のステート(小領域)ST0〜ST15に分割される。各ステートST0〜ST15には、それぞれ異なる4ビットの値が対応付けられている。
具体的には、図4の例では、16個のステートST0〜ST15は、電圧が低い側から、“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”、“0000”の4ビットの値(データ)に対応している。すなわち、電圧が低い側から降順で、4ビットの値が、各ステートに対応付けられている。なお、図4では、“1100”から“0010”までは省略されている。
プログラム処理では、識別閾値電圧Vread00〜Vread15に対応する16個のステートST0〜ST15のうちのプログラムするデータに対応したステートに属するようにプログラム対象のメモリセルMCの閾値電圧が制御される。その結果、プログラム後のページ又はブロックにおける複数のメモリセルMCの閾値電圧の頻度(閾値電圧に対するメモリセルの出現頻度)は、図4に示す山状の形状の16個の分布として形成される。
なお、ステートとデータとの対応関係は、図4に示した例に限定されない。
また、図4において、例えば、識別閾値電圧Vread00を0Vとした場合、閾値電圧が制御される範囲(Vmin〜Vmaxの範囲)が負の領域から正の領域にまたがって設定されていることとなる。さらに、閾値電圧が制御される範囲の設定はこれに限定されない。例えば正の領域のみに閾値電圧が制御される範囲が設定されてもよい。
また、図4において、例えば、識別閾値電圧Vread00を0Vとした場合、閾値電圧が制御される範囲(Vmin〜Vmaxの範囲)が負の領域から正の領域にまたがって設定されていることとなる。さらに、閾値電圧が制御される範囲の設定はこれに限定されない。例えば正の領域のみに閾値電圧が制御される範囲が設定されてもよい。
次に、第1実施形態のセンスアンプ回路の回路構成例について詳細に説明する。
図5は、第1実施形態のセンスアンプ回路50の回路構成例の説明図である。
センスアンプ回路50は、第1容量素子の一例としての積算コンデンサ51と、第1チャージ用トランジスタ52と、第2チャージ用トランジスタ53と、ディスチャージ用トランジスタ54と、電源供給トランジスタ55と、選択トランジスタ56と、アンプトランジスタ57と、を備えている。積算コンデンサ51は、セルを流れる電流量に相当する電荷を蓄える。第1チャージ用トランジスタ52は、ドレイン端子が積算コンデンサ51の第1の端子に接続され、ソース端子が電圧VDDの電源VDDに接続され、積算コンデンサ51に電荷をチャージするためのチャージ用スイッチとして機能する。第2チャージ用トランジスタ53は、ドレイン端子が積算コンデンサ51の第2の端子に接続され、ソース端子がグランドVSSに接続され、積算コンデンサ51に電荷をチャージするためのチャージ用スイッチとして機能する。ディスチャージ用トランジスタ54は、ソース端子が選択トランジスタ56のドレイン端子に接続され、ドレイン端子が積算コンデンサ51の第1の端子に接続され、積算コンデンサ51の電荷を引き抜くためのディスチャージ用トランジスタとして機能する。電源供給トランジスタ55は、ドレイン端子が電源VDDに接続され、ソース端子が選択トランジスタ56のドレイン端子に接続され、ディスチャージ用トランジスタがオフの時に選択トランジスタ56からの電流を電源に流す。選択トランジスタ56は、ドレイン端子が電源供給トランジスタ55のソース端子及びディスチャージ用トランジスタ54のソース端子に接続され、ソース端子が選択メモリセルMCselに接続される選択ビットラインBLselに接続され、選択ビットラインBLselに読み出し用電圧を印加する。アンプトランジスタ57は、ゲート端子が積算コンデンサ51の第1の端子に接続され、ドレイン端子が積算コンデンサ51の第2の端子に接続され、ソース端子が電源VDDに接続された離散時間アンプとして機能する。
上記構成において、積算コンデンサ51の第1の端子に対応するセンスノードSENは、コンパレータ60の入力端子に接続されている。メモリ制御回路33は、センスアンプ回路50が備える複数のトランジスタの各ゲートに印加される信号を制御する。
図5は、第1実施形態のセンスアンプ回路50の回路構成例の説明図である。
センスアンプ回路50は、第1容量素子の一例としての積算コンデンサ51と、第1チャージ用トランジスタ52と、第2チャージ用トランジスタ53と、ディスチャージ用トランジスタ54と、電源供給トランジスタ55と、選択トランジスタ56と、アンプトランジスタ57と、を備えている。積算コンデンサ51は、セルを流れる電流量に相当する電荷を蓄える。第1チャージ用トランジスタ52は、ドレイン端子が積算コンデンサ51の第1の端子に接続され、ソース端子が電圧VDDの電源VDDに接続され、積算コンデンサ51に電荷をチャージするためのチャージ用スイッチとして機能する。第2チャージ用トランジスタ53は、ドレイン端子が積算コンデンサ51の第2の端子に接続され、ソース端子がグランドVSSに接続され、積算コンデンサ51に電荷をチャージするためのチャージ用スイッチとして機能する。ディスチャージ用トランジスタ54は、ソース端子が選択トランジスタ56のドレイン端子に接続され、ドレイン端子が積算コンデンサ51の第1の端子に接続され、積算コンデンサ51の電荷を引き抜くためのディスチャージ用トランジスタとして機能する。電源供給トランジスタ55は、ドレイン端子が電源VDDに接続され、ソース端子が選択トランジスタ56のドレイン端子に接続され、ディスチャージ用トランジスタがオフの時に選択トランジスタ56からの電流を電源に流す。選択トランジスタ56は、ドレイン端子が電源供給トランジスタ55のソース端子及びディスチャージ用トランジスタ54のソース端子に接続され、ソース端子が選択メモリセルMCselに接続される選択ビットラインBLselに接続され、選択ビットラインBLselに読み出し用電圧を印加する。アンプトランジスタ57は、ゲート端子が積算コンデンサ51の第1の端子に接続され、ドレイン端子が積算コンデンサ51の第2の端子に接続され、ソース端子が電源VDDに接続された離散時間アンプとして機能する。
上記構成において、積算コンデンサ51の第1の端子に対応するセンスノードSENは、コンパレータ60の入力端子に接続されている。メモリ制御回路33は、センスアンプ回路50が備える複数のトランジスタの各ゲートに印加される信号を制御する。
ここで、実施形態の説明に先立ち、比較例の構成例及び動作例について説明する。
図6は、比較例のセンスアンプ回路50Pの回路構成例の説明図である。
図6において、図5と同様の部分については、同一の符号を付すと共に説明を簡略化又は省略する。図7は、比較例のセンスアンプ回路50Pの動作説明図である。
図6は、比較例のセンスアンプ回路50Pの回路構成例の説明図である。
図6において、図5と同様の部分については、同一の符号を付すと共に説明を簡略化又は省略する。図7は、比較例のセンスアンプ回路50Pの動作説明図である。
図6に示すように、比較例のセンスアンプ回路50Pは、積算コンデンサ51Pと、チャージ用トランジスタ52Pと、ディスチャージ用トランジスタ54Pと、電源供給トランジスタ55Pと、選択トランジスタ56Pと、を備えている。
上記構成において、積算コンデンサ51P、チャージ用トランジスタ52P、ディスチャージ用トランジスタ54P、電源供給トランジスタ55P、及び、選択トランジスタ56Pの動作は、第1実施形態の積算コンデンサ51、第1チャージ用トランジスタ52、ディスチャージ用トランジスタ54、電源供給トランジスタ55及び選択トランジスタ56の動作と同様である。
すなわち、比較例のセンスアンプ回路50Pは、第2チャージ用トランジスタ53と、アンプトランジスタ57と、を備えていない点、及び、積算コンデンサ51Pの第2の端子がグランド電位に接続されている点で、第1実施形態のセンスアンプ回路50と異なる。また、ノードSENは、コンパレータ60の入力端子に接続されている。メモリ制御回路33Pは、センスアンプ回路50Pが備える複数のトランジスタの各ゲートに印加される信号を制御する。
初期状態において、積算コンデンサ51Pは、非蓄電状態であり、チャージ用トランジスタ52P、ディスチャージ用トランジスタ54P、電源供給トランジスタ55P、及び選択トランジスタ56Pは、全てオフ状態(開状態)であるものとする。
最初にメモリ制御回路33Pは、電源供給トランジスタ55Pを信号SG4=“H”によりオン状態(閉状態)とするとともに、読み出し対象となる選択メモリセルMCselに接続される選択ビットラインBLselに接続されている選択トランジスタ56Pのゲート端子を、所定のビットライン印加電圧(例えば、0.7V)+閾値電圧Vthの電圧とした信号SG5によりオン状態(閉状態)とする。
この結果、選択ビットラインBLselの電圧は、ビットラインBLの読出時のビットライン印加電圧(上述の例では、0.7V)となる。
そしてメモリ制御回路33Pは、選択メモリセルMCselに対応する選択ワード線WSEL(不図示)に閾値電圧を印加する。
まず、メモリ制御回路33Pは、信号SG1=“L”とされによりチャージ用トランジスタ52Pをオン状態(閉状態)とし、積算コンデンサ51Pは、図7の時刻t0〜時刻t11の期間に示すように、電源VDDの電圧VDDが印加され、積算コンデンサ51Pは、電源VDDの電圧まで蓄電される。
そして、メモリ制御回路33Pは、時刻t11において、積算コンデンサ51Pが確実に電源VDDの電圧まで蓄電される時間が経過したことに応じて、信号SG1=“H”によりチャージ用トランジスタ52Pをオフ状態(開状態)とする。
続いて、メモリ制御回路33Pは、時刻t11において信号SG3=“H”とすることによりディスチャージ用トランジスタ54Pをオン状態とし、積算コンデンサ51Pに蓄えられた電荷が、電流ICELLとして、ディスチャージ用トランジスタ54P及び選択トランジスタ56Pを介して選択メモリセルMCselに流れ込むことが可能となる。
この場合において、この回路は、電流ICELLを積算コンデンサ51Pの容量で積分するパッシブ素子のみの構成を採っている。このため、放電を開始してから一定時間後の積算コンデンサ51PのノードSEN側の電圧特性は、ほぼリニアなものとなるが利得が小さい。
すなわち、図7に示すように、時刻t12のコンパレータ60の判定タイミングにおいて、実線SEN_ONで示す読み出し対象である選択メモリセルMCselがオン状態の場合の電圧と、破線EN_OFFで示す読み出し対象である選択メモリセルMCselがオフ状態の場合の電圧と、の差が小さい。すなわち、センスノードSENにおける電圧マージンを大きくとることができず、コンパレータ60の動作バラツキの影響を受けやすいものとなっていた。
そこで、本第1実施形態は、コンパレータ60の動作バラツキの影響を受けにくくするために、ノードSENでの実効的な利得を大きくとれるような構成を採っている。
以下、詳細に説明する。
以下、詳細に説明する。
次に、図5、図8及び図9を用いて、第1実施形態のセンスアンプ回路50の動作を説明する。
図8は、第1実施形態のセンスアンプ回路50の動作を説明するためのフローチャートである。また、図9は、第1実施形態のセンスアンプ回路の動作説明図である。
図8は、第1実施形態のセンスアンプ回路50の動作を説明するためのフローチャートである。また、図9は、第1実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ51は、非蓄電状態であり、第1チャージ用トランジスタ52、第2チャージ用トランジスタ53、ディスチャージ用トランジスタ54、電源供給トランジスタ55及び選択トランジスタ56は、全てオフ状態(開状態)であるものとする。
最初にメモリ制御回路33は、読み出し対象となる選択メモリセルMCselが接続される選択ビットラインBLselに接続されている電源供給トランジスタ55を信号SG4=Hによりオン状態(閉状態)とするとともに、選択トランジスタ56のゲート端子を所定のビットライン印加電圧(例えば、0.7V)+閾値電圧Vthの電圧とした信号SG5によりオン状態(閉状態)として、ビットライン選択状態とする(S11)。
この結果、選択ビットラインBLselの電圧は、ビットラインBLの読出時のビットライン印加電圧(上述の例では、0.7V)となる。
さらにメモリ制御回路33は、選択メモリセルMCselに対応する選択ワード線WSEL(不図示)に閾値電圧を印加する。
より詳細には、選択ワード線WSELに印加される閾値電圧は、例えば、選択メモリセルMCselがQLCタイプである場合には、図4に示したように、読み出し閾電圧Vread00〜Vread14の15種の電圧の何れかの電圧となる。
次に、メモリ制御回路33は、信号SG1=“L”とし、信号SG2(=/SG1)=“H”とすることにより第1チャージ用トランジスタ52及び第2チャージ用トランジスタ53をオン状態(閉状態)とする(S12)。
これによりセンスノードSENは、第1チャージ用トランジスタ52を介して電源VDDに接続され、ノードVAOは、第2チャージ用トランジスタ53を介してグランドに接続される。
続いてメモリ制御回路33は、所定チャージ時間が経過したか否かを判定する(S13)。
S13の判定において、未だ所定チャージ時間が経過していない場合には、(S13;No)は、積算コンデンサ51を蓄電することとなる。すなわち、図9の時刻t0〜時刻t1の期間に示すように、積算コンデンサ51には、電源VDDの電圧VDDが印加され、積算コンデンサ51は、電源VDDの電圧VDDまで蓄電される。
続いてメモリ制御回路33は、所定チャージ時間が経過したか否かを判定する(S13)。
S13の判定において、未だ所定チャージ時間が経過していない場合には、(S13;No)は、積算コンデンサ51を蓄電することとなる。すなわち、図9の時刻t0〜時刻t1の期間に示すように、積算コンデンサ51には、電源VDDの電圧VDDが印加され、積算コンデンサ51は、電源VDDの電圧VDDまで蓄電される。
S13の判定において、所定チャージ時間が経過した場合には(S13;Yes)、信号SG1=“H”及び信号SG2(=/SG1)=“L”とすることにより第1チャージ用トランジスタ52及び第2チャージ用トランジスタ53をオフ状態(開状態)とする(S14)。
より具体的には、図9の例の場合、メモリ制御回路33は、時刻t1において、第1チャージ用トランジスタ52及び第2チャージ用トランジスタ53をオフ状態(開状態)とする。
続いて、メモリ制御回路33は、信号SG3=“H”としてディスチャージ用トランジスタ54をオン状態とする(S15)。
このとき、アンプトランジスタ57は、そのゲート端子に積算コンデンサ51の蓄電電圧(初期状態では、電源VDDの電圧)が印加されているため、初期状態においては、動作していない。しかし、積算コンデンサ51に蓄えられた電荷が、ディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れ込み放電されることにより(S16)、アンプトランジスタ57は、離散時間アンプとして動作を開始することとなる。
このとき、アンプトランジスタ57は、そのゲート端子に積算コンデンサ51の蓄電電圧(初期状態では、電源VDDの電圧)が印加されているため、初期状態においては、動作していない。しかし、積算コンデンサ51に蓄えられた電荷が、ディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れ込み放電されることにより(S16)、アンプトランジスタ57は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ57の動作は、積算コンデンサ51の蓄電電圧に比例した活性領域での動作となり、ノードVAOの電圧は、電源VDDの電圧に近づくように徐々に増加することとなる。
一方、積算コンデンサ51は、離散時間アンプとして機能するアンプトランジスタ57に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ51の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとすると、積算コンデンサ51の本来の容量の(1+A)倍となる。
したがって、積算コンデンサ51の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとすると、積算コンデンサ51の本来の容量の(1+A)倍となる。
このとき選択メモリセルMCselに対応するワードラインWLに設定された識別閾値電圧VreadXXに対し、当該選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが低い場合(VreadXX>Vthmcx)には、当該選択メモリセルMCselはオン状態となる(オンセル)。また、当該選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXに対し高い場合(VreadXX<Vthmcx)には、当該選択メモリセルMCselはオフ状態となる(オフセル)。
したがって、ワードラインWLに設定された識別閾値電圧VreadXXにより、選択メモリセルMCselがオン状態か否かによって、積算コンデンサ51からディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れる電流ICELLの大きさが大幅に異なる。また、選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが、閾値分布のうち電圧が高い側にあるか低い側にあるかに応じても、選択メモリセルMCselに流れる電流ICELLの大きさが異なる。
すなわち、本実施形態においては、選択メモリセルMCselにプログラムされた閾値電圧:Vthmcxが選択ワードラインWLselの電圧:Vwlselよりも低い場合(Vthmcx<Vwlsel)には、当該選択メモリセルMCselはオン状態(オンセル)となり、電流ICELLが大きく、選択メモリセルMCselにプログラムされた閾値電圧:VthmcxがワードラインWLの電圧:Vwlselよりも高い場合(Vthmcx>Vwlsel)には、当該選択メモリセルMCselはオフ状態(オフセル)となり、電流ICELLが小さくなる。また、選択メモリセルMCselがオン状態(オンセル)であったとしても、閾値電圧Vthmcxが高くなるに従って、電流ICELLは小さくなる。
次に、選択メモリセルMCselにプログラムされた閾値電圧が選択ワードラインWLselに設定された識別閾値電圧VreadXXよりも高い場合及び低い場合のそれぞれについて動作を説明する。
[1.1]選択メモリセルMCselプログラムの閾値電圧Vthmcxが選択ワードラインWLselに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)(選択メモリセルMCselがオンセルの場合)
まず、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合について説明する。
まず、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合について説明する。
選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低く、当該選択メモリセルMCselがオン状態となって電流ICELLが大きい場合には、積算コンデンサ51から選択メモリセルMCsel選択メモリセルMCselに向かって電流が流れ、積算コンデンサ51の電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなる。
従って図9に実線SEN_ONで示すように時刻t1からセンスノードSENの電圧、すなわち、アンプトランジスタ57のゲート電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなり、図9に実線VAO_ONで示すように、ノードVAOの電圧は徐々に増加する。そのため、積算コンデンサ51の両端は信号が逆相で動作するため、ミラー効果の影響で特にノードSEN側からは大きなコンデンサが接続されているように動作する。
そして、時刻t4に到り、ノードVAOの電圧が電源VDDの電圧とほぼ等しくなると、アンプトランジスタ57のソース−ドレイン間電流は流れなくなり、アンプトランジスタ57の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ51の容量は、本来の容量となるが、積算コンデンサ51からディスチャージ用トランジスタ54を介して選択メモリセルMCselに流れる電流量は変わらないため、時刻t4以降のセンスノードSENの電圧は、急激に低下することとなる。
その後、時刻t5において、積算コンデンサ51の電圧はほぼ一定となる。
したがって、時刻t4〜時刻t5の期間においては、コンパレータ60の入力端子の電圧も急峻に変化する。
すなわち図8に示すように、メモリ制御回路33は、所定の判定タイミングに到ったか否かを判定する(S17)。
所定の判定タイミングに到っていない場合には(S17;No)、待機状態となり、所定の判定タイミングに到った場合には(S17;Yes)、コンパレータ60の出力がデータレジスタ36にラッチされて(S18)、処理は終了する。
所定の判定タイミングに到っていない場合には(S17;No)、待機状態となり、所定の判定タイミングに到った場合には(S17;Yes)、コンパレータ60の出力がデータレジスタ36にラッチされて(S18)、処理は終了する。
[1.2]選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが選択ワードラインWLselに設定された識別閾値電圧VreadXXよりも高い場合(Vthmcx>VreadXX:選択メモリセルMCselがオフセルの場合)
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWL設定された識別閾値電圧VreadXXよりも高い場合について説明する。
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWL設定された識別閾値電圧VreadXXよりも高い場合について説明する。
時刻t3において、センスノードSENの電圧が、アンプトランジスタ57の閾値電圧程度まで低下した後であって、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも高く、当該選択メモリセルMCselがオフ状態で電流ICELLが小さい場合も、積算コンデンサ51から選択メモリセルMCselに向かって電流が流れ、積算コンデンサ51の電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルMCselに流れる電流は、オンセルの選択メモリセルMCselの電流よりも少ない。
従って図9に破線SEN_OFFで示すように、時刻t1からセンスノードSENの電圧、すなわち、アンプトランジスタ57のゲート電圧の低下は、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ57のソース−ドレイン間電流はゆっくりと大きくなり、ノードVAOの電圧はゆっくりと増加する。
しかしながら、選択メモリセルMCselがオフセルの場合のセンスノードSENの電圧低下はゆっくりであるため、所定の判定期間(時刻t5以降)において、選択メモリセルMCselがオフセルの場合のノードVAOの電圧が電源VDDの電圧VDDとほぼ等しくなることはないため、所定の判定期間中、アンプトランジスタ57の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ51の見かけ上の容量は、実際の容量よりも大きいままとなる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ51の見かけ上の容量は、実際の容量よりも大きいままとなる。
したがって、判定期間中にコンパレータ60の入力端子の電圧がコンパレータ60の基準電圧Vrefより小さくなることはない。
すなわち、所定の判定期間(好ましくは、時刻t5以降の所定期間)において、各ビットラインBLに対応して設けられたコンパレータ60の動作バラツキの影響があったとしても電流ICELLに応じたノードSENの電圧変化が急峻なため、選択メモリセルMCselにプログラムされた閾値電圧、ひいては、選択メモリセルMCselのステートを判定することが可能となる。
以上の説明のように、本第1実施形態によれば、実効的にセンスアンプ回路の利得を大きくとることができ、図9に示したように、選択メモリセルMCselがオン状態(オンセル)にある場合に検出されるセンスノードSENの電圧である実線SEN_ONと選択メモリセルMCselがオフ状態(オフセル)にある場合に検出されるセンスノードSENの電圧である破線SEN_OFFとの間で大きな(電圧)マージンを確保することが可能となり、センスアンプ回路毎に設けられている多数のコンパレータ60の動作バラツキの影響があったとしても、確実にコンパレータ60において判定を行うことができる。
[2]第2実施形態
次に第2実施形態について説明する。
図10は、第2実施形態のセンスアンプ回路50Aの回路構成例の説明図である。
図10において、図5と同様の部分には、同一の符号を付して説明を簡略化又は省略する。
次に第2実施形態について説明する。
図10は、第2実施形態のセンスアンプ回路50Aの回路構成例の説明図である。
図10において、図5と同様の部分には、同一の符号を付して説明を簡略化又は省略する。
本第2実施形態は、メモリセルの電圧範囲を拡げる要望に応えるために、メモリセルMCのソースラインの電位VSCを第1実施形態の低電位側電源VSSの電位よりも高くする。このような構成を採った場合、センスノードSENから選択メモリセルMCsel側へ電流が流れにくくなる。このため、本第2実施形態では、センスノードSENの電位及びノードVAOの電位をより高くするための構成として、クロック電圧回路70及びバイアス昇圧回路80を設けている。クロック電圧回路70は、振幅が電圧VDDのクロック態様の信号CLKSAにより蓄電されるコンデンサを備えている。バイアス昇圧回路80は、電圧VDDの2倍程度の電圧VDD2を生成する。
さらに第2実施形態のセンスアンプ回路50Aは、第1実施形態と同様に、積算コンデンサ51、第1チャージ用トランジスタ52、第2チャージ用トランジスタ53,ディスチャージ用トランジスタ54、電源供給トランジスタ55、選択トランジスタ56、及びアンプトランジスタ57を備え、更にスイッチトランジスタ58を備えている。
ここで、スイッチトランジスタ58は、信号SG6によりバイアス昇圧回路80から供給される電圧VDD2の供給を制御している。
本第2実施形態においても、積算コンデンサ51の一方の端子に対応するセンスノードSENは、次段のコンパレータ60の入力端子に接続されている。
ここで、スイッチトランジスタ58は、信号SG6によりバイアス昇圧回路80から供給される電圧VDD2の供給を制御している。
本第2実施形態においても、積算コンデンサ51の一方の端子に対応するセンスノードSENは、次段のコンパレータ60の入力端子に接続されている。
次に第2実施形態のセンスアンプ回路の動作を図10及び図11を参照して説明する。
図11は、第2実施形態のセンスアンプ回路の動作説明図である。
図11は、第2実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ51は、電源VDDの電圧VDDの蓄電状態であり、第1チャージ用トランジスタ52と第2チャージ用トランジスタ53はオン状態(閉状態)、ディスチャージ用トランジスタ54、電源供給トランジスタ55、選択トランジスタ56及びスイッチトランジスタ58は、全てオフ状態(開状態)であるものとする。
図11(A)に示すように、まず、メモリ制御回路33Aは、時刻t0において、信号SG1=“H”として、第1チャージ用トランジスタ52をオフ状態(開状態)として、積算コンデンサ51の蓄電を終了し、クロック電圧回路70はメモリ制御回路33Aの制御下で電圧CLKSAを電圧VSSから電圧VDDまで変化させることで、センスノードSENの電圧の昇圧を開始する。
これによりクロック電圧回路70の電圧CLKSAが積算コンデンサ51の電圧に重畳されることとなり、センスノードSENの電圧は、図11の時刻t0〜時刻t1の期間に示すように電源VDDの電圧の2倍程度の電圧となる。
また、メモリ制御回路33Aは、信号SG6=“L”とすることによりスイッチトランジスタ58をオン状態(閉状態)として、アンプトランジスタ57のソース端子にバイアス昇圧回路80からの電圧=VDD×2程度の電圧VDD2を印加する。
これによりクロック電圧回路70の電圧CLKSAが積算コンデンサ51の電圧に重畳されることとなり、センスノードSENの電圧は、図11の時刻t0〜時刻t1の期間に示すように電源VDDの電圧の2倍程度の電圧となる。
また、メモリ制御回路33Aは、信号SG6=“L”とすることによりスイッチトランジスタ58をオン状態(閉状態)として、アンプトランジスタ57のソース端子にバイアス昇圧回路80からの電圧=VDD×2程度の電圧VDD2を印加する。
そして、メモリ制御回路33Aは、時刻t1において、センスノードSENの電圧が電源VDDの電圧のほぼ2倍の電圧となる所定のチャージ時間が経過したか否かを判定する。
未だ所定のチャージ時間が経過していない場合には、待機状態となり、所定のチャージ時間が経過した場合には、信号SG2=“L”として、第2チャージ用トランジスタ53をオフ状態(開状態)とする。
続いて、メモリ制御回路33Aは、信号SG3=“H”としてディスチャージ用トランジスタ54をオン状態とする。
このとき、アンプトランジスタ57のゲート端子には、積算コンデンサ51の蓄電電圧(初期状態では、電源VDD×2の電圧)が印加されているため、初期状態においては、アンプトランジスタ57は動作していないが、積算コンデンサ51に蓄えられた電荷が、ディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れ込むことにより、アンプトランジスタ57は、離散時間アンプとして動作を開始することとなる。
このとき、アンプトランジスタ57のゲート端子には、積算コンデンサ51の蓄電電圧(初期状態では、電源VDD×2の電圧)が印加されているため、初期状態においては、アンプトランジスタ57は動作していないが、積算コンデンサ51に蓄えられた電荷が、ディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れ込むことにより、アンプトランジスタ57は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ57の動作は、積算コンデンサ51の電圧に比例した活性領域での動作となり、ノードVAOの電圧は、電源VDD2の電圧に近づくように徐々に増加し、積算コンデンサ51は、離散時間アンプとして機能するアンプトランジスタ57に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ51の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとして、積算コンデンサ51の本来の容量の(1+A)倍となる。
したがって、積算コンデンサ51の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとして、積算コンデンサ51の本来の容量の(1+A)倍となる。
このとき選択メモリセルMCselに対応するワードラインWLに設定されている識別閾値電圧VreadXX(図4の識別閾値電圧Vread00〜Vread14のいずれかに相当)に対し、当該選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが低い場合(VreadXX>Vthmcx)には、当該選択メモリセルMCselはオン状態となる(オンセル)。また、当該選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXに対し高い場合(VreadXX<Vthmcx)には、当該選択メモリセルMCselはオフ状態となる(オフセル)。
したがって、ワードラインWLに設定された識別閾値電圧VreadXXにより、選択メモリセルMCselがオン状態か否かによって、積算コンデンサ51からディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れる電流ICELLの大きさが大幅に異なる。また、選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが、閾値分布のうち電圧が高い側にあるか低い側にあるかに応じても、選択メモリセルMCselに流れる電流ICELLの大きさが異なる。
すなわち、本実施形態においても、選択メモリセルMCselにプログラムされた閾値電圧:Vthmcxが選択ワードラインWLselの電圧:Vwlselよりも低い場合(Vthmcx<Vwlsel)には、当該選択メモリセルMCselはオン状態(オンセル)となり、電流ICELLが大きいまた、選択メモリセルMCselにプログラムされた閾値電圧:VthmcxがワードラインWLの電圧:Vwlselよりも高い場合(Vthmcx>Vwlsel)には、当該選択メモリセルMCselはオフ状態(オフセル)となり、電流ICELLが小さくなる。また、選択メモリセルMCselがオン状態(オンセル)であったとしても、閾値電圧Vthmcxが高くなるに従って、電流ICELLは小さくなる。
[2.1]選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが選択ワードラインWLSELに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)
まず、選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)について説明する。
まず、選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)について説明する。
選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低く、当該選択メモリセルMCselがオン状態となって電流ICELLが大きい場合には、積算コンデンサ51から選択メモリセルMCselに向かって電流が流れ、積算コンデンサ51の電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなる。
従って図11(A)に実線SEN_ONで示すように時刻t1からセンスノードSENの電圧、すなわち、アンプトランジスタ57のゲート電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなり、図11(A)に実線VAO_ONで示すように、ノードVAOの電圧は徐々に増加する。そのため、積算コンデンサ51の両端は、信号が逆相で動作するため、ミラー効果の影響で特にノードSEN側からは積算コンデンサ51は大きなコンデンサのように動作する。
そして、時刻t4に到り、ノードVAOの電圧が電源VDD2の電圧とほぼ等しくなると、アンプトランジスタ57の増幅動作は停止状態となる。
そして、時刻t4に到り、ノードVAOの電圧が電源VDD2の電圧とほぼ等しくなると、アンプトランジスタ57の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ51の容量は、本来の容量となるが、積算コンデンサ51からディスチャージ用トランジスタ54を介して選択メモリセルMCselに流れる電流量は変わらないため、時刻t4以降のセンスノードSENの電圧は、急激に低下することとなる。
その後、時刻t5において、積算コンデンサ51の電圧はほぼ一定となる。その後、メモリ制御回路33Aは、時刻t6で、SG6=“H”(=電圧VDD2相当)とすることによりスイッチトランジスタ58をオフする。時刻t6は、時刻t5以降であればいつでもよい。
したがって、時刻t4〜時刻t5の期間においては、コンパレータ60の入力端子の電圧も急峻に変化する。
そこで、所定の判定タイミング(例えば、時刻t6)に到ったか否かを判定し、未だ、所定の判定タイミングに到っていない場合には待機状態となり、所定の判定タイミングに到った場合には、クロック電圧回路70がメモリ制御回路33Aの制御下で電圧CLKSAを電圧VDDから電圧VSSまで変化させることで、センスノードSENの電圧の降圧した後に、コンパレータ60の出力がデータレジスタ36にラッチされて、処理は終了する。
[2.2]選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXよりも高い場合(Vthmcx>VreadXX)
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも高い場合について説明する。
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも高い場合について説明する。
図11(B)に示すように、時刻t3(>時刻t2)において、センスノードSENの電圧が、アンプトランジスタ57の閾値電圧+電源VDDの電圧程度まで低下した後であって、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも高く、当該選択メモリセルMCselがオフ状態で電流ICELLが小さい場合も、積算コンデンサ51から選択メモリセルMCselに向かって電流が流れ、積算コンデンサ51の電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルMCselに流れる電流は、オンセルの選択メモリセルMCselの電流よりも少ない。
従って図11(B)に実線SEN_OFFで示すように時刻t1からセンスノードSENの電圧、すなわち、アンプトランジスタ57のゲート電圧の低下は、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなり、ノードVAOの電圧はゆっくりと増加する。このとき、積算コンデンサ51の両端は信号が逆相で動作するため、ミラー効果の影響で特にノードSEN側からは大きなコンデンサのように動作する。
しかしながら、センスノードSENの電圧低下はゆっくりであるため、所定の判定期間(時刻t5以降)において、ノードVAOの電圧が電源VDD2の電圧とほぼ等しくなることはないため、所定の判定期間中、アンプトランジスタ57の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ51の見かけ上の容量は、実際の容量よりも大きいままとなる。
そこで、所定の判定タイミングに到ったか否かを判定し、所定の判定タイミングに到っていない場合には待機状態となり、所定の判定タイミングに到った場合には、クロック電圧回路70が、メモリ制御回路33Aの制御下で電圧CLKSAを電圧VDDから電圧VSSまで変化させることで、センスノードSENの電圧が降圧した後に、コンパレータ60の出力がデータレジスタ36にラッチされて処理は終了する。この時に、コンパレータ60の入力端子の電圧がコンパレータ60の基準電圧Vrefより小さくなることはない。
以上の説明のように、本第2実施形態によれば、メモリセルMCのソースラインの電位VSCを第1実施形態の低電位側電源VSSの電位よりも高くした場合であっても、実効的にセンスアンプ回路の利得を大きくとることができ、コンパレータ60の動作バラツキの影響を抑制することができる。
[3]第3実施形態
次に第3実施形態について説明する。
図12は、第3実施形態のセンスアンプ回路の回路構成例の説明図である。
図12において、図5と同様の部分には、同一の符号を付すものとする。
次に第3実施形態について説明する。
図12は、第3実施形態のセンスアンプ回路の回路構成例の説明図である。
図12において、図5と同様の部分には、同一の符号を付すものとする。
本第3実施形態は、第2実施形態と同様に、より一層のメモリセルMCの電圧範囲を拡げる要望に応える実施形態であり、第3実施形態のセンスアンプ回路50Bが第1実施形態と異なる点は、積算コンデンサ51に代えて、ディスチャージ用トランジスタ54のソース端子と選択トランジスタ56のドレイン端子との接続点に一方の端子が接続され、アンプトランジスタ57のドレイン端子に他方の端子が接続された積算コンデンサ71と、ディスチャージ用トランジスタ54のドレイン端子に一方の端子が接続され、アンプトランジスタ57のゲート端子に他方の端子が接続された電圧シフトコンデンサ72と、メモリ制御回路33Bの制御下でセンスノードSEN2の電位を電源VDDあるいは低電位側電源VSSの電位で切り替えるためのトランジスタ73、74と、を備えている。
さらに第3実施形態のセンスアンプ回路50Bは、第1実施形態と同様に、第1チャージ用トランジスタ52、第2チャージ用トランジスタ53、ディスチャージ用トランジスタ54、電源供給トランジスタ55及び選択トランジスタ56を備えている。
本第3実施形態においては、センスノードSENは、コンパレータ60の入力端子には接続されていない。その代わりとして、アンプトランジスタ57のゲート端子がセンスノードSEN2として機能しており、次段のコンパレータ60の入力端子に接続されている。
次に第3実施形態のセンスアンプ回路の動作を図12及び図13を参照して説明する。
図13は、第3実施形態のセンスアンプ回路の動作説明図である。
図13は、第3実施形態のセンスアンプ回路の動作説明図である。
初期状態において、積算コンデンサ71は、非蓄電状態であり、第1チャージ用トランジスタ52、第2チャージ用トランジスタ53、ディスチャージ用トランジスタ54、電源供給トランジスタ55及び選択トランジスタ56は、全てオフ状態(開状態)であるものとする。
まず、メモリ制御回路33Bは、時刻t0の直前において、信号SG1=“L”として第1チャージトランジスタ52をオン状態(閉状態)とし、信号SG12=“H”としてトランジスタ74をオン状態(閉状態)としている。この結果、電圧シフトコンデンサ72は、電圧VDDにチャージされた状態となっている。
そして、チップ制御回路は、時刻t0において、信号SG11=“L”としてトランジスタ73をオン状態、信号SG12=“L”としてトランジスタ74をオフ状態とすることでセンスノードSEN2をVSSからVDDに変化させる。この時にSG1=“H”として第1チャージ用トランジスタ52をオフ状態としておくことで、電圧シフトコンデンサ72はセンスノードSEN2の電圧変化に応じてセンスノードSENの電圧の昇圧を開始する。
そして、チップ制御回路は、時刻t0において、信号SG11=“L”としてトランジスタ73をオン状態、信号SG12=“L”としてトランジスタ74をオフ状態とすることでセンスノードSEN2をVSSからVDDに変化させる。この時にSG1=“H”として第1チャージ用トランジスタ52をオフ状態としておくことで、電圧シフトコンデンサ72はセンスノードSEN2の電圧変化に応じてセンスノードSENの電圧の昇圧を開始する。
これによりセンスノードSENの電圧は、図13の時刻t0〜時刻t1の期間に示すように電源VDDの電圧の2倍の電圧となる。
一方、第2のセンスノードSEN2の電圧は、図13の時刻t0〜時刻t1の期間に示すように電源VDDの電圧となる。
一方、第2のセンスノードSEN2の電圧は、図13の時刻t0〜時刻t1の期間に示すように電源VDDの電圧となる。
そして、メモリ制御回路33Bは、時刻t1において、センスノードSENの電圧が電源VDDの電圧の2倍の電圧となる所定のチャージ時間が経過したか否かを判定し、未だ所定のチャージ時間が経過していない場合には待機状態となり、所定のチャージ時間が経過した場合には、信号SG2=“H”として第2チャージ用トランジスタをオン状態にして、VAOノードを電圧VSSまでチャージした後に、信号SG2=“L”として第2チャージ用トランジスタをオフ状態にする。また、信号SG11=“H”としてトランジスタ73をオフ状態とする。
続いて、メモリ制御回路33Bは、信号SG3によりディスチャージ用トランジスタ54をオン状態とする。
このとき、アンプトランジスタ57のゲート端子には、電圧シフトコンデンサ72の蓄電電圧(初期状態では、電源VDDの電圧)が印加されることとなる。
このとき、アンプトランジスタ57のゲート端子には、電圧シフトコンデンサ72の蓄電電圧(初期状態では、電源VDDの電圧)が印加されることとなる。
一方、電圧シフトコンデンサ72及び積算コンデンサ71に蓄えられた電荷は、センスノードSENからディスチャージ用トランジスタ54及び選択トランジスタ56を介して選択メモリセルMCselに流れ込むことになる。
この結果、電圧シフトコンデンサ72のセンスノードSENの電圧は、徐々に低下し、その影響でセンスノードSEN2の電圧も徐々に低下し、アンプトランジスタ57は、離散時間アンプとして動作を開始することとなる。
この結果、アンプトランジスタ57の動作は、活性領域での動作となり、ノードVAOの電圧は、電源VDDの電圧に近づくように徐々に増加する。
また、積算コンデンサ71は、離散時間アンプとして機能するアンプトランジスタ57に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ71の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとして、積算コンデンサ71の本来の容量の(1+A)倍となる。
また、積算コンデンサ71は、離散時間アンプとして機能するアンプトランジスタ57に対して帰還コンデンサとして機能することとなる。
したがって、積算コンデンサ71の見かけ上の容量は、ミラー効果により離散時間アンプとしてのアンプトランジスタ57の入力側から見ると、アンプトランジスタ57の電圧増幅率Aとして、積算コンデンサ71の本来の容量の(1+A)倍となる。
このとき選択メモリセルMCselに対応するワードラインWLに当該時点で設定されている識別閾値電圧VreadXX(図4の識別閾値電圧Vread00〜Vread14のいずれかに相当)に対し、当該選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが低い場合(VreadXX>Vthmcx)には、当該選択メモリセルMCselはオン状態となる(オンセル)。また、当該選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXに対し高い場合(VreadXX<Vthmcx)には、当該選択メモリセルMCselはオフ状態となる(オフセル)。
したがって、選択メモリセルMCselにプログラムされた閾値電圧が選択ワードラインWLSELの電圧よりも低い場合には、当該選択メモリセルMCselはオン状態(オンセル)となり、電流ICELLが大きく、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLの電圧よりも高い場合には、当該選択メモリセルMCselはオフ状態(オフセル)となり、電流ICELLが小さくなる。
[3.1]選択メモリセルMCselにプログラムされた閾値電圧Vthmcxが選択ワードラインWLSELに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)
まず、選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)について説明する。
まず、選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合(Vthmcx<VreadXX)について説明する。
選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低く、当該選択メモリセルMCselがオン状態となって電流ICELLが大きい場合には、積算コンデンサ71及び電圧シフトコンデンサ72から選択メモリセルMCselに向かって電流が流れ、これに追従して電圧シフトコンデンサ72の両端の電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなる。
従って図13(A)に実線SEN2_ONで示すように時刻t1からセンスノードSEN2の電圧、すなわち、アンプトランジスタ57のゲート電圧は、徐々に低下し、アンプトランジスタ57のソース−ドレイン間電流は徐々に大きくなり、図13(A)に実線VAO_ONで示すように、ノードVAOの電圧は徐々に増加する。このとき、積算コンデンサ71の両端は信号が逆相で動作するため、ミラー効果の影響で特にディスチャージ用トランジスタ54のソース端子側からは大きなコンデンサのように動作する。
そして、時刻t4に到り、ノードVAOの電圧が電源VDDの電圧とほぼ等しくなると、アンプトランジスタ57の増幅動作は停止状態となる。
そして、時刻t4に到り、ノードVAOの電圧が電源VDDの電圧とほぼ等しくなると、アンプトランジスタ57の増幅動作は停止状態となる。
この結果、ミラー効果が働かなくなるため、積算コンデンサ71の容量は、本来の容量となるが、積算コンデンサ71からディスチャージ用トランジスタ54を介して選択メモリセルMCselに流れる電流量は変わらないため、時刻t4以降のセンスノードSENの電圧は、急激に低下することとなる。
これに伴い、電圧シフトコンデンサ72の電圧、すなわち、時刻t4以降のセンスノードSEN2の電圧も急激に低下することとなる。
これに伴い、電圧シフトコンデンサ72の電圧、すなわち、時刻t4以降のセンスノードSEN2の電圧も急激に低下することとなる。
その後、時刻t5において、電圧はほぼ一定となる。
したがって、時刻t4〜時刻t5の期間においては、積算コンデンサ71の電圧変化に伴って、コンパレータ60の入力端子の電圧であるセンスノードSEN2も急峻に変化する。
そこで、メモリ制御回路33Bは、所定の判定タイミングに到ったか否かを判定し、所定の判定タイミングに到っていない場合には、待機状態となり、所定の判定タイミングに到った場合には、コンパレータ60の出力をデータレジスタ36にラッチして、処理を終了する。
[3.2]選択メモリセルMCselにプログラムされた閾値電圧VthmcxがワードラインWL設定された識別閾値電圧VreadXXよりも高い場合(Vthmcx>VreadXX)
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWL設定された識別閾値電圧VreadXXよりも高い場合について説明する。
次に、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWL設定された識別閾値電圧VreadXXよりも高い場合について説明する。
図13(B)に示すように、時刻t3(>時刻t2)において、センスノードSEN2の電圧が、アンプトランジスタ57の閾値電圧+電源VDDの電圧程度まで低下した後であって、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも高く、当該選択メモリセルMCselがオフ状態で電流ICELLが小さい場合も、積算コンデンサ71及び電圧シフトコンデンサ72から選択メモリセルMCselに向かって電流が流れ、電圧シフトコンデンサ72の両端の電圧は、徐々に低下し、アンプトランジスタ57のソース-ドレイン間電流は徐々に大きくなる。
しかしながら、オフセルである選択メモリセルMCselに流れる電流は、オンセルの選択メモリセルMCselの電流よりも少ない。
従って図13(B)に実線SEN2_OFFで示すように時刻t1からセンスノードSEN2の電圧、すなわち、アンプトランジスタ57のゲート電圧の低下は、選択メモリセルMCselにプログラムされた閾値電圧がワードラインWLに設定された識別閾値電圧VreadXXよりも低い場合と比較してゆっくりと低下し、アンプトランジスタ57のソース-ドレイン間電流はゆっくり増加するので、ノードVAOの電圧はゆっくりと増加する。
しかしながら、センスノードSENの電圧低下、ひいては、センスノードSEN2の電圧低下はゆっくりであるため、所定の判定期間(時刻t5以降)において、ノードVAOの電圧が電源VDDの電圧とほぼ等しくなるとはないため、所定の判定期間中、アンプトランジスタ57の増幅動作は継続状態となる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ71の見かけ上の容量は、実際の容量よりも大きいままとなる。
この結果、ミラー効果が働きつづけ、判定期間中の積算コンデンサ71の見かけ上の容量は、実際の容量よりも大きいままとなる。
したがって、判定期間中にセンスアンプ回路50Bの後段のコンパレータ60の入力端子の電圧がコンパレータ60の基準電圧Vrefより小さくなることはない。
すなわち、所定の判定期間(好ましくは、時刻t5以降)において、各ビットラインBLに対応して設けられたコンパレータ60の動作バラツキの影響を受けることなく、選択メモリセルMCselにプログラムされた閾値電圧、ひいては、選択メモリセルMCselのステートを判定することが可能となる。
そこで、所定の判定タイミングに到ったか否かを判定する(S17)。
S17の判定において、所定の判定タイミングに到っていない場合には(S17;No)、待機状態となる。
S17の判定において、所定の判定タイミングに到った場合には、コンパレータ60の出力をデータレジスタ36にラッチして(S18)、処理を終了する。
S17の判定において、所定の判定タイミングに到っていない場合には(S17;No)、待機状態となる。
S17の判定において、所定の判定タイミングに到った場合には、コンパレータ60の出力をデータレジスタ36にラッチして(S18)、処理を終了する。
以上の説明のように、本第3実施形態によっても、メモリセルMCのソースラインの電位VSCを第1実施形態の低電位側電源VSSの電位よりも高くした場合であっても、実効的にセンスアンプ回路の利得を大きくとることができ、センスアップ回路後段のコンパレータ60の動作バラツキの影響を抑制することができ、特にTLC、QLC等の一つのセルに多ビットの情報を記憶可能なメモリセルのデータの信頼性を向上することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、以上の説明においては、第1容量素子として積算コンデンサ51,51P,71を用い、第2容量素子としてクロック電圧回路70を構成しているコンデンサを用い、第3容量素子として、電圧シフトコンデンサ72を用いていたが、これらの容量素子としては、コンデンサに限られるものではない。このような容量素子としては、例えば、バリキャップダイオード、FET(Field Effect Transistor)等が挙げられる。
例えば、以上の説明においては、第1容量素子として積算コンデンサ51,51P,71を用い、第2容量素子としてクロック電圧回路70を構成しているコンデンサを用い、第3容量素子として、電圧シフトコンデンサ72を用いていたが、これらの容量素子としては、コンデンサに限られるものではない。このような容量素子としては、例えば、バリキャップダイオード、FET(Field Effect Transistor)等が挙げられる。
10 メモリシステム
20 メモリコントローラ
30 メモリ
31 I/O信号処理回路
32 制御信号処理回路
33,33A,33B チップ制御回路
34 コマンドレジスタ
35 アドレスレジスタ
36 データレジスタ
37 メモリセルアレイ
38 カラムデコーダ
39 センスアンプブロック
40 ロウデコーダ
41 電圧生成回路
50、50A,50B,50P センスアンプ回路
51,51P,71 積算コンデンサ(第1容量素子)
52P チャージ用トランジスタ
52 第1チャージ用トランジスタ
53 第2チャージ用トランジスタ
54,54P ディスチャージ用トランジスタ
55,55P 電源供給トランジスタ
56,56P 選択トランジスタ
57 アンプトランジスタ(増幅素子)
58 スイッチトランジスタ
60 コンパレータ
70 クロック電圧回路(第2容量素子)
72 電圧シフトコンデンサ(第3容量素子)
73 トランジスタ
74 トランジスタ
80 バイアス昇圧回路
100 ホスト
SEN、SEN2 センスノード
20 メモリコントローラ
30 メモリ
31 I/O信号処理回路
32 制御信号処理回路
33,33A,33B チップ制御回路
34 コマンドレジスタ
35 アドレスレジスタ
36 データレジスタ
37 メモリセルアレイ
38 カラムデコーダ
39 センスアンプブロック
40 ロウデコーダ
41 電圧生成回路
50、50A,50B,50P センスアンプ回路
51,51P,71 積算コンデンサ(第1容量素子)
52P チャージ用トランジスタ
52 第1チャージ用トランジスタ
53 第2チャージ用トランジスタ
54,54P ディスチャージ用トランジスタ
55,55P 電源供給トランジスタ
56,56P 選択トランジスタ
57 アンプトランジスタ(増幅素子)
58 スイッチトランジスタ
60 コンパレータ
70 クロック電圧回路(第2容量素子)
72 電圧シフトコンデンサ(第3容量素子)
73 トランジスタ
74 トランジスタ
80 バイアス昇圧回路
100 ホスト
SEN、SEN2 センスノード
Claims (9)
- センスノードに入力端子が接続された増幅素子と、
前記増幅素子の帰還経路に挿入され、前記センスノードを介してメモリセルのビットラインに接続されて前記メモリセルの読み出し時に前記メモリセルに電流を供給して前記電流の積算を行う第1容量素子と、
を備えたセンスアンプ回路。 - 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
前記センスノードに電圧を印加して前記センスノードの電位を高電位側にシフトさせる電圧印加回路と、
電源電圧を昇圧して、前記増幅素子に電源として供給するバイアス昇圧回路と、
を備えた請求項1記載のセンスアンプ回路。 - 前記電圧印加回路は、一方の端子が前記センスノードに接続された昇圧用の第2容量素子を備えている、
請求項2記載のセンスアンプ回路。 - 前記増幅素子は、ゲート端子が前記センスノードに接続され、ソース端子が高電位側電源に接続され、ドレイン端子が前記第1容量素子に接続されたPチャネルMOSトランジスタとして構成されている、
請求項1乃至請求項3のいずれか一項記載のセンスアンプ回路。 - 前記メモリセルのソース端子には、低電位側電源の電圧よりも高い電圧が印加されており、
前記第1容量素子に前記センスノードを介して一方の端子が接続され、前記入力端子に他方の端子が接続された電圧シフト用の第3容量素子と、
前記メモリセルの読み出し時に前記第3容量素子を介して前記センスノードの電位を高電位側電源の電位よりも高くするカップリングアップ回路と、を備え、
前記第3容量素子の他方の端子が出力端子として機能している、
請求項1記載のセンスアンプ回路。 - 前記増幅素子は、ゲート端子が前記第3容量素子の他方の端子に接続され、ソース端子が高電位側電源に接続され、ドレイン端子が前記低電位側電源に接続されるPチャネルMOSトランジスタとして構成されている、
請求項5記載のセンスアンプ回路。 - ワードラインに接続された複数のメモリセルと、
前記メモリセルにそれぞれ接続された複数のセンスアンプ回路と、
前記複数のセンスアンプ回路の出力端子にそれぞれ接続された複数のコンパレータと、を備え、
前記センスアンプ回路は、センスノードに入力端子が接続された増幅素子と、
前記増幅素子の帰還経路に挿入され、前記センスノードを介してメモリセルのビットラインに接続されて前記メモリセルの読み出し時に前記メモリセルに電流を供給して前記電流の積算を行う第1容量素子と、を備える、
半導体メモリ装置。 - 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
前記センスアンプ回路は、前記センスノードに電圧を印加して前記センスノードの電位を高電位側にシフトさせる電圧印加回路と、
電源電圧を昇圧して、前記増幅素子に電源として供給するバイアス昇圧回路と、
を備えた、
請求項7記載の半導体メモリ装置。 - 前記メモリセルのソース端子には、低電位側電源電圧よりも高い電圧が印加されており、
前記センスアンプ回路は、前記センスノードに一方の端子が接続され、前記入力端子に他方の端子が接続された第3容量素子と、
前記メモリセルの読み出し時に前記第3容量素子を介して前記センスノードの電位を高電位側電源の電位よりも高くするカップリングアップ回路と、を備え、
前記第3容量素子の他方の端子が出力端子として機能している、
請求項7記載の半導体メモリ装置。
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