TWI576964B - 非揮發性記憶裝置 - Google Patents
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Description
本申請案享有以日本專利申請案2013-157586號(申請日：2013年7月30日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種非揮發性記憶裝置。
NAND(Not-AND，與非)型快閃記憶體所代表之非揮發性記憶裝置係利用半導體之晶圓製程而製造。並且，其大容量化、低耗電化、及低成本化伴隨晶圓製程中之二維微細化技術之進步而實現。然而，為了微細加工技術之進一步發展，必需極大之設備投資。因此，積層複數個記憶體層之三維構造之記憶裝置之開發不斷進展。
本發明提供一種可容易地實現三維記憶胞陣列之大容量化之非揮發性記憶裝置。
實施形態之非揮發性記憶裝置包括：第1積層電極，其設置於基底層上；第2積層電極，其與上述第1積層電極並排設置於上述基底層上；複數個第1半導體層，其等於與上述基底層垂直之方向上貫通上述第1積層電極；及第2半導體層，其於與上述基底層垂直之方向上貫通上述第2積層電極。進而包括：記憶體膜，其設置於上述第1積層電
極與上述第1半導體層之間、及上述第2積層電極與上述第2半導體層之間；及連結部，其設置於上述基底層與上述第1積層電極之間、及上述基底層與上述第2積層電極之間。上述連結部電性連接於上述複數個第1半導體層各者之一端、及上述第2半導體層之一端。並且，上述複數個第1半導體層各者之另一端電性連接於第1配線，上述第2半導體層之另一端電性連接於第2配線。於上述第1積層電極與上述第1配線之間，設置有第1控制電極。上述第1控制電極隔著上述記憶體膜與上述第1半導體層對向，開關控制上述第1半導體層之電性導通。
1‧‧‧記憶胞陣列
11‧‧‧基板
11a‧‧‧上表面
13‧‧‧層間絕緣膜
14‧‧‧導電層
14a‧‧‧槽
20a‧‧‧積層電極
20b‧‧‧積層電極
21‧‧‧導電層
21a‧‧‧控制閘極電極
21b‧‧‧控制閘極電極
23‧‧‧選擇閘極電極
23a‧‧‧選擇閘極電極
23b‧‧‧選擇閘極電極
23c‧‧‧槽
24‧‧‧積層體
25‧‧‧選擇閘極電極
25a‧‧‧槽
30a‧‧‧半導體層
30b‧‧‧半導體層
31‧‧‧絕緣層
35‧‧‧絕緣層
35a‧‧‧絕緣層
35b‧‧‧絕緣層
37‧‧‧絕緣層
39‧‧‧絕緣層
40‧‧‧連結部
41‧‧‧絕緣膜
43‧‧‧絕緣膜
45‧‧‧絕緣膜
47‧‧‧記憶體膜
49‧‧‧層間絕緣膜
50‧‧‧記憶胞串
51‧‧‧導電層
53‧‧‧接觸插塞
60‧‧‧位元線
61‧‧‧犧牲層
65a‧‧‧記憶體孔
65b‧‧‧記憶體孔
70‧‧‧源極線
MC1‧‧‧記憶胞
MC2‧‧‧記憶胞
SG1‧‧‧選擇電晶體
SG2‧‧‧選擇電晶體
SG3‧‧‧選擇電晶體
SG4‧‧‧選擇電晶體
ST‧‧‧分離槽
ST24‧‧‧槽
TE‧‧‧高度
WE‧‧‧寬度
圖1係模式性地表示實施形態之非揮發性記憶裝置之立體圖。
圖2係表示實施形態之非揮發性記憶裝置之記憶胞陣列之剖面圖。
圖3A~D係表示實施形態之記憶胞陣列之製造過程之模式剖面圖。
圖4A、B係表示繼圖3D後之製造過程之模式剖面圖。
圖5A、B係表示繼圖4B後之製造過程之模式剖面圖。
圖6A、B係表示繼圖5B後之製造過程之模式剖面圖。
圖7A、B係表示繼圖6B後之製造過程之模式剖面圖。
圖8係表示實施形態之變化例之記憶胞陣列之剖面圖。
圖9係表示實施形態之另一變化例之記憶胞陣列之剖面圖。
圖10係表示比較例之記憶胞陣列之剖面圖。
以下，一面參照圖式一面對實施形態進行說明。對圖式中之相同部分標註相同編號，適當地省略其詳細說明，而說明不同之部分。再者，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等不一定與實際相同。又，即便於表現相同部分時亦有因圖式不同而尺寸或比率互不相同地表現之情況。
圖1係模式性地表示實施形態之非揮發性記憶裝置之立體圖。
圖2係表示實施形態之非揮發性記憶裝置之記憶胞陣列1之剖面圖。
實施形態之非揮發性記憶裝置係所謂之NAND型快閃記憶體，其具有三維配置之記憶胞陣列1。圖1係表示記憶胞陣列1之一部分之立體圖，為了使其構造容易理解，省略了絕緣層之表示。即，記憶胞陣列1之各要素藉由未圖示之絕緣層相互絕緣。
如圖1所示，非揮發性記憶裝置具有設置於基底層上之記憶胞陣列1。
基底層例如為基板11。基板11例如為矽基板，於其上表面11a設置有控制記憶胞陣列1之電路。並且，於基板11上，設置有第1層間絕緣膜(以下為層間絕緣膜13)。記憶胞陣列1設置於層間絕緣膜13上。
記憶胞陣列1包括：導電層14，其設置於層間絕緣膜13上；選擇閘極電極25，其設置於導電層14上；積層電極20，其設置於選擇閘極電極25上；選擇閘極電極23，其設置於積層電極20上；及第1配線(以下為位元線60)及第2配線(以下為源極線70)，其等設置於選擇閘極電極23上。
以下說明中，將相對於基板11垂直之方向設為Z方向，將與Z方向正交之2個方向中之一方向設為X方向，將另一方向設為Y方向。又，有將Z方向表達為上方，將其相反方向表達為下方之情形。
積層電極20包括並排設置於基底層上之第1積層電極(以下為積層電極20a)、及第2積層電極(以下為積層電極20b)。積層電極20a包括複數個控制閘極電極21a。積層電極20b包括複數個控制閘極電極21b。
以下說明中，有將積層電極20a與積層電極20b區別開來進行說明之情形，及將積層電極20a與積層電極20b統稱為積層電極20進行說明之情形。對於其他要素亦相同。
選擇閘極電極23設置為沿Y方向延伸之條紋狀。於積層電極20a上，並排設置有複數個選擇閘極電極23a(第1控制電極)。另一方面，選擇閘極電極25亦設置為沿Y方向延伸之條紋狀。並且，複數個選擇閘極電極25(第2控制電極)配置於導電層14與積層電極20a之間。
於積層電極20b上，設置選擇閘極電極23b(第3控制電極)。又，於導電層14與積層電極20b之間，亦配置選擇閘極電極25。
複數個第1半導體層(以下為半導體層30a)係於Z方向上貫通選擇閘極電極25、積層電極20a及選擇閘極電極23a地設置。又，第2半導體層(以下為半導體層30b)係於Z方向上貫通選擇閘極電極25、積層電極20b及選擇閘極電極23b地設置。
複數個半導體層30a各者之一端、及半導體層30b之一端電性連接於連結部40。連結部40設置於導電層14、及選擇閘極電極25之間，將複數個半導體層30a與半導體層30b電性連接。
連接於1個連結部40之複數個半導體層30a各者之另一端經由接觸插塞53電性連接於1個第1配線(位元線60)。又，半導體層30b之另一端經由接觸插塞53電性連接於第2配線(源極線70)。
於半導體層30a、30b及連結部40之外表面，設置記憶體膜47(參照圖2)。記憶體膜47例如為包含矽氧化膜與矽氮化膜之多層膜。並且，設置於連結部40之記憶體膜47使連結部40與導電層14之間電性絕緣。
設置於半導體層30a與控制閘極電極21a之間的記憶體膜47作為電荷儲存層發揮功能。即，於各控制閘極電極21a與半導體層30a之間形成記憶胞MC1。
設置於半導體層30b與控制閘極電極21b之間的記憶體膜47亦作為電荷儲存層發揮功能。因此，於半導體層30b與控制閘極電極21b之間亦形成記憶胞MC2。
設置於選擇閘極電極23a與半導體層30a之間、及選擇閘極電極25與半導體層30a之間的記憶體膜47作為閘極絕緣膜發揮功能，該選擇閘極電極23a設置於積層電極20a上。並且，於選擇閘極電極23a與半導體層30a之間，形成選擇電晶體SG1。又，於選擇閘極電極25與半導體層30a之間，形成選擇電晶體SG2。
設置於選擇閘極電極23b與半導體層30b之間的記憶體膜47作為閘極絕緣膜發揮功能，該選擇閘極電極23b設置於積層電極20b上。並且，於選擇閘極電極23b與半導體層30b之間，形成選擇電晶體SG3。又，於選擇閘極電極25與半導體層30b之間，亦形成選擇電晶體SG4。
選擇電晶體SG1及SG2開關控制半導體層30a之電性導通。另一方面，選擇電晶體SG3開關控制半導體層30b之電性導通。
本實施形態中，連接於位元線60之複數個半導體層30a中之任一者、連結部40、及連接於源極線70之半導體層30b形成記憶胞串50。並且，選擇電晶體SG1及選擇電晶體SG3控制記憶胞串50之電性導通。選擇電晶體SG2將複數個半導體層30a中之被設為導通狀態之1個以外之其他半導體層30a之導通斷開，防止所謂之讀取干擾(Read Disturb)。選擇電晶體SG4被保持為導通狀態。
如圖2所示，半導體層30例如設置為沿Z方向延伸之柱狀，記憶體膜47覆蓋該半導體層30之外表面。連結部40具有例如中空構造之導電層51，於其外表面設置記憶體膜47。半導體層30及導電層51包含例如具有導電性之多晶矽(多晶矽)，且電性連接。
如下所述，半導體層30設置於貫通選擇閘極電極23、積層電極20及選擇閘極電極25之記憶體孔65之內部(參照圖7)。例如，半導體層30係藉由於形成於該記憶體孔之內表面之記憶體膜47上堆積多晶矽層而形成。並且，半導體層30既可為堵塞記憶體孔65之柱狀構造，亦
可為於內側具有空洞之中空構造。
連結部40之外表面被導電層14覆蓋。即，導電層51隔著記憶體膜47被導電層14覆蓋。例如，藉由將導電層14作為背閘極，並施加特定之電壓，可於記憶體膜47與導電層51之界面形成儲存通道。藉此，可提高導電層51之導電率，可沿延伸方向(X方向)較長地形成連結部40。其結果，可增加能夠與連結部40連接之半導體層30a之數量。
如圖2所示，於導電層14上設置絕緣層31，於該絕緣層31上設置選擇閘極電極25。並且，於選擇閘極電極25上，並排設置積層電極20a及20b。
積層電極20a包括：複數個控制閘極電極21a，其等於Z方向積層；及絕緣層35a，其將控制閘極電極21a之間電性絕緣。積層電極20b包括：複數個控制閘極電極21b，其等於Z方向積層；及絕緣層35b，其將控制閘極電極21b之間電性絕緣。
控制閘極電極21a及21b例如為具有導電性之多晶矽膜。絕緣層35a及35b例如包含矽氧化膜及矽氮化膜之至少任一者。
於積層電極20a與積層電極20b之間設置絕緣膜43，而將積層電極20a與積層電極20b電性絕緣。絕緣膜43例如包含矽氧化膜及矽氮化膜之至少任一者。
於積層電極20a及積層電極20b上設置選擇閘極電極23。並且，於選擇閘極電極23上，設置包括位元線60及源極線70之多層配線。位元線60經由接觸插塞53電性連接於貫通選擇閘極電極23a之半導體層30a。源極線70經由接觸插塞53電性連接於貫通選擇閘極電極23b之半導體層30b。
於半導體層30a與位元線60之間、及半導體層30b與源極線70之間，設置第2層間絕緣膜(以下為層間絕緣膜49)。並且，位元線60與半導體層30a之間、及源極線70與半導體層30b之間經由於Z方向上貫
通層間絕緣膜49之複數個接觸插塞53而電性連接。
繼而，參照圖3~圖7，說明本實施形態之記憶胞陣列1之製造方法。圖3A~圖7B係表示實施形態之記憶胞陣列1之製造過程之模式剖面圖。
如圖3A所示，於設置於未圖示之層間絕緣膜13上之導電層14，形成連結記憶體孔65之下端之槽(以下為14a)。導電層14例如為摻有作為p型雜質之硼之多晶矽膜。
繼而，如圖3B所示，將犧牲層61埋入14a之內部。即，於形成有14a之導電層14上堆積犧牲層61。繼而，以殘留埋入14a之內部之部分之方式將犧牲層61之整個面進行回蝕，使導電層14於相鄰之14a之間露出。犧牲層61例如為矽氮化膜。又，作為犧牲層61，亦可使用未摻雜質之多晶矽膜。
繼而，如圖3C所示，於導電層14及犧牲層61上形成絕緣層31，於該絕緣層31上形成選擇閘極電極25。選擇閘極電極25例如為被複數個槽25a分割之導電性之多晶矽膜。
絕緣層31例如為矽氧化膜，相對於犧牲層61具有蝕刻之選擇性。例如，於犧牲層61為矽氮化膜之情形時，矽氧化膜對於其蝕刻液(熱磷酸)具有耐受性。又，矽氧化膜相對於選擇性地蝕刻未摻雜質之多晶矽膜之鹼系蝕刻液具有耐受性。絕緣層31形成為導電層14與選擇閘極電極25之間的絕緣耐壓高於特定值之膜厚。
繼而，如圖3D所示，於槽25a之內部埋入絕緣膜41，使相鄰之選擇閘極電極25之間絕緣。例如，於選擇閘極電極25上形成絕緣膜41。繼而，藉由整面蝕刻對絕緣膜41進行回蝕，使選擇閘極電極25之上表面露出。絕緣膜41例如可使用矽氧化膜。
繼而，如圖4A所示，於選擇閘極電極25上形成交替地堆積導電層21與絕緣層35而成之積層體24。導電層21例如為導電性之多晶矽
膜。絕緣層35例如包括矽氧化膜及矽氮化膜之至少任一者。又，絕緣層35形成為具有高於施加於控制閘極電極21a間、及控制閘極電極21b間之電壓之耐壓之厚度。
繼而，如圖4B所示，形成將積層體24沿Z方向分割之槽(以下為ST24)，而形成積層電極20a及積層電極20b。即，藉由ST24，導電層21被分割為控制閘極電極21a與21b，絕緣層35被分割為絕緣層35a與35b。
繼而，如圖5A所示，於ST24之內部埋入絕緣膜43。例如，於積層電極20a及20b上形成絕緣膜43。繼而，藉由整面蝕刻對絕緣膜43進行回蝕，使控制閘極電極21a及21b之上表面露出。絕緣膜43例如包含矽氧化膜及矽氮化膜之至少任一者。
繼而，如圖5B所示，於積層電極20a、20b及絕緣膜43上形成絕緣層37，於該絕緣層37上形成選擇閘極電極23。進而，於選擇閘極電極23上形成絕緣層39。選擇閘極電極23例如為導電性之多晶矽膜。絕緣層39例如為矽氧化膜，保護選擇閘極電極23。如該圖所示，選擇閘極電極23及絕緣層39被複數個槽23c分割。
繼而，如圖6A所示，於槽23c之內部埋入絕緣膜45，使相鄰之選擇閘極電極23之間絕緣。例如，於選擇閘極電極23上形成絕緣膜45。繼而，藉由整面蝕刻對絕緣膜45進行回蝕，使選擇閘極電極23之上表面露出。絕緣膜45例如使用矽氧化膜。
繼而，如圖6B所示，形成記憶體孔65a及65b。記憶體孔65自絕緣層39貫通選擇閘極電極23、積層電極20及選擇閘極電極25而與犧牲層61連通。
繼而，如圖7A所示，經由複數個記憶體孔65蝕刻犧牲層61而形成14a。例如，於使用矽氮化膜作為犧牲層61之情形時，積層電極20中所含之絕緣層35使用矽氧化膜。並且，藉由將熱磷酸用於蝕刻液，
可經由記憶體孔65選擇性地去除犧牲層61。
繼而，如圖7B所示，於記憶體孔65及14a之內表面形成記憶體膜47。記憶體膜47係交替地積層例如矽氧化膜與矽氮化膜而成之所謂之ONO膜。繼而，於設置於14a之內表面之記憶體膜47上形成導電層51，同時，於記憶體孔65之內部形成半導體層30。半導體層30及導電層51例如為導電性之多晶矽膜。
例如，於記憶體孔65、及與其連通之14a之內部，使用例如減壓CVD(Chemical VaporDeposition，化學氣相沈積法)法形成多晶矽膜。形成於14a之內部之多晶矽膜於記憶體孔65被多晶矽膜阻塞之時間點停止其堆積。即，有於14a之內部產生空洞之情形。
進而，將形成於絕緣層39上之多晶矽膜及記憶體膜47進行整個面蝕刻，使絕緣層39露出。藉此，於記憶體孔65a之內部形成半導體層30a，於記憶體孔65b之內部形成半導體層30b。同時，於14a之內部形成連結部40。
繼而，於絕緣層39及半導體層30之端面上，形成包括位元線60及源極線70之多層配線，完成記憶胞陣列1(參照圖2)。
如上所述，本實施形態之記憶胞陣列1中，連接於源極線70之1個半導體層30b經由連結部40而與連結於1個位元線60之複數個半導體層30a連接。並且，複數個半導體層30a中所包含之記憶胞陣列由積層電極20a控制。因此，可較寬地形成積層電極20a之X方向之寬度WE(參照圖4B)。
圖10係表示比較例之記憶胞陣列4之剖面圖。該例中，使連接於位元線60之半導體層30a與連接於源極線70之半導體層30b一對一地對應，並且設置連結其間之連結部40，藉此構成記憶胞串50。該構造中，例如於各半導體層30之間設置分離槽ST。其結果，設置於積層電極20之記憶體孔65與分離槽ST接近地配置，從而難以避免記憶體
孔65與分離槽ST之干涉。因此，必須高度控制記憶體孔之形狀。又，記憶體孔65及分離槽ST之形成過程中之光微影法之對準精度亦變得嚴格。
進而，積層電極20之寬度WE係設為與相鄰之半導體層30之間隔相等，例如設為接近於光微影法之解像度之極限之寬度。如此，若積層電極20之寬度WE變窄，則積層電極20之縱橫比(Z方向之高度TE/X方向之寬度WE)變大，因而產生於形成分離槽ST後之製造過程中積層電極20倒塌之虞。
相對於此，本實施形態中，可不於複數個半導體層30a所貫通之積層電極20a設置分離槽ST而較寬地形成其寬度WE。又，由於分離槽ST之數量被削減，因此，亦可不使記憶容量減少地擴寬分離槽ST之寬度。又，關於半導體層30b所貫通之積層電極20b，亦可擴寬其寬度WE。
藉此，記憶體孔與分離槽之間的干涉得到抑制，記憶胞陣列之製造變得容易。又，由於可減小積層電極20之縱橫比，因此，難以產生形成分離槽ST後之積層電極20之倒塌。因此，可使控制閘極電極21a之積層數增加，亦可增大記憶容量。
上述實施形態中，連接於源極線70之半導體層30b連接於連結部40之一端，但實施形態並不限定於此。半導體層30b之配置位置為任意，可根據記憶胞陣列之構成而設定其位置。
圖8係表示實施形態之變化例之記憶胞陣列2之剖面圖。如該圖所示，於本變化例中，亦為連接於1個位元線60之複數個半導體層30a經由連結部40與連接於源極線70之半導體層30b連接。並且，藉由設置於積層電極20a上之選擇閘極電極23a而選擇複數個半導體層30a中之一者。
該例中，於導電層14與積層電極20之間，未設置選擇閘極電極
25。因此，有於未被選擇閘極電極23a選擇之其他半導體層30a中，產生讀取干擾之虞。即，於自包括半導體層30a與半導體層30b之記憶胞串50讀出資料時，亦對未被選擇閘極電極23選擇之半導體層30a施加電壓。然而，若經由連結部40連接於半導體層30b之半導體層30a之數量較少，則可抑制讀取干擾之影響。並且，本變化例中，可藉由省略選擇閘極電極25而使製造過程簡化，可提高製造良率，且可使成本降低。
圖9係表示實施形態之另一變化例之記憶胞陣列3之剖面圖。
該例中，於連接於1個位元線60及連結部40之複數個半導體層30a之間，電性連接於源極線70之半導體層30b連接於連結部40。例如，於連接於連結部40之半導體層30a之數量較多之情形時，可使連結部40較長地延伸。相對於此，半導體層30b之連接位置可根據源極線70之配置而適當設定。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
1‧‧‧記憶胞陣列
11‧‧‧基板
11a‧‧‧上表面
13‧‧‧層間絕緣膜
14‧‧‧導電層
20a‧‧‧積層電極
20b‧‧‧積層電極
21a‧‧‧控制閘極電極
21b‧‧‧控制閘極電極
23a‧‧‧選擇閘極電極
23b‧‧‧選擇閘極電極
25‧‧‧選擇閘極電極
30a‧‧‧半導體層
30b‧‧‧半導體層
40‧‧‧連結部
50‧‧‧記憶胞串
53‧‧‧接觸插塞
60‧‧‧位元線
70‧‧‧源極線
MC1‧‧‧記憶胞
MC2‧‧‧記憶胞
SG1‧‧‧選擇電晶體
SG2‧‧‧選擇電晶體
SG3‧‧‧選擇電晶體
SG4‧‧‧選擇電晶體
Claims (23)
- 一種非揮發性記憶裝置，其包括：基底層，其包含上表面；第1積層電極，其設置於上述基底層上；第2積層電極，其與上述第1積層電極並排設置(juxtapose)於上述基底層上；第1半導體層，其於與上述基底層之上述上表面垂直之第1方向上貫通上述第1積層電極，且包含第1上端(top end)及第1底端(bottom end)；第2半導體層，其於上述第1方向上貫通上述第1積層電極，且包含第2上端及第2底端；第3半導體層，其貫通上述第1積層電極，且包含第3上端及第3底端；第4半導體層，其於上述第1方向上貫通上述第2積層電極，且包含第4上端及第4底端；記憶體膜，其設置於上述第1積層電極與上述第1半導體層之間；連結部，其設置於上述基底層與上述第1積層電極之間、及上述基底層與上述第2積層電極之間，且電性連接於上述第1半導體層之上述第1底端、上述第2半導體層之上述第2底端、上述第3半導體層之上述第3底端、及上述第4半導體層之上述第4底端；第1配線，其電性連接於上述第1半導體層之上述第1上端、上述第2半導體層之上述第2上端、及上述第3半導體層之上述第3上端； 第2配線，其電性連接於上述第4半導體層之上述第4上端；及導電層，其覆蓋上述連結部。
- 如請求項1之非揮發性記憶裝置，其進而包括：第1控制電極，其設置於上述第1積層電極與上述第1配線之間，且隔著絕緣膜與上述第1半導體層對向；第2控制電極，其設置於上述第1積層電極與上述連結部之間，且隔著上述記憶體膜與上述第1半導體層對向，控制上述第1半導體層之電性導通。
- 如請求項2之非揮發性記憶裝置，其中上述第1控制電極及上述第2控制電極包含導電性之多晶矽。
- 如請求項1之非揮發性記憶裝置，其中上述導電層設置於上述基底層與上述第1積層電極及上述第2積層電極之各者之間，且隔著上述記憶體膜覆蓋上述連結部。
- 如請求項4之非揮發性記憶裝置，其中上述導電層包含多晶矽。
- 如請求項1之非揮發性記憶裝置，其進而包括絕緣膜，該絕緣膜設置於上述第1積層電極與上述第2積層電極之間，且將上述第2積層電極與上述第1積層電極電性絕緣。
- 如請求項6之非揮發性記憶裝置，其中上述絕緣膜包含矽氧化膜及矽氮化膜之至少任一者。
- 如請求項2之非揮發性記憶裝置，其進而包括第3控制電極，該第3控制電極設置於上述第2積層電極與上述第2配線之間，且隔著絕緣膜與上述第4半導體層對向。
- 如請求項8之非揮發性記憶裝置，其中上述第3控制電極包含導電性之多晶矽。
- 如請求項1之非揮發性記憶裝置，其中上述第2半導體層連接於上述連結部之一端。
- 如請求項1之非揮發性記憶裝置，其中上述第1積層電極及上述第2積層電極之各者包括複數個控制閘極電極，及設置於上述控制閘極電極間之絕緣層，上述控制閘極電極係積層於上述第1方向上。
- 如請求項11之非揮發性記憶裝置，其中上述控制閘極電極包含導電性之多晶矽；上述絕緣層包含矽氧化膜及矽氮化膜之至少任一者。
- 如請求項1之非揮發性記憶裝置，其中上述記憶體膜為包含矽氧化膜與矽氮化膜之多層膜。
- 如請求項1之非揮發性記憶裝置，其中上述連結部與上述第1半導體層、上述第2半導體層、上述第3半導體層及上述第4半導體層之各者包含多晶矽。
- 如請求項1之非揮發性記憶裝置，其中上述記憶體膜設置於上述第2積層電極與上述第4半導體層之間。
- 如請求項1之非揮發性記憶裝置，其中上述第1半導體層、上述第2半導體層、上述第3半導體層及上述第4半導體層於上述第1方向上覆蓋上述導電層。
- 如請求項1之非揮發性記憶裝置，其中上述導電層不覆蓋上述連結部之上表面(top surface)地圍繞(surround)上述連結部且覆蓋上述連結部之底表面(bottom surface)。
- 如請求項1之非揮發性記憶裝置，其進而包括：第3積層電極，其與上述第2積層電極並排設置於上述基底層上；第5半導體層，其於上述第1方向上貫通上述第3積層電極，且包含第5上端及第5底端；及 另一連結部，其設置於上述基底層與上述第2積層電極之間、及上述基底層與上述第3積層電極之間，且電性連接於上述第5半導體層之上述第5底端，且上述導電層覆蓋上述另一連結部。
- 如請求項18之非揮發性記憶裝置，其中上述第5半導體層之上述第5上端係電性連接於上述第1配線。
- 如請求項18之非揮發性記憶裝置，其進而包含：第6半導體層，其於上述第1方向上貫通上述第2積層電極，且包含第6上端及第6底端，上述第6半導體層之上述第6底端係電性連接於上述另一連結部。
- 如請求項20之非揮發性記憶裝置，其中上述第6半導體層之上述第6上端係電性連接於上述第2配線。
- 如請求項19之非揮發性記憶裝置，其進而包括：第1控制電極，其設置於上述第1積層電極與上述第1配線之間，且隔著絕緣膜與上述第1半導體層對向；第2控制電極，其設置於上述第1積層電極與上述連結部之間，且隔著上述記憶體膜與上述第1半導體層對向；第3控制電極，其設置於上述第2積層電極與上述第2配線之間，且隔著絕緣膜與上述第4半導體層對向；第4控制電極，其設置於上述第3積層電極與上述第1配線之間，且隔著絕緣膜與上述第5半導體層對向；第5控制電極，其設置於上述第3積層電極與上述另一連結部之間，且隔著上述記憶體膜與上述第5半導體層對向。
- 如請求項1之非揮發性記憶裝置，其中上述連結部包含中空的導電層。
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