CN104900495B - 自对准双重图形化方法及鳍式场效应晶体管的制作方法 - Google Patents
自对准双重图形化方法及鳍式场效应晶体管的制作方法 Download PDFInfo
- Publication number
- CN104900495B CN104900495B CN201410076954.0A CN201410076954A CN104900495B CN 104900495 B CN104900495 B CN 104900495B CN 201410076954 A CN201410076954 A CN 201410076954A CN 104900495 B CN104900495 B CN 104900495B
- Authority
- CN
- China
- Prior art keywords
- layer
- pattern
- sacrifice layer
- etched
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 230000005669 field effect Effects 0.000 title claims abstract description 13
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 100
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000001259 photo etching Methods 0.000 claims abstract description 21
- 239000003795 chemical substances by application Substances 0.000 claims description 17
- 230000003667 anti-reflective effect Effects 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000007797 corrosion Effects 0.000 claims description 3
- 238000005260 corrosion Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 185
- 239000004065 semiconductor Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 12
- 239000007789 gas Substances 0.000 description 5
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一种自对准双重图形化方法及鳍式场效应晶体管的制作方法。所述自对准双重图形化方法包括：提供待刻蚀材料层；在待刻蚀材料层上依次形成第一牺牲层和光刻胶图案；以光刻胶图案为掩模，刻蚀第一牺牲层以形成第一牺牲层图案；去除光刻胶图案，在待刻蚀材料层上形成覆盖第一牺牲层图案的掩膜材料层；在掩膜材料层上形成第二牺牲层；去除位于第一牺牲层图案上的第二牺牲层和掩膜材料层；去除剩余的第二牺牲层；刻蚀剩余的掩膜材料层直至暴露出待刻蚀材料层；去除第一牺牲层图案；以剩余的掩膜材料层为掩模刻蚀待刻蚀材料层。所述鳍式场效应晶体管的制作方法包括上述的自对准双重图形化方法。本发明可形成横截面为矩形且形貌对称的掩模。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种自对准双重图形化方法及鳍式场效应晶体管的制作方法。
背景技术
在半导体制造领域，光刻胶材料用于将掩膜图形转印到一层或多层的材料层中，例如将掩膜图形转印到金属层、介质层或半导体衬底上。但随着半导体工艺的特征尺寸的不断缩小，利用光刻工艺在材料层中形成小特征尺寸的掩膜图形变得越来越困难。
为了提高半导体器件的集成度，业界已提出了多种双重图形工艺，其中，自对准双重图形（Self-Aligned Double Patterning，SADP）工艺即为其中的一种，具体参考图1至图5所示。
参考图1所示，提供半导体衬底10，在半导体衬底10上依次形成待刻蚀材料层20、牺牲层30和光刻胶图案40；
参考图2所示，以光刻胶图案40为掩模，对图1中的所述牺牲层30进行刻蚀处理，从而得到牺牲层图案31；
参考图3所示，去除图2中的光刻胶图案40，并在待刻蚀层20上形成覆盖所述牺牲层图案31的硬掩膜层50；
参考图4所示，采用侧墙工艺对所述硬掩膜层50进行刻蚀，从而在图3中牺牲层图案31的侧壁形成侧墙51，并去除所述牺牲层图案31；
参考图5所示，以图4中的侧墙51为刻蚀掩模，对待刻蚀材料层20进行刻蚀处理，侧墙51在刻蚀过程中会有部分损耗，从而得到待刻蚀图案21和剩余的侧墙52。
但是利用上述工艺形成侧墙51后，所述侧墙51横截面为锥形（tape）且其形貌不对称（asymmetric），从而在以侧墙51为掩模刻蚀待刻蚀材料层20时，会影响最终形成的待刻蚀图案21的形貌，最终损害后续形成的半导体器件的电学性能。
因此，如何形成横截面为矩形且形貌对称的掩模就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种自对准双重图形化方法及鳍式场效应晶体管的制作方法，可以形成横截面为矩形（rectangular）且形貌对称（symmetric）的掩模，最终提高半导体器件的性能。
为解决上述问题，本发明提供一种自对准双重图形化方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成待刻蚀材料层、第一牺牲层和光刻胶图案；
以所述光刻胶图案为掩模，刻蚀所述第一牺牲层以形成第一牺牲层图案；
去除所述光刻胶图案，在所述待刻蚀材料层上形成覆盖所述第一牺牲层图案的掩膜材料层；
在所述掩膜材料层上形成第二牺牲层；
去除位于所述第一牺牲层图案上的所述第二牺牲层和所述掩膜材料层；
去除剩余的所述第二牺牲层；
刻蚀剩余的所述掩膜材料层直至暴露出所述待刻蚀材料层；
去除所述第一牺牲层图案；
以剩余的所述掩膜材料层为掩模刻蚀所述待刻蚀材料层。
为解决上述问题，本发明还提供了一种鳍式场效应晶体管的制作方法，所述鳍式场效应晶体管包括鳍部，采用上述自对准双重图形化方法形成所述鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案省略了现有SADP工艺中的侧墙工艺，而是在待刻蚀材料层上形成覆盖第一牺牲层图案的掩膜材料层之后，在掩膜材料层上形成第二牺牲层，并通过去除部分第二牺牲层和部分掩膜材料层暴露出第一牺牲层图案，进而去除剩余的第二牺牲层后，再通过去除部分厚度的掩膜材料层就可以暴露出待刻蚀材料层，此时剩余的掩膜材料层的形貌为矩形且对称，从而在以剩余的掩膜材料层为掩模对待刻蚀材料层进行刻蚀时，同样可以得到形貌良好的待刻蚀层图案，最终提高了半导体器件的电学性能。
附图说明
图1至图5是现有技术中自对准双重图形化方法的各步骤对应的结构示意图；
图6是本发明实施例提供的自对准双重图形化方法的流程示意图；
图7至图14是本发明实施例提供的自对准双重图形化方法的各步骤对应的结构示意图。
具体实施方式
正如背景技术部分所述，利用现有技术的SADP技术对待刻蚀材料层进行刻蚀后，采用侧墙工艺得到的刻蚀掩模（即侧墙）的形貌为锥体且不对称。具体地，靠近牺牲层图案一侧的侧墙侧壁与半导体衬底表面是垂直的，在远离牺牲层图案一侧的侧墙的侧壁形状是弧形的，使得侧墙两侧侧壁的剖面形状不同。从而以这样的侧墙为掩模刻蚀待刻蚀材料层时，侧墙两侧对应的待刻蚀材料层的侧壁的形貌不同，会影响后续形成的半导体器件的电学性能。
针对上述问题，本发明提供了一种自对准双重图形化方法及鳍式场效应晶体管的制作方法，其通过增加第二牺牲层来替代现有SADP技术中的侧墙工艺，从而可以获得形貌为矩形且对称的刻蚀掩模，最终可以得到形貌良好的待刻蚀层图案，提高了半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图6所示，本发明实施例提供了一种自对准双重图形化方法，可以包括以下步骤：
步骤S1，提供半导体衬底，在半导体衬底上依次形成待刻蚀材料层、第一牺牲层和光刻胶图案；
步骤S2，以所述光刻胶图案为掩模，刻蚀所述第一牺牲层以形成第一牺牲层图案；
步骤S3，去除所述光刻胶图案，在所述待刻蚀材料层上形成覆盖所述第一牺牲层图案的掩膜材料层；
步骤S4，在所述掩膜材料层上形成第二牺牲层；
步骤S5，去除位于所述第一牺牲层图案上的第二牺牲层和掩膜材料层；
步骤S6，去除剩余的所述第二牺牲层和部分厚度的所述第一牺牲层图案；
步骤S7，刻蚀剩余的所述掩膜材料层直至暴露出所述待刻蚀材料层；
步骤S8，去除剩余的所述第一牺牲层图案；
步骤S9，以剩余的所述掩膜材料层为掩模刻蚀所述待刻蚀材料层。
本实施例省略了现有SADP工艺中的侧墙工艺，而是在待刻蚀材料层上形成覆盖第一牺牲层图案的掩膜材料层之后，在掩膜材料层上增加形成第二牺牲层，并通过去除部分第二牺牲层和部分掩膜材料层暴露出第一牺牲层图案，进而去除剩余的第二牺牲层以及部分厚度的第一牺牲层图案后，所述待刻蚀材料层上表面就会被剩余的第一牺牲层图案以及包括两种不同厚度的第二牺牲层所覆盖，因此通过去除部分厚度的掩膜材料层就可以暴露出待刻蚀材料层的部分上表面，此时剩余的掩膜材料层的形貌为矩形且对称，从而在以剩余的掩膜材料层为掩模对待刻蚀材料层进行刻蚀时，同样可以得到形貌良好的待刻蚀层图案，最终提高了半导体器件的电学性能。
首先参考图7所示，提供半导体衬底100，并在半导体衬底100上依次形成待刻蚀材料层200、第一牺牲层300和光刻胶图案400。
所述半导体衬底100可以是单晶、多晶或非晶结构的硅或硅锗，也可以是绝缘体上硅（SOI），还可以包括其它的材料（例如砷化镓等三五族化合物）。
所述待刻蚀材料层200可以为单层材料层或多层堆叠的材料层，具体可以包括介质材料、金属材料或硬掩膜材料等，本发明对此不作限制。
所述第一牺牲层300的材料可以为底部抗反射材料、多晶硅、氧化硅、无定形碳、SiCO或SiCOH等。
本实施例中所述第一牺牲层300的材料为底部抗反射材料，其厚度范围可以为500埃～1500埃。
所述光刻胶图案400的宽度决定后续形成的相邻待刻蚀图案之间的距离。
接着参考图8所示，以所述光刻胶图案400为掩模，刻蚀图7中的第一牺牲层300，以得到第一牺牲层图案310。
接着参考图9所示，去除图8中的光刻胶图案400，并在待刻蚀材料层200上形成覆盖第一牺牲层图案310的掩膜材料层500。
所述光刻胶图案400可以采用灰化方法去除。
所述掩膜材料层500的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种，其厚度范围可以为200埃～500埃。
本实施例中掩膜材料层500的材料为氧化硅，其可以采用原子层沉积方法（ALD）形成。
接着参考图10所示，在所述掩膜材料层500的上表面形成第二牺牲层600。
所述第二牺牲层600可以选择分子小且填充能力好的材料，具体可以为DUO（DeepUltra Violet Light Absorbing Oxide，深紫外线吸收氧化）材料、光刻胶或底部抗反射（BARC）材料，其均可以通过旋涂工艺形成，从而其上表面齐平。
所述DUO由Honeywell公司生产，是一种无机抗光反射材料。
所述第二牺牲层600的厚度范围可以为2000埃～5000埃，如：2000埃、3000埃、4000埃或5000埃等。
在所述第一牺牲层图案310的材料为底部抗反射材料的前提下，当本实施例中第二牺牲层600的材料为底部抗反射材料时，则第二牺牲层600的材料与第一牺牲层图案310的材料相同；当本实施例中第二牺牲层600的材料为DUO或光刻胶时，则第二牺牲层600的材料与第一牺牲层图案310的材料不同。
接着参考图11所示，去除图10中位于所述第一牺牲层图案310上的第二牺牲层600和掩膜材料层500，以暴露出所述第一牺牲层图案310。
本实施例中既可以采用化学机械研磨工艺去除位于所述第一牺牲层图案310上的第二牺牲层600和掩膜材料层500，也可以采用回刻工艺去除位于所述第一牺牲层图案310上的第二牺牲层600和掩膜材料层500，从而剩余的第二牺牲层600′的上表面、剩余的掩膜材料层500′的上表面以及第一牺牲层图案310的上表面均齐平。
接着参考图12所示，去除图11中剩余的第二牺牲层600′以及部分厚度的第一牺牲层图案310。
当剩余的第二牺牲层600′的材料与第一牺牲层图案310的材料相同时，则可以同时去除剩余的第二牺牲层600′以及部分厚度的第一牺牲层图案310，且被去除的第一牺牲层图案310的厚度与剩余的第二牺牲层600′的厚度相同。
当剩余的第二牺牲层600′的材料与第一牺牲层图案310的材料不同时，则可以分别去除剩余的第二牺牲层600′以及部分厚度的第一牺牲层图案310，但本发明不限制剩余的第二牺牲层600′以及部分厚度的第一牺牲层图案310被去除的先后顺序。
当剩余的第二牺牲层600′的材料为DUO或光刻胶时，可以采用CLK888溶液（由MBI公司生产的一种湿法清洗剂）或SPM溶液（硫酸和双氧水的混合液）进行去除；当剩余的第二牺牲层600′的材料为底部抗反射材料时，可以采用包括含氟气体的刻蚀气体的反应离子刻蚀（RIE）工艺进行去除。
当第一牺牲层图案310的材料为底部抗反射材料时，可以采用包括含氟气体的刻蚀气体的反应离子刻蚀工艺。
本实施例中剩余的第一牺牲层图案310′的厚度可以为50埃～500埃，其可以在后续的刻蚀步骤中保护待刻蚀材料层200的上表面不被损害。
至此，在所述待刻蚀材料层200的上表面上形成第一牺牲层图案310′以及包括两种不同厚度的掩膜材料层500′，所述第一牺牲层图案310′的厚度可以小于所述掩膜材料层500′的较大厚度h2且可以大于、等于或小于所述掩膜材料层500′的较小厚度h1。
接着参考图13所示，刻蚀图12中剩余的所述掩膜材料层500′直至暴露出所述待刻蚀材料层200的上表面。
本实施例中可以采用干法刻蚀、湿法刻蚀或两种刻蚀的结合对所述掩膜材料层500′进行各向异性刻蚀，从而图12中掩膜材料层500′被刻蚀去除的厚度为h1，剩余的掩膜材料层500″的厚度为h2-h1，即图12中较小厚度h1处的掩膜材料层500′被完全去除，仅剩余较大厚度为h2处对应的部分掩膜材料层500′。
至此，形成横截面为矩形且对称的掩膜材料层500″作为刻蚀待刻蚀材料层200时的掩模。
接着参考图14所示，采用刻蚀工艺去除图13中剩余的第一牺牲层图案310′，并以剩余的所述掩膜材料层500″为掩模刻蚀图13中的待刻蚀材料层200，从而得到待刻蚀图案200′。
需要说明的是，在刻蚀图12中掩膜材料层500′的过程中，还可以同时去除部分厚度的第一牺牲层图案310′，甚至是同时去除全部厚度的第一牺牲层图案310′，从而可以省略专门去除第一牺牲层图案310′的步骤，其不限制本发明的保护范围。
由于形成待刻蚀图案200′的过程中采用的掩模的形貌比较好，因此最终形成的待刻蚀图案200′的形貌也比较好，从而提高了半导体器件的电学性能。
后续可以采用刻蚀工艺去除图14中的掩膜材料层500″，在此不再赘述。
本实施例各步骤中进行的刻蚀处理工艺既可以在两个以上的不同腔室中进行，也可以通过改变刻蚀气体和刻蚀控制参数等在同一个腔室中进行，其都在本发明的保护范围之内。
本实施例分两次去除图11中的所述第一牺牲层图案310，从而在刻蚀图12中的掩膜材料层500′时，既可以保护待刻蚀材料层200上表面不受损害，又可以使图12中被刻蚀去除的掩膜材料层500′两侧的形貌相同，从而可以进一步提高图13中形成的掩膜材料层500″的形貌对称性。
需要说明的是，在本发明的其它实施例中，还可以一次性去除图11中的所述第一牺牲层图案310。如：在形成图11中掩膜材料层500′之后且形成图13中掩膜材料层500″之前，一次性去除图11中所述第一牺牲层图案310；或者，在形成图13中掩膜材料层500″之后且在刻蚀所述待刻蚀材料层200之前，一次性去除图11中所述第一牺牲层图案310，其不限制本发明的保护范围。
本发明实施例还提供了一种鳍式场效应晶体管的制作方法，所述鳍式场效应晶体管包括鳍部，具体可以采用上述自对准双重图形化方法形成所述鳍部，在此不再赘述。
本实施例同样可以以形貌为矩形且对称的刻蚀掩模形成所述鳍部，从而可以得到形貌良好的鳍部，最终提高了鳍式场效应晶体管的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种自对准双重图形化方法，其特征在于，包括：
提供待刻蚀材料层；
在所述待刻蚀材料层上依次形成第一牺牲层和光刻胶图案；
以所述光刻胶图案为掩模，刻蚀所述第一牺牲层以形成第一牺牲层图案；
去除所述光刻胶图案，在所述待刻蚀材料层上形成覆盖所述第一牺牲层图案的掩膜材料层；
在所述掩膜材料层上形成第二牺牲层，所述第二牺牲层的材料包括DUO、光刻胶或底部抗反射材料；在所述第一牺牲层图案的材料为底部抗反射材料、且第二牺牲层的材料为底部抗反射材料时，则所述第二牺牲层的材料与所述第一牺牲层图案的材料相同；
去除位于所述第一牺牲层图案上的所述第二牺牲层和所述掩膜材料层；
去除剩余的所述第二牺牲层；
刻蚀剩余的所述掩膜材料层直至暴露出所述待刻蚀材料层；
去除所述第一牺牲层图案；
以剩余的所述掩膜材料层为掩模刻蚀所述待刻蚀材料层；
其中，去除所述第一牺牲层图案包括：
在去除位于所述第一牺牲层图案上的第二牺牲层和掩膜材料层之后且在刻蚀剩余的所述掩膜材料层直至暴露出所述待刻蚀材料层之前，去除部分厚度的所述第一牺牲层图案；
在刻蚀剩余的所述掩膜材料层直至暴露出所述待刻蚀材料层之后且在刻蚀所述待刻蚀材料层之前，去除剩余的所述第一牺牲层图案。
2.如权利要求1所述的自对准双重图形化方法，其特征在于，所述第一牺牲层的材料为底部抗反射材料，所述第一牺牲层的厚度包括500埃～1500埃。
3.如权利要求1所述的自对准双重图形化方法，其特征在于，所述第二牺牲层的厚度包括2000埃～5000埃。
4.如权利要求3所述的自对准双重图形化方法，其特征在于，所述第二牺牲层的材料为DUO或光刻胶，采用CLK888溶液或SPM溶液去除剩余的所述第二牺牲层。
5.如权利要求3所述的自对准双重图形化方法，其特征在于，所述第二牺牲层的材料为底部抗反射材料，采用含氟气体的反应离子刻蚀工艺去除剩余的所述第二牺牲层。
6.如权利要求1或3所述的自对准双重图形化方法，其特征在于，采用旋涂工艺形成所述第二牺牲层。
7.如权利要求1所述的自对准双重图形化方法，其特征在于，所述掩膜材料层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
8.如权利要求1所述的自对准双重图形化方法，其特征在于，采用回刻工艺或者化学机械研磨工艺去除位于所述第一牺牲层图案上的所述第二牺牲层和所述掩膜材料层。
9.一种鳍式场效应晶体管的制作方法，其特征在于，所述鳍式场效应晶体管包括鳍部，采用如权利要求1至8中任一项所述的自对准双重图形化方法形成所述鳍部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410076954.0A CN104900495B (zh) | 2014-03-04 | 2014-03-04 | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410076954.0A CN104900495B (zh) | 2014-03-04 | 2014-03-04 | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104900495A CN104900495A (zh) | 2015-09-09 |
| CN104900495B true CN104900495B (zh) | 2018-03-30 |
Family
ID=54033092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410076954.0A Active CN104900495B (zh) | 2014-03-04 | 2014-03-04 | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104900495B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105304474A (zh) * | 2015-09-22 | 2016-02-03 | 上海华力微电子有限公司 | 一种多重图形化掩膜层的形成方法 |
| CN106960816B (zh) * | 2016-01-08 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化的方法 |
| CN107359111A (zh) * | 2016-05-10 | 2017-11-17 | 上海格易电子有限公司 | 一种自对准双重图形化的方法 |
| CN107731666B (zh) * | 2016-08-12 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化的方法 |
| CN107785252B (zh) * | 2016-08-26 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化的方法 |
| CN108091553B (zh) | 2016-11-23 | 2020-10-09 | 中芯国际集成电路制造(北京)有限公司 | 掩模图形的形成方法 |
| US9991131B1 (en) * | 2017-02-27 | 2018-06-05 | Globalfoundries Inc. | Dual mandrels to enable variable fin pitch |
| CN108695152B (zh) * | 2017-04-05 | 2021-06-01 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法 |
| CN109686665A (zh) * | 2018-12-27 | 2019-04-26 | 上海华力集成电路制造有限公司 | 半导体器件隔离侧墙制造方法 |
| CN111696862B (zh) * | 2019-03-12 | 2023-07-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113496876B (zh) * | 2020-04-01 | 2024-04-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
| CN112466900B (zh) * | 2020-12-23 | 2022-11-25 | 上海集成电路装备材料产业创新中心有限公司 | 图像传感器及其深沟槽的制作方法 |
| CN113488474A (zh) * | 2021-07-15 | 2021-10-08 | 广东省大湾区集成电路与***应用研究院 | 一种高密度静态随机存储器比特单元结构及其工艺方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594337A (zh) * | 2012-08-14 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化方法 |
| CN103594336A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种双重图形化方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7998874B2 (en) * | 2006-03-06 | 2011-08-16 | Samsung Electronics Co., Ltd. | Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same |
| KR100752674B1 (ko) * | 2006-10-17 | 2007-08-29 | 삼성전자주식회사 | 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법 |
| KR100924015B1 (ko) * | 2007-11-02 | 2009-10-28 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| US8450833B2 (en) * | 2010-08-20 | 2013-05-28 | Globalfoundries Inc. | Spacer double patterning that prints multiple CD in front-end-of-line |
-
2014
- 2014-03-04 CN CN201410076954.0A patent/CN104900495B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594336A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种双重图形化方法 |
| CN103594337A (zh) * | 2012-08-14 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 双重图形化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104900495A (zh) | 2015-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104900495B (zh) | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 | |
| CN105190853B (zh) | 通过选择性循环蚀刻形成的finFET隔离 | |
| CN108321079B (zh) | 半导体结构及其形成方法 | |
| CN104752363B (zh) | 快闪存储器的形成方法 | |
| CN105448841B (zh) | 半导体结构的形成方法 | |
| CN103794490B (zh) | 自对准双图形的形成方法 | |
| CN104733315B (zh) | 半导体结构的形成方法 | |
| KR102222909B1 (ko) | 반도체 소자의 제조방법 | |
| CN108389796A (zh) | 半导体结构及其形成方法 | |
| CN104183473B (zh) | 金属栅极晶体管的形成方法及半导体器件 | |
| CN104752185B (zh) | 金属栅极的形成方法 | |
| CN104425220A (zh) | 图案的形成方法 | |
| CN104241204B (zh) | 3d nand闪存的形成方法 | |
| CN109545790A (zh) | 三维存储器的沟道孔的形成方法 | |
| CN108206131A (zh) | 半导体结构以及半导体结构的形成方法 | |
| CN104425264B (zh) | 半导体结构的形成方法 | |
| CN107204339A (zh) | 隔离结构的形成方法和半导体结构的形成方法 | |
| WO2018064984A1 (zh) | 去除晶片上的二氧化硅的方法及集成电路制造工艺 | |
| US9548369B2 (en) | Memory device and method of manufacturing the same | |
| CN104701145B (zh) | 半导体结构的形成方法 | |
| CN105655341B (zh) | 半导体器件的形成方法 | |
| KR100643570B1 (ko) | 반도체 소자 제조 방법 | |
| TW201308418A (zh) | 半導體裝置及其製造方法 | |
| CN108257910B (zh) | 浅沟槽隔离沟槽的制作方法 | |
| CN104064474B (zh) | 双重图形化鳍式晶体管的鳍结构制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |