TWI555150B - 電子元件及其製法 - Google Patents

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TWI555150B TW103118367A TW103118367A TWI555150B TW I555150 B TWI555150 B TW I555150B TW 103118367 A TW103118367 A TW 103118367A TW 103118367 A TW103118367 A TW 103118367A TW I555150 B TWI555150 B TW I555150B
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Description

電子元件及其製法
本發明係有關於一種電子元件及其製法。
目前軟性電子(flexible electronics)裝置或軟性顯示器為業界的發展重點之一，為了提升電子裝置的撓曲特性，而提出以有機材料(例如有機半導體、有機介電層或有機導電膜)構成電子元件之作法，然而，現今使用有機材料之電子元件的電性並無法與使用無機材料之電子元件相比，不易達到產品所需的規格，因此軟性電子裝置仍需要使用無機材料來製作電子元件，但是卻犧牲了電子元件的撓曲特性，而不符合現今軟性電子之發展趨勢。
本發明之一實施例提供一種電子元件，係包括：承載板；第一金屬層，係配置於承載板上；介電層，係配置於第一金屬層上，且第一金屬層與介電層之圖案一致；半導體層，係配置於介電層上；軟質層，係配置於承載板上，以包覆第一金屬層、介電層與半導體層，軟質層之楊氏模數(Young's modulus)小於40十億帕斯卡(GPa)；至少 一第一開孔，係貫穿軟質層；以及至少一第二金屬層，係配置於軟質層上與第一開孔中，以電性連接半導體層。
本發明之一實施例提供另一種電子元件，係包括：承載板；第一金屬層，係配置於該承載板上；介電層，係配置於該第一金屬層上，且該第一金屬層與介電層之外緣圖案一致，該第一金屬層與介電層係配置成複數個不相連之圖案化區塊；軟質層，係配置於該承載板上，以包覆該第一金屬層與介電層，且該軟質層之楊氏模數小於40十億帕斯卡；至少一第一開孔，係貫穿該軟質層與介電層；以及至少一第二金屬層，係配置於該軟質層上與第一開孔中，以電性連接該第一金屬層，且不同圖案化區塊上的該第二金屬層係彼此相連。
本發明之另一實施例提供一種電子元件之製法，係包括：於一承載板上形成一第一金屬層；於第一金屬層上形成一介電層；於介電層上形成一半導體層；進行圖案化製程，以令第一金屬層與介電層之圖案一致；於承載板上形成一軟質層，以包覆第一金屬層、介電層與半導體層，軟質層之楊氏模數小於40十億帕斯卡；形成貫穿軟質層之至少一第一開孔，以外露部分該半導體層；以及於軟質層上與第一開孔中形成至少一第二金屬層，以電性連接半導體層。
10‧‧‧承載板
11‧‧‧第一金屬層
12‧‧‧介電層
13、13’‧‧‧半導體層
14‧‧‧絕緣保護層
15‧‧‧軟質層
16‧‧‧第一開孔
17‧‧‧第二金屬層
18‧‧‧第二開孔
19‧‧‧半導體保護層
第1A至1E圖所示者係本發明之電子元件製法的第一實施例之剖視圖，其中，第1E-1、1E-2與1E-3圖係第1E 圖之不同實施態樣；第2圖所示者係本發明之電子元件的第二實施例之剖視圖；第3A至3C與3D圖所示者分別係本發明之電子元件的第三實施例之剖視圖與電路圖；第4A至4C與4D圖所示者分別係本發明之電子元件的第四實施例之剖視圖與電路圖；第5A至5C與5D圖所示者分別係本發明之電子元件的第五實施例之剖視圖與電路圖；第6A至6D圖所示者分別係本發明之電子元件的第六實施例之剖視圖；第7A與7B圖所示者分別係習知之電子元件與本發明之電子元件的第七實施例之剖視圖；第8A、8B與8C圖所示者分別係本發明之電子元件的第八實施例之剖視圖、習知之電子元件之特性圖與本發明之電子元件之特性圖；第9A至9C圖所示者係本發明之電子元件製法的第九實施例之剖視圖，其中，第9C-1圖係第9C圖之不同實施態樣；第10A與10B圖所示者係本發明之電子元件的第十實施例之剖視圖，其中，第10A圖係第10B圖之不同實施態樣；以及第11A與11B圖所示者係本發明之電子元件的第十一實施例之剖視圖，其中，第11A圖係第11B圖之不同實施 態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第1A至1E圖所示者，係本發明之電子元件製法的第一實施例之剖視圖，其中，第1E-1、1E-2與1E-3圖係第1E圖之不同實施態樣，本實施例可經四次圖案化製程。
如第1A圖所示，於一承載板10上形成第一金屬層11，並於第一金屬層11上形成介電層12，再於介電層12上形成半導體層13，形成第一金屬層11的材質可例如為鉬(Mo)、鋁(Al)、鈦(Ti)、銅(Cu)導電材料或其合金材料、亦或是上述材料所構成的多層堆疊結構，形成介電層12 的材質可例如為氧化矽(SiOx)、氮化矽(SiNx)、氮氧化矽(SiON)或其他適合的絕緣材料、亦或是上述材料之多層堆疊結構，形成半導體層13的材質可例如為以矽材料為主之非晶矽(amorphous-Si)、多晶矽(polycrystalline Silicon)或是氧化物半導體(如銦鎵鋅氧化物(InGaZnO,IGZO)系統、銦錫氧化物(InSnO,ITO)系統、銦鋅氧化物(InZnO,IZO)系統或銦錫鋅氧化物(InSnZnO,ITZO)系統)及其他具氧成分半導體系統、或是有機半導體(如並五苯(pentacene)、並五苯衍生物、聚(3-己基噻吩)(poly(3-hexyl thiophene),P3HT)或聚噻吩衍生物)等等。
如第1B圖所示，將半導體層13圖案化成為半導體層13’。
如第1C圖所示，於介電層12上形成包覆半導體層13’的絕緣保護層14，並進行圖案化製程，以令第一金屬層11、介電層12與絕緣保護層14之外緣圖案一致，半導體層13’之範圍可小於第一金屬層11之範圍，絕緣保護層14係用以防止後續之製程損傷半導體層13’，但絕緣保護層14並非必要之物，舉例來說，若後續使用背通道蝕刻(Back Channel Etching，BCE)，則可不形成絕緣保護層14；若產品為通道保護(Channel Protect，CHP)層結構，可形成絕緣保護層14，形成絕緣保護層14的材質可例如為具絕緣特性的氧化物、氮化物或碳化物材料系統(例如SiOx、SiN、SiCO、AlOx、TiOx等)或是上述材料所構成的多層堆疊結構。
如第1D圖所示，於承載板10與絕緣保護層14上形成軟質層15，以包覆第一金屬層11、介電層12與半導體層13’，軟質層15之楊氏模數(Young's modulus)小於40十億帕斯卡(GPa)，並形成貫穿軟質層15與絕緣保護層14之至少一第一開孔16，以外露部份半導體層13’，形成軟質層15的材質可例如為有機材料系統，如聚醯亞胺(polyimide,PI)或其衍生物，或旋塗式玻璃材料(Spin-on-Glass,SOG)系統等等。在一實施例中，可更包括形成貫穿軟質層15、絕緣保護層14與介電層12之至少一第二開孔18，以外露部份第一金屬層11。
如第1E圖所示，於軟質層15上、第一開孔16或/及第二開孔18中形成至少一第二金屬層17，以電性連接半導體層13’或/及第一金屬層11，其中，左邊係一電容結構，中間係一底閘極(bottom-gate)型式薄膜電晶體，右邊係一接觸孔，形成第二金屬層17的材質可例如為鉬(Mo)、鋁(Al)、鈦(Ti)、銅(Cu)導電材料或其合金材料、亦或是上述材料所構成的多層堆疊結構。
或者，如第1E-1圖所示，若後續製程不會影響半導體層13’，亦可不形成絕緣保護層14，其中第一金屬層11與介電層12之圖案一致。
或者，亦可於軟質層的圖案化製程，而使半導體層13’上的絕緣保護層14外露，如第1E-2圖所示。
或者，在一圖案化區塊可以包含一個以上的電子元件，如第1E-3圖所示，電容結構及薄膜電晶體可位於同一 圖案化區塊中。其中，電容結構及薄膜電晶體之第一金屬層11彼此相連且兩者之介電層12亦彼此相連。
在一實施例中，電子元件可包括薄膜電晶體、電容、電阻、電感、接觸孔、二極體、記憶體或天線等，各電子元件的連接關係視需求可做變更，並不以上述方式為限。
第二實施例
第2圖所示者，係本發明之電子元件的第二實施例之剖視圖，其係大致上相近於第1E圖中間之底閘極型式薄膜電晶體，但於一側增設第二金屬層17，其貫穿軟質層15、絕緣保護層14與介電層12而電性連接薄膜電晶體之第一金屬層11，且在半導體層13’上沈積或塗佈半導體保護層19，其圖案可與半導體層13’相同，半導體保護層19可保護半導體層13’之頂面以避免於圖案化過程中受到例如化學藥液的汙染或損傷，進而提高電子元件的穩定性，半導體保護層19可視需要應用於本發明之任一實施例中。在一實施例中，亦可不形成絕緣保護層14。
第三實施例
第3A至3C與3D圖所示者，分別係本發明之電子元件的第三實施例之剖視圖與電路圖。
如第3A至3C圖所示，左邊與右邊各為一底閘極型式薄膜電晶體，且左邊的薄膜電晶體可藉由第二金屬層17與第一開孔16電性連接右邊的薄膜電晶體之第一金屬層11。
本實施例之第一金屬層11(閘極電極)與介電層12 (閘極絕緣層)之外緣圖案可為相同，且半導體層13’可小於第一金屬層11(閘極電極)與介電層12(閘極絕緣層)。
絕緣保護層14並非必要之物，所以可不包含絕緣保護層14，如第3B圖所示；或可在半導體層13’上沈積或塗佈半導體保護層19，如第3C圖所示。
第四實施例
第4A至4C與4D圖所示者，分別係本發明之電子元件的第四實施例之剖視圖與電路圖。
如第4A至4C圖所示，左邊與右邊例如各為一底閘極型式薄膜電晶體，且左邊的薄膜電晶體的第二金屬層17(源極或汲極)電性連接右邊的薄膜電晶體之第二金屬層17(源極或汲極)。
絕緣保護層14並非必要之物，所以可不包含絕緣保護層14，如第4B圖所示，其中第一金屬層11與介電層12之圖案可為一致；或可在半導體層13’上沈積或塗佈半導體保護層19，如第4C圖所示。
第五實施例
第5A至5C與5D圖所示者，分別係本發明之電子元件的第五實施例之剖視圖與電路圖。
如第5A至5C圖所示，左邊與右邊例如各為一底閘極型式薄膜電晶體，且左邊的薄膜電晶體的第一金屬層11(閘極)以及介電層12分別與右邊的薄膜電晶體之第一金屬層11(閘極)以及介電層12相連接。
絕緣保護層14並非必要之物，所以可不包含絕緣保護層14，如第5B圖所示，其中第一金屬層11與介電層12之圖案可為一致；或可在半導體層13’上沈積或塗佈半導體保護層19，如第5C圖所示。
上述實施例之結構可以應用於多個薄膜電晶體所組成的電路，電路組合可更為多樣，而不以第3A至3D、4A至4D、5A至5D圖所示者為限。
第六實施例
第6A至6D圖所示者，分別係本發明之電子元件的第六實施例之剖視圖。
如第6A至6D圖所示，左邊與右邊可分別為一電容結構與接觸孔，其中電容結構一端可藉由第一金屬層11(下電極)電性連接右邊的接觸孔的第二金屬層17，電容結構另一端可藉由第二金屬層17電性連接半導體層13’，其中第一金屬層11與介電層12之外緣圖案可為一致。電容結構之電容值係由第一金屬層11與第二金屬層17經第一開孔16接觸半導體層13’之面積或第一金屬層11與半導體層13’重疊之面積來決定，如第6A與6C圖所示，第二金屬層17與半導體層13’的接觸面積係大於半導體層13’之50%的面積。在一實施例中，電容結構之電容值係由第一金屬層11接觸半導體層13’之面積來決定，如第6B與6D圖所示，第二金屬層17與半導體層13’的接觸面積係小於半導體層13’之50%的面積。
絕緣保護層14並非必要之物，所以可不包含絕緣保護 層14，如第6C與6D圖所示。
第七實施例
第7A與7B圖所示者，分別係習知之電子元件與本發明之電子元件的第七實施例之剖視圖，其大致上相近於第一實施例。
如第7A圖所示，一般而言，厚閘極薄膜電晶體結構主要應用於大尺寸顯示器或電路，通常是藉由增加閘極厚度以降低閘極電阻產生的壓降，但習知之薄膜電晶體元件結構於導入厚閘極結構時，利用增加閘極絕緣層厚度以避免閘極絕緣層覆蓋厚閘極時所產生之披覆性不佳而導致之漏電或是缺陷(如第7A圖中的虛線圓圈區域所示)，但增加閘極絕緣層之厚度易使電容過小而須加大電容設計區域，如此易影響整體電路佈局的空間。
如第7B圖所示，本實施例之薄膜電晶體可具有較厚(例如350奈米以上)之第一金屬層11(厚閘極)以及較薄(例如250奈米以下)之介電層12(閘極絕緣層)。
本實施例結構之第一金屬層11與介電層12可連續成長以及圖案化，因此沒有披覆性的問題，而導入的軟質層15可利用溶液塗佈製程形成且厚度可大於第一金屬層11的厚度，具有極佳的披覆性。此外，第一金屬層11與第二金屬層17之間係以軟質層隔開，可以降低寄生電容以及提高抵抗靜電放電(Electrostatic Discharge，ESD)的能力。
第八實施例
第8A、8B與8C圖所示者，分別係本發明之電子元件 的第八實施例之剖視圖、習知之電子元件之特性圖與本發明之電子元件之特性圖，其大致上相近於第一實施例。
第8B與8C圖所採用的薄膜電晶體結構除了第8C圖有導入圖案化結構以及軟質層15之外，其餘條件均相同。兩者之元件特性請參考表一，由此可知，本發明可以被具體實施，且薄膜電晶體的特性並未有衰減，甚至更為優異。
第九實施例
第9A至9C圖所示者，係本發明之電子元件製法的第九實施例之剖視圖，其中，第9C-1圖係第9C圖之不同實施態樣。
如第9A圖所示，於一承載板10上形成第一金屬層11，並於第一金屬層11上形成介電層12，接著進行圖案化製程，以令第一金屬層11與介電層12之圖案一致，再於介電層12上形成經圖案化之半導體層13’。
如第9B圖所示，於承載板10上形成包覆第一金屬層11、介電層12與部份半導體層13’的絕緣保護層14，並於 絕緣保護層14上形成軟質層15，且形成貫穿軟質層15與絕緣保護層14之至少一第一開孔16。在一實施例中，可更包括形成貫穿軟質層15、絕緣保護層14與介電層12之至少一第二開孔18。
如第9C圖所示，於軟質層15上、第一開孔16或/及第二開孔18中形成至少一第二金屬層17，以電性連接半導體層13’或/及第一金屬層11，其中，左邊係一電容結構，中間係一底閘極(bottom-gate)型式薄膜電晶體，右邊係一接觸孔。至於其他具體細節將可由前述第一實施例之內容推知，故不再贅述。
或者，亦可於軟質層的圖案化製程而使半導體層13’上的絕緣保護層14外露，如第9C-1圖所示。
第十實施例
第10A與10B圖所示者，係本發明之電子元件的第十實施例之剖視圖，其中，第10A圖係第10B圖之不同實施態樣。
第10A圖大致上相近於第3A圖右方結構，但一第二金屬層17係同時電性連接第一金屬層11與半導體層13’，而構成二極體(diode)。
如第10B圖所示，亦可不形成絕緣保護層14。
第十一實施例
第11A與11B圖所示者，係本發明之電子元件的第十一實施例之剖視圖，其中，第11A圖係第11B圖之不同實施態樣。
如第11B圖所示，本發明之實施例提供一種例如電阻或天線結構的電子元件，係包括：承載板10；第一金屬層11，係配置於承載板10上；介電層12，係配置於第一金屬層11上，第一金屬層11與介電層12之外緣圖案一致，第一金屬層11與介電層12係配置成複數個不相連之圖案化區塊；軟質層15，係配置於承載板10上，以包覆第一金屬層11與介電層12，軟質層15之楊氏模數(Young's modulus)可小於40十億帕斯卡(GPa)；至少一第一開孔16，係貫穿軟質層15與介電層12；以及至少一第二金屬層17，係配置於軟質層15上與第一開孔16中，以電性連接第一金屬層11，且不同圖案化區塊上的第二金屬層17係彼此相連。
於第11A圖中，更包括絕緣保護層14，係配置於介電層12上，絕緣保護層14與介電層12之外緣圖案一致，且第一開孔16更貫穿絕緣保護層14。
請參閱第1E、1E-1、1E-2、1E-3、2、3A、3B、3C、4A、4B、4C、5A、5B、5C、6A、6B、6C、6D、7B、8A、9C、9C-1、10A與10B圖，本發明之實施例提供一種電子元件，係包括：承載板10；第一金屬層11，係配置於承載板10上；介電層12，係配置於第一金屬層11上，第一金屬層11與介電層12之外緣圖案一致；半導體層13’，係配置於介電層12上；軟質層15，係配置於承載板10上，以包覆第一金屬層11、介電層12與半導體層13’，軟質層15之楊氏模數(Young's modulus)可小於40十億帕斯卡 (GPa)；至少一第一開孔16，係貫穿軟質層15；以及至少一第二金屬層17，係配置於軟質層15上與第一開孔16中，以電性連接半導體層13’。
前述之電子元件中，半導體層13’之範圍可小於第一金屬層11之範圍，且更包括絕緣保護層14，係配置於介電層12上，以包覆半導體層13’，絕緣保護層14與介電層12之外緣圖案一致，且第一開孔16更貫穿絕緣保護層14。
依前述之電子元件，更包括絕緣保護層14，係配置於承載板10上，以包覆介電層12、半導體層13’與第一金屬層11，且第一開孔16更貫穿絕緣保護層14。
依前述之電子元件，更包括半導體保護層19，係配置於半導體層13’上，半導體保護層19與半導體層13’之圖案一致，且第一開孔16更貫穿半導體保護層19。
請參閱第11A與11B圖，本發明之實施例提供另一種電子元件，係包括：承載板10；第一金屬層11，係配置於承載板10上；介電層12，係配置於第一金屬層11上，且第一金屬層11與介電層12之外緣圖案一致，第一金屬層11與介電層12係配置成複數個不相連之圖案化區塊；軟質層15，係配置於承載板10上，以包覆第一金屬層11與介電層12，且軟質層15之楊氏模數小於40十億帕斯卡；至少一第一開孔16，係貫穿軟質層15與介電層12；以及至少一第二金屬層17，係配置於軟質層15上與第一開孔16中，以電性連接第一金屬層11，且不同圖案化區塊上的第二金屬層17係彼此相連。
本發明之一實施例係以例如有機材料之耐撓曲的軟質層來分隔與包覆薄膜電晶體、電容或接觸孔等電子元件，以達到應力分散與應力吸收之功效，使得本發明實施例之電子元件具有較佳之撓曲特性。又本發明實施例之電性結構部分係以無機材料製作，可保有較佳之電性；此外，本發明實施例之製法所需的圖案化製程次數較少，可有效節省製作時間與成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10‧‧‧承載板
11‧‧‧第一金屬層
12‧‧‧介電層
13’‧‧‧半導體層
14‧‧‧絕緣保護層
15‧‧‧軟質層
16‧‧‧第一開孔
17‧‧‧第二金屬層
18‧‧‧第二開孔

Claims (20)

  1. 一種電子元件，係包括：承載板；第一金屬層，係配置於該承載板上；介電層，係配置於該第一金屬層上，且該第一金屬層與該介電層之外緣圖案一致；半導體層，係配置於該介電層上；絕緣保護層，係配置於該介電層上，以包覆該半導體層，且該絕緣保護層與該介電層之外緣圖案一致；軟質層，係配置於該承載板上，以包覆該第一金屬層、該介電層與該絕緣保護層，且該軟質層之楊氏模數小於40十億帕斯卡；至少一第一開孔，係貫穿該軟質層；以及至少一第二金屬層，係配置於該軟質層上與該第一開孔中，以電性連接該半導體層。
  2. 一種電子元件，係包括：承載板；第一金屬層，係配置於該承載板上；介電層，係配置於該第一金屬層上，且該第一金屬層與該介電層之外緣圖案一致；半導體層，係配置於該介電層上；絕緣保護層，係配置於該承載板上，以包覆並直接接觸該介電層、該半導體層與該第一金屬層；軟質層，係配置於該承載板上，且該軟質層之楊 氏模數小於40十億帕斯卡；至少一第一開孔，係貫穿該軟質層；以及至少一第二金屬層，係配置於該軟質層上與該第一開孔中，以電性連接該半導體層。
  3. 如申請專利範圍第1項或第2項所述之電子元件，其中，該半導體層之範圍小於該第一金屬層之範圍。
  4. 如申請專利範圍第1項所述之電子元件，其中，該第一開孔更貫穿該絕緣保護層。
  5. 如申請專利範圍第2項所述之電子元件，其中，該第一開孔更貫穿該絕緣保護層。
  6. 如申請專利範圍第1項或第2項所述之電子元件，其中，該第一金屬層係為厚度在350奈米以上。
  7. 如申請專利範圍第1項或第2項所述之電子元件，其中，於未配置有該半導體層之處，復包括貫穿該軟質層與介電層的第二開孔，該第二金屬層復配置於該第二開孔中，以電性連接該第一金屬層，而構成接觸孔。
  8. 如申請專利範圍第7項所述之電子元件，其中，該電子元件之個數係為多個，且該些電子元件之第二金屬層之其中之一者與另一電子元件之該第一金屬層或該第二金屬層電性連接，或者，該些電子元件之該些第一金屬層與該些介電層係分別相連接。
  9. 如申請專利範圍第8項所述之電子元件，其中，該第一開孔更貫穿該絕緣保護層。
  10. 如申請專利範圍第1項或第2項所述之電子元件，其 中，該第二金屬層係電性連接該第一金屬層與該半導體層。
  11. 如申請專利範圍第1項或第2項所述之電子元件，更包括半導體保護層，係配置於該半導體層上，該半導體保護層與該半導體層之外緣圖案一致，且該第一開孔更貫穿該半導體保護層。
  12. 一種電子元件，係包括：承載板；第一金屬層，係配置於該承載板上；介電層，係配置於該第一金屬層上，且該第一金屬層與該介電層之外緣圖案一致，該第一金屬層與該介電層係配置成複數個不相連之圖案化區塊；絕緣保護層，係配置於該介電層上，且該絕緣保護層與該介電層之外緣圖案一致；軟質層，係配置於該承載板上，以包覆該第一金屬層、該介電層與該絕緣保護層，且該軟質層之楊氏模數小於40十億帕斯卡；至少一第一開孔，係貫穿該軟質層與該介電層；以及至少一第二金屬層，係配置於該軟質層上與該第一開孔中，以電性連接該第一金屬層，且不同圖案化區塊上的該第二金屬層係彼此相連。
  13. 如申請專利範圍第12項所述之電子元件，其中，該第一開孔更貫穿該絕緣保護層。
  14. 一種電子元件之製法，係包括：於一承載板上形成第一金屬層；於該第一金屬層上形成介電層；於該介電層上形成半導體層；於該介電層上形成包覆該半導體層的絕緣保護層；進行圖案化製程，以令該第一金屬層與該介電層之外緣圖案一致，且該絕緣保護層與該介電層之外緣圖案一致；於該承載板上形成軟質層，以包覆該第一金屬層、該介電層與該絕緣保護層，且該軟質層之楊氏模數小於40十億帕斯卡；形成貫穿該軟質層之至少一第一開孔，以外露部分該半導體層；以及於該軟質層上與該第一開孔中形成至少一第二金屬層，以電性連接該半導體層。
  15. 一種電子元件之製法，係包括：於一承載板上形成第一金屬層；於該第一金屬層上形成介電層；於該介電層上形成半導體層；進行圖案化製程，以令該第一金屬層與該介電層之外緣圖案一致；於該承載板上形成包覆並直接接觸該介電層、該半導體層與該第一金屬層的絕緣保護層； 於該承載板上形成軟質層，且該軟質層之楊氏模數小於40十億帕斯卡；形成貫穿該軟質層之至少一第一開孔，以外露部分該半導體層；以及於該軟質層上與該第一開孔中形成至少一第二金屬層，以電性連接該半導體層。
  16. 如申請專利範圍第14項所述之電子元件之製法，其中，該第一開孔更貫穿該絕緣保護層。
  17. 如申請專利範圍第15項所述之電子元件之製法，其中，該第一開孔更貫穿該絕緣保護層。
  18. 如申請專利範圍第14項或第15項所述之電子元件之製法，於形成該第一開孔時，復包括於未形成有該半導體層之處形成貫穿該軟質層與介電層的第二開孔，以供該第二金屬層更形成於該第二開孔中，以電性連接該第一金屬層，而構成接觸孔。
  19. 如申請專利範圍第18項所述之電子元件之製法，其中，該第一開孔與第二開孔更貫穿該絕緣保護層。
  20. 如申請專利範圍第14項或第15項所述之電子元件之製法，於形成該半導體層之後，更包括於該半導體層上形成半導體保護層，並使該半導體保護層與該半導體層之外緣圖案一致，其中，該第一開孔更貫穿該半導體保護層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960245B1 (en) 2016-12-15 2018-05-01 Industrial Technology Research Institute Transistor device having protruding portion from channel portion
US10644167B2 (en) 2017-11-06 2020-05-05 Industrial Technology Research Institute Thin film transistor and manufacturing method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578505B (zh) * 2015-12-10 2017-04-11 財團法人工業技術研究院 半導體元件
US10083989B2 (en) * 2015-12-10 2018-09-25 Industrial Technology Research Institute Semiconductor device
CN106952827A (zh) * 2017-03-16 2017-07-14 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法、显示面板
US10205028B2 (en) 2017-03-16 2019-02-12 Shenzhen China Star Optoelectroncis Semiconductor Display Technology Co., Ltd Thin-film transistor, manufacturing method for the same, display panel
US10490758B2 (en) 2017-10-30 2019-11-26 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible OLED display panel and manufacturing method thereof
CN107680994A (zh) * 2017-10-30 2018-02-09 武汉华星光电半导体显示技术有限公司 一种柔性oled显示面板及其制备方法
CN109585511A (zh) * 2018-12-03 2019-04-05 武汉华星光电半导体显示技术有限公司 显示面板及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251789A1 (en) * 2007-04-12 2008-10-16 Au Optronics Corporation Pixel structure and method for fabricating the same
US20100096654A1 (en) * 2008-10-16 2010-04-22 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device
US20140078458A1 (en) * 2011-06-24 2014-03-20 Sharp Kabushiki Kaisha Active matrix substrate and display device including the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4718677B2 (ja) * 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR100528326B1 (ko) 2002-12-31 2005-11-15 삼성전자주식회사 가요성 기판 상에 보호캡을 구비하는 박막 반도체 소자 및 이를 이용하는 전자장치 및 그 제조방법
KR100713985B1 (ko) 2005-05-16 2007-05-04 삼성에스디아이 주식회사 박막트랜지스터 및 박막트랜지스터 제조방법
US7816769B2 (en) 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
CN100463193C (zh) 2006-11-03 2009-02-18 北京京东方光电科技有限公司 一种tft阵列结构及其制造方法
JP4723654B2 (ja) * 2006-12-22 2011-07-13 シャープ株式会社 アクティブマトリクス基板及びそれを備えた表示パネル
KR101363835B1 (ko) 2007-02-05 2014-02-17 엘지디스플레이 주식회사 표시장치 및 이의 제조 방법
CN101285974B (zh) * 2007-04-11 2011-08-31 北京京东方光电科技有限公司 一种tft lcd面板静电放电保护电路及液晶显示器
TWI376556B (en) 2007-05-30 2012-11-11 Au Optronics Corp Pixel structure and method for forming thereof
KR101479999B1 (ko) 2008-02-15 2015-01-09 삼성디스플레이 주식회사 표시 장치
KR20110050580A (ko) 2008-08-04 2011-05-16 파나소닉 주식회사 플렉시블 반도체 장치 및 그 제조 방법
CN101661198A (zh) * 2008-08-26 2010-03-03 北京京东方光电科技有限公司 液晶显示器阵列基板及其制造方法
EP2905768A4 (en) * 2012-10-02 2015-10-14 Sharp Kk SEMICONDUCTOR DEVICE AND DISPLAY DEVICE
TWI613709B (zh) 2013-02-20 2018-02-01 財團法人工業技術研究院 半導體元件結構及其製造方法與應用其之畫素結構

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251789A1 (en) * 2007-04-12 2008-10-16 Au Optronics Corporation Pixel structure and method for fabricating the same
US20100096654A1 (en) * 2008-10-16 2010-04-22 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device
US20140078458A1 (en) * 2011-06-24 2014-03-20 Sharp Kabushiki Kaisha Active matrix substrate and display device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960245B1 (en) 2016-12-15 2018-05-01 Industrial Technology Research Institute Transistor device having protruding portion from channel portion
US10644167B2 (en) 2017-11-06 2020-05-05 Industrial Technology Research Institute Thin film transistor and manufacturing method thereof

Also Published As

Publication number Publication date
US9368441B2 (en) 2016-06-14
TW201545290A (zh) 2015-12-01
CN105140208A (zh) 2015-12-09
CN105140208B (zh) 2018-05-18
US20150348894A1 (en) 2015-12-03

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